JPS6242382B2 - - Google Patents
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- JPS6242382B2 JPS6242382B2 JP13770582A JP13770582A JPS6242382B2 JP S6242382 B2 JPS6242382 B2 JP S6242382B2 JP 13770582 A JP13770582 A JP 13770582A JP 13770582 A JP13770582 A JP 13770582A JP S6242382 B2 JPS6242382 B2 JP S6242382B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
- H01L21/76221—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO with a plurality of successive local oxidation steps
Description
【発明の詳細な説明】
この発明は半導体装置の製造方法に係り、特に
半導体素子を個別に分離する個別素子分離用酸化
シリコン（SiO2）膜の形成方法に関するものであ
る。
半導体素子を個別に分離する個別素子分離用酸化
シリコン（SiO2）膜の形成方法に関するものであ
る。
第１図Ａ〜Ｅは従来の個別素子分離用SiO2膜
の形成方法の主要段階の状態を示す断面図であ
る。
の形成方法の主要段階の状態を示す断面図であ
る。
まず、第１図Ａに示すように、ｎ型シリコンSi
基板１の主面上に膜厚の薄い下敷SiO2膜２を形
成し、この下敷SiO2膜２の表面上に窒化シリコ
ン（Si3N4）膜３を堆積する。次いで、ｎ形Si基板
１の主面部の個別素子分離用SiO2膜を形成すべ
き部位に対応する部分に開口部４が設けられたエ
ツチングマスク用のホトレジスト膜５をSi3N4膜
３の表面上に形成する。次に、第１図Ｂに示すよ
うに、ホトレジスト膜５をマスクにした選択エツ
チング法によつて、Si3N4膜３の開口部４に露出
する部分を除去して開口部４に下敷SiO2膜２の
表面の一部を露出させるとともにホトレジスト膜
５の下にSi3N4膜３ａを残す。次いで、ホトレジ
スト膜５およびSi3N4膜３ａをマスクにして、下
敷SiO2膜２の露出部分に図示矢印Ｌ方向から開
口部４を通して比較的低密度のｎ形不純物イオン
を選択的に注入する。次に、第１図Ｃに示すよう
に、ホトレジスト膜５を除去したのちに、下敷
SiO2膜２の露出部分の表面上からSi3N4膜３ａの
表面上にわたつてホトレジスト膜６を成膜し、こ
のホトレジスト膜６の、ｎ形Si基板１の主面部の
個別素子分離用SiO2膜を形成すべき部位内の中
央部に対応する部分に開口部４の形状より小さい
形状の開口部７を形成する。次いで、開口部７が
形成されたホトレジスト膜６をマスクにして、下
敷SiO2膜２の開口部７に露出する部分に、図示
矢印Ｌ方向から高密度のｎ形不純物イオンを注入
する。次に、第１図Ｄに示すように、ホトレジス
ト膜６を除去したのちに、Si3N4膜３ａをマスク
にした熱酸化を行うと、ｎ形Si基板１の主面部の
下敷SiO2膜２のSi3N4膜３ａが形成されていない
部分の下の部分は、ｎ形Si基板１の下敷SiO2膜２
のSi3N4膜３ａが形成されている部分の下の部分
より極めて酸化されやすいので、ｎ形Si基板１の
主面部の下敷SiO2膜２のSi3N4膜３ａが形成され
ていない部分の下の部分の酸化によつて下敷
SiO2膜２のSi3N4膜３ａが形成されていない部分
を含む膜厚の厚い個別素子分離用SiO2膜８が形
成され、これと同時に、個別素子分離用SiO2膜
８の下のｎ形Si基板１の部分に、第１図Ｂおよび
Ｄに示した各段階において下敷SiO2膜２に注入
されたｎ形不純物イオンの拡散によつてn+形不
純物拡散層９およびn++形形不純物拡散層１０が
形成される。なお、このとき、Si3N4膜３ａの表
面に膜厚の薄いSiO2膜１１が形成される。しか
るのち、第１図Ｅに示すように、SiO2膜１１、
Si3N4膜３ａおよび下敷SiO2膜２を選択エツチン
グ法によつて順次除去すると、この従来例の方法
の作業が完了する。
基板１の主面上に膜厚の薄い下敷SiO2膜２を形
成し、この下敷SiO2膜２の表面上に窒化シリコ
ン（Si3N4）膜３を堆積する。次いで、ｎ形Si基板
１の主面部の個別素子分離用SiO2膜を形成すべ
き部位に対応する部分に開口部４が設けられたエ
ツチングマスク用のホトレジスト膜５をSi3N4膜
３の表面上に形成する。次に、第１図Ｂに示すよ
うに、ホトレジスト膜５をマスクにした選択エツ
チング法によつて、Si3N4膜３の開口部４に露出
する部分を除去して開口部４に下敷SiO2膜２の
表面の一部を露出させるとともにホトレジスト膜
５の下にSi3N4膜３ａを残す。次いで、ホトレジ
スト膜５およびSi3N4膜３ａをマスクにして、下
敷SiO2膜２の露出部分に図示矢印Ｌ方向から開
口部４を通して比較的低密度のｎ形不純物イオン
を選択的に注入する。次に、第１図Ｃに示すよう
に、ホトレジスト膜５を除去したのちに、下敷
SiO2膜２の露出部分の表面上からSi3N4膜３ａの
表面上にわたつてホトレジスト膜６を成膜し、こ
のホトレジスト膜６の、ｎ形Si基板１の主面部の
個別素子分離用SiO2膜を形成すべき部位内の中
央部に対応する部分に開口部４の形状より小さい
形状の開口部７を形成する。次いで、開口部７が
形成されたホトレジスト膜６をマスクにして、下
敷SiO2膜２の開口部７に露出する部分に、図示
矢印Ｌ方向から高密度のｎ形不純物イオンを注入
する。次に、第１図Ｄに示すように、ホトレジス
ト膜６を除去したのちに、Si3N4膜３ａをマスク
にした熱酸化を行うと、ｎ形Si基板１の主面部の
下敷SiO2膜２のSi3N4膜３ａが形成されていない
部分の下の部分は、ｎ形Si基板１の下敷SiO2膜２
のSi3N4膜３ａが形成されている部分の下の部分
より極めて酸化されやすいので、ｎ形Si基板１の
主面部の下敷SiO2膜２のSi3N4膜３ａが形成され
ていない部分の下の部分の酸化によつて下敷
SiO2膜２のSi3N4膜３ａが形成されていない部分
を含む膜厚の厚い個別素子分離用SiO2膜８が形
成され、これと同時に、個別素子分離用SiO2膜
８の下のｎ形Si基板１の部分に、第１図Ｂおよび
Ｄに示した各段階において下敷SiO2膜２に注入
されたｎ形不純物イオンの拡散によつてn+形不
純物拡散層９およびn++形形不純物拡散層１０が
形成される。なお、このとき、Si3N4膜３ａの表
面に膜厚の薄いSiO2膜１１が形成される。しか
るのち、第１図Ｅに示すように、SiO2膜１１、
Si3N4膜３ａおよび下敷SiO2膜２を選択エツチン
グ法によつて順次除去すると、この従来例の方法
の作業が完了する。
ところで、この従来例の方法では、個別素子分
離用SiO2膜８の表面上に導体配線層が形成され
た場合には、個別素子分離用SiO2膜８をゲート
酸化膜とするMOS形電界効果トランジスタ（以
下「フイールドトランジスタ」と呼ぶ）が必然的
に形成される。このフイールドトランジスタのし
きい値電圧を上げ、寄生チヤネルの形成を防止す
るためには、個別素子分離用SiO2膜の膜厚を厚
くすることが必要であつた。しかし、個別素子分
離用SiO2膜８の膜厚を厚くすればする程、個別
素子分離用SiO2膜８の形成時の横方向酸化によ
つて個別素子分離用SiO2膜８のSi3N4膜３ａとｎ
形Si基板１との間に喰い込むいわゆるバードビー
ク（Bird Beak）の長さが長くなるので、このバ
ードビークの長さが所定値以上に長くならないよ
うに抑制して個別素子分離用SiO2膜８の膜厚を
厚くすることは容易ではない。従つて、このバー
ドビークによつて、個別素子分離用SiO2膜８の
膜厚を厚くしてフイールドトランジスタのしきい
値電圧を高くするとともに個別素子分離用SiO2
膜８の微細化を図ることが困難であるという欠点
があつた。
離用SiO2膜８の表面上に導体配線層が形成され
た場合には、個別素子分離用SiO2膜８をゲート
酸化膜とするMOS形電界効果トランジスタ（以
下「フイールドトランジスタ」と呼ぶ）が必然的
に形成される。このフイールドトランジスタのし
きい値電圧を上げ、寄生チヤネルの形成を防止す
るためには、個別素子分離用SiO2膜の膜厚を厚
くすることが必要であつた。しかし、個別素子分
離用SiO2膜８の膜厚を厚くすればする程、個別
素子分離用SiO2膜８の形成時の横方向酸化によ
つて個別素子分離用SiO2膜８のSi3N4膜３ａとｎ
形Si基板１との間に喰い込むいわゆるバードビー
ク（Bird Beak）の長さが長くなるので、このバ
ードビークの長さが所定値以上に長くならないよ
うに抑制して個別素子分離用SiO2膜８の膜厚を
厚くすることは容易ではない。従つて、このバー
ドビークによつて、個別素子分離用SiO2膜８の
膜厚を厚くしてフイールドトランジスタのしきい
値電圧を高くするとともに個別素子分離用SiO2
膜８の微細化を図ることが困難であるという欠点
があつた。
この発明は、上述の欠点に鑑みてなされたもの
で、個別素子分離用SiO2膜を形成する熱酸化を
２回に分けて行うことによつて、個別素子分離用
SiO2膜にバードビークの長さを長くすることな
く膜厚の厚い部分を形成することができるように
して、フイールドトランジスタのしきい値電圧を
高くするとともに個別素子分離用SiO2膜の微細
化を図ることが可能な個別素子分離用SiO2膜の
形成方法を提供することを目的とする。
で、個別素子分離用SiO2膜を形成する熱酸化を
２回に分けて行うことによつて、個別素子分離用
SiO2膜にバードビークの長さを長くすることな
く膜厚の厚い部分を形成することができるように
して、フイールドトランジスタのしきい値電圧を
高くするとともに個別素子分離用SiO2膜の微細
化を図ることが可能な個別素子分離用SiO2膜の
形成方法を提供することを目的とする。
第２図Ａ〜Ｇはこの発明の一実施例の個別素子
分離用SiO2膜の形成方法の主要段階の状態を示
す断面図である。
分離用SiO2膜の形成方法の主要段階の状態を示
す断面図である。
まず、ｎ形Si基板１の主面部に下敷SiO2膜２を
形成し、この下敷SiO2膜２の表面上にSi3N4膜３
を堆積する。次いで、ｎ形Si基板１の主面部の個
別素子分離用SiO2膜を形成すべき部位内の中央
部に対応する部分に開口部１１が設けられたエツ
チングマスク用のホトレジスト膜１２をSi3N4膜
３の表面上に形成する。次に、第２図Ｂに示すよ
うに、ホトレジスト膜１２をマスクにした選択エ
ツチング法によつて、Si3N4膜３の開口部１１に
露出する部分を除去して開口部１１に下敷SiO2
膜２の表面の一部を露出させるとともにホトレジ
スト膜１２の下にSi3N4膜３ａを残す。次いで、
ホトレジスト膜１２およびSi3N4膜３ａをマスク
にして、下敷SiO2膜２の露出部分に図示矢印Ｌ
方向から開口部１１を通して高密度のｎ形不純物
イオンを注入する。次に、第２図Ｃに示すよう
に、ホトレジスト膜１２を除去したのちに、
Si3N4膜３ａをマスクにした第１回目の熱酸化を
行うと、ｎ形Si基板１の主面部の下敷SiO2膜２の
Si3N4膜３ａが形成されていない部分の下の部分
の酸化によつて下敷SiO2膜２のSi3N4膜３ａが形
成されていない部分を含み比較的厚い膜厚を有し
個別素子分離用SiO2膜を形成するためのベース
になる個別素子分離用ベースSiO2膜１３が形成
され、これと同時に、この個別素子分離用ベース
SiO2膜１３の下のｎ形Si基板１の部分に、第２図
Ｂに示した段階において下敷SiO2膜２に注入さ
れたｎ形不純物イオンの拡散によつてn++形不純
物拡散層１４が形成される。なお、このとき、
Si3N4膜３ａの表面に膜厚の薄いSiO2膜１５が形
成される。次に、第２図Ｄに示すように、SiO2
膜１５を選択エツチング法によつて除去したのち
に、個別素子分離用ベースSiO2膜１３の表面上
からSi3N4膜３ａの表面上にわたつてホトレジス
ト膜１６を成膜し、このホトレジスト膜１６の、
ｎ形Si基板１の主面部の個別素子分離用SiO2膜を
形成すべき部位に対応する部分に開口部１１の形
状より大きい形状の開口部１７を形成してこの開
口部１７にSi3N4膜３ａの表面の一部および個別
素子分離用ベースSiO2膜１３の表面の一部を露
出させる。次に、第２図Ｅに示すように、開口部
１７が形成されたホトレジスト膜１６をマスクに
した選択エツチング法によつて、Si3N4膜３ａの
開口部１７に露出する部分を除去するとともにホ
トレジスト膜１６の下にSi3N4膜３ｂを残す。次
いで、ホトレジスト膜１６およびSi3N4膜３ｂを
マスクにして、下敷SiO2膜２のSi3N4膜３ｂが形
成されていない部分および個別素子分離用ベース
SiO2膜１３に図示矢印Ｌ方向から開口部１７を
通して比較的低密度のｎ形不純物イオンを注入す
る。次に、第２図Ｆに示すように、ホトレジスト
膜１６を除去したのちに、Si3N4膜３ｂをマスク
にした第２回目の熱酸化を行うと、個別素子分離
用ベースSiO2膜１３の下のｎ形Si基板１の部分の
酸化によつて個別素子分離用ベースSiO2膜１３
を含んで形成された膜厚の厚い第１の部分１８ａ
と、ｎ形Si基板１の主面部の下敷SiO2膜２の
Si3N4膜３ｂが形成されていない部分の下の部分
にこの部分の酸化によつて下敷SiO2膜２の一部
を含んで形成され第１の部分１８ａの膜厚より薄
い膜厚の第２の部分１８ｂとからなる個別素子分
離用SiO2膜１８が形成され、これと同時に第２
図Ｅに示した段階において下敷SiO2膜のSi3N4膜
３ｂが形成されていない部分および個別素子分離
用ベースSiO2膜１３に注入されたｎ形不純物イ
オンの拡散およびn++形不純物拡散層１４の不純
物の再拡散によつて第１の部分１８ａの下のｎ形
Si基板１の部分にn++形不純物拡散層１９が形成
され第２の部分１８ｂの下のｎ形Si基板１の部分
にn+形不純物拡散層２０が形成される。なお、
このとき、個別素子分離用SiO2膜１８の第２の
部分１８ｂに長さの短いバードビークが形成さ
れ、Si3N4膜３ｂの表面にSiO2膜２１が形成され
る。しかるのち、第２図Ｇに示すように、SiO2
膜２１、Si3N4膜３ｂおよび下敷SiO2膜２を選択
エツチング法によつて順次除去すると、この実施
例の方法の作業が完了する。
形成し、この下敷SiO2膜２の表面上にSi3N4膜３
を堆積する。次いで、ｎ形Si基板１の主面部の個
別素子分離用SiO2膜を形成すべき部位内の中央
部に対応する部分に開口部１１が設けられたエツ
チングマスク用のホトレジスト膜１２をSi3N4膜
３の表面上に形成する。次に、第２図Ｂに示すよ
うに、ホトレジスト膜１２をマスクにした選択エ
ツチング法によつて、Si3N4膜３の開口部１１に
露出する部分を除去して開口部１１に下敷SiO2
膜２の表面の一部を露出させるとともにホトレジ
スト膜１２の下にSi3N4膜３ａを残す。次いで、
ホトレジスト膜１２およびSi3N4膜３ａをマスク
にして、下敷SiO2膜２の露出部分に図示矢印Ｌ
方向から開口部１１を通して高密度のｎ形不純物
イオンを注入する。次に、第２図Ｃに示すよう
に、ホトレジスト膜１２を除去したのちに、
Si3N4膜３ａをマスクにした第１回目の熱酸化を
行うと、ｎ形Si基板１の主面部の下敷SiO2膜２の
Si3N4膜３ａが形成されていない部分の下の部分
の酸化によつて下敷SiO2膜２のSi3N4膜３ａが形
成されていない部分を含み比較的厚い膜厚を有し
個別素子分離用SiO2膜を形成するためのベース
になる個別素子分離用ベースSiO2膜１３が形成
され、これと同時に、この個別素子分離用ベース
SiO2膜１３の下のｎ形Si基板１の部分に、第２図
Ｂに示した段階において下敷SiO2膜２に注入さ
れたｎ形不純物イオンの拡散によつてn++形不純
物拡散層１４が形成される。なお、このとき、
Si3N4膜３ａの表面に膜厚の薄いSiO2膜１５が形
成される。次に、第２図Ｄに示すように、SiO2
膜１５を選択エツチング法によつて除去したのち
に、個別素子分離用ベースSiO2膜１３の表面上
からSi3N4膜３ａの表面上にわたつてホトレジス
ト膜１６を成膜し、このホトレジスト膜１６の、
ｎ形Si基板１の主面部の個別素子分離用SiO2膜を
形成すべき部位に対応する部分に開口部１１の形
状より大きい形状の開口部１７を形成してこの開
口部１７にSi3N4膜３ａの表面の一部および個別
素子分離用ベースSiO2膜１３の表面の一部を露
出させる。次に、第２図Ｅに示すように、開口部
１７が形成されたホトレジスト膜１６をマスクに
した選択エツチング法によつて、Si3N4膜３ａの
開口部１７に露出する部分を除去するとともにホ
トレジスト膜１６の下にSi3N4膜３ｂを残す。次
いで、ホトレジスト膜１６およびSi3N4膜３ｂを
マスクにして、下敷SiO2膜２のSi3N4膜３ｂが形
成されていない部分および個別素子分離用ベース
SiO2膜１３に図示矢印Ｌ方向から開口部１７を
通して比較的低密度のｎ形不純物イオンを注入す
る。次に、第２図Ｆに示すように、ホトレジスト
膜１６を除去したのちに、Si3N4膜３ｂをマスク
にした第２回目の熱酸化を行うと、個別素子分離
用ベースSiO2膜１３の下のｎ形Si基板１の部分の
酸化によつて個別素子分離用ベースSiO2膜１３
を含んで形成された膜厚の厚い第１の部分１８ａ
と、ｎ形Si基板１の主面部の下敷SiO2膜２の
Si3N4膜３ｂが形成されていない部分の下の部分
にこの部分の酸化によつて下敷SiO2膜２の一部
を含んで形成され第１の部分１８ａの膜厚より薄
い膜厚の第２の部分１８ｂとからなる個別素子分
離用SiO2膜１８が形成され、これと同時に第２
図Ｅに示した段階において下敷SiO2膜のSi3N4膜
３ｂが形成されていない部分および個別素子分離
用ベースSiO2膜１３に注入されたｎ形不純物イ
オンの拡散およびn++形不純物拡散層１４の不純
物の再拡散によつて第１の部分１８ａの下のｎ形
Si基板１の部分にn++形不純物拡散層１９が形成
され第２の部分１８ｂの下のｎ形Si基板１の部分
にn+形不純物拡散層２０が形成される。なお、
このとき、個別素子分離用SiO2膜１８の第２の
部分１８ｂに長さの短いバードビークが形成さ
れ、Si3N4膜３ｂの表面にSiO2膜２１が形成され
る。しかるのち、第２図Ｇに示すように、SiO2
膜２１、Si3N4膜３ｂおよび下敷SiO2膜２を選択
エツチング法によつて順次除去すると、この実施
例の方法の作業が完了する。
この実施例の方法では、第１回目の熱酸化によ
つてｎ形Si基板１の主面部の個別素子分離用SiO2
膜を形成すべき部位内の中央部の厚い個別素子分
離用ベースSiO2膜１３を形成し、第２回目の熱
酸化によつて、個別素子分離用ベースSiO2膜１
３を含む膜厚の厚い第１の部分１８ａとこの第１
の部分１８ａの膜厚より薄い膜厚を有しバードビ
ークが形成される第２の部分１８ｂとからなる二
段構造の個別素子分離用SiO2膜１８を形成する
ので、個別素子分離用SiO2膜１８の第１の部分
１８ａの膜厚を厚くすることによつてフイールド
トランジスタのしきい値電圧を上げ、第１の部分
１８ａおよび第２の部分１８ｂのそれぞれの下の
部分にn++形不純物拡散層１９およびn+形不純物
拡散層２０が形成されていることと相まつて寄生
チヤネルの形成を防止することができる。しか
も、第１の部分１８ａの膜厚を厚くしながら、第
２の部分１８ｂの膜厚を薄くしてこの第２の部分
１８ｂに形成されるバードビークの長さが所定値
以上にならないようにすることができるので、個
別素子分離用SiO2膜１８の微細化を図ることが
できる。
つてｎ形Si基板１の主面部の個別素子分離用SiO2
膜を形成すべき部位内の中央部の厚い個別素子分
離用ベースSiO2膜１３を形成し、第２回目の熱
酸化によつて、個別素子分離用ベースSiO2膜１
３を含む膜厚の厚い第１の部分１８ａとこの第１
の部分１８ａの膜厚より薄い膜厚を有しバードビ
ークが形成される第２の部分１８ｂとからなる二
段構造の個別素子分離用SiO2膜１８を形成する
ので、個別素子分離用SiO2膜１８の第１の部分
１８ａの膜厚を厚くすることによつてフイールド
トランジスタのしきい値電圧を上げ、第１の部分
１８ａおよび第２の部分１８ｂのそれぞれの下の
部分にn++形不純物拡散層１９およびn+形不純物
拡散層２０が形成されていることと相まつて寄生
チヤネルの形成を防止することができる。しか
も、第１の部分１８ａの膜厚を厚くしながら、第
２の部分１８ｂの膜厚を薄くしてこの第２の部分
１８ｂに形成されるバードビークの長さが所定値
以上にならないようにすることができるので、個
別素子分離用SiO2膜１８の微細化を図ることが
できる。
この実施例では、第２図Ｄに示した段階におい
て、ホトレジスト膜１６の成膜以前にSiO2膜１
５を除去したが、必ずしもホトレジスト膜１６の
成膜以前にSiO2膜１５を除去する必要はなく、
SiO2膜１５の表面上にホトレジスト膜１６の成
膜を行い、第２図Ｇに示した最後の段階におい
て、SiO2膜１５を除去するようにしてもよい。
また、この実施例では、ｎ形Si基板１を用いる場
合について述べたが、ｐ形Si基板を用いる場合で
ものこ実施例と同様の効果がある。なお、この実
施例では、個別素子分離用SiO2膜１８の第１の
部分１８ａおよび第２の部分１８ｂの下のｎ形Si
基板１の部分にn++形不純物拡散層１９およびn+
形不純物拡散層２０をそれぞれ形成する場合につ
いて述べたが、この発明はこれに限らず、個別素
子分離用SiO2膜の第１および第２の部分の下の
部分に不純物拡散層を形成しない場合にも適用す
ることができる。
て、ホトレジスト膜１６の成膜以前にSiO2膜１
５を除去したが、必ずしもホトレジスト膜１６の
成膜以前にSiO2膜１５を除去する必要はなく、
SiO2膜１５の表面上にホトレジスト膜１６の成
膜を行い、第２図Ｇに示した最後の段階におい
て、SiO2膜１５を除去するようにしてもよい。
また、この実施例では、ｎ形Si基板１を用いる場
合について述べたが、ｐ形Si基板を用いる場合で
ものこ実施例と同様の効果がある。なお、この実
施例では、個別素子分離用SiO2膜１８の第１の
部分１８ａおよび第２の部分１８ｂの下のｎ形Si
基板１の部分にn++形不純物拡散層１９およびn+
形不純物拡散層２０をそれぞれ形成する場合につ
いて述べたが、この発明はこれに限らず、個別素
子分離用SiO2膜の第１および第２の部分の下の
部分に不純物拡散層を形成しない場合にも適用す
ることができる。
以上、説明したように、この発明による半導体
装置の製造方法では、第１回目の熱酸化によつて
シリコン基板の主面部の個別素子分離用SiO2膜
を形成すべき部位内の中央部に膜厚の厚い個別素
子分離用ベースSiO2を形成し、第２回目の熱酸
化によつて、上記個別素子分離用ベースSiO2膜
を含む膜厚の厚い第１の部分と、この第１の部分
の両側にこれと一体に上記第１の部分の膜厚より
薄い膜厚を有しバードビークが形成される第２の
部分とからなる二段構造の個別素子分離用SiO2
を形成するので、上記第１の部分の膜厚を厚くす
ることによつてフイールドトランジスタのしきい
値電圧を上げ、寄生チヤネルの形成を防止するこ
とができる。しかも、上記第１の部分の膜厚を厚
くしながら、上記第２の部分の膜厚を薄くして上
記第２の部分に形成されるバードビークの長さが
所定値以上にならないようにすることができるの
で、上記個別素子分離用SiO2膜の微細化を図る
ことができる。
装置の製造方法では、第１回目の熱酸化によつて
シリコン基板の主面部の個別素子分離用SiO2膜
を形成すべき部位内の中央部に膜厚の厚い個別素
子分離用ベースSiO2を形成し、第２回目の熱酸
化によつて、上記個別素子分離用ベースSiO2膜
を含む膜厚の厚い第１の部分と、この第１の部分
の両側にこれと一体に上記第１の部分の膜厚より
薄い膜厚を有しバードビークが形成される第２の
部分とからなる二段構造の個別素子分離用SiO2
を形成するので、上記第１の部分の膜厚を厚くす
ることによつてフイールドトランジスタのしきい
値電圧を上げ、寄生チヤネルの形成を防止するこ
とができる。しかも、上記第１の部分の膜厚を厚
くしながら、上記第２の部分の膜厚を薄くして上
記第２の部分に形成されるバードビークの長さが
所定値以上にならないようにすることができるの
で、上記個別素子分離用SiO2膜の微細化を図る
ことができる。
第１図Ａ〜Ｅは従来の個別素子分離用SiO2膜
の形成方法の主要段階の状態を示す断面図、第２
図Ａ〜Ｇはこの発明の一実施例の個別素子分離用
SiO2膜の形成方法の主要段階の状態を示す断面
図である。 図において、１はｎ形シリコン基板、２は下敷
SiO2膜、３，３ａおよび３ｂはSi3N4膜、１１は
第１の開口部に対応するホトレジスト膜１２の開
口部、１３は個別素子分離用ベースSiO2膜、１
７は第２の開口部に対応するホトレジスト膜１６
の開口部、１８は個別素子分離用SiO2膜、１８
ａおよび１８ｂはそれぞれ第１および第２の部分
である。なお、図中同一符号はそれぞれ同一もし
くは相当部分を示す。
の形成方法の主要段階の状態を示す断面図、第２
図Ａ〜Ｇはこの発明の一実施例の個別素子分離用
SiO2膜の形成方法の主要段階の状態を示す断面
図である。 図において、１はｎ形シリコン基板、２は下敷
SiO2膜、３，３ａおよび３ｂはSi3N4膜、１１は
第１の開口部に対応するホトレジスト膜１２の開
口部、１３は個別素子分離用ベースSiO2膜、１
７は第２の開口部に対応するホトレジスト膜１６
の開口部、１８は個別素子分離用SiO2膜、１８
ａおよび１８ｂはそれぞれ第１および第２の部分
である。なお、図中同一符号はそれぞれ同一もし
くは相当部分を示す。
Claims (1)
- １ シリコン基板の主面上に形成された下敷酸化
シリコン膜の表面上に上記シリコン基板の主面部
の個別素子分離用酸化シリコン膜を形成すべき部
位内の中央部に対応する部分に第１の開口部が設
けられた窒化シリコン膜を形成する第１の工程、
上記窒化シリコン膜をマスクにした第１回目の熱
酸化を行い上記シリコン基板の主面部の上記下敷
酸化シリコン膜の上記窒化シリコン膜が形成され
ていない部分の下の部分の酸化によつて上記下敷
酸化シリコン膜の上記窒化シリコン膜が形成され
ていない部分を含み個別素子分離用酸化シリコン
膜を形成するためのベースになる膜厚の厚い個別
素子分離用ベース酸化シリコン膜を形成する第２
の工程、上記窒化シリコン膜の上記シリコン基板
の主面部の個別素子分離用酸化シリコン膜を形成
すべき部位に対応する部分に上記第１の開口部の
形状より大きい形状の第２の開口部を形成してこ
の第２の開口部に上記個別素子分離用ベース酸化
シリコン膜および上記下敷酸化シリコン膜の表面
の一部を露出させる第３の工程、上記第２の開口
部が形成された上記窒化シリコン膜をマスクにし
た第２回目の熱酸化を行い上記シリコン基板の上
記個別素子分離用ベース酸化シリコン膜の下の部
分の酸化によつて上記個別素子分離用ベース酸化
シリコン膜を含んで形成された膜厚の厚い第１の
部分と、上記シリコン基板の主面部の上記下敷酸
化シリコン膜の上記窒化シリコン膜が形成されて
いない部分の下の部分の酸化によつて上記下敷酸
化シリコン膜の上記窒化シリコン膜が形成されて
いない部分を含んで形成され上記第１の部分の膜
厚より薄い膜厚の第２の部分とからなる個別素子
分離用酸化シリコン膜を形成する第４の工程、並
びに上記窒化シリコン膜および上記下敷酸化シリ
コン膜を除去する第５の工程を備えた半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13770582A JPS5927543A (ja) | 1982-08-06 | 1982-08-06 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13770582A JPS5927543A (ja) | 1982-08-06 | 1982-08-06 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5927543A JPS5927543A (ja) | 1984-02-14 |
| JPS6242382B2 true JPS6242382B2 (ja) | 1987-09-08 |
Family
ID=15204888
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13770582A Granted JPS5927543A (ja) | 1982-08-06 | 1982-08-06 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5927543A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1213218B (it) * | 1984-09-25 | 1989-12-14 | Ates Componenti Elettron | Processo per la fabbricazione di una cella di memoria non volatile con area di ossido sottile di dimensioni molto piccole, e cella ottenuta con il processo suddetto. |
| JPH0821681B2 (ja) * | 1986-06-18 | 1996-03-04 | 株式会社日立製作所 | 半導体集積回路装置の製造方法 |
| US4758530A (en) * | 1986-12-08 | 1988-07-19 | Delco Electronics Corporation | Doubly-self-aligned hole-within-a-hole structure in semiconductor fabrication involving a double LOCOS process aligned with sidewall spacers |
| JPH01143352A (ja) * | 1987-11-30 | 1989-06-05 | Nec Kyushu Ltd | 溝容量部を備えた半導体記憶装置 |
| JP2512216B2 (ja) * | 1989-08-01 | 1996-07-03 | 松下電器産業株式会社 | 半導体装置の製造方法 |
| US5448090A (en) * | 1994-08-03 | 1995-09-05 | International Business Machines Corporation | Structure for reducing parasitic leakage in a memory array with merged isolation and node trench construction |
| US5679600A (en) * | 1995-10-11 | 1997-10-21 | Micron Technology, Inc. | Double locos for submicron isolation |
-
1982
- 1982-08-06 JP JP13770582A patent/JPS5927543A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5927543A (ja) | 1984-02-14 |
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