JPS59205750A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS59205750A JPS59205750A JP58080365A JP8036583A JPS59205750A JP S59205750 A JPS59205750 A JP S59205750A JP 58080365 A JP58080365 A JP 58080365A JP 8036583 A JP8036583 A JP 8036583A JP S59205750 A JPS59205750 A JP S59205750A
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
ＭＯ８ＩＣが高機能、高密度化するに伴い、ますます微
細化が要求され、デバイスの構造もアルミゲート電極か
らＳｉゲート電極に移行している。
細化が要求され、デバイスの構造もアルミゲート電極か
らＳｉゲート電極に移行している。
微細化に関してはゲート電極が２μｍ以下という短チャ
ンネル化と、高密度化に関しては多層配線構造等が今日
一般的になろうとしている。
ンネル化と、高密度化に関しては多層配線構造等が今日
一般的になろうとしている。
本発明は、ＭＯＳ ＩＣが高密度、高機能化するに伴っ
て、よシ複雑化する製造プロセスに於て、金属配線層、
金属ゲート電極、多結晶シリコン配線層、多結晶シリコ
ン電極等が、既に設けられている絶縁膜の膜質、膜厚に
関係なく、確実に接続されるコンタクトホールを形成す
ることを含む半導体装置の製造方法に関する。
て、よシ複雑化する製造プロセスに於て、金属配線層、
金属ゲート電極、多結晶シリコン配線層、多結晶シリコ
ン電極等が、既に設けられている絶縁膜の膜質、膜厚に
関係なく、確実に接続されるコンタクトホールを形成す
ることを含む半導体装置の製造方法に関する。
半導体装置、例えば、ＣＭＯ８Ｓｉゲート電極ＬＳＩの
従来の製造工程について説明すると、ＣＭＯ８Ｓｉゲー
ト電極（以下ＣＭＯ８と称す）ＬＳＩは、通常Ｎ型８ｉ
基板上にＰチャンネルＭＯ８Ｔｒと該Ｎ型Ｓｉ基板上に
深く形成されたＰウェル領域内にＮチャンネルＭＯ８Ｔ
ｒがそれぞれ形成され、これらＴｒを回路構成に従って
配線して形成される。０ＭＯ８ＬＳＩ も他のＮチャン
ネルＭＯ８ＬＳＩと同様高密度化が要求されてお９、こ
の為、Ｓｉ基板上に形成される拡散層は王にイオン注入
によって形成される浅い拡散層となっている。この為生
ずる問題点の一つとして、該拡散層上に接続する金属配
線層の金属が８ｉと合金化し、この金属が浅い拡散層領
域の下へつきぬけることに起因するリーク電流の増大が
ある。この改善法として、特定の接続部分には、深い拡
散層を形成する方法を用いたシ、シリコン入りアルミ蒸
着を用いたりし、対策としている。
従来の製造工程について説明すると、ＣＭＯ８Ｓｉゲー
ト電極（以下ＣＭＯ８と称す）ＬＳＩは、通常Ｎ型８ｉ
基板上にＰチャンネルＭＯ８Ｔｒと該Ｎ型Ｓｉ基板上に
深く形成されたＰウェル領域内にＮチャンネルＭＯ８Ｔ
ｒがそれぞれ形成され、これらＴｒを回路構成に従って
配線して形成される。０ＭＯ８ＬＳＩ も他のＮチャン
ネルＭＯ８ＬＳＩと同様高密度化が要求されてお９、こ
の為、Ｓｉ基板上に形成される拡散層は王にイオン注入
によって形成される浅い拡散層となっている。この為生
ずる問題点の一つとして、該拡散層上に接続する金属配
線層の金属が８ｉと合金化し、この金属が浅い拡散層領
域の下へつきぬけることに起因するリーク電流の増大が
ある。この改善法として、特定の接続部分には、深い拡
散層を形成する方法を用いたシ、シリコン入りアルミ蒸
着を用いたりし、対策としている。
ＣＭＯ８ＬＳＩに於てはＰチャンネル、Ｎチャンネルの
内拡散層が最低必要であシ、Ｐチャンネル用として通常
使用δれているボロン、Ｎチャンネル用に使用されるヒ
素又はリン上に成長する５ｉＯｚは、熱酸化膜の成長レ
イトが異なる為に膜厚が異なるものとなる。又、多結晶
シリコン層上に形成される５ｉＱｚの膜厚もこれらとは
異なっている等、各々の下地物質によって成長する８ｉ
０２の膜厚は異なってくる。従って、従来同一のマスク
を用い同時に該５ｉｎ２をエツチング除去し、コンタク
トホールの孔を形成するには、エツチング終了時間が異
なｐ１膜厚の厚い８ｉ０ｚのコンタクトホール孔を形成
する時間には他の薄い８ｉ０ｚのコンタクトホール孔は
より大きくオーバーエツチングした孔となってしまう。
内拡散層が最低必要であシ、Ｐチャンネル用として通常
使用δれているボロン、Ｎチャンネル用に使用されるヒ
素又はリン上に成長する５ｉＯｚは、熱酸化膜の成長レ
イトが異なる為に膜厚が異なるものとなる。又、多結晶
シリコン層上に形成される５ｉＱｚの膜厚もこれらとは
異なっている等、各々の下地物質によって成長する８ｉ
０２の膜厚は異なってくる。従って、従来同一のマスク
を用い同時に該５ｉｎ２をエツチング除去し、コンタク
トホールの孔を形成するには、エツチング終了時間が異
なｐ１膜厚の厚い８ｉ０ｚのコンタクトホール孔を形成
する時間には他の薄い８ｉ０ｚのコンタクトホール孔は
より大きくオーバーエツチングした孔となってしまう。
又、Ｓｉ基板上の段差を少くし、金属配線層の段部にお
ける段部切断の発生をおさえる為に利用される高濃度リ
ンガラス膜（ＰＳＧ）を熱処理する際、既に形成された
コンタクトホール部分に該ＰＥＧよシ高温処理時に出て
くるリンがボロン拡散層あるいはボロンが入っている多
結晶シリコン層上に拡散し、これが金属配線層との電気
不導通の原因となることも多い。
ける段部切断の発生をおさえる為に利用される高濃度リ
ンガラス膜（ＰＳＧ）を熱処理する際、既に形成された
コンタクトホール部分に該ＰＥＧよシ高温処理時に出て
くるリンがボロン拡散層あるいはボロンが入っている多
結晶シリコン層上に拡散し、これが金属配線層との電気
不導通の原因となることも多い。
本発明の目的は、上記の不具合を解消した、それぞれの
絶縁膜に対し、最適のコンタクトホールを形成すること
を含む半導体装置の製造方法を提供するにある。
絶縁膜に対し、最適のコンタクトホールを形成すること
を含む半導体装置の製造方法を提供するにある。
本発明では、従来同一マスクを用いて一度に異なる拡散
層上または多結晶シリコン層上の絶縁膜を除去しコンタ
クトホールを形成する方法に代わり、目的に見合う複数
のマスクを用い、各々の絶縁膜を除去しコンタクトホー
ル孔形成することを含む半導体装置の製造方法が得られ
る。
層上または多結晶シリコン層上の絶縁膜を除去しコンタ
クトホールを形成する方法に代わり、目的に見合う複数
のマスクを用い、各々の絶縁膜を除去しコンタクトホー
ル孔形成することを含む半導体装置の製造方法が得られ
る。
つぎに従来のコンタクトホールの形成について図面を参
照して説明する。第１図は従来の多結晶ＳｉゲートｃＭ
Ｏ８の製造途中工程の断面図である。Ｎ型８ｉ基板ｌ上
にＮチャンネルＭＯ８Ｔｒを形成する為にＰウェル領域
２が深く形成され、Ｐウェル領域２内にＮチャンネルＭ
Ｏ８Ｔｒのソース３．多結晶Ｓｉゲート５．ドレイン４
が各々形成されている。多結晶８ｉゲート５の下には、
ゲート絶縁膜が形成されていることは当然である。
照して説明する。第１図は従来の多結晶ＳｉゲートｃＭ
Ｏ８の製造途中工程の断面図である。Ｎ型８ｉ基板ｌ上
にＮチャンネルＭＯ８Ｔｒを形成する為にＰウェル領域
２が深く形成され、Ｐウェル領域２内にＮチャンネルＭ
Ｏ８Ｔｒのソース３．多結晶Ｓｉゲート５．ドレイン４
が各々形成されている。多結晶８ｉゲート５の下には、
ゲート絶縁膜が形成されていることは当然である。
ソース、ドレインの各拡散領域はヒ素又はリンのイオン
注入により形成されている６他方、ＰチャンネルＴｒは
、Ｓｉ基板ｌ上にドレイン６、ソース７及び多結晶Ｓｉ
ゲート８が、ＮチャンネルＴｒと同様形成されている。
注入により形成されている６他方、ＰチャンネルＴｒは
、Ｓｉ基板ｌ上にドレイン６、ソース７及び多結晶Ｓｉ
ゲート８が、ＮチャンネルＴｒと同様形成されている。
ドレイン６とソース７の各拡散領域は、ボロンイオン注
入により形成される。また、Ｎチャンネル、Ｐチャンネ
ルＴｒのドレイン４と６とは多結晶シリコン配線層９で
接続されている。さらに、ソース、ドレインの各拡散領
域、Ｐウェル領域、及び他の領域は絶縁膜ｌＯで被膜さ
れている。また、多結晶シリコン配線層上も同様に絶縁
膜ｌＯで被膜されている。図甲においては、絶縁膜１０
は、同じ鳴のとして示されているが、実際は、コンタク
トホールが形成されるソース・ドレイン拡散領域、多結
晶シリコン層上の絶縁膜は、熱酸化条件が異なる為、膜
厚は等しくない。
入により形成される。また、Ｎチャンネル、Ｐチャンネ
ルＴｒのドレイン４と６とは多結晶シリコン配線層９で
接続されている。さらに、ソース、ドレインの各拡散領
域、Ｐウェル領域、及び他の領域は絶縁膜ｌＯで被膜さ
れている。また、多結晶シリコン配線層上も同様に絶縁
膜ｌＯで被膜されている。図甲においては、絶縁膜１０
は、同じ鳴のとして示されているが、実際は、コンタク
トホールが形成されるソース・ドレイン拡散領域、多結
晶シリコン層上の絶縁膜は、熱酸化条件が異なる為、膜
厚は等しくない。
しかし、従来は、写真蝕刻の回数を減らすため、図に示
されるフォトレジスト膜１１を全表面に被ｍした後、一
枚のマスクパターンにより、拡散層。
されるフォトレジスト膜１１を全表面に被ｍした後、一
枚のマスクパターンにより、拡散層。
多結晶シリコン層上に同時にコンタクトホールを形成し
ていた。
ていた。
しかし、従来方法は、現在の複雑なデバイス構造及び製
造プロセスに於て、次のような制約あるいは欠点を有す
る様になってきている。すなわち、シリコン基板上に形
成された不純物層の相違により、熱酸化膜厚は成長レイ
トが異なる為、七の膜厚が異なる。多結晶シリコン層上
も同様である。
造プロセスに於て、次のような制約あるいは欠点を有す
る様になってきている。すなわち、シリコン基板上に形
成された不純物層の相違により、熱酸化膜厚は成長レイ
トが異なる為、七の膜厚が異なる。多結晶シリコン層上
も同様である。
この為、同一マスクパターンで写真露光、現像エツチン
グした場合、膜厚の薄い絶縁膜はオーバーエツチング状
態になシ、好ましくない、又、絶縁膜にリンネ細物が含
まれているＰＳＧをエッチングした場合は、この後の熱
アニーリングによって、リンがＰ型不純物（ボロン）に
入り込み、これが次工程で形成される金属配線層との接
続不良を発生させる要因ともなってくる。前記欠点の他
には、複雑化するデバイス構造、プロセス設計に於て、
前述の如く、スルーホールの形成される絶縁膜の膜質、
膜厚が限定されることはデバイス構造、プロセス設ｃ十
の自由度をせばめることになる。
グした場合、膜厚の薄い絶縁膜はオーバーエツチング状
態になシ、好ましくない、又、絶縁膜にリンネ細物が含
まれているＰＳＧをエッチングした場合は、この後の熱
アニーリングによって、リンがＰ型不純物（ボロン）に
入り込み、これが次工程で形成される金属配線層との接
続不良を発生させる要因ともなってくる。前記欠点の他
には、複雑化するデバイス構造、プロセス設計に於て、
前述の如く、スルーホールの形成される絶縁膜の膜質、
膜厚が限定されることはデバイス構造、プロセス設ｃ十
の自由度をせばめることになる。
第２図（ａ） 、 （ｂ）は本発明の一実施例を説明す
るための工程途中のシリコン基板の断面図である。まず
第２図（ａ）において、ＮチャンネルＴｒの各電極を引
きだす為に、例えば、ソース拡散領域３．ゲート電極領
域５上にコンタクトホールを先ず形成すべく、フォトレ
ジスト膜１１が現像され、絶縁膜１０がエツチング除去
されて、コンタクトホール３ａ、５ａが形成されている
。前述の如く、Ｐ型不純物層とＮ型不純物層では熱酸化
膜成長レイトが異なる為、先ずはＮ型不純物層上の絶縁
膜を除去する。シリコン基板と多結晶シリコン層では更
に熱酸化膜成長レイトが異なることを考慮し、これらを
別々にエツチングし、コンタクトホールを形成すること
も可能である。
るための工程途中のシリコン基板の断面図である。まず
第２図（ａ）において、ＮチャンネルＴｒの各電極を引
きだす為に、例えば、ソース拡散領域３．ゲート電極領
域５上にコンタクトホールを先ず形成すべく、フォトレ
ジスト膜１１が現像され、絶縁膜１０がエツチング除去
されて、コンタクトホール３ａ、５ａが形成されている
。前述の如く、Ｐ型不純物層とＮ型不純物層では熱酸化
膜成長レイトが異なる為、先ずはＮ型不純物層上の絶縁
膜を除去する。シリコン基板と多結晶シリコン層では更
に熱酸化膜成長レイトが異なることを考慮し、これらを
別々にエツチングし、コンタクトホールを形成すること
も可能である。
つぎに第２図（ｂ）のように、Ｎ型と反対の電導型を有
するＰ型不純物層上の絶縁膜を続いて除去する為に、別
なコンタクトホール形成用のマスクを用い、フォトレジ
スト膜１２を現像した後、絶縁膜をエツチング除去して
、コンタクトホール７ａ。
するＰ型不純物層上の絶縁膜を続いて除去する為に、別
なコンタクトホール形成用のマスクを用い、フォトレジ
スト膜１２を現像した後、絶縁膜をエツチング除去して
、コンタクトホール７ａ。
ｇａ、９ａを形成する。
以上、本例では、２枚のコンタクトホール形成用のマス
クパターンを用いて説明しているが、これを更に多くシ
、例えばシリコン基板上のＮ型不純物拡散層用、シリコ
ン基板上のＰ型不細物拡散層用、多結晶シリコン層剤に
各別のマスクを用いることも可能である。また、多結晶
シリコン層についても、Ｎｆｉ、Ｐ型に分けて使うこと
も可能である。Ｎ型不純物拡散層およびＮ型不純物多結
晶シリコン層上の絶縁膜を先にエツチング除去し、コン
タクトホールを形成し、熱酸化処理を実施した場合、続
いて実施されるＰ型不純物拡散層およびＰ型不細物多結
晶シリコン層上の絶縁膜をエツチング除去し、コンタク
トホールを形成し、熱処理工程を実施することに起因す
る従来のＮ型不純物のＰ散拡散層への悪影響は既にＮ型
不純物領域上には熱酸化処理工程が実施されている為、
Ｐ型不細物領域上に形成されたコンタクトホール部への
Ｎ型不純物の侵入が無視できる。その後全面共通コンタ
クトホールを形成することによシ、完全なる電気的接続
が達成できる。
クパターンを用いて説明しているが、これを更に多くシ
、例えばシリコン基板上のＮ型不純物拡散層用、シリコ
ン基板上のＰ型不細物拡散層用、多結晶シリコン層剤に
各別のマスクを用いることも可能である。また、多結晶
シリコン層についても、Ｎｆｉ、Ｐ型に分けて使うこと
も可能である。Ｎ型不純物拡散層およびＮ型不純物多結
晶シリコン層上の絶縁膜を先にエツチング除去し、コン
タクトホールを形成し、熱酸化処理を実施した場合、続
いて実施されるＰ型不純物拡散層およびＰ型不細物多結
晶シリコン層上の絶縁膜をエツチング除去し、コンタク
トホールを形成し、熱処理工程を実施することに起因す
る従来のＮ型不純物のＰ散拡散層への悪影響は既にＮ型
不純物領域上には熱酸化処理工程が実施されている為、
Ｐ型不細物領域上に形成されたコンタクトホール部への
Ｎ型不純物の侵入が無視できる。その後全面共通コンタ
クトホールを形成することによシ、完全なる電気的接続
が達成できる。
また、各々のコンタクトホールを形成した後に、浅い拡
散層に起因する金属配線の金属アロイスパイク防止の為
に、例えば、特定のコンタクトホール形成後、フォトレ
ジスト膜を残したまま、開孔されたコンタクトホール部
分にのみ、同型の不純物をイオン注入によシ打込みコン
タクト部分のみ深い拡散層を形成することも可能である
。
散層に起因する金属配線の金属アロイスパイク防止の為
に、例えば、特定のコンタクトホール形成後、フォトレ
ジスト膜を残したまま、開孔されたコンタクトホール部
分にのみ、同型の不純物をイオン注入によシ打込みコン
タクト部分のみ深い拡散層を形成することも可能である
。
以上の如く、本発明は、次に予定される金属配線層と電
気的接続を行う為に形成されるコンタクトホール形成に
於て、従来の一枚の共通マスクによってＮ型、Ｐ型不純
物層上の絶縁膜を同時に写真蝕刻法によシ開孔する方法
を止め、目的によって、複数枚のコンタクトホール、エ
ツチング用のマスクを用い、各々独立に絶縁膜をエツチ
ング除去する半導体装置の製造方法であり、本方法によ
シ、デバイス設計上、絶縁膜の膜質、厚さ等の制約がな
くなシ、よシ確実な接続部分を得ることができる。
気的接続を行う為に形成されるコンタクトホール形成に
於て、従来の一枚の共通マスクによってＮ型、Ｐ型不純
物層上の絶縁膜を同時に写真蝕刻法によシ開孔する方法
を止め、目的によって、複数枚のコンタクトホール、エ
ツチング用のマスクを用い、各々独立に絶縁膜をエツチ
ング除去する半導体装置の製造方法であり、本方法によ
シ、デバイス設計上、絶縁膜の膜質、厚さ等の制約がな
くなシ、よシ確実な接続部分を得ることができる。
第１図は従来の方式による一枚のマスクを用いた同時コ
ンタクトホール形成を説明する０ＭＯ８ＳｉゲートＬＳ
Ｉ基板の断面図、第２図（ａ） 、 （ｂ）は本発明の
一実施例に係るコンタクトホール形成を説明するための
工程順のＣＭＯ８Ｔ、ＳＩ基板の断面図である。 １・・・・・・Ｎ型８ｉ基板、２・・・・・・Ｐウェル
領域、３・・・・・・ＮチャンネルＴｒのソース、４・
・・・・・ＮチャンネルＴｒのドレイン、５・・・・・
・ＮチャンネルＴｒの多結晶８ｉゲート、６・・・・・
・ＰチャンネルＴｒのドレイン、７・・・・・・Ｐチャ
ンネルＴｒのソース、８・・・・・・ＰチャンネルＴｒ
の多結晶Ｓｉゲート、９・・・・・・多結晶シリコン配
線層、１０・・・・・・絶縁膜、１１゜１２・・・・・
・フォトレジスＦ 膜、３ ａ ＊ ５ ａ 、 ７
ａ 。 ８ａ、９ａ・・・・・・コンタクトホール。
ンタクトホール形成を説明する０ＭＯ８ＳｉゲートＬＳ
Ｉ基板の断面図、第２図（ａ） 、 （ｂ）は本発明の
一実施例に係るコンタクトホール形成を説明するための
工程順のＣＭＯ８Ｔ、ＳＩ基板の断面図である。 １・・・・・・Ｎ型８ｉ基板、２・・・・・・Ｐウェル
領域、３・・・・・・ＮチャンネルＴｒのソース、４・
・・・・・ＮチャンネルＴｒのドレイン、５・・・・・
・ＮチャンネルＴｒの多結晶８ｉゲート、６・・・・・
・ＰチャンネルＴｒのドレイン、７・・・・・・Ｐチャ
ンネルＴｒのソース、８・・・・・・ＰチャンネルＴｒ
の多結晶Ｓｉゲート、９・・・・・・多結晶シリコン配
線層、１０・・・・・・絶縁膜、１１゜１２・・・・・
・フォトレジスＦ 膜、３ ａ ＊ ５ ａ 、 ７
ａ 。 ８ａ、９ａ・・・・・・コンタクトホール。
Claims (1)
- 半導体基板上の絶縁膜を写真蝕刻法にてエツチング除去
しコンタクトホールを形成するに際Ｌ、前記コンタクト
ホール形成部の半導体層または多結晶シリコン層などの
違いに応じて複数の異なるフォトマスクを用いて写真蝕
刻を行い、前記フォトマスク毎に独立して前記コンタク
トホールを形成する工程を含むことを特徴とする半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58080365A JPS59205750A (ja) | 1983-05-09 | 1983-05-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58080365A JPS59205750A (ja) | 1983-05-09 | 1983-05-09 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59205750A true JPS59205750A (ja) | 1984-11-21 |
Family
ID=13716230
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58080365A Pending JPS59205750A (ja) | 1983-05-09 | 1983-05-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59205750A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63293858A (ja) * | 1987-05-26 | 1988-11-30 | Nec Corp | 半導体装置の製造方法 |
-
1983
- 1983-05-09 JP JP58080365A patent/JPS59205750A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63293858A (ja) * | 1987-05-26 | 1988-11-30 | Nec Corp | 半導体装置の製造方法 |
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