JPH0115148B2 - - Google Patents
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- JPH0115148B2 JPH0115148B2 JP56115068A JP11506881A JPH0115148B2 JP H0115148 B2 JPH0115148 B2 JP H0115148B2 JP 56115068 A JP56115068 A JP 56115068A JP 11506881 A JP11506881 A JP 11506881A JP H0115148 B2 JPH0115148 B2 JP H0115148B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
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- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0928—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors comprising both N- and P- wells in the substrate, e.g. twin-tub
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Description
【発明の詳細な説明】
本発明は相補型絶縁ゲート電界効果半導体装置
等の半導体装置、例えばインバータ、NANDゲ
ート回路用として好適なCMOS（comple―
mentary MOS）の製造方法に関するものであ
る。
等の半導体装置、例えばインバータ、NANDゲ
ート回路用として好適なCMOS（comple―
mentary MOS）の製造方法に関するものであ
る。
この種のCMOSを製造するには一般に、Ｐ型
ウエルを決めるSiO2マスクをフオトエツチング
によつてＮ型シリコン基板の表面に形成し、しか
る後に上記SiO2マスクの存在しない領域にボロ
ンを導入してＰ型ウエルを形成し、次いで能動領
域を決めるための窒化シリコン膜を被着した状態
で選択酸化を施すことによつて、Ｐ型ウエルの周
辺部からＮ型シリコンにかけて素子分離用のフイ
ールドSiO2膜を選択的に成長せしめている。し
かしながらこの方法では、上記窒化シリコン膜か
らなる耐酸化マスクをフオトエツチングで所定パ
ターンに加工する際、このフオトエツチングに使
用するフオトマスクの合せガイドして、Ｐ型ウエ
ルとＮ型シリコンとの境界域上にて上記SiO2マ
スクの形状に対応した段差を基板上に設ける必要
がある。例えば、Ｐ型ウエルの形成時にウエル上
に成長するSiO2膜と上記SiO2マスクとの境界域
に生じる基板の段差を利用して、基板表面の
SiO2をすべてエツチングで除去した後の表面酸
化で成長させたSiO2膜に基板の段差に対応した
段差を設け、この段差を合せガイドとして用いる
ことがある。或いは、Ｐ型ウエルの形成後に、上
記SiO2マスクをそのまま残して表面酸化を施す
ことによつて、この表面酸化で成長させたウエル
上のSiO2膜とSiO2マスクとの境界域に段差を設
けることも考えられる。
ウエルを決めるSiO2マスクをフオトエツチング
によつてＮ型シリコン基板の表面に形成し、しか
る後に上記SiO2マスクの存在しない領域にボロ
ンを導入してＰ型ウエルを形成し、次いで能動領
域を決めるための窒化シリコン膜を被着した状態
で選択酸化を施すことによつて、Ｐ型ウエルの周
辺部からＮ型シリコンにかけて素子分離用のフイ
ールドSiO2膜を選択的に成長せしめている。し
かしながらこの方法では、上記窒化シリコン膜か
らなる耐酸化マスクをフオトエツチングで所定パ
ターンに加工する際、このフオトエツチングに使
用するフオトマスクの合せガイドして、Ｐ型ウエ
ルとＮ型シリコンとの境界域上にて上記SiO2マ
スクの形状に対応した段差を基板上に設ける必要
がある。例えば、Ｐ型ウエルの形成時にウエル上
に成長するSiO2膜と上記SiO2マスクとの境界域
に生じる基板の段差を利用して、基板表面の
SiO2をすべてエツチングで除去した後の表面酸
化で成長させたSiO2膜に基板の段差に対応した
段差を設け、この段差を合せガイドとして用いる
ことがある。或いは、Ｐ型ウエルの形成後に、上
記SiO2マスクをそのまま残して表面酸化を施す
ことによつて、この表面酸化で成長させたウエル
上のSiO2膜とSiO2マスクとの境界域に段差を設
けることも考えられる。
しかし、いずれにしても、合せガイドとしての
段差を設ける工程（即ち、上記したSiO2エツチ
ング及び表面酸化工程、或いは表面酸化工程）が
必要であるから、工数が増え、作業性の面で不利
であることが分つた。しかも、上記したような
SiO2自体の段差は、言い換えれば、Ｐ型ウエル
上のSiO2膜とＮ型シリコン上のSiO2膜との膜厚
差に基くものであるから、次の選択酸化時に成長
するフイールドSiO2膜のうち、耐酸化マスクの
周辺下に食込むバードビーク部分の食込み量がＰ
型ウエル上とＮ型シリコン上とで異なることにな
る。このために、食込み量の大きい側では、それ
だけ能動領域の実効面積が狭くなるから、予めそ
の食込み量を見越して耐酸化マスクパターンを広
めにしておく必要があり、集積度を高める上で限
界があることも分つた。
段差を設ける工程（即ち、上記したSiO2エツチ
ング及び表面酸化工程、或いは表面酸化工程）が
必要であるから、工数が増え、作業性の面で不利
であることが分つた。しかも、上記したような
SiO2自体の段差は、言い換えれば、Ｐ型ウエル
上のSiO2膜とＮ型シリコン上のSiO2膜との膜厚
差に基くものであるから、次の選択酸化時に成長
するフイールドSiO2膜のうち、耐酸化マスクの
周辺下に食込むバードビーク部分の食込み量がＰ
型ウエル上とＮ型シリコン上とで異なることにな
る。このために、食込み量の大きい側では、それ
だけ能動領域の実効面積が狭くなるから、予めそ
の食込み量を見越して耐酸化マスクパターンを広
めにしておく必要があり、集積度を高める上で限
界があることも分つた。
従つて、本発明の目的は、特に、Ｐチヤネル及
びＮチヤネルの各IGFET（Insulated Gate Field
Effect Transistor）の能動領域を決めるマスク
パターンを形成する際に上記した如き段差を何ら
用いず、作業性容易にして高集積化を実現できる
方法を提供することにある。
びＮチヤネルの各IGFET（Insulated Gate Field
Effect Transistor）の能動領域を決めるマスク
パターンを形成する際に上記した如き段差を何ら
用いず、作業性容易にして高集積化を実現できる
方法を提供することにある。
この目的を達成するために、本発明によれば、
能動領域を決める耐酸化マスクを形成した後に、
この耐酸化マスクをウエル形成時の合せガイドと
して用い、かつウエル用の不純物の導入は耐酸化
マスクを通して行なうようにしている。
能動領域を決める耐酸化マスクを形成した後に、
この耐酸化マスクをウエル形成時の合せガイドと
して用い、かつウエル用の不純物の導入は耐酸化
マスクを通して行なうようにしている。
以下、本発明を図面に例示した実施例について
詳細に説明する。
詳細に説明する。
まず第１図のように、N-型シリコン基板１の
一主面を酸化性雰囲気中で熱処理して薄いSiO2
膜２を均一な厚みに形成し、更にこのSiO2膜２
上に化学的気相成長技術（CVD）によつて窒化
シリコン膜３を析出させる。
一主面を酸化性雰囲気中で熱処理して薄いSiO2
膜２を均一な厚みに形成し、更にこのSiO2膜２
上に化学的気相成長技術（CVD）によつて窒化
シリコン膜３を析出させる。
次いで第２図のように、常法に従つてフオトレ
ジスト４を所定パターンに被着し、これをマスク
として下地の窒化シリンコン膜３をエツチング
し、後述のCMOSを構成する各MISFET（Metal
Insulator Semiconductor Field Effect
Transistor）の各能動領域を決める耐酸化マスク
形状にパターニングする。従つて、この耐酸化マ
スク３の除去部分５の直下領域は両MISFETを
分離するためのフイールドSiO2膜を形成すべき
領域となる。
ジスト４を所定パターンに被着し、これをマスク
として下地の窒化シリンコン膜３をエツチング
し、後述のCMOSを構成する各MISFET（Metal
Insulator Semiconductor Field Effect
Transistor）の各能動領域を決める耐酸化マスク
形状にパターニングする。従つて、この耐酸化マ
スク３の除去部分５の直下領域は両MISFETを
分離するためのフイールドSiO2膜を形成すべき
領域となる。
次いで第３図のように、フオトレジスト４をエ
ツチングで除去した後にボロンのイオンビーム６
を全面に照射する。この際、イオンの打込みエネ
ルギーを選択することによつて、イオンビーム６
はSiO2膜２のみならず、窒化シリコン膜３をも
透過させ、基板１の表面領域全体にボロン打込み
領域７を例えば４×1012cm-2のドーズ量で一様に
形成する。
ツチングで除去した後にボロンのイオンビーム６
を全面に照射する。この際、イオンの打込みエネ
ルギーを選択することによつて、イオンビーム６
はSiO2膜２のみならず、窒化シリコン膜３をも
透過させ、基板１の表面領域全体にボロン打込み
領域７を例えば４×1012cm-2のドーズ量で一様に
形成する。
次いで第４図のように、常法に従つて、耐酸化
マスク３の開口５の一部を覆う如くにフオトレジ
スト８を一方の耐酸化マスク３上にかけて被着す
る。このフオトレジスト８のパターンは、後記の
Ｎ型ウエル及びＰ型ウエルを決めるものである
が、既に存在している耐酸化マスク３を基準（マ
スク合せガイド）としてフオトマスクを設け、フ
オトエツチングでパターニングされたものである
ことに着目すべきである。
マスク３の開口５の一部を覆う如くにフオトレジ
スト８を一方の耐酸化マスク３上にかけて被着す
る。このフオトレジスト８のパターンは、後記の
Ｎ型ウエル及びＰ型ウエルを決めるものである
が、既に存在している耐酸化マスク３を基準（マ
スク合せガイド）としてフオトマスクを設け、フ
オトエツチングでパターニングされたものである
ことに着目すべきである。
次いで第５図のように、フオトレジスト８をマ
スクとしてリンのイオンビーム９を全面に照射す
る。このイオンビームのエネルギーは、リンイオ
ンがフオトレジスト８は透過しないがSiO2膜２
及び耐酸化マスク３を透過するように選択され
る。これによつて、フオトレジスト８で覆われて
いない領域にあるSiO2膜２及び耐酸化マスク３
の直下にリンを打込み、ドーズ量８×1012cm-2で
リン打込み領域１０を形成する。このリン打込み
量は上記のボロン打込み領域７より過剰で倍程度
であるから、ボロン打込み領域７のボロン濃度が
相殺（コンペンセイシヨン）されてＮ型化し、リ
ン打込み領域１０のリン濃度は相対的に４×1012
cm-2程度となつている。
スクとしてリンのイオンビーム９を全面に照射す
る。このイオンビームのエネルギーは、リンイオ
ンがフオトレジスト８は透過しないがSiO2膜２
及び耐酸化マスク３を透過するように選択され
る。これによつて、フオトレジスト８で覆われて
いない領域にあるSiO2膜２及び耐酸化マスク３
の直下にリンを打込み、ドーズ量８×1012cm-2で
リン打込み領域１０を形成する。このリン打込み
量は上記のボロン打込み領域７より過剰で倍程度
であるから、ボロン打込み領域７のボロン濃度が
相殺（コンペンセイシヨン）されてＮ型化し、リ
ン打込み領域１０のリン濃度は相対的に４×1012
cm-2程度となつている。
次いで第６図のように、フオトレジスト８をエ
ツチングで除去した後に熱処理を行なうことによ
つて、ボロン打込み領域７及びリン打込み領域１
０の各不純物をドライブ拡散せしめ、Ｐ型ウエル
１１及びＮ型ウエル１２を互いに隣接させて形成
する。
ツチングで除去した後に熱処理を行なうことによ
つて、ボロン打込み領域７及びリン打込み領域１
０の各不純物をドライブ拡散せしめ、Ｐ型ウエル
１１及びＮ型ウエル１２を互いに隣接させて形成
する。
次いで第７図のように、酸化性雰囲気中で熱処
理を行なうことによつて、耐酸化マスク３の存在
しない領域に素子分離用のフイールドSiO2膜１
５を選択的に成長させる。この選択酸化時には、
各ウエル１１及び１２上のSiO2膜２の膜厚は均
一（第１図参照）となつているから、耐酸化マス
ク３下へのフイールドSiO2膜１５のバードビー
ク部分１５ａの食込み量は両ウエル１１及び１２
上において互いに等しくなつている。
理を行なうことによつて、耐酸化マスク３の存在
しない領域に素子分離用のフイールドSiO2膜１
５を選択的に成長させる。この選択酸化時には、
各ウエル１１及び１２上のSiO2膜２の膜厚は均
一（第１図参照）となつているから、耐酸化マス
ク３下へのフイールドSiO2膜１５のバードビー
ク部分１５ａの食込み量は両ウエル１１及び１２
上において互いに等しくなつている。
次いで耐酸化マスク３及び下地のSiO2膜２を
エツチングで順次除去した後、第８図のように、
酸化性雰囲気中での熱酸化でゲート酸化膜１８を
各素子領域に形成し、更にCVDで全面にポリシ
リコンを成長させ、公知のリン処理後にフオトエ
ツチングでパターニングしてゲート電極形状のポ
リシリコン膜１９及び２０を夫々形成する。
エツチングで順次除去した後、第８図のように、
酸化性雰囲気中での熱酸化でゲート酸化膜１８を
各素子領域に形成し、更にCVDで全面にポリシ
リコンを成長させ、公知のリン処理後にフオトエ
ツチングでパターニングしてゲート電極形状のポ
リシリコン膜１９及び２０を夫々形成する。
次いで第９図のように、酸化性雰囲気中での熱
酸化で各ポリシリコン膜１９及び２０の表面に薄
いSiO2膜２１及び２２を形成した後、Ｎ型ウエ
ル１２の領域上にフオトレジスト２３を被着し、
全面にリン又は砒素のイオンビーム２４を照射す
る。これによつて、フオトレジスト２３、フイー
ルドSiO2膜１５及びポリシリコン膜１９を夫々
マスクとして、ゲート酸化膜１８を通してイオン
を打込み、アニールを経てソース又はドレイン領
域となるN+型半導体領域２５及び２６をセルフ
アラインで（自己整合的に）夫々形成する。
酸化で各ポリシリコン膜１９及び２０の表面に薄
いSiO2膜２１及び２２を形成した後、Ｎ型ウエ
ル１２の領域上にフオトレジスト２３を被着し、
全面にリン又は砒素のイオンビーム２４を照射す
る。これによつて、フオトレジスト２３、フイー
ルドSiO2膜１５及びポリシリコン膜１９を夫々
マスクとして、ゲート酸化膜１８を通してイオン
を打込み、アニールを経てソース又はドレイン領
域となるN+型半導体領域２５及び２６をセルフ
アラインで（自己整合的に）夫々形成する。
次いで今度はＰ型ウエル１１の領域上をフオト
レジスト（図示せず）で覆つてボロンイオンを照
射することにより、第１０図のように、Ｎ型ウエ
ル１２内にソース又はドレイン領域となるP+型
半導体領域２７及び２８をやはりセルフアライン
で夫々形成する。そして、CVDによつて全面に
リンシリケートガラス膜２９を析出させた後、公
知のフオトエツチングを施して各コンタクトホー
ル３０，３１，３２，３３を夫々形成する。
レジスト（図示せず）で覆つてボロンイオンを照
射することにより、第１０図のように、Ｎ型ウエ
ル１２内にソース又はドレイン領域となるP+型
半導体領域２７及び２８をやはりセルフアライン
で夫々形成する。そして、CVDによつて全面に
リンシリケートガラス膜２９を析出させた後、公
知のフオトエツチングを施して各コンタクトホー
ル３０，３１，３２，３３を夫々形成する。
次いで第１１図のように、例えば真空蒸着技術
でアルミニウムを全面に付着させ、公知のフオト
エツチングによつてパターニングして各アルミニ
ウム配線３４，３５，３６を夫々形成する。これ
によつて、Ｐ型ウエル１１側のＮチヤネル
MISFETとＮ型ウエル１２側のＰチヤネル
MISFETとを各アルミニウム配線で相互に接続
し、ポリシリコンゲート電極１９及び２０に共通
の入力を与え、各拡散領域２６及び２７から共通
の出力を取出すようにしたCMOSインバータ、
NANDゲート等を作成する。
でアルミニウムを全面に付着させ、公知のフオト
エツチングによつてパターニングして各アルミニ
ウム配線３４，３５，３６を夫々形成する。これ
によつて、Ｐ型ウエル１１側のＮチヤネル
MISFETとＮ型ウエル１２側のＰチヤネル
MISFETとを各アルミニウム配線で相互に接続
し、ポリシリコンゲート電極１９及び２０に共通
の入力を与え、各拡散領域２６及び２７から共通
の出力を取出すようにしたCMOSインバータ、
NANDゲート等を作成する。
以上説明した本実施例の方法によれば、各
MISFETの能動領域を決める耐酸化マスク自体
を基準としてウエル形成用のフオトレジスト８を
パターニングし（第４図）、しかも特にＮ型ウエ
ル用のリン打込みを耐酸化マスク３を通して行な
つている（第５図）ので、上記能動領域を形成す
るのに既述した如き段差をマスク合せガイドとし
て何ら用いることを要せず、従つてそうした段差
のためのSiO2のエツチングや表面酸化は不要で
あり、工数を削減して作業性を向上させることが
できる。この場合、各ウエル１１及び１２は、ボ
ロンの全面打込み（第３図）後のフオトレジスト
パターン８をマスクとしたリン打込み（第５図）
によつて夫々規定されるから、常に所定位置にウ
エル領域をセルフアラインで形成できる。
MISFETの能動領域を決める耐酸化マスク自体
を基準としてウエル形成用のフオトレジスト８を
パターニングし（第４図）、しかも特にＮ型ウエ
ル用のリン打込みを耐酸化マスク３を通して行な
つている（第５図）ので、上記能動領域を形成す
るのに既述した如き段差をマスク合せガイドとし
て何ら用いることを要せず、従つてそうした段差
のためのSiO2のエツチングや表面酸化は不要で
あり、工数を削減して作業性を向上させることが
できる。この場合、各ウエル１１及び１２は、ボ
ロンの全面打込み（第３図）後のフオトレジスト
パターン８をマスクとしたリン打込み（第５図）
によつて夫々規定されるから、常に所定位置にウ
エル領域をセルフアラインで形成できる。
また、選択酸化工程（第７図）において、耐酸
化マスク３下のSiO2膜２は第１図の工程で均一
厚さに形成した表面酸化膜からなつているので、
フイールド部に成長したSiO2膜１５のバードビ
ーク部分１５ａの食込み量はＰチヤネル及びＮチ
ヤネルの両FETにおいて等しくなり、従つて、
両FETにおいて耐酸化マスク３の寸法に対応し
た各能動領域が互いにほぼ等しい面積で形成され
るから、既述したSiO2の段差を形成した方法に
比べて耐酸化マスクの面積を縮小でき、その分各
能動領域間の間隔をより小さくして高集積度の
MOSICを作成できる。
化マスク３下のSiO2膜２は第１図の工程で均一
厚さに形成した表面酸化膜からなつているので、
フイールド部に成長したSiO2膜１５のバードビ
ーク部分１５ａの食込み量はＰチヤネル及びＮチ
ヤネルの両FETにおいて等しくなり、従つて、
両FETにおいて耐酸化マスク３の寸法に対応し
た各能動領域が互いにほぼ等しい面積で形成され
るから、既述したSiO2の段差を形成した方法に
比べて耐酸化マスクの面積を縮小でき、その分各
能動領域間の間隔をより小さくして高集積度の
MOSICを作成できる。
更に、まず全面にボロンを打込んだ（第３図）
後にＮ型ウエル用のフオトレジスト８を設け（第
４図）、これをマスクとして耐酸化マスク３をも
透過するようにリンを打込んでいる（第５図）の
で、Ｎ型ウエルを決めるためのマスク８のみを設
ければ、各ウエル１２及び１１をセルフアライン
で形成できる。
後にＮ型ウエル用のフオトレジスト８を設け（第
４図）、これをマスクとして耐酸化マスク３をも
透過するようにリンを打込んでいる（第５図）の
で、Ｎ型ウエルを決めるためのマスク８のみを設
ければ、各ウエル１２及び１１をセルフアライン
で形成できる。
以上、本発明を例示したが、上述の実施例は本
発明の技術的思想に基いて更に変形が可能であ
る。例えば、第３図のボロン打込みを第１図の
SiO2膜２の形成直後に行なつてもよい。また、
第３図の工程でリンを全面に打込み、第４図のフ
オトレジスト８をＮ型ウエルの領域上に設けて第
５図の工程で耐酸化マスク３をも通してボロンを
打込むようにしてもよい。また、上述の各半導体
領域の導電型を逆導電型に変換することができ
る。なお、本発明は上述のCMOSICに限らず、
フイールド酸化膜で素子分離され、しかも素子領
域にウエルを有する種々のデバイスに適用可能で
ある。
発明の技術的思想に基いて更に変形が可能であ
る。例えば、第３図のボロン打込みを第１図の
SiO2膜２の形成直後に行なつてもよい。また、
第３図の工程でリンを全面に打込み、第４図のフ
オトレジスト８をＮ型ウエルの領域上に設けて第
５図の工程で耐酸化マスク３をも通してボロンを
打込むようにしてもよい。また、上述の各半導体
領域の導電型を逆導電型に変換することができ
る。なお、本発明は上述のCMOSICに限らず、
フイールド酸化膜で素子分離され、しかも素子領
域にウエルを有する種々のデバイスに適用可能で
ある。
第１図〜第１１図は、本発明の実施例による
CMOSの製造方法を工程順に示す各断面図であ
る。 なお、図面に用いられている符号において、２
はSiO2膜、３は耐酸化マスク、４及び８はフオ
トレジスト、７はボロン打込み領域、１０はリン
打込み領域、１１はＰ型ウエル、１２はＮ型ウエ
ル、１５はフイールドSiO2膜、１９及び２０は
ポリシリコンゲート電極、２５〜２８はソース又
はドレイン領域である。
CMOSの製造方法を工程順に示す各断面図であ
る。 なお、図面に用いられている符号において、２
はSiO2膜、３は耐酸化マスク、４及び８はフオ
トレジスト、７はボロン打込み領域、１０はリン
打込み領域、１１はＰ型ウエル、１２はＮ型ウエ
ル、１５はフイールドSiO2膜、１９及び２０は
ポリシリコンゲート電極、２５〜２８はソース又
はドレイン領域である。
Claims (1)
- １ 半導体基板の主表面部に形成されたウエル領
域の主表面部に能動素子を有し、この能動素子の
周囲であつて前記ウエル領域の主表面上に素子分
離用フイールド絶縁膜を有する半導体装置の製造
方法において、第１導電型の第１ウエル領域の形
成領域の能動素子形成領域、第２導電型の第２ウ
エル領域の形成領域の能動素子形成領域の夫々で
ある半導体基板の主表面上に耐酸化マスクを形成
する工程と、この耐酸化マスクを通して、若しく
は前記耐酸化マスクの形成前に、半導体基板の主
表面部の全面に第１導電型の不純物を導入し、一
方、前記第２ウエル領域の形成領域である前記半
導体基板の主表面部に前記耐酸化マスクを通して
第２導電型の不純物を導入することによつて、前
記第２導電型不純物が導入されない領域でかつ前
記第１導電型の不純物が導入された領域に第１ウ
エル領域を形成し、一方、前記第１及び第２導電
型の不純物が導入される領域に第２ウエル領域を
形成する工程と、前記耐酸化マスクを用いて熱酸
化処理を施し、前記第１、第２ウエル領域の能動
素子形成領域以外の主表面上に素子分離用フイー
ルド絶縁膜を形成する工程とを備えたことを特徴
とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56115068A JPS5817656A (ja) | 1981-07-24 | 1981-07-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56115068A JPS5817656A (ja) | 1981-07-24 | 1981-07-24 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5817656A JPS5817656A (ja) | 1983-02-01 |
| JPH0115148B2 true JPH0115148B2 (ja) | 1989-03-15 |
Family
ID=14653378
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56115068A Granted JPS5817656A (ja) | 1981-07-24 | 1981-07-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5817656A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL8303441A (nl) * | 1983-10-07 | 1985-05-01 | Philips Nv | Geintegreerde schakeling met komplementaire veldeffekttransistors. |
| US5091332A (en) * | 1990-11-19 | 1992-02-25 | Intel Corporation | Semiconductor field oxidation process |
| US5698458A (en) * | 1994-09-30 | 1997-12-16 | United Microelectronics Corporation | Multiple well device and process of manufacture |
| KR0146080B1 (ko) * | 1995-07-26 | 1998-08-01 | 문정환 | 반도체 소자의 트윈 웰 형성방법 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57107066A (en) * | 1980-12-25 | 1982-07-03 | Toshiba Corp | Complementary semiconductor device and manufacture thereof |
-
1981
- 1981-07-24 JP JP56115068A patent/JPS5817656A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57107066A (en) * | 1980-12-25 | 1982-07-03 | Toshiba Corp | Complementary semiconductor device and manufacture thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5817656A (ja) | 1983-02-01 |
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