JPS58202562A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS58202562A JPS58202562A JP58059402A JP5940283A JPS58202562A JP S58202562 A JPS58202562 A JP S58202562A JP 58059402 A JP58059402 A JP 58059402A JP 5940283 A JP5940283 A JP 5940283A JP S58202562 A JPS58202562 A JP S58202562A
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- H01L21/263—Bombardment with radiation with high-energy radiation
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- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は金属酸化物半導体（以下単にＭＯＳと称する）
タイプの集積回路特に比較的高電圧で動作するように設
計された相補形ＭＯ８）ランジスタ対の製造方法に関す
る。
タイプの集積回路特に比較的高電圧で動作するように設
計された相補形ＭＯ８）ランジスタ対の製造方法に関す
る。
高集積密度でＣＭＯ８集積回路を製造する既知方法は本
出願人によるイタリー特許出願第１９４８４Ａ／７９（
１９７９年１月２２日出願）の明細書で提案されている
。この既知方法では、例えばｎ形不細物がドーピングさ
れた単結晶珪素の基板に、自動的にアライニングしたア
イソレーション・チャンネル（又は保護リング）をもっ
た一対の０ＭＯ８）ランジスタを形成するため、次のよ
うな順次の処理工程を取っている。すなわち、基板の表
面上に゛マスキング技術によって対を形成する二個の相
補形トランジスタを含むように設（４） 計された二つの区域（活性領域）を画成し；この対を形
成するトランジスタ（ｎチャンネルトランジスタ）の一
方のトランジスタの周囲に第−保護リングを形成するた
めこれら二つの区域間における中間領域（フィールド）
に高濃度にｎ形不細物をドーピングし： これら二つの区域の一方の区域及びこの中間領域の一部
分を被覆するマスクを形成し；この対を形成する他方の
トランジスタ（ｐチャンネル・トランジスタ）の周囲に
第二保護リングを形成するため前述した中間領域の保護
されていない部分に高濃度でｐ形不細物をドーピングし
；前述のｎチャンネル・トランジスタを含むように設計
された区域（ｐ−ウェル）を形成するため第二区域に低
濃度を有するｐ形不細物をドーピングし； マスクを除去し； 酸化雰囲気中で高温で熱処理することによって保護リン
グ及びｐ−ウェルを拡散し及び二酸化珪素から成る保護
及び絶縁表面層を形成し：そしてこれら二つの区域中に
相補形Ｍ ＯＳ ） ５ ンシスタを形成している。
出願人によるイタリー特許出願第１９４８４Ａ／７９（
１９７９年１月２２日出願）の明細書で提案されている
。この既知方法では、例えばｎ形不細物がドーピングさ
れた単結晶珪素の基板に、自動的にアライニングしたア
イソレーション・チャンネル（又は保護リング）をもっ
た一対の０ＭＯ８）ランジスタを形成するため、次のよ
うな順次の処理工程を取っている。すなわち、基板の表
面上に゛マスキング技術によって対を形成する二個の相
補形トランジスタを含むように設（４） 計された二つの区域（活性領域）を画成し；この対を形
成するトランジスタ（ｎチャンネルトランジスタ）の一
方のトランジスタの周囲に第−保護リングを形成するた
めこれら二つの区域間における中間領域（フィールド）
に高濃度にｎ形不細物をドーピングし： これら二つの区域の一方の区域及びこの中間領域の一部
分を被覆するマスクを形成し；この対を形成する他方の
トランジスタ（ｐチャンネル・トランジスタ）の周囲に
第二保護リングを形成するため前述した中間領域の保護
されていない部分に高濃度でｐ形不細物をドーピングし
；前述のｎチャンネル・トランジスタを含むように設計
された区域（ｐ−ウェル）を形成するため第二区域に低
濃度を有するｐ形不細物をドーピングし； マスクを除去し； 酸化雰囲気中で高温で熱処理することによって保護リン
グ及びｐ−ウェルを拡散し及び二酸化珪素から成る保護
及び絶縁表面層を形成し：そしてこれら二つの区域中に
相補形Ｍ ＯＳ ） ５ ンシスタを形成している。
既知方法によって形成される０ＭＯ８）ランジスタ対の
ｎチャンネル・トランジスタを導通にするスレッショー
ルド電圧は取り得る最小寸法が望まれる対応するチャン
ネルの幅に従って変化する。
ｎチャンネル・トランジスタを導通にするスレッショー
ルド電圧は取り得る最小寸法が望まれる対応するチャン
ネルの幅に従って変化する。
このような集積回路は一般に幅が異ったチャンネルを夫
々備えているためスレッショールド１１圧が異なる多数
のトランジスタを具えており、これがため回路設計自体
が著しく複雑となり得る。この１欠点を簡単な方法で回
避するため、ｎチャンネル・トランジスタの区域を増大
させる方法があるが、この方法では集積密度従って最終
的なデバイスの経済的効果を明らかに低下せしめてしま
う。
々備えているためスレッショールド１１圧が異なる多数
のトランジスタを具えており、これがため回路設計自体
が著しく複雑となり得る。この１欠点を簡単な方法で回
避するため、ｎチャンネル・トランジスタの区域を増大
させる方法があるが、この方法では集積密度従って最終
的なデバイスの経済的効果を明らかに低下せしめてしま
う。
本発明の目的はこのような従来装置の欠点を除去した新
しい装置を形成するための方法を提供することにある。
しい装置を形成するための方法を提供することにある。
この目的の達成を図るため、本発明によれば夫々の保護
リングによって各々が分離されている一対の相補形ＭＯ
８）ランジスタを単結晶珪素の基板上に形成するに当り
：該基板に中間領域によって互いに分離された第−及び
第二区域を画成し；該中間領域に第一保護リングを形成
するための第−導電形の不純物をドーピングし；該基板
上に前記中間領域の一部分及び前記第一区域を被覆する
多結晶珪素のマスクを形成し；前記第二区域に第二導電
形の不純物をドーピングし：前の処理工程段階で前記基
板中に埋込まれた前記第−及び第二Ｉ導電形の不純物を
該基板中に拡散せしめるに充分な期間にわたり、該基板
を非酸化雰囲気中で所定の第一温度で加熱し；処理工程
の最終段階において第二導電形の不純物で高濃度に不純
物添加された第二保護リングを得るように、前記多結晶
珪素のマスクによって保護されない中間領域の部分に高
濃度で第二導電形の不純物をドーピングし；該マスクを
除去し；前のドーピング段階で基板中に所定の深さにま
で埋込まれている第二導電形の不純物のみを拡散せしめ
るに充分な期間にわたり、（７） 前記第一温度よりも低い所定の第二温度に該基板を加熱
し；前記中間領域の全体にわたり二酸化珪素の保饅層を
形成し及び、基板中の前記第−及び第二区域の近くに二
つの相補形ＭＯＳデバイスを形成することを特徴とする
。
リングによって各々が分離されている一対の相補形ＭＯ
８）ランジスタを単結晶珪素の基板上に形成するに当り
：該基板に中間領域によって互いに分離された第−及び
第二区域を画成し；該中間領域に第一保護リングを形成
するための第−導電形の不純物をドーピングし；該基板
上に前記中間領域の一部分及び前記第一区域を被覆する
多結晶珪素のマスクを形成し；前記第二区域に第二導電
形の不純物をドーピングし：前の処理工程段階で前記基
板中に埋込まれた前記第−及び第二Ｉ導電形の不純物を
該基板中に拡散せしめるに充分な期間にわたり、該基板
を非酸化雰囲気中で所定の第一温度で加熱し；処理工程
の最終段階において第二導電形の不純物で高濃度に不純
物添加された第二保護リングを得るように、前記多結晶
珪素のマスクによって保護されない中間領域の部分に高
濃度で第二導電形の不純物をドーピングし；該マスクを
除去し；前のドーピング段階で基板中に所定の深さにま
で埋込まれている第二導電形の不純物のみを拡散せしめ
るに充分な期間にわたり、（７） 前記第一温度よりも低い所定の第二温度に該基板を加熱
し；前記中間領域の全体にわたり二酸化珪素の保饅層を
形成し及び、基板中の前記第−及び第二区域の近くに二
つの相補形ＭＯＳデバイスを形成することを特徴とする
。
本発明によれば、ＧＭＯ８集積回路の製造方法を実質的
に複雑化することなく、チャンネル幅とは無関係に一定
のスレッショールド電圧を有するトランシスタラ有し、
既知方法で得られ得る集積密度と少なくとも等しい集積
密度を有する０ＭＯ８集積回路を提供することが可能と
なる。
に複雑化することなく、チャンネル幅とは無関係に一定
のスレッショールド電圧を有するトランシスタラ有し、
既知方法で得られ得る集積密度と少なくとも等しい集積
密度を有する０ＭＯ８集積回路を提供することが可能と
なる。
以下、図面により本発明の実施例につき説明する。
第１図は従来周知の一連の処理後得られた約４Ωσの抵
抗率を有するｎタイプの珪素すなわちシリコンのチップ
（７／リコン層）２を示し、このシリコン層は相補形金
属酸化物半導体デバイスのトランジスタが形成されるべ
き活性領域用の区域を（８） 有している。このような区域は一対の０ＭＯ８）ランジ
スタが形成される区域であって、図中これら区域を４及
び６で示すと共に、これら区域は互いに中間領域７によ
って分離されている。これはいわゆるフィールドすなわ
ち活性領域に対し相補形である表面層の一部分を形成し
ている。区域４及び６を画成するための処理工程は次の
順次の工程から成っている。すなわち、先ず第一に、熱
酸化処理で厚さ約８００Ａの二酸化珪素（Ｓ１０□）の
層８を形成し、このような層８上に厚さが約１００ＯＡ
の窒化珪素（８１８Ｎ、 ）の層を堆積し、次にこの窒
化珪素層の所要の領域上にフォトレジストによってマス
クパターンを形成し、次にこの窒化珪素層のマスクによ
って保護されていない部分に対し化学的にエツチング処
理を行って二酸化珪素層８の上側であってかつ二つの区
域４及び６の上方に窒化珪素層１０ａ及び１０ｂとフォ
トレジスト層１２ａ及び１２ｂの二つの層を存在せしめ
るようにする。
抗率を有するｎタイプの珪素すなわちシリコンのチップ
（７／リコン層）２を示し、このシリコン層は相補形金
属酸化物半導体デバイスのトランジスタが形成されるべ
き活性領域用の区域を（８） 有している。このような区域は一対の０ＭＯ８）ランジ
スタが形成される区域であって、図中これら区域を４及
び６で示すと共に、これら区域は互いに中間領域７によ
って分離されている。これはいわゆるフィールドすなわ
ち活性領域に対し相補形である表面層の一部分を形成し
ている。区域４及び６を画成するための処理工程は次の
順次の工程から成っている。すなわち、先ず第一に、熱
酸化処理で厚さ約８００Ａの二酸化珪素（Ｓ１０□）の
層８を形成し、このような層８上に厚さが約１００ＯＡ
の窒化珪素（８１８Ｎ、 ）の層を堆積し、次にこの窒
化珪素層の所要の領域上にフォトレジストによってマス
クパターンを形成し、次にこの窒化珪素層のマスクによ
って保護されていない部分に対し化学的にエツチング処
理を行って二酸化珪素層８の上側であってかつ二つの区
域４及び６の上方に窒化珪素層１０ａ及び１０ｂとフォ
トレジスト層１２ａ及び１２ｂの二つの層を存在せしめ
るようにする。
続いて、周知の方法で、ｎ形のドーピング剤（ドーパン
ト）例えば砒素（Ａｓ）を、二酸化珪素層８を通過する
に十分であるが二酸化珪素層とフォトレジスト層との重
畳層（１０ａ・１２ａ）及び（１０ｂ、１２ｂ）を通過
するには不十分なエネルギーで珪素中にイオン注入する
。第２図では、基板中でのドーパントの存在を破線で示
す。
ト）例えば砒素（Ａｓ）を、二酸化珪素層８を通過する
に十分であるが二酸化珪素層とフォトレジスト層との重
畳層（１０ａ・１２ａ）及び（１０ｂ、１２ｂ）を通過
するには不十分なエネルギーで珪素中にイオン注入する
。第２図では、基板中でのドーパントの存在を破線で示
す。
次にマスクパターンすなわちフォトレジスト層１２ａ及
び１２ｂを除去し、続いて再び別のマスクパターンすな
わち別のフォトレジスト層１４を、これが区域６の全体
及び中間領域７の一部分にわたって被覆するように、形
成する。次に、マスク層１４によって保険されていない
区域４及び中間領域７の一部分中にイオン注入を行って
ｐ形の不純物を注入する。この場合、例えば二つの異な
るエネルギー（８０ＫｅＶ及び１ ｏ ｏ ＫｅＶ ）
の硼素（Ｂ）を利用することが出来、その際低い方のエ
ネルギーのドーパントは二酸化珪素層８を通過するが重
畳層８及び１０ａを通過出来ないようにすると共に、高
い方のエネルギーのドーパントは二つの層８及び１０ａ
を通過出来るようにする。その上さらに、低い方のエネ
ルギーでのドーパントの注入によって、中間領域７の、
予め砒素がドーピングされている部分の導電形を反転さ
せることが出来る。同様に、所要に応じてｐ＃の保護リ
ング領域及び″ｐ−ウェル（ｗｅｌｌ ） ”を得る
ため異なる濃度でドーピングを行うことも出来る。
び１２ｂを除去し、続いて再び別のマスクパターンすな
わち別のフォトレジスト層１４を、これが区域６の全体
及び中間領域７の一部分にわたって被覆するように、形
成する。次に、マスク層１４によって保険されていない
区域４及び中間領域７の一部分中にイオン注入を行って
ｐ形の不純物を注入する。この場合、例えば二つの異な
るエネルギー（８０ＫｅＶ及び１ ｏ ｏ ＫｅＶ ）
の硼素（Ｂ）を利用することが出来、その際低い方のエ
ネルギーのドーパントは二酸化珪素層８を通過するが重
畳層８及び１０ａを通過出来ないようにすると共に、高
い方のエネルギーのドーパントは二つの層８及び１０ａ
を通過出来るようにする。その上さらに、低い方のエネ
ルギーでのドーパントの注入によって、中間領域７の、
予め砒素がドーピングされている部分の導電形を反転さ
せることが出来る。同様に、所要に応じてｐ＃の保護リ
ング領域及び″ｐ−ウェル（ｗｅｌｌ ） ”を得る
ため異なる濃度でドーピングを行うことも出来る。
その後、マスク】４を除失し、次いでチップすなわちこ
のシリコン層に対し、基板中に予め注入されているｎ及
びｐ形のドーパントを拡散（ドライブ−イン）するため
に充分な時間にわたり高温（９００−１２００℃）で熱
処理を行い、フィールドの領域に二酸化珪素層１６を充
分な厚さに形成する。周知のように酸化物はその下側に
ある珪累を多く犠牲にして露出されているシリコンの領
域上では相当な厚さく １０００１０ Ａ ）となり、
一方窒化物１０ａ及び１０ｂの層上では僅かな厚さとな
る。この場合窒化物の層叫化学的な選択エツチングによ
って従来周知の方法で除去することが出来る。
のシリコン層に対し、基板中に予め注入されているｎ及
びｐ形のドーパントを拡散（ドライブ−イン）するため
に充分な時間にわたり高温（９００−１２００℃）で熱
処理を行い、フィールドの領域に二酸化珪素層１６を充
分な厚さに形成する。周知のように酸化物はその下側に
ある珪累を多く犠牲にして露出されているシリコンの領
域上では相当な厚さく １０００１０ Ａ ）となり、
一方窒化物１０ａ及び１０ｂの層上では僅かな厚さとな
る。この場合窒化物の層叫化学的な選択エツチングによ
って従来周知の方法で除去することが出来る。
このようにして第８図に示すように区域４の近ノ拡散領
域】８（ｐ−ウェル）が得られ、この拡散領域の周囲を
高不純物添加濃度（ｐ ）のｐ形の保護リング２０が取
り囲んでいる。さらに第８図に示すように、ＭＯＳ）ラ
ンジスタのｐチャンネル用の区域６の周囲を高不純物添
加濃度（ｎ＋）のｎ形の保護リング２２が取り囲んでい
る。
域】８（ｐ−ウェル）が得られ、この拡散領域の周囲を
高不純物添加濃度（ｐ ）のｐ形の保護リング２０が取
り囲んでいる。さらに第８図に示すように、ＭＯＳ）ラ
ンジスタのｐチャンネル用の区域６の周囲を高不純物添
加濃度（ｎ＋）のｎ形の保護リング２２が取り囲んでい
る。
次にデバイスの活性化部分を形成する処理を行って、最
終的に第４図及び第５図に示す構造を得るＯ 図に示すように、この構造ではそのｎチャンネル形のト
ランジスタはｐ−ウェル】８内に形成されていて、ｎ＋
十で示した高不純物添加濃度のｎ影領域すなわちソース
領域８０及びドレイン領域８２とゲート酸化物２４ａと
、ゲート電極２６ａとを具えており、さらに他方のその
ｐチャンネル形のトランジスタはｐ＋十で示したソース
及びドレインのｐ影領域′８４及び８６と、ゲート酸化
物ｇ＋ｂと、ゲート電極２６ｂとを具えている。第５図
に示すように、ｐ形の保護リング２０はｎチャンネル形
のトランジスタをこの構造の残部から分靜していて、活
性領域４の広い部分を覆っており、そしてこのリング２
０はこのトランジスタを導通にするチャンネルの有効幅
Ｔｌ１ｅｆｆを制御していてこのチャンネルの幅は図中
Ｗで示すトランジスタの実際の幅よりも著しく狭い。こ
のトランジスタの有効スレッショールド電圧は比ｗ ／
Ｗｅｆｆに依存するので、異なるチャンネル幅Ｗを有
するトランジスタハ異なるスレッショールド電圧を有し
ている。この効果は、ｐ形の保護リングによって被覆さ
れた活性領域の部分が大きくなればなる程それに対応し
て増々大きくなるが、この活性領域の増大は集積密度を
最大にするという要求とは著しく反することとなる。
終的に第４図及び第５図に示す構造を得るＯ 図に示すように、この構造ではそのｎチャンネル形のト
ランジスタはｐ−ウェル】８内に形成されていて、ｎ＋
十で示した高不純物添加濃度のｎ影領域すなわちソース
領域８０及びドレイン領域８２とゲート酸化物２４ａと
、ゲート電極２６ａとを具えており、さらに他方のその
ｐチャンネル形のトランジスタはｐ＋十で示したソース
及びドレインのｐ影領域′８４及び８６と、ゲート酸化
物ｇ＋ｂと、ゲート電極２６ｂとを具えている。第５図
に示すように、ｐ形の保護リング２０はｎチャンネル形
のトランジスタをこの構造の残部から分靜していて、活
性領域４の広い部分を覆っており、そしてこのリング２
０はこのトランジスタを導通にするチャンネルの有効幅
Ｔｌ１ｅｆｆを制御していてこのチャンネルの幅は図中
Ｗで示すトランジスタの実際の幅よりも著しく狭い。こ
のトランジスタの有効スレッショールド電圧は比ｗ ／
Ｗｅｆｆに依存するので、異なるチャンネル幅Ｗを有
するトランジスタハ異なるスレッショールド電圧を有し
ている。この効果は、ｐ形の保護リングによって被覆さ
れた活性領域の部分が大きくなればなる程それに対応し
て増々大きくなるが、この活性領域の増大は集積密度を
最大にするという要求とは著しく反することとなる。
本発明による好適実施例を構成する製造工程においては
、第１図につき説明したように砒素イオンの注入及びフ
ォトレジストのマスク層１２ａ及び１２ｂを除去した後
に、区域６と中間領域７の一部分との全体を被覆する、
第６図に１５で示す多結晶シリコンのマスクを形成する
。このようなマスクは（３ＶＤ （化学的蒸着）法と称
する周知の方法で約６００℃の温度でシラン（５ｉｌａ
ｎａ ）の堆積を行って約６０００λの厚さの多結晶シ
リコンの層を成長させ、続いてマスキング技術を用いて
化学的選択エツチングによって、保護の必要のないチッ
プの領域を被覆している層の部分特に窒化珪素の層１０
ａの表面及び中間領域７の部分上の層の部分を除去して
第６図に示すような構造を得る。
、第１図につき説明したように砒素イオンの注入及びフ
ォトレジストのマスク層１２ａ及び１２ｂを除去した後
に、区域６と中間領域７の一部分との全体を被覆する、
第６図に１５で示す多結晶シリコンのマスクを形成する
。このようなマスクは（３ＶＤ （化学的蒸着）法と称
する周知の方法で約６００℃の温度でシラン（５ｉｌａ
ｎａ ）の堆積を行って約６０００λの厚さの多結晶シ
リコンの層を成長させ、続いてマスキング技術を用いて
化学的選択エツチングによって、保護の必要のないチッ
プの領域を被覆している層の部分特に窒化珪素の層１０
ａの表面及び中間領域７の部分上の層の部分を除去して
第６図に示すような構造を得る。
次いでチップの表面にドーピング剤すなわちｐ形不細物
例えば硼素（Ｂ）を比較的高いエネルギー（約１００
ＫｅＶ ）でかつ比較的低濃度にイオン注入を行って、
これらドーピング剤が重畳層８及び１０ａを通り抜は区
域４上に堆積させるように得る。
例えば硼素（Ｂ）を比較的高いエネルギー（約１００
ＫｅＶ ）でかつ比較的低濃度にイオン注入を行って、
これらドーピング剤が重畳層８及び１０ａを通り抜は区
域４上に堆積させるように得る。
続いてチップを所定の期間にわたり非酸化雰囲気中で高
温（約１２００℃）にさらすことによって、ｎ及びｐ形
ドーピング剤を基板中に所要のレベルになるまで拡散せ
しめることが出来る。斯してｐ−ウェル及びｎ形保護リ
ング用の拡散領域】７及び１９を夫々得ることが出来る
。
温（約１２００℃）にさらすことによって、ｎ及びｐ形
ドーピング剤を基板中に所要のレベルになるまで拡散せ
しめることが出来る。斯してｐ−ウェル及びｎ形保護リ
ング用の拡散領域】７及び１９を夫々得ることが出来る
。
続いて、第２回目のｐ形不細物（硼素）のイオン注入を
、低エネルギー（約！３０ ｋｅｖ ）かつ高謡度で行
って、これら不純物を二酸化珪素層８は通り抜けるが重
量＃８及びｔＯａは通り抜けないようにして中間領域７
のマスク１５によって保護されていない表面に設ける。
、低エネルギー（約！３０ ｋｅｖ ）かつ高謡度で行
って、これら不純物を二酸化珪素層８は通り抜けるが重
量＃８及びｔＯａは通り抜けないようにして中間領域７
のマスク１５によって保護されていない表面に設ける。
第７図にこのｐ形ドーピング剤の存在を破線で示す。続
いて前の温度処理の場合よりも低い温度例えば９５０℃
の高温度でチップ表面をさらし領域１７及び１９を特に
不１゜変の状態のまま残すようにし、第８図に２１で示
すような高不純物添加濃度のｐ影領域を得る。
いて前の温度処理の場合よりも低い温度例えば９５０℃
の高温度でチップ表面をさらし領域１７及び１９を特に
不１゜変の状態のまま残すようにし、第８図に２１で示
すような高不純物添加濃度のｐ影領域を得る。
続いて通常の化学的選択エツチングによってマスク１５
を除去し、このチップを、酸化雰囲気中で高温度（約９
００℃）に、二酸化珪素の厚い層１を形成するに光分な
期間にわたり、さらす。この温度処理段階中、基板の被
覆されていない区域上に第８図に２８で示すような、相
当厚い（約１００００Ａ）の二酸化珪素の層を形成する
と共に、窒化物の表面区域１０ａ及び１０ｂを二酸化珪
素の膜で（１５） 被覆する。
を除去し、このチップを、酸化雰囲気中で高温度（約９
００℃）に、二酸化珪素の厚い層１を形成するに光分な
期間にわたり、さらす。この温度処理段階中、基板の被
覆されていない区域上に第８図に２８で示すような、相
当厚い（約１００００Ａ）の二酸化珪素の層を形成する
と共に、窒化物の表面区域１０ａ及び１０ｂを二酸化珪
素の膜で（１５） 被覆する。
次に通常の選択エツチング技術を用いて窒化物層を除去
する。
する。
上述した処理及びこれに続く通常のマスキング及びドー
ピング処理によって、第９図に示すように第４図に示し
た従来方法の説明に供したトランジスタと同等のトラン
ジスタを得る。この図において、ｎチャンネル・トラン
ジスタは区域４の近くにソース及びドレイン領域８０及
び８２を具えるｐ形の拡散領域１７（ｐ−ウェル）とゲ
ート酸化物層及びゲート電極２４ａ及び２６ａとを形成
しており、区域６にはｐチャンネル・トランジスタを形
成している。さらに、この区域は高濃度（ｐ＋）のｐ形
保護リング２１で取り囲まれ、区域６は高濃度（ｎ＋）
のｎ形保睦リング１９で取り囲まれている。本発明によ
る好適な方法を使用することによって、保護リング２１
の深さ従って活性領域内への延在の深さをｐ−ウェル】
７の形成工程とは無関係にすることが出来る。従って、
第５図及び第１０図に示す平面図の比較から明ら（１６
） かなように、本発明による好適な方法を用いて得られる
ｎチャンネル・トランジスタに利用出来る区域は、特に
第１０図に示されたｎチャンネル・トランジスタの導通
チャネルの有効幅Ｗｅｆｆ カラも明らかなように、既
知の方法で得られる区域よりも大きいが、他の部分の寸
法及び電気的特性は同一のままである。或いは又、本発
明の方法によって得られる相補形ＭＯ８）ランジスタの
集積密度は従来方法によって得られる同一の特性を有す
る相補形ＭＯ８）ランジスタの集積密度よりも大とする
ことが出来る。
ピング処理によって、第９図に示すように第４図に示し
た従来方法の説明に供したトランジスタと同等のトラン
ジスタを得る。この図において、ｎチャンネル・トラン
ジスタは区域４の近くにソース及びドレイン領域８０及
び８２を具えるｐ形の拡散領域１７（ｐ−ウェル）とゲ
ート酸化物層及びゲート電極２４ａ及び２６ａとを形成
しており、区域６にはｐチャンネル・トランジスタを形
成している。さらに、この区域は高濃度（ｐ＋）のｐ形
保護リング２１で取り囲まれ、区域６は高濃度（ｎ＋）
のｎ形保睦リング１９で取り囲まれている。本発明によ
る好適な方法を使用することによって、保護リング２１
の深さ従って活性領域内への延在の深さをｐ−ウェル】
７の形成工程とは無関係にすることが出来る。従って、
第５図及び第１０図に示す平面図の比較から明ら（１６
） かなように、本発明による好適な方法を用いて得られる
ｎチャンネル・トランジスタに利用出来る区域は、特に
第１０図に示されたｎチャンネル・トランジスタの導通
チャネルの有効幅Ｗｅｆｆ カラも明らかなように、既
知の方法で得られる区域よりも大きいが、他の部分の寸
法及び電気的特性は同一のままである。或いは又、本発
明の方法によって得られる相補形ＭＯ８）ランジスタの
集積密度は従来方法によって得られる同一の特性を有す
る相補形ＭＯ８）ランジスタの集積密度よりも大とする
ことが出来る。
上述した説明は本発明の一実施例についてであるが、本
発明の範囲を逸脱することなく種々の変更を行い得るこ
と勿論である。例えば、保護リング２１及び厚い酸化物
層２８の形成氏に必要な拡１散は本発明の方法における
パラメータを適切に調整することによって酸化雰囲気中
で高温で一回の動作で行い得る。
発明の範囲を逸脱することなく種々の変更を行い得るこ
と勿論である。例えば、保護リング２１及び厚い酸化物
層２８の形成氏に必要な拡１散は本発明の方法における
パラメータを適切に調整することによって酸化雰囲気中
で高温で一回の動作で行い得る。
第１図は従来既知の半導体装置の製造及び本発−明の好
適実施例に共通な製造段階における半導体装置を示す断
面図、 第２図〜第４図は従来既知の製造工程の夫々の段階での
状態を示す断面図、 第５図は第４図に断面図として示した構造を示す平面図
、 第６図〜第９図は本発明による半導体装置の製造方法の
好適実施例を示す製造工程の段階における夫々の状態を
示す断面図、 第１０図は第９図に断面図として示した構造を示す平面
図である。 ２・・・シリコン（珪素、）層 ４・６・・・区域 ７・・・中間領域 ８．１６．２８・・・二酸化珪素層 １０ａ、１０ｂ・・・窒化珪累層 １２ａ、、１２ｂ、１４・・・フォトレジスト層１５・
・・多結晶シリコン層 １７．１８・・・拡散領域 １９ 、２０、．２２・・・保論リング８０．８４・・
・ソース領域 ８２６８Ｂ・・・ドレイン領域 ２４ａ 、２４ｂ・・・ゲート酸化物 ２ （ｌ ａ 、 ２６ ｂ ・・’ゲート電極８２．
８６・・・ドレイン領域 特許出願人 ニス・ジー・エスーアテス・フンボ
ネンチ・エレットロニシ・ ソシエターベル・アチオニ
適実施例に共通な製造段階における半導体装置を示す断
面図、 第２図〜第４図は従来既知の製造工程の夫々の段階での
状態を示す断面図、 第５図は第４図に断面図として示した構造を示す平面図
、 第６図〜第９図は本発明による半導体装置の製造方法の
好適実施例を示す製造工程の段階における夫々の状態を
示す断面図、 第１０図は第９図に断面図として示した構造を示す平面
図である。 ２・・・シリコン（珪素、）層 ４・６・・・区域 ７・・・中間領域 ８．１６．２８・・・二酸化珪素層 １０ａ、１０ｂ・・・窒化珪累層 １２ａ、、１２ｂ、１４・・・フォトレジスト層１５・
・・多結晶シリコン層 １７．１８・・・拡散領域 １９ 、２０、．２２・・・保論リング８０．８４・・
・ソース領域 ８２６８Ｂ・・・ドレイン領域 ２４ａ 、２４ｂ・・・ゲート酸化物 ２ （ｌ ａ 、 ２６ ｂ ・・’ゲート電極８２．
８６・・・ドレイン領域 特許出願人 ニス・ジー・エスーアテス・フンボ
ネンチ・エレットロニシ・ ソシエターベル・アチオニ
Claims (1)
- 【特許請求の範囲】 １ 夫々の保護リングによって各々が分離されている一
対の相補形ＭＯ８）ランジスタを単結晶珪素の基板上に
形成するに当り： 該基板に中間領域によって互いに分離された第−及び第
二区域を画成し； 該中間領域に第−保護リングを形成するための第一導電
形の不純物をドーピングし；該基板上に前記中間領域の
一部分及び前記第一区域を被覆する多結晶珪素のマスク
を形成し； 前記第二区域に第二導電形の不純物をドーピングし； 前の処理工程段階で前記基板中に埋込まれた前記第−及
び第二導電形の不純物を該基板中に拡散せしめるに充分
な時間にわたり、該基板を非酸化雰囲気中で所定の第一
温度で加熱し； 処理工程の最終段階において第二導電形の不純物で高濃
度に不純物添加された第二保護リングを得るように、前
記多結晶珪素マスクによって保護されない中間領域の部
分に高濃度で第二導電形の不純物をドーピングし；該マ
スクを除去し； 前のドーピング段階で基板中に所定め深さにまで埋込ま
れている第二導電形の不純物のみを拡散せしめるに充分
な時間にわたり、前記第一温度よりも低い所定の第二温
度に該基板を加熱し； 前記中間領域の全体にわたり二酸化珪素の保護層を形成
し及び 基板中の前記第−及び第二区域の近くに二つの相補形Ｍ
ＯＳデバイスを形成する ことを特徴とする半導体装置の製造方法。 象 前記基板の二つの区域を画成するようにした特許請
求の範囲１記載の半導体装置の製造方法において、 前記基板上に第−遮蔽羽村から成る第−屑を形成し； 該第一層上に第二遮蔽材料から成る第二層を形成し； 前記基板の前記第−及び第二区域を保護するためのマス
クを該第二層上に形成し；該第二層の、前記マスクによ
って保護されていない部分を除去し；及び 前記マスクを除去し、前記第二区域のドーピングを前記
第−及び第二層の重畳層を通過するようなエネルギーで
イオン注入することによって行い及び前記第二保護リン
グの形成のためのドーピングを前記第一層を通過するか
前記第一層及び第二層の重畳層を通過しないようなエネ
ルギーでイオン注入することによって行い、前記第二温
度への加熱処理を酸化雰囲気中で行い、よってこの処理
工程段階の期間中に二酸化珪素の保護層を形成すること
を特徴とする半導体装置の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| IT20661A/82 | 1982-04-08 | ||
| IT8220661A IT1210872B (it) | 1982-04-08 | 1982-04-08 | Processo per la fabbricazione di transistori mos complementari in circuiti integrati ad alta densita' per tensioni elevate. |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58202562A true JPS58202562A (ja) | 1983-11-25 |
| JPH0479142B2 JPH0479142B2 (ja) | 1992-12-15 |
Family
ID=11170208
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58059402A Granted JPS58202562A (ja) | 1982-04-08 | 1983-04-06 | 半導体装置の製造方法 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US4468852A (ja) |
| JP (1) | JPS58202562A (ja) |
| DE (1) | DE3312720A1 (ja) |
| FR (1) | FR2525030B1 (ja) |
| GB (1) | GB2120844B (ja) |
| IT (1) | IT1210872B (ja) |
| NL (1) | NL188607C (ja) |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4412375A (en) * | 1982-06-10 | 1983-11-01 | Intel Corporation | Method for fabricating CMOS devices with guardband |
| JPS60123055A (ja) * | 1983-12-07 | 1985-07-01 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| US4578859A (en) * | 1984-08-22 | 1986-04-01 | Harris Corporation | Implant mask reversal process |
| US4600445A (en) * | 1984-09-14 | 1986-07-15 | International Business Machines Corporation | Process for making self aligned field isolation regions in a semiconductor substrate |
| US4598460A (en) * | 1984-12-10 | 1986-07-08 | Solid State Scientific, Inc. | Method of making a CMOS EPROM with independently selectable thresholds |
| US4604790A (en) * | 1985-04-01 | 1986-08-12 | Advanced Micro Devices, Inc. | Method of fabricating integrated circuit structure having CMOS and bipolar devices |
| US4725875A (en) * | 1985-10-01 | 1988-02-16 | General Electric Co. | Memory cell with diodes providing radiation hardness |
| US4692992A (en) * | 1986-06-25 | 1987-09-15 | Rca Corporation | Method of forming isolation regions in a semiconductor device |
| US4717683A (en) * | 1986-09-23 | 1988-01-05 | Motorola Inc. | CMOS process |
| US4883767A (en) * | 1986-12-05 | 1989-11-28 | General Electric Company | Method of fabricating self aligned semiconductor devices |
| US5292671A (en) * | 1987-10-08 | 1994-03-08 | Matsushita Electric Industrial, Co., Ltd. | Method of manufacture for semiconductor device by forming deep and shallow regions |
| US5192993A (en) * | 1988-09-27 | 1993-03-09 | Kabushiki Kaisha Toshiba | Semiconductor device having improved element isolation area |
| FR2672732B1 (fr) * | 1991-02-12 | 1997-03-21 | Sgs Thomson Microelectronics | Structure monolithique comprenant deux ensembles de diodes de protection bidirectionnelles. |
| JPH05267604A (ja) * | 1991-05-08 | 1993-10-15 | Seiko Instr Inc | 半導体装置の製造方法 |
| KR0138234B1 (ko) * | 1994-02-24 | 1998-04-28 | 김광호 | 고전압 모오스 트랜지스터의 구조 |
| US5982012A (en) * | 1998-01-14 | 1999-11-09 | Foveon, Inc. | Pixel cells and pixel cell arrays having low leakage and improved performance characteristics |
| JP3621303B2 (ja) | 1999-08-30 | 2005-02-16 | Ｎｅｃエレクトロニクス株式会社 | 半導体装置及びその製造方法 |
| US7049669B2 (en) * | 2003-09-15 | 2006-05-23 | Infineon Technologies Ag | LDMOS transistor |
| RU2528574C1 (ru) * | 2013-03-12 | 2014-09-20 | Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Кабардино-Балкарский государственный университет им. Х.М. Бербекова" | Способ изготовления изолирующих областей полупроводникового прибора |
| TWI588918B (zh) * | 2014-04-01 | 2017-06-21 | 亞太優勢微系統股份有限公司 | 具精確間隙機電晶圓結構與及其製作方法 |
| CN112447776A (zh) * | 2019-08-28 | 2021-03-05 | 天津大学青岛海洋技术研究院 | 一种降低电荷回流的cmos图像传感器像素制作方法 |
| US11342625B2 (en) * | 2019-11-04 | 2022-05-24 | Xnrgi, Inc. | Method of fabricating and method of using porous wafer battery |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5691461A (en) * | 1979-12-25 | 1981-07-24 | Fujitsu Ltd | Manufacturing of complementary mos integrated circuit |
| JPS56118367A (en) * | 1980-02-22 | 1981-09-17 | Fujitsu Ltd | Preparation of semiconductor device |
| JPS5817655A (ja) * | 1981-07-24 | 1983-02-01 | Hitachi Ltd | 半導体装置の製造方法 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3983620A (en) * | 1975-05-08 | 1976-10-05 | National Semiconductor Corporation | Self-aligned CMOS process for bulk silicon and insulating substrate device |
| JPS5286083A (en) * | 1976-01-12 | 1977-07-16 | Hitachi Ltd | Production of complimentary isolation gate field effect transistor |
| US4013484A (en) * | 1976-02-25 | 1977-03-22 | Intel Corporation | High density CMOS process |
| JPS52131483A (en) * | 1976-04-28 | 1977-11-04 | Hitachi Ltd | Mis-type semiconductor device |
| US4135955A (en) * | 1977-09-21 | 1979-01-23 | Harris Corporation | Process for fabricating high voltage cmos with self-aligned guard rings utilizing selective diffusion and local oxidation |
| US4131907A (en) * | 1977-09-28 | 1978-12-26 | Ouyang Paul H | Short-channel V-groove complementary MOS device |
| JPS5529116A (en) * | 1978-08-23 | 1980-03-01 | Hitachi Ltd | Manufacture of complementary misic |
| IT1166587B (it) * | 1979-01-22 | 1987-05-05 | Ates Componenti Elettron | Processo per la fabbricazione di transistori mos complementari ad alta integrazione per tensioni elevate |
| US4282648A (en) * | 1980-03-24 | 1981-08-11 | Intel Corporation | CMOS process |
| US4391650A (en) * | 1980-12-22 | 1983-07-05 | Ncr Corporation | Method for fabricating improved complementary metal oxide semiconductor devices |
-
1982
- 1982-04-08 IT IT8220661A patent/IT1210872B/it active
-
1983
- 1983-04-05 US US06/482,156 patent/US4468852A/en not_active Expired - Lifetime
- 1983-04-06 JP JP58059402A patent/JPS58202562A/ja active Granted
- 1983-04-07 NL NLAANVRAGE8301229,A patent/NL188607C/xx active Search and Examination
- 1983-04-08 DE DE19833312720 patent/DE3312720A1/de active Granted
- 1983-04-08 GB GB08309572A patent/GB2120844B/en not_active Expired
- 1983-04-08 FR FR8305752A patent/FR2525030B1/fr not_active Expired
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5691461A (en) * | 1979-12-25 | 1981-07-24 | Fujitsu Ltd | Manufacturing of complementary mos integrated circuit |
| JPS56118367A (en) * | 1980-02-22 | 1981-09-17 | Fujitsu Ltd | Preparation of semiconductor device |
| JPS5817655A (ja) * | 1981-07-24 | 1983-02-01 | Hitachi Ltd | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| IT8220661A0 (it) | 1982-04-08 |
| FR2525030B1 (fr) | 1986-04-25 |
| GB2120844B (en) | 1985-09-25 |
| FR2525030A1 (fr) | 1983-10-14 |
| DE3312720C2 (ja) | 1992-09-17 |
| US4468852A (en) | 1984-09-04 |
| DE3312720A1 (de) | 1983-10-13 |
| JPH0479142B2 (ja) | 1992-12-15 |
| GB2120844A (en) | 1983-12-07 |
| IT1210872B (it) | 1989-09-29 |
| NL8301229A (nl) | 1983-11-01 |
| NL188607C (nl) | 1992-08-03 |
| NL188607B (nl) | 1992-03-02 |
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