NL8301229A - Werkwijze voor het vormen van transistoren van het complementaire metaaloxide halfgeleidertype. - Google Patents
Werkwijze voor het vormen van transistoren van het complementaire metaaloxide halfgeleidertype. Download PDFInfo
- Publication number
- NL8301229A NL8301229A NL8301229A NL8301229A NL8301229A NL 8301229 A NL8301229 A NL 8301229A NL 8301229 A NL8301229 A NL 8301229A NL 8301229 A NL8301229 A NL 8301229A NL 8301229 A NL8301229 A NL 8301229A
- Authority
- NL
- Netherlands
- Prior art keywords
- substrate
- layer
- impurities
- mask
- region
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims description 31
- 230000000295 complement effect Effects 0.000 title claims description 16
- 239000004065 semiconductor Substances 0.000 title description 5
- 229910044991 metal oxide Inorganic materials 0.000 title description 3
- 150000004706 metal oxides Chemical class 0.000 title description 3
- 239000010410 layer Substances 0.000 claims description 34
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 24
- 239000000758 substrate Substances 0.000 claims description 23
- 239000012535 impurity Substances 0.000 claims description 19
- 230000001681 protective effect Effects 0.000 claims description 17
- 239000000377 silicon dioxide Substances 0.000 claims description 12
- 235000012239 silicon dioxide Nutrition 0.000 claims description 11
- 238000009792 diffusion process Methods 0.000 claims description 8
- 230000001590 oxidative effect Effects 0.000 claims description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 6
- 230000015572 biosynthetic process Effects 0.000 claims description 5
- 239000000463 material Substances 0.000 claims description 5
- 238000005468 ion implantation Methods 0.000 claims description 4
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims description 3
- 239000011241 protective layer Substances 0.000 claims description 3
- 239000002019 doping agent Substances 0.000 description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 230000010354 integration Effects 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 150000004767 nitrides Chemical class 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- 229910052785 arsenic Inorganic materials 0.000 description 3
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 238000002513 implantation Methods 0.000 description 3
- 230000000873 masking effect Effects 0.000 description 3
- 238000003486 chemical etching Methods 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000001627 detrimental effect Effects 0.000 description 2
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000004922 lacquer Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 210000000056 organ Anatomy 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910000077 silane Inorganic materials 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 230000035899 viability Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/266—Bombardment with radiation with high-energy radiation producing ion implantation using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/07—Guard rings and cmos
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Power Engineering (AREA)
- High Energy & Nuclear Physics (AREA)
- Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Health & Medical Sciences (AREA)
- Toxicology (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Element Separation (AREA)
Description
S 3099-20 Ned. j ^
p & C
- Door aanvraagster wordt-als uitvinder genoemd: Dr. Gianfranco Cerofolini te Milaan Kortè aanduiding: Werkwijze voor het vormen van transistoren van het complementaire metaaloxide halfgeleidertype.
De uitvinding heeft betrekking op halfgeleiderinrichtingen, zoals geïntegreerde circuits van het MOS (metaaloxide halfgeleider) type en meer 5 in het bijzonder op een werkwijze voor het vervaardigen van complementaire MOS (CMOS) stellen, die geschikt zijn voor werken met betrekkelijk hoge spanningen.
Een bekende methode voor de vervaardiging van geïntegreerde schakelingen met CMOS met hoge integratieniveaus:is bijvoorbeeld beschreven in 10 de op 22 januari 1979 ingediende Italiaanse octrooiaanvrage 19484 A/79 van aanvraagster. Deze werkwijze omvat voor de vorming van een stel complementaire MOS transistoren met automatisch richtende isolatiekanalen (of beschermingsringen) op een substraat van halfgeleidermateriaal, bijvoorbeeld monokristallijn silicium, dat gedoteerd is met verontreinigingen van het 15 N-type, de volgende achtereenvolgende bewerkingen: begrenzing van twee gebieden (aktieve zones) bestemd om de beide complementaire transistoren van het stel te bevatten, met behulp van mas-keerbewerkingen op het oppervlak van het substraat; doteren van de tussengelegen zone (veld) tussen de beide gebieden met 20 een hoge concentratie van n-type verontreinigingen voor de vorming van een eerste beschermingsring om één van de transistoren van het stel (de n-kanaaltransistor); .
vorming van een masker, dat één van de twee gebieden en een deel van de tussengelegen zone bedekt; 25 doteren van het niet-beschermde deel van de tussengelegen zone met een hoge concentratie van verontreinigingen van het p-type voor de vorming van eeh tweede beschermingsring om de andere transistor van het stel (de p-kanaal transistor); doteren van het tweede gebied met verontreinigingen van het p-type met 30 een lagere concentratie voor de vorming van een gebied (p-putje) bestemd om de n-kanaal transistor te bevatten; verwijdering van het masker; diffusie van de beschermingsring en de (p4putjej'en'vorming van het beschermende en isolerende oppervlakte waarvan siliciumdioxide door bloot-35 stelling aan hoge temperatuur in een oxiderende atmosfeer; en vorming van de complementaire MOS transistoren in de twee gebieden.
De n-kanaal transistoren van het stel CMOS transistoren, die volgens de bekende methode worden vervaardigd, bezitten geleidingsdrempels, die uiteenlopen met de breedte van de betrokken kanalen, wanneer zo klein moge-40 lijke afmetingen gewenst worden. Aangezien een geïntegreerde schakeling 8301229 - 2 - » ^ » i in het algemeen een aantal transistoren omvat met kanalen van wisselende breedte en derhalve met verschillende drempels, kan het ontwerp van de schakeling zelf zeer complex worden. Dit bezwaar kan op eenvoudige vermeden worden door de oppervlakte van de n-kanaal transistoren te verhogen, maar 5 dit is uiteraard schadelijk voor de integratie-dichtheid en derhalve voor de economische levensvatbaarheid van het uiteindelijke apparaat.
De uitvinding verschaft een werkwijze voor het vormen op een substraat van monokristallijn silicium van een stel compementaire MOS transistoren, elk geïsoleerd door 'eèn bijbehorende beschermingsring, die gekenmerkt door 10 de volgende stappen:
Men begrenst een eerste en tweede gebied van het substraat, die van elkaar gescheiden zijn door een tussengelegen zone;
Men doteert de tussengelegen zone met verontreinigingen van een eerste soort geleidendheid voor de vorming van een eerste beschermingsring; > 15 Men vormt op het substraat een masker van polykristallijn silicium, dat een deel van de tussengelegen zone en het eerste gebied bedekt;
Men doteert het tweede gebied met verontreinigingen van 'een tweede soort geleidendheid;
Men verhit in een niet-oxiderende atmosfeer op een eerst vooraf bepaal-20 de temperatuur gedurende een voldoende tijd om de diffusie in het substraat te veroorzaken van de verontreinigingen van het eerste en tweede type ge- | leidendheid, die bij de voorafgaande stappen in het substraat zijn ingebed;
Men doteert een deel van de tussengelegen zone, dat niet beschermd is door het masker van polykristallijn silicium, met verontreinigingen van hen 25 tweede soort geleidendheid in een zodanige concentratie, dat men aan het einde van de werkwijze een tweede beschermingsring verkrijgt, die sterk gedoteerd is met verontreinigingen van het tweede type;
Men verwijdert het masker;
Men verhit op een tweede voorafbepaalde temperatuur, die lager ligt · 30 dan de eerste, gedurende een voldoende tijd om de diffusie tot een vooraf bepaalde diepte te veroorzaken van alleen de verontreinigingen van het tweede type geleidendheid, die bij de'voorafgaande doteringsstap in het substraat zijn ingebed;
Men vormt een beschermende laag siliciumdioxide over de gehele tussen-35 gelegen zone; en
Men vormt twee complementaire MOS organen in het substraat in de nabijheid van de twee gebieden.
Zodoende is het mogelijk een CMOS geïntegreerde schakeling te verschaffen met transistoren met een constante drempelspanning, d.w.z. onaf- 8301229
V
» ...... " · _ 3 _ hankelijk van de kanaalbreedte, en met een integratiedichtheid, die ten-aan die/ minste gelijk is,{welke volgens de bekende methode verkregen kan worden, " zonder dat de complexiteit van de werkwijze ter vervaardiging van de stroomkring belangrijk verhoogd wordt.
5 De uitvinding wordt hieronder nader beschreven aan de hcind van de bij gevoegde tekening, waarin de figuren een deel van een silicium chip in • verschillende produktiestadia tonen en waarbij :
Figuur 1 een doorsnede is die betrekking heeft op een stadium, dat aan de bovengenoemde bekende werkwijze en aan een werkwijze, die een voor-10 keursuitvoeringsvorm van de uitvinding vormt, gemeen is.
* Figuur 2, 3 en 4 doorsneden zijn, die verdere stadia van het bekende . proces tonen;
Figuur 5 een bovenaanzicht is van de in doorsnede in figuur 4 weergegeven structuur; 15 Figuren 6-9 doorsneden zijn die betrekking hebben op verdere stadia van de werkwijze die de voorkeuruitvoeringsvorm van de uitvinding vormt; en
Figuur 10 een bovenaanzicht is van de in doorsnede in figuur 9 weergegeven structuur.
In de tekeningen toont figuur 1 een siliciumchip 2 van het n-type met 20 soortelijke weerstand van. ca, 4 Ohm.cmt' zoals deze is na een reeks op zichzelf bekende bewerkingen voor het begrenzen van de gebieden, die normaliter bekend zijn als aktieve zones, aangezien zij;.bestemd zijn cm de transistoren van de CMOS inrichting te ontvangen. Twee van deze gebieden, die bestemd zijn voor een stel complementaire MOS transistoren 25 zijn in de tekeningen weergegeven met de cijfers 4 en 6 en zijn van elkaar gescheiden door een tussengelegen zone 7. Dit maakt deel uit van het zogenaamde "veld", d.w.z. het oppervlak van de chip, die complementair is ten opzichte van de aktieve zones. De bewerkingen voor het begrenzen vein de gebieden 4 en 6 bestaan achtereenvolgens hierin, dat men door thermi-30 sche oxidatie een laag 8 van siliciumdioxide (SiC^) met een dikte van ca. 30 nm vormt, op deze laag 8 een laag siliciumnitride (Si^N^) met een dikte van ca. 100 nm af zet, met behulp van een licht gevoelige lak ("foto-resist") een beschermend masker op bepaalde zones van de laag siliciumnitride vormt en chemisch de niet-beschermde delen van deze laag etst, 35 zodat boven de laag 8 van siliciumdioxide de beide gebieden 4 en 6 bedekt zijn door lagen siliciumnitride en lichtgevóelig materiaal, respectievelijk 10a en 12a en 10b en 12b.
Hierna wordt op een zichzelf bekende wijze een doteringsmiddel van het n-type, bijvoorbeeld arseen (As) in het silicium ingebed door ionen- € 8301229 w *> ' j • i } -.4 - inplantatie met een voldoende energie om door de siliciumdioxidelaag 8 te lopen, maar onvoldoende om door. de lagen 10a, 12a en 10b en 12b daarboven te lopen. De aanwezigheid van het doteringsmiddel in het substraat is weergegeven met de stippellijnen!*in figuur 2.
5 Het beschermend masker van lichtgevoelig materiaal 12a en 12b wordt dan 'verwijderd en er wordt een nieuw lichtgevoelig masker 14 gevormd, dat het gehele gebied 6 en een deel van de tussengelegen zone 7 bedekt. Veront- ' reinigingen van het p-type worden ingebed met behulp van een· dubbele ionen-; inplantatiebewerking in het gebied 4 en in het deel van de tussengelegen 10'zone 7, dat niet beschermd is door het masker 14. Het is mogelijk om bijvoor- i beeld borium (B) te gebruiken met twee verschillende energieniveaus (30 keV en 100 keV), zodanig dat het doteringsmiddel met de laagste energie door de siliciumdioxidelaag 8, maar niet door de boven elkaar liggende lagen 8 ; en 10a kan lopen, terwijl het middel van de hogere energie door deze twee i15 boven elkaar gelegen lagen kan lopen. Inplantatie met lage energie moet ook omkering mogelijk maken van het type geleidendheid van dat deel van de ’· tussengelegen zone 7, dat vooraf met arseen gedoteerd is. Op deze wijze is het mogelijk een dotering te verkrijgen met wisselende concentraties, zoals vereist is om de beschermring van het p-type en het p-putje te verkrijgen.
20 Daarna verwijdert men het masker 14 en stelt ftetcplaatjè'igedürende een voldoende tijd aan hoge temperaturen (900-1200°C) bloot om de diffusie te verzekeren van de n- en p-doteringsmiddelen, die vooraf in het substraat ingebed zijn en om een voldoende dikke laag sillciumdioxide 16 op de. veld- · ' zine te vormen. Zoals bekend, bereikt het oxide slechts boven de onbedekte 25 siliciumgebieden een aanzienlijke dikte (1000 nm) , aangezien de laag toeneemt ten koste van het zich daaronder bevindende silicium, terwijl deze laag een veel geringere dikte heeft op de nitridelaag 10a en 10b. De nitridelaag kan daarna verwijderd worden onder toepassing van bekende ' methoden voor selectief chemisch etsen.
30 Men verkrijgt derhalve in de nabijheid van het gebied 4 een diffuus- gebied 18 van het p-type (p-putje) (fig. 3), bestemd om de n-kanaal MOS transistor te bevatten en omgeven door een beschermingsring 20 van het p-type, die sterk gedoteerd is (p+) en, rondom het gebied 6, bestemd voor de p-kanaal MOS transistor, een beschermingsring 22 van het n-type, die 35 sterk gedoteerd is (n+).
5 /
Dit wordt gevolgd door de werkingen voor het vormen van de aktieve delen van de inrichting, na afloop waarvan men de in figuur 4 en 5 weergegeven structuur verkrijgt.
Zoals in de figuren te zien is, wordt de n-kanaaltransistor gevormd 8301229 * ’ ‘ . * -» ........... ..... ....... ' .......- 5 -......~........... ............. ‘ in het p-putje 18 en omvat deze de bron van het n-type en de afvoer gebieden 30 en 32, aangegeven met n++, aaxigezien zij sterk gedoteerd zijn, het poortoxide 24a en de poortelektrode 26a? en de p-kanaal transistor omvat de bron van het p-type en de afvoergebieden 34 en 36, aangegeven met 5 p++, het poortoxide 24b en de poortelektrode 26b. Men ziet, dat de p-be- schermring 20, die de n-kanaaltransistor isoleert van de rest van de structuur een groot deel van de aktieve zone 4 bedekt en de effektieve breedte, in figuur 5 aangegeven met , vanaf het geleidingskanaal van de trein- ; sistor beperkt tot een waarde, die aanzienlijk lager is dan de daadwerke— | 10 lijke breedte van de transistor, in de tekening aangegeven met w. Aangezien de effektieve drempelspanning van de transistor een functie is van de verhouding w/w _, bezitten transistoren met kanalen met verschillende * * breedten w verschillende drempelspanningen. Dit effekt is aanzienlijker, naarmate het door de p-beschermring bedekte deel van de aktieve zone 15 groter is en als gevolg daarvan zou het om dit probleem te verlichten noodzakelijk zijn de aktieve oppervlakte te vergroten, wat schadelijk is ten opzichte van de behoefte van een maximale integratiedichtheid.
Bij de werkwijze, die een voorkeursuitvoeringsvorm van de uitvinding fwordt na het stadium, waarin arseen ionogeen geïnplanteerd is, als 20 beschreven aan de hand van figuur 1, en na de verwijdering van het lichtgevoelige masker 12a, 12b, een masker van polykristallijn silicium, dat in figuur 6 met 15 is weergegeven, gevormd, dat het gehele gebied 6 en een deel van een tussenliggende zone 7 bedekt. Dit masker wordt verkregen door onder toepassing van het normale chemische dampafzettingsproces (CVD) 25 waarbij silaan bij een temperatuur van ca. 600 °C wordt afgezet, een laag polykristallijn silicium van ca. 600 nm te laten groeien en daarna, na vooraf maskeren, die delen van de laag te verwijderen, die de zone van de chip bedekken, die niet beschermd behoeft te worden door selectief chemisch etsen, in het bijzonder het oppervlak van de laag siliciumnitride 10a en · 30 een deel van de zone 7, als weergegeven in figuur 6.
Het oppervlak varthêfeplaatje wordt daarna onderworpen aan ioneninplan-tatie met een betrekkelijk hoge energie (ca. 100 keVj met verontreinigingen van het p-type, bijvoorbeeld borium (B) in een betrekkelijk lage concentratie, zodat het doteringsmiddel door de op elkaar liggende lagen 8 en 10a 35 kan lopen en af gezet worden op het gebied 4.
Een daarop volgende blootstelling van.het plaatje aan hoge temperatuur (ca. 1200°C) in een niet-oxiderende atmosfeer gedurende een vooraf bepaalde tijd maakt de diffusie mogelijk van de n- en p- doteringsmiddelen in het substraat tot de gewenste niveaus bereikt zijn. De diffuse gebieden 8301229 •» · v ' ........... '......""..... ...... -6 - ..........
17 en 19 voor respectievelijk het p-putje en de n-beschermingsr ing worden .zo verkregen.
Daarna wordt een tweede ioneninplanteringsbewerking uitgevoerd, deze . keer met een lage- energie (ca. 30 keV) en met een hoge concentratie van ver-5 ontreinigingen van het p-type (borium), zodat het doteringsmiddel door de laag 8, maar niet door de boven elkaar liggende lagen 8 en 10a kan trekken, en afgezet kan worden op het oppervlak van de tussenliggende zone. 7, dat niet beschermd is door masker 15. De aanwezigheid van het p-doterings-middel is met stippellijnen weergegeven in foguur 7. Na daarop volgend 10 blootstellen aan hoge temperatuur, zij het een lagere temperatuur dan bij de voorafgaande bewerking, bijvoorbeeld 950 °C, teneinde de gebieden 17 en .
, 19 praktisch ongewijzigd te laten, verkrijgt men een sterk gedoteerd gebied van het p-type, dat in figuur 8 met 21 is aangegeven.
Daarna wordt het masker 15 verwijderd door normaal selectief chemisch et-15 ·§§?? en'hetpla^t j e wordt in een oxiderende atmosfeer aan een hoge temperatuur (ca. 900°C) blootgesteld gedurende een voldoende tijd om een dikke laag siliciumdioxide te vormen. Tijdens dit stadium wordt op de onbedekte gebieden van het substraat een laag siliciumdioxide van aanzienlijke dikte (ca. 1000 nm) gevormd, die in figuur 8 met 23 is weergegeven, terwijl de 20 nitride-oppervlaktegebieden 10 a en 10b bedekt worden door een film van siliciumdioxide.
Het daarop volgende stadium bestaat uit het verwijderen van de nitride-laag onder toepassing van gebruikelijke selectieve:letsmethoden.
Door middel van de bovenbeschreven bewerkingen en met gebruikelijke 25 achtereenvolgende maskeer- en doteerbewerkingen verkrijgt men de in figuur 9 weergegeven structuur, waarin in de nabijheid van het gebied 4 een diffuus gebied 17 van het p-type (p-putje) gevormd is, dat de bron en afvoergebieden 30 en 32 en het poortoxide en de poortelektrode 24a en 26a van een n-kanaaltransistor bevat, identiek aan die welke is weer-30 gegeven in figuur 4,‘ die de bekende methode weergeeft, terwijl in het gebied 6 een p-kanaaltransistor gevormd is, die identiek is aan die van figuur 4. Het gebied wordt omringd door een beschermingsring 21 van het - p-type, die sterk gedoteerd is (p+) en het gebied 6 wordt omringd door een beschermingsring 19 van sterk gedoteerd n-tyoe (n+) . De beschermingsring 35 21 bezit bij toepassing van de voorkeursmethode diepte en derhalve ook een verlenging binnen de aktieve zone, onafhankelijk van het stadium van de vorming van het p-putje 17. Zoals derhalve bij vergelijking van figuur 5 en 10 gezien kan worden, is het voor de n-kanaaltransistor beschikbare gebied onder toepassing van de voorkeursmethode bij gelijkblijvende andere 40 afmetingen en gelijkblijvende elektrische eigenschappen groter dan ver- ..... 8301229 - 7 - kregen kan worden met de bekende methode. Dit valt in het bijzonder te zien in figuur 10, waarin w'e££ de effectieve breedte van het gêleidings-kanaal van de n-kanaaltransistor toont. In plaats daarvan of bovendien is de integratiedichtheid van complementaire MOS transistors met dezelfde 5 eigenschappen als die verkregen met de bekende methode groter bij toepassing van de onderhavige voorkeursmethode.
Hoewel de uitvinding hierboven is toegelicht aan de hand van één uitvoeringsvorm, kan men binnen het raam van de uitvinding verschillende modificaties toepassen. Zo kan bijvoorbeeld de diffusie, die nodig is 10 voor het vormen van de beschermingsring 21 en de dikke oxidelaag 23 in één enkele bewerking bij hoge temperatuur in een oxiderende atmosfeer plaatsvinden door de parameters van de werkwijze op geschikte wijze te % regelen.
8301229
Claims (5)
1. Werkwijze voor het op een substraat van monokristallijn silicium vormen van een stel complementaire MOS transistors, die elk geïsoleerd zijn door een bijbehorende beschermingsring, met het kenmerk, dat men: 5 een eerste een tweede gebied van het substraat begrenst, die van elkaar gescheiden door een tussengelegen zone; - ; de tussengelegen zone doteert met verontreinigingen van een eerste soort geleidendheid voor de vorming van een eerste beschermingsring; op het substraat een masker van polykristallijn silicium vormt, dat 10 een deel van de tussengelegen zone en het eerste gebied bedekt; het tweede gebied doteert met verontreinigingen van hen tweede soort · geleidendheid; het produkt in een niet-oxiderende atmosfeer bij een eerste vooraf-ir r·. bepaalde temperatuur verhit gedurende een voldoende tijd om een diffusie 15 in het substraat te veroorzaken van-de verontreinigingen van het eerste en tweede type van geleidendheid, die bij de voorafgaande stappen in het substraat zijn ingebed; een deel van de tussengelegen zone, dat niet beschermd is door het ( , masker van polykristallijn silicium, doteert met verontreinigingen van het 20 tweede type geleidendheid met een zodanige concentratie, dat aan het einde van de werkwijze een tweede beschermingsring wordt verkregen, die sterk gedoteerd is met'verontreinigingen van het tweede type; het masker verwijdert; het geheel op een tweede vooraf bepaalde temperatuur verhit, die lager 25 is dan de eerste, gedurende voldoende tijd om de diffusie tot een vooraf ’ bepaalde diepte te veroorzaken van alleen de verontreinigingen van het tweede type,die bij de voorafgaande doteringsstap in het substraat ingebed zijn; een beschermende laag van siliciumdioxide over de gehele tussengele-30 gen. zone vormt; en twee complementaire MOS organen in het substraat in :.· . de beide gebieden vormt.
2. Werkwijze volgens conclusie 1, met het kenmerk, dat men het begrenzen van twee gebieden van het substraat uitvoert door: 35 een eerste laag van een eerste afschermmateriaal op het substraat te vormen; een tweede laag van een tweede afschermmateriaal op de eerste laag te vormen; op de tweede laag een masker te vormen, dat bestemd is om het eerste 8301229 - 9 - en tweede gebied van het substraat te beschermen; het niet door het masker beschermde deel van de tweede laag te verwijderen; en het masker te verwijderen, waarbij het doteren van het tweede gebied 5 wordt uitgevoerd door ioneninplantatie met een zodanige energie, dat zij door de eerste en tweede op elkaar liggende lagen lopen, terwijl het doteren voor de vorming van de tweede beschermring uitgevoerd wordt door ioneninplantatie met een zodanige energie, dat zij door de eerste laag, maar''niet door de eerste en tweede laag lopen, wanneer die op elkaar 10 liggen, terwijl de behandelingsstap bij de tweede vooraf bepaalde temperatuur plaatsheeft in een oxiderende atmosfeer, als gevolg waarvan de beschermende laag van siliciumdioxide tijdens deze stap van de werkwijze gevormd wordt.
3. Werkwijze voor het vormen van een stel complementaire MOS transis-15 toren, gevormd onder toepassing van de werkwijze volgens conclusie 1 of 2.
4. Stel complementaire MOS transistoren, praktisch als weergegeven in figuur 9 en 10 van de bijgevoegde tekening.
5. Geïntegreerde stroomkring, bevattende een aantal paren complementaire MOS transistoren, elk volgens conclusie 3 of 4. 8301229
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
IT2066182 | 1982-04-08 | ||
IT8220661A IT1210872B (it) | 1982-04-08 | 1982-04-08 | Processo per la fabbricazione di transistori mos complementari in circuiti integrati ad alta densita' per tensioni elevate. |
Publications (3)
Publication Number | Publication Date |
---|---|
NL8301229A true NL8301229A (nl) | 1983-11-01 |
NL188607B NL188607B (nl) | 1992-03-02 |
NL188607C NL188607C (nl) | 1992-08-03 |
Family
ID=11170208
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
NLAANVRAGE8301229,A NL188607C (nl) | 1982-04-08 | 1983-04-07 | Werkwijze voor het vormen van een stel complementaire mos transistoren. |
Country Status (7)
Country | Link |
---|---|
US (1) | US4468852A (nl) |
JP (1) | JPS58202562A (nl) |
DE (1) | DE3312720A1 (nl) |
FR (1) | FR2525030B1 (nl) |
GB (1) | GB2120844B (nl) |
IT (1) | IT1210872B (nl) |
NL (1) | NL188607C (nl) |
Families Citing this family (22)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4412375A (en) * | 1982-06-10 | 1983-11-01 | Intel Corporation | Method for fabricating CMOS devices with guardband |
JPS60123055A (ja) * | 1983-12-07 | 1985-07-01 | Fujitsu Ltd | 半導体装置及びその製造方法 |
US4578859A (en) * | 1984-08-22 | 1986-04-01 | Harris Corporation | Implant mask reversal process |
US4600445A (en) * | 1984-09-14 | 1986-07-15 | International Business Machines Corporation | Process for making self aligned field isolation regions in a semiconductor substrate |
US4598460A (en) * | 1984-12-10 | 1986-07-08 | Solid State Scientific, Inc. | Method of making a CMOS EPROM with independently selectable thresholds |
US4604790A (en) * | 1985-04-01 | 1986-08-12 | Advanced Micro Devices, Inc. | Method of fabricating integrated circuit structure having CMOS and bipolar devices |
US4725875A (en) * | 1985-10-01 | 1988-02-16 | General Electric Co. | Memory cell with diodes providing radiation hardness |
US4692992A (en) * | 1986-06-25 | 1987-09-15 | Rca Corporation | Method of forming isolation regions in a semiconductor device |
US4717683A (en) * | 1986-09-23 | 1988-01-05 | Motorola Inc. | CMOS process |
US4883767A (en) * | 1986-12-05 | 1989-11-28 | General Electric Company | Method of fabricating self aligned semiconductor devices |
US5292671A (en) * | 1987-10-08 | 1994-03-08 | Matsushita Electric Industrial, Co., Ltd. | Method of manufacture for semiconductor device by forming deep and shallow regions |
US5192993A (en) * | 1988-09-27 | 1993-03-09 | Kabushiki Kaisha Toshiba | Semiconductor device having improved element isolation area |
FR2672732B1 (fr) * | 1991-02-12 | 1997-03-21 | Sgs Thomson Microelectronics | Structure monolithique comprenant deux ensembles de diodes de protection bidirectionnelles. |
JPH05267604A (ja) * | 1991-05-08 | 1993-10-15 | Seiko Instr Inc | 半導体装置の製造方法 |
KR0138234B1 (ko) * | 1994-02-24 | 1998-04-28 | 김광호 | 고전압 모오스 트랜지스터의 구조 |
US5982012A (en) * | 1998-01-14 | 1999-11-09 | Foveon, Inc. | Pixel cells and pixel cell arrays having low leakage and improved performance characteristics |
JP3621303B2 (ja) | 1999-08-30 | 2005-02-16 | Necエレクトロニクス株式会社 | 半導体装置及びその製造方法 |
US7049669B2 (en) * | 2003-09-15 | 2006-05-23 | Infineon Technologies Ag | LDMOS transistor |
RU2528574C1 (ru) * | 2013-03-12 | 2014-09-20 | Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Кабардино-Балкарский государственный университет им. Х.М. Бербекова" | Способ изготовления изолирующих областей полупроводникового прибора |
TWI588918B (zh) * | 2014-04-01 | 2017-06-21 | 亞太優勢微系統股份有限公司 | 具精確間隙機電晶圓結構與及其製作方法 |
CN112447776A (zh) * | 2019-08-28 | 2021-03-05 | 天津大学青岛海洋技术研究院 | 一种降低电荷回流的cmos图像传感器像素制作方法 |
US20210135003A1 (en) * | 2019-11-04 | 2021-05-06 | Xnrgi, Inc. | Single-chip containing porous-wafer battery and device and method of making the same |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3983620A (en) * | 1975-05-08 | 1976-10-05 | National Semiconductor Corporation | Self-aligned CMOS process for bulk silicon and insulating substrate device |
JPS5286083A (en) * | 1976-01-12 | 1977-07-16 | Hitachi Ltd | Production of complimentary isolation gate field effect transistor |
US4013484A (en) * | 1976-02-25 | 1977-03-22 | Intel Corporation | High density CMOS process |
JPS52131483A (en) * | 1976-04-28 | 1977-11-04 | Hitachi Ltd | Mis-type semiconductor device |
US4135955A (en) * | 1977-09-21 | 1979-01-23 | Harris Corporation | Process for fabricating high voltage cmos with self-aligned guard rings utilizing selective diffusion and local oxidation |
US4131907A (en) * | 1977-09-28 | 1978-12-26 | Ouyang Paul H | Short-channel V-groove complementary MOS device |
JPS5529116A (en) * | 1978-08-23 | 1980-03-01 | Hitachi Ltd | Manufacture of complementary misic |
IT1166587B (it) * | 1979-01-22 | 1987-05-05 | Ates Componenti Elettron | Processo per la fabbricazione di transistori mos complementari ad alta integrazione per tensioni elevate |
JPS5691461A (en) * | 1979-12-25 | 1981-07-24 | Fujitsu Ltd | Manufacturing of complementary mos integrated circuit |
JPS56118367A (en) * | 1980-02-22 | 1981-09-17 | Fujitsu Ltd | Preparation of semiconductor device |
US4282648A (en) * | 1980-03-24 | 1981-08-11 | Intel Corporation | CMOS process |
US4391650A (en) * | 1980-12-22 | 1983-07-05 | Ncr Corporation | Method for fabricating improved complementary metal oxide semiconductor devices |
JPS5817655A (ja) * | 1981-07-24 | 1983-02-01 | Hitachi Ltd | 半導体装置の製造方法 |
-
1982
- 1982-04-08 IT IT8220661A patent/IT1210872B/it active
-
1983
- 1983-04-05 US US06/482,156 patent/US4468852A/en not_active Expired - Lifetime
- 1983-04-06 JP JP58059402A patent/JPS58202562A/ja active Granted
- 1983-04-07 NL NLAANVRAGE8301229,A patent/NL188607C/nl active Search and Examination
- 1983-04-08 GB GB08309572A patent/GB2120844B/en not_active Expired
- 1983-04-08 FR FR8305752A patent/FR2525030B1/fr not_active Expired
- 1983-04-08 DE DE19833312720 patent/DE3312720A1/de active Granted
Also Published As
Publication number | Publication date |
---|---|
NL188607B (nl) | 1992-03-02 |
GB2120844B (en) | 1985-09-25 |
JPS58202562A (ja) | 1983-11-25 |
FR2525030B1 (fr) | 1986-04-25 |
IT1210872B (it) | 1989-09-29 |
NL188607C (nl) | 1992-08-03 |
JPH0479142B2 (nl) | 1992-12-15 |
DE3312720C2 (nl) | 1992-09-17 |
DE3312720A1 (de) | 1983-10-13 |
FR2525030A1 (fr) | 1983-10-14 |
IT8220661A0 (it) | 1982-04-08 |
US4468852A (en) | 1984-09-04 |
GB2120844A (en) | 1983-12-07 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
NL8301229A (nl) | Werkwijze voor het vormen van transistoren van het complementaire metaaloxide halfgeleidertype. | |
US4435895A (en) | Process for forming complementary integrated circuit devices | |
US7382024B2 (en) | Low threshold voltage PMOS apparatus and method of fabricating the same | |
EP0193117A2 (en) | Method of manufacturing semiconductor device | |
JP4505349B2 (ja) | 半導体装置の製造方法 | |
JP2633873B2 (ja) | 半導体BiCMOS装置の製造方法 | |
JPS59111359A (ja) | 半導体構造体の製造方法 | |
US6511893B1 (en) | Radiation hardened semiconductor device | |
US5780347A (en) | Method of forming polysilicon local interconnects | |
JP3356629B2 (ja) | 横型mosトランジスタの製造方法 | |
JPH04179159A (ja) | 半導体装置の製造方法 | |
JP2834058B2 (ja) | 半導体装置の製造方法 | |
US5460986A (en) | Process for making a power MOSFET device and structure | |
JPS61156858A (ja) | 相補型mos電界効果トランジスタの製造方法 | |
KR960035912A (ko) | 반도체 소자의 트랜지스터 제조방법 | |
JP2001185555A (ja) | 半導体装置の製造方法 | |
JP2900686B2 (ja) | 半導体装置及びその製造方法 | |
JPH05267338A (ja) | 半導体装置の製造方法 | |
KR0150138B1 (ko) | 실리콘 기판의 뒷면에 발생하는 오염 물질 및 부산물을 쉽게 제거할 수 있는 반도체 장치의 제조방법 | |
RU2046454C1 (ru) | Способ изготовления больших интегральных кмоп-схем | |
JPH07321193A (ja) | 半導体装置の製造方法 | |
JP3297102B2 (ja) | Mosfetの製造方法 | |
JPH04283966A (ja) | Mos型半導体装置の製造方法 | |
US6171918B1 (en) | Depleted poly mosfet structure and method | |
EP0849771A1 (en) | Method of forming a depletion jfet and method of forming a depletion jfet and a bipolar transistor on a semiconductor substrate |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A85 | Still pending on 85-01-01 | ||
BA | A request for search or an international-type search has been filed | ||
BB | A search report has been drawn up | ||
BC | A request for examination has been filed |