JP3621303B2 - 半導体装置及びその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明はメモリセルとその周辺回路（コア）とが同一基板上に設けられた半導体装置及びその製造方法に関し、特に、コア部の占有面積の低減及び動作の高速化を図った半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
近時、半導体装置の高集積化がすすめられており、システム・オン・チップ（ＳＯＣ）では、同一基板上にメモリセルとその動作を制御する中央処理装置（ＣＰＵ）等の周辺回路（コア）とが形成されている。このようなＳＯＣにおいては、メモリセルには、α線が入射した場合にもデータを安定すること、即ち、ソフトエラー耐性が要求され、コアには、それを構成する論理回路の動作を高速化することが要求される。このため、メモリセルがＳＲＡＭである場合、ＳＲＡＭ部では、それを構成するＣＭＯＳトランジスタのソース・ドレイン接合容量を高くし、コア部では、それを構成するＣＭＯＳトランジスタのソース・ドレイン接合容量を低くする必要がある。
【０００３】
ところが、コア部の接合容量を低くするために、コア部を構成する回路に組み込まれているウェルの不純物濃度を下げると以下のような問題点が生じる。図５０（ａ）及び（ｂ）は従来のＣＭＯＳトランジスタにおける素子分離領域下のパンチスルーを示す断面図である。図５０（ａ）及び（ｂ）に示すように、ＣＭＯＳトランジスタにおいては、半導体基板８１の表面に素子分離膜８２により分離されたｐウェル８３及びｎウェル８４が形成されている。そして、ｐウェル８３の表面に形成されたｎ＋ソース拡散層８５ａ及びｎ＋ドレイン拡散層８５ｂを有するｎチャネルＭＯＳトランジスタ８７並びにｎウェル８４の表面に形成されたｐ＋ソース拡散層８６ａ及びｐ＋ドレイン拡散層８６ｂを有するｐチャネルＭＯＳトランジスタ８８が設けられている。
【０００４】
更に、ｐウェル８３には、絶縁膜８９によりｎ＋ソース拡散層８５ａから絶縁されたｐ＋ウェルコンタクト層９１が形成されており、ｎウェル８４には、絶縁膜９０によりｐ＋ソース拡散層８６ａから絶縁されたｎ＋ウェルコンタクト層９２が形成されている。
【０００５】
このように構成されたＣＭＯＳトランジスタにおいて、図５０（ａ）に示すように、ゲート電極９３及び９４に０（Ｖ）、ｎ＋ドレイン拡散層８５ｂ及びｐ＋ドレイン拡散層８６ｂに１．８（Ｖ）、ｎ＋ソース拡散層８５ａ及びｐ＋ウェルコンタクト層９１に０（Ｖ）、ｐ＋ソース拡散層８６ａ及びｎ＋ウェルコンタクト層９２に１．８（Ｖ）を印加すると、素子分離膜８２及び絶縁膜８９の下で、ｎウェル８４及びｐウェル８３を経由するｐ＋ドレイン拡散層８６ｂとｐ＋ウェルコンタクト層９１との間のパンチスルーが発生しやすくなる。
【０００６】
また、図５０（ｂ）に示すように、ゲート電極９３及び９４に１．８（Ｖ）、ｎ＋ドレイン拡散層８５ｂ及びｐ＋ドレイン拡散層８６ｂに０（Ｖ）、ｎ＋ソース拡散層８５ａ及びｐ＋ウェルコンタクト層９１に０（Ｖ）、ｐ＋ソース拡散層８６ａ及びｎ＋ウェルコンタクト層９２に１．８（Ｖ）を印加すると、素子分離膜８２及び絶縁膜９０の下で、ｎウェル８４及びｐウェル８３を経由するｎ＋ウェルコンタクト層９２とｎ＋ドレイン拡散層８５ｂとの間のパンチスルーが発生しやすくなる。以下、このようなパンチスルーをウェル間パンチスルーという。
【０００７】
一方、接合容量を低下させるためにウェル等のＣＭＯＳトランジスタのソース・ドレイン拡散層が形成される周囲の不純物濃度が低い場合、素子分離領域下のパンチスルーが発生しやすい。
【０００８】
そこで、従来、コア部において、ウェル中の不純物濃度を低すると共に、ＣＭＯＳを構成するｐＭＯＳとｎＭＯＳとの間の素子分離膜の幅を広くすることにより、上述の要求に対応している。図３９（ａ）及び（ｂ）乃至図４９（ａ）及び（ｂ）は、従来の半導体装置の製造方法を工程順に示す断面図である。なお、これらの図において（ａ）は半導体装置のコア部に該当する領域を示し、（ｂ）は半導体装置のＳＲＡＭ部に該当する領域を示す。
【０００９】
先ず、図３９（ａ）及び（ｂ）に示すように、コア部及びＳＲＡＭ部の両領域において、ｐ型シリコン基板５１上にｐ−エピタキシャル層５２を形成する。次いで、コア部においてｐ−エピタキシャル層５２の表面の所定領域に素子分離膜５３ａを形成すると共に、ＳＲＡＭ部においてｐ−エピタキシャル層５２の表面の所定領域に素子分離膜５３ｂを形成する。これにより、コア部において、ｎチャネルＭＯＳトランジスタが形成される領域であるｎＭＯＳ領域１１１とｐチャネルＭＯＳトランジスタが形成される領域であるｐＭＯＳ領域１１２とが区画され、ＳＲＡＭ部において、ｎチャネルＭＯＳトランジスタが形成される領域であるｎＭＯＳ領域１１３とｐチャネルＭＯＳトランジスタが形成される領域であるｐＭＯＳ領域１１４とが区画される。素子分離膜５３ａの幅は、例えば１．２μｍであり、素子分離膜５３ｂの幅は、例えば０．４μｍである。その後、全面に犠牲酸化膜（図示せず）を形成する。
【００１０】
次に、図４０（ａ）及び（ｂ）に示すように、ｎＭＯＳ領域１１１及び素子分離膜５３ａのｎＭＯＳ領域１１１側に開口部５４ａを有しＳＲＡＭ部を完全に被覆するレジスト５４を形成する。素子分離膜５３ａ上の開口部５４ａの寸法は、素子分離膜５３ａのそれの約半分である。次いで、レジスト５４をマスクとして、例えば３００ｋｅＶの加速電圧、１．５×１０１３のドーズ量でＢ＋をイオン注入することにより、コア部において、ｐ−エピタキシャル層５２内に素子分離膜５３ａより深いｐ型ウェル５５を形成する。
【００１１】
レジスト５４を剥離した後、図４１（ａ）及び（ｂ）に示すように、ｎＭＯＳ領域１１１の中央に開口部５６ａを有しＳＲＡＭ部を完全に被覆するレジスト５６を新たに形成する。次いで、レジスト５６をマスクとして、例えば３０ｋｅＶの加速電圧、８×１０１２のドーズ量でＢ＋をイオン注入することにより、ｐ−エピタキシャル層５２の中間深さにｐ型チャネル５７を形成する。
【００１２】
レジスト５６を剥離した後、図４２（ａ）及び（ｂ）に示すように、ｎＭＯＳ領域１１３及び素子分離膜５３ｂのｎＭＯＳ領域１１３側に開口部５８ａを有しコア部を完全に被覆するレジスト５８を形成する。次いで、レジスト５８をマスクとして、例えば１５０ｋｅＶの加速電圧、２×１０１３のドーズ量でＢ＋をイオン注入することにより、ＳＲＡＭ部において、ｐ−エピタキシャル層５２内にｐ型ウェル５９を形成する。更に、レジスト５８をマスクとして、例えば３０ｋｅＶの加速電圧、１．５×１０１３のドーズ量でＢ＋をイオン注入することにより、ｐ型ウェル５９内にｐ型チャネル６０を形成する。
【００１３】
レジスト５８を剥離した後、図４３（ａ）及び（ｂ）に示すように、ｐＭＯＳ領域１１２及び素子分離膜５３ａのｐＭＯＳ領域１１２側に開口部６１ａを有しＳＲＡＭ部を完全に被覆するレジスト６１を形成する。次いで、レジスト６１をマスクとして、例えば６００ｋｅＶの加速電圧、１．５×１０１３のドーズ量でＰ＋をイオン注入することにより、コア部において、ｐ−エピタキシャル層５２内にｎ型ウェル６２を形成する。
【００１４】
レジスト６１を剥離した後、図４４（ａ）及び（ｂ）に示すように、ｐＭＯＳ領域１１２の中央に開口部６３ａを有しＳＲＡＭ部を完全に被覆するレジスト６３を新たに形成する。次いで、レジスト６３をマスクとして、例えば１００ｋｅＶの加速電圧、３×１０１２のドーズ量でＡｓ＋をイオン注入することにより、コア部において、ｎ型ウェル６２の中間深さにｎ型チャネル６４を形成する。
【００１５】
レジスト６３を剥離した後、図４５（ａ）及び（ｂ）に示すように、ｐＭＯＳ領域１１４及び素子分離膜５３ｂのｐＭＯＳ領域１１４側に開口部６５ａを有しコア部を完全に被覆するレジスト６５を形成する。次いで、レジスト６５をマスクとして、例えば３５０ｋｅＶの加速電圧、２×１０１３のドーズ量でＰ＋をイオン注入することにより、ＳＲＡＭ部において、ｐ−エピタキシャル層５２内にｎ型ウェル６６を形成する。更に、例えば１００ｋｅＶの加速電圧、１．４×１０１３のドーズ量でＡｓ＋をイオン注入することにより、ｎ型ウェル６６の中間深さにｎ型チャネル６７を形成する。
【００１６】
レジスト６５を剥離した後、図４６（ａ）及び（ｂ）に示すように、ｎＭＯＳ領域１１１、ｐＭＯＳ領域１１２、ｎＭＯＳ領域１１３及びｐＭＯＳ領域１１４内にゲート酸化膜６８及びゲート電極６９を形成する。
【００１７】
次に、図４７（ａ）及び（ｂ）に示すように、ゲート酸化膜６８及びゲート電極６９の側方にサイドウォール７０を形成する。
【００１８】
次に、図４８（ａ）及び（ｂ）に示すように、ｎＭＯＳ領域１１１及びｎＭＯＳ領域１１３に夫々開口部７１ａ、７１ｂを有するレジスト７１を形成する。次いで、レジスト７１をマスクとして、例えば２０ｋｅＶの加速電圧、５×１０１５のドーズ量でＡｓ＋をイオン注入することにより、ｎＭＯＳ領域１１１及びｎＭＯＳ領域１１３内にｎ＋ソース・ドレイン拡散層７２を形成する。
【００１９】
レジスト７１を剥離した後、図４９（ａ）及び（ｂ）に示すように、ｐＭＯＳ領域１１２及びｐＭＯＳ領域１１４に夫々開口部７３ａ、７３ｂを有するレジスト７３を形成する。次いで、レジスト７３をマスクとして、例えば４ｋｅＶの加速電圧、５×１０１５のドーズ量でＢ＋をイオン注入することにより、ｐＭＯＳ領域１１２及びｐＭＯＳ領域１１４内にｐ＋ソース・ドレイン拡散層７４を形成する。
【００２０】
その後、アニールにより注入されたイオンを活性化し、次いで、配線等を形成して、半導体装置を完成させる。
【００２１】
また、素子分離領域下のパンチスルーを防止するために素子分離膜の下方に不純物濃度が高い領域が形成された半導体装置が提案されている（特開平８−９７３７８号公報）。この提案に記載された半導体装置においては、ＭＯＳトランジスタが形成されたウェル内に、そのトランジスタの周囲に形成された素子分離膜の下方まで延びる高濃度不純物濃度領域が設けられている。
【００２２】
【発明が解決しようとする課題】
しかしながら、ＳＯＣでは、メモリセル部（ＳＲＡＭ部）の占有面積とコア部の占有面積とを比較するとコア部のそれの方が著しく大きく、図示した従来の方法によって製造された半導体装置においては、コア部において素子分離膜５３ａの幅を広くしているので、チップ全体の面積が大きなものとなってしまうという問題点がある。
【００２３】
また、特開平８−９７３７８号公報に開示された半導体装置では、ＭＯＳトランジスタの下方に高濃度不純物濃度領域が存在しているので、ＭＯＳトランジスタのしきい値電圧への影響が考えられる。より高集積化された場合に、この影響は顕著になる。更に、ＳＯＣへの適用は考慮されておらず、ＳＯＣへ適用された場合には、工程数が増加する虞がある。更にまた、ＳＯＣのコア部に適用した場合には、高濃度不純物領域により接合容量が増加し、動作が遅くなる虞もある。
【００２４】
これらの問題点は、ＳＯＣにおいて顕著であるが、メモリチップ自体でも、コア部をデコーダ等の周辺領域とすれば、同様の問題点が存在する。
【００２５】
本発明はかかる問題点に鑑みてなされたものであって、論理回路が形成されたコア部の高速動作を可能としながら、そのコア部の占有面積を低減することができ、また、ＣＭＯＳにおける素子分離領域下のパンチスルーを防止することができる半導体装置及びその製造方法を提供することを目的とする。
【００２６】
【課題を解決するための手段】
本発明に係る半導体装置は、その表面にエピタキシャル成長により形成され不純物濃度が基体部分より低い第１導電型の半導体層を備える第１導電型の半導体基板と、前記半導体基板に形成されたコア部用相補型トランジスタ及びメモリセル部用相補型トランジスタと、を有する半導体装置において、前記コア部用相補型トランジスタは、前記第１導電型の半導体基板に形成された第１の第２導電型ウェルと、この第１の第２導電型ウェルに形成されソース・ドレインの導電型が第１導電型である第１のコア部用ＭＯＳトランジスタと、前記第１導電型の半導体基板の第１導電型の半導体層に形成されソース・ドレインの導電型が第２導電型である第２のコア部用ＭＯＳトランジスタと、前記第１及び第２のコア部用ＭＯＳトランジスタを相互に素子分離する素子分離膜と、この素子分離膜の下で前記第２のコア部用ＭＯＳトランジスタ側に形成され前記第１導電型の半導体基板より不純物濃度が高い第１導電型ウェルと、を有することを特徴とする。
【００２７】
本発明においては、コア部において素子分離膜の下で第２のコア部用ＭＯＳトランジスタ側に半導体基板より不純物濃度が高い第１導電型ウェルが形成されているので、素子分離領域下のパンチスルー耐性が向上する。このため、コア部の素子分離膜の幅を狭くすることが可能となり、コア部の占有面積を縮小することができる。また、第２のコア部用ＭＯＳトランジスタは半導体基板に形成されているので、ウェルに形成されている従来のものと比して接合容量が低下する。この結果、高速動作が可能となる。
【００２８】
本発明においては、前記メモリセル部用相補型トランジスタは、前記第１導電型の半導体基板に形成された第２の第１導電型ウェル及び第２の第２導電型ウェルと、前記第２の第２導電型ウェルに形成されソース・ドレインの導電型が第１導電型である第１のメモリセル部用ＭＯＳトランジスタと、前記第２の第１導電型ウェルに形成されソース・ドレインの導電型が第２導電型である第２のメモリセル部用ＭＯＳトランジスタと、を有し、前記第１及び第２の第１導電型ウェルの不純物濃度は、相互に等しくてもよい。
【００２９】
また、前記素子分離膜の下で前記第１のコア部用ＭＯＳトランジスタ側に形成され前記第１の第２導電型ウェルより不純物濃度が高い第３の第２導電型ウェルを有することが望ましい。この場合、前記第２及び第３の第２導電型ウェルの不純物濃度は、相互に等しくてもよい。第３の第２導電型ウェルを設けることにより、素子分離領域下のパンチスルー耐性がより一層向上するため、更なる占有面積の縮小が可能となる。
【００３１】
本発明に係る半導体装置の製造方法は、その表面にエピタキシャル成長により形成され不純物濃度が基体部分より低い第１導電型の半導体層を備える第１導電型の半導体基板にコア部用相補型トランジスタ及びメモリセル部用相補型トランジスタを形成する工程を有する半導体装置の製造方法において、前記コア部用相補型トランジスタ及び前記メモリセル部用相補型トランジスタを形成する工程は、前記コア部用相補型トランジスタを構成しソース・ドレインの導電型が第１導電型である第１のコア部用ＭＯＳトランジスタと前記第１導電型の半導体基板の第１導電型の半導体層に形成されソース・ドレインの導電型が第２導電型である第２のコア部用ＭＯＳトランジスタとを相互に素子分離する第１の素子分離膜及び前記メモリセル部用相補型トランジスタを構成しソース・ドレインの導電型が第１導電型である第１のメモリセル部用ＭＯＳトランジスタとソース・ドレインの導電型が第２導電型である第２のメモリセル部用ＭＯＳトランジスタとを相互に素子分離する第２の素子分離膜を前記第１導電型の半導体基板に形成する工程と、前記第１の素子分離膜の下で前記第２のコア部用ＭＯＳトランジスタ側に前記第１導電型の半導体基板より不純物濃度が高い第１の第１導電型ウェルを形成すると共に、前記第２のメモリセル部用ＭＯＳトランジスタが形成される予定の領域の前記第１導電型の半導体基板に前記第１導電型の半導体基板より不純物濃度が高い第２の第１導電型ウェルを形成する工程と、を有することを特徴とする。
【００３２】
本発明においては、第１の第１導電型ウェルを第２の第１導電型ウェルと同時に形成するので、工程数を増加することなく素子分離領域下のパンチスルー耐性を向上させることが可能である。
【００３３】
本発明において、前記コア部用相補型トランジスタ及び前記メモリセル部用相補型トランジスタを形成する工程は、前記第１のメモリセル部用ＭＯＳトランジスタが形成される予定の領域の前記第１導電型の半導体基板に第２の第２導電型ウェルを形成すると共に、前記第１の素子分離膜の下で前記第１のコア部用ＭＯＳトランジスタ側に第３の第２導電型ウェルを形成する工程を有することが望ましい。
【００３４】
また、前記コア部用相補型トランジスタ及び前記メモリセル部用相補型トランジスタを形成する工程は、前記第１及び第２の第１導電型ウェルを形成する工程の後に、前記第１のメモリセル部用ＭＯＳトランジスタが形成される予定の領域の前記第１導電型の半導体基板に第１の第２導電型ウェル及び第２導電型チャネルを同一のマスクを使用して順次形成する工程を有してもよく、前記第１のメモリセル部用ＭＯＳトランジスタが形成される予定の領域の前記第１導電型の半導体基板に第２導電型イオンを注入する工程と、前記第１のメモリセル部用ＭＯＳトランジスタが形成される予定の領域の前記第１導電型の半導体基板に第１導電型イオンを前記第２導電型のイオンより低ドーズ量で注入する工程と、を有してもよい。
【００３５】
第２導電型イオンを注入した後に低ドーズ量で第１導電型イオンを注入することにより、第１のコア部用ＭＯＳトランジスタにおけるウェルの不純物濃度が実質的に低下するので、接合容量が低下する。この結果、高速動作が可能となる。
【００３７】
【発明の実施の形態】
以下、本発明の実施例に係る半導体装置の製造方法について、添付の図面を参照して具体的に説明する。なお、以下の説明においてＣＭＯＳトランジスタに設けられるウェルコンタクト層は従来のものと同様であり、説明を簡略化するためその図示及び説明は省略する。第１の実施例では、ＳＲＡＭを構成する相補型トランジスタ（ＣＭＯＳ）とＣＰＵ等の周辺回路（コア）を構成するＣＭＯＳとを同一基板上に形成する。即ち、システムオンチップ（ＳＯＣ）を作製する。図１（ａ）及び（ｂ）乃至図１０（ａ）及び（ｂ）は、本発明の第１の実施例に係る半導体装置の製造方法を工程順に示す断面図である。なお、これらの図において（ａ）は半導体装置のコア部に該当する領域を示し、（ｂ）は半導体装置のＳＲＡＭ部に該当する領域を示す。
【００３８】
先ず、図１（ａ）及び（ｂ）に示すように、コア部及びＳＲＡＭ部の両領域において、ｐ型シリコン基板１上にｐ−エピタキシャル層２を形成する。次いで、コア部においてｐ−エピタキシャル層２の表面の所定領域に第１の素子分離膜３ａを形成すると共に、ＳＲＡＭ部においてｐ−エピタキシャル層２の表面の所定領域に第２の素子分離膜３ｂを形成する。これにより、コア部において、ｎチャネルＭＯＳトランジスタ（第２のコア部用ＭＯＳトランジスタ）が形成される領域であるｎＭＯＳ領域１０１とｐチャネルＭＯＳトランジスタ（第１のコア部用ＭＯＳトランジスタ）が形成される領域であるｐＭＯＳ領域１０２とが区画され、ＳＲＡＭ部において、ｎチャネルＭＯＳトランジスタ（第２のメモリセル部用ＭＯＳトランジスタ）が形成される領域であるｎＭＯＳ領域１０３とｐチャネルＭＯＳトランジスタ（第１のメモリセル部用ＭＯＳトランジスタ）が形成される領域であるｐＭＯＳ領域１０４とが区画される。素子分離膜３ａの幅は、例えば０．９μｍであり、素子分離膜３ｂの幅は、例えば０．４μｍである。素子分離膜３ａ及び３ｂは、ＬＯＣＯＳ酸化により形成してもよく、トレンチ構造を採用することにより形成してもよい。その後、全面に犠牲酸化膜（図示せず）を形成する。
【００３９】
次に、図２（ａ）に示すように、素子分離膜３ａのｎＭＯＳ領域１０１側に開口部４ａを有するレジスト４を形成する。開口部４ａの寸法は、素子分離膜３ａのそれの半分よりも小さい。即ち、素子分離膜３ａの開口部４ａに整合する領域は、レジスト４下にある領域よりも狭い。また、レジスト４には、図２（ｂ）に示すように、ｎＭＯＳ領域１０３及び素子分離膜３ｂのｎＭＯＳ領域１０３側に開口部４ｂが形成されている。素子分離膜３ｂ上の開口部４ｂの寸法は、素子分離膜３ｂのそれの約半分である。次いで、レジスト４をマスクとして、例えば１５０ｋｅＶの加速電圧、２×１０１３のドーズ量でＢ＋をイオン注入することにより、コア部において、素子分離膜３ａの開口部４ａに整合する領域の下にｐ型ウェル（第１の第１導電型ウェル）５ａを形成すると共に、ＳＲＡＭ部において、ｐ−エピタキシャル層２内に素子分離膜３ｂより深いｐ型ウェル（第２の第１導電型ウェル）５ｂを形成する。更に、レジスト４をマスクとして、例えば３０ｋｅＶの加速電圧、１．５×１０１３のドーズ量でＢ＋をイオン注入することにより、ｐ型ウェル５ｂの中間深さにｐ型チャネル６を形成する。
【００４０】
レジスト４を剥離した後、図３（ａ）及び（ｂ）に示すように、ｎＭＯＳ領域１０１の中央に開口部７ａを有しＳＲＡＭ部を完全に被覆するレジスト７を新たに形成する。次いで、レジスト７をマスクとして、例えば３０ｋｅＶの加速電圧、８×１０１２のドーズ量でＢ＋をイオン注入することにより、ｐ−エピタキシャル層２の中間深さにｐ型チャネル８を形成する。
【００４１】
レジスト７を剥離した後、図４（ａ）及び（ｂ）に示すように、ｐＭＯＳ領域１０２及び素子分離膜３ａのｐＭＯＳ領域１０２側に開口部９ａを有しＳＲＡＭ部を完全に被覆するレジスト９を形成する。素子分離膜３ａのレジスト９で被覆されている領域は、開口部４ａと整合する領域と実質的に同一である。次いで、レジスト９をマスクとして、例えば６００ｋｅＶの加速電圧、１．５×１０１３のドーズ量でＰ＋をイオン注入することにより、ｐ−エピタキシャル層２内にｎ型ウェル（第１の第２導電型ウェル）１０を形成する。
【００４２】
レジスト９を剥離した後、図５（ａ）及び（ｂ）に示すように、ｐＭＯＳ領域１０２の中央に開口部１１ａを有しＳＲＡＭ部を完全に被覆するレジスト１１を新たに形成する。次いで、レジスト１１をマスクとして、例えば１００ｋｅＶの加速電圧、３×１０１２のドーズ量でＡｓ＋をイオン注入することにより、ｎ型ウェル１０の中間深さにｎ型チャネル１２を形成する。
【００４３】
レジスト１１を剥離した後、図６（ａ）及び（ｂ）に示すように、ｐＭＯＳ領域１０４及び素子分離膜３ｂのｐＭＯＳ領域１０４側に開口部１３ａを有しコア部を完全に被覆するレジスト１３を形成する。次いで、レジスト１３をマスクとして、例えば３５０ｋｅＶの加速電圧、２×１０１３のドーズ量でＰ＋をイオン注入することにより、ＳＲＡＭ部において、ｐ−エピタキシャル層２内に素子分離膜３ｂより深いｎ型ウェル（第２の第２導電型ウェル）１４を形成する。更に、レジスト１３をマスクとして、例えば１００ｋｅＶの加速電圧、１．４×１０１３のドーズ量でＡｓ＋をイオン注入することにより、ｎ型ウェル１４の中間深さにｎ型チャネル１５を形成する。
【００４４】
レジスト１３を剥離した後、図７（ａ）及び（ｂ）に示すように、ｎＭＯＳ領域１０１、ｐＭＯＳ領域１０２、ｎＭＯＳ領域１０３及びｐＭＯＳ領域１０４内にゲート酸化膜１６及びゲート電極１７を形成する。ゲート酸化膜１６の厚さは、例えば２．５ｎｍであり、ゲート電極１７の厚さは、例えば１５０ｎｍである。
【００４５】
次に、図８（ａ）及び（ｂ）に示すように、ゲート酸化膜１６及びゲート電極１７の側方にサイドウォール１８を形成する。サイドウォール１８は、例えばシリコン酸化膜及び／又はシリコン窒化膜等からなり、その幅は、例えば７０ｎｍである。
【００４６】
次に、図９（ａ）及び（ｂ）に示すように、ｎＭＯＳ領域１０１及びｎＭＯＳ領域１０３に夫々開口部１９ａ、１９ｂを有するレジスト１９を形成する。次いで、レジスト１９をマスクとして、例えば２０ｋｅＶの加速電圧、５×１０１５のドーズ量でＡｓ＋をイオン注入することにより、ｎＭＯＳ領域１０１及びｎＭＯＳ領域１０３内にｎ＋ソース・ドレイン拡散層２０を形成する。
【００４７】
レジスト１９を剥離した後、図１０（ａ）及び（ｂ）に示すように、ｐＭＯＳ領域１０２及びｐＭＯＳ領域１０４に夫々開口部２１ａ、２１ｂを有するレジスト２１を形成する。次いで、レジスト２１をマスクとして、例えば４ｋｅＶの加速電圧、５×１０１５のドーズ量でＢ＋をイオン注入することにより、ｐＭＯＳ領域１０２及びｐＭＯＳ領域１０４内にｐ＋ソース・ドレイン拡散層２２を形成する。
【００４８】
その後、例えば１０００℃で１０秒間のアニールにより各ウェル及びソース・ドレイン拡散層に注入されたイオンを活性化し、次いで、通常の方法により配線等を形成して、半導体装置を完成させる。
【００４９】
このように第１の実施例により製造された半導体装置においては、図１０（ａ）及び（ｂ）に示すように、素子分離膜３ａの下でｎＭＯＳ領域１０１側に不純物濃度がｐ−エピタキシャル層２のそれよりも高いｐ型ウェル５ａが形成されているので、ｎ型ソース・ドレイン拡散層２０とｎ型ウェル１０との間のパンチスルーが十分に抑制される。このため、素子分離膜３ａの幅を従来のものより狭めることが可能であるので、チップ面積を低減することが可能である。
【００５０】
また、ｎ＋ソース・ドレイン拡散層２０がｐ−エピタキシャル層２に直接形成されているので、コア部における接合容量Ｃｊが低下する。従って、高速動作が可能となる。
【００５１】
更に、ｐ型ウェル５ａは、ＳＲＡＭ部のｐ型ウェル５ｂを形成する際に同時に形成することができるので、製造工程数の増加を防止することが可能である。
【００５２】
次に、本発明の第２の実施例について説明する。第２の実施例は、第１の実施例よりも、更なる省面積化を図ったものである。図１１（ａ）及び（ｂ）乃至図２０（ａ）及び（ｂ）は、本発明の第２の実施例に係る半導体装置の製造方法を工程順に示す断面図である。なお、これらの図において（ａ）は半導体装置のコア部に該当する領域を示し、（ｂ）は半導体装置のＳＲＡＭ部に該当する領域を示す。また、図１１（ａ）及び（ｂ）乃至図２０（ａ）及び（ｂ）に示す第２の実施例において、図１（ａ）及び（ｂ）乃至図１０（ａ）及び（ｂ）に示す第１の実施例と同一の構成要素には、同一の符号を付してその詳細な説明は省略する。
【００５３】
先ず、図１１（ａ）及び（ｂ）に示すように、コア部及びＳＲＡＭ部の両領域において、ｐ型シリコン基板１上にｐ−エピタキシャル層２を形成する。次いで、コア部においてｐ−エピタキシャル層２の表面の所定領域に素子分離膜３１を形成すると共に、ＳＲＡＭ部においてｐ−エピタキシャル層２の表面の所定領域に素子分離膜３ｂを形成する。これにより、ｎＭＯＳ領域１０１とｐＭＯＳ領域１０２とが区画され、ｎＭＯＳ領域１０３とｐＭＯＳ領域１０４とが区画される。素子分離膜３１の幅は、第１の実施例における素子分離膜３ａのそれより狭く、例えば０．６μｍである。その後、全面に犠牲酸化膜（図示せず）を形成する。
【００５４】
次に、図１２（ａ）に示すように、素子分離膜３１のｎＭＯＳ領域１０１側に開口部４ａを有するレジスト４を形成する。開口部４ａの寸法は、素子分離膜３１のそれの約半分である。また、レジスト４には、図１２（ｂ）に示すように、ｎＭＯＳ領域１０３及び素子分離膜３ｂのｎＭＯＳ領域１０３側に開口部４ｂが形成されている。素子分離膜３ｂ上の開口部４ｂの寸法は、素子分離膜３ｂのそれの約半分である。次いで、レジスト４をマスクとして、例えば１５０ｋｅＶの加速電圧、２×１０１３のドーズ量でＢ＋をイオン注入することにより、コア部において、素子分離膜３１の開口部４ａに整合する領域の下にｐ型ウェル５ａを形成すると共に、ＳＲＡＭ部において、ｐ−エピタキシャル層２内に素子分離膜３ｂより深いｐ型ウェル５ｂを形成する。更に、レジスト４をマスクとして、例えば３０ｋｅＶの加速電圧、１．５×１０１３のドーズ量でＢ＋をイオン注入することにより、ｐ型ウェル５ｂの中間深さにｐ型チャネル６を形成する。
【００５５】
レジスト４を剥離した後、図１３（ａ）及び（ｂ）に示すように、ｎＭＯＳ領域１０１の中央に開口部７ａを有しＳＲＡＭ部を完全に被覆するレジスト７を新たに形成する。次いで、レジスト７をマスクとして、例えば３０ｋｅＶの加速電圧、８×１０１２のドーズ量でＢ＋をイオン注入することにより、ｐ−エピタキシャル層２の中間深さにｐ型チャネル８を形成する。
【００５６】
レジスト７を剥離した後、図１４（ａ）及び（ｂ）に示すように、ｐＭＯＳ領域１０２に開口部３２ａを有しＳＲＡＭ部を完全に被覆するレジスト３２を形成する。次いで、レジスト３２をマスクとして、例えば６００ｋｅＶの加速電圧、１．５×１０１３のドーズ量でＰ＋をイオン注入し、更に、例えば１７０ｋｅＶの加速電圧、３×１０１２のドーズ量でＢ＋をイオン注入することにより、ｐ−エピタキシャル層２内にｎ型ウェル（第１の第２導電型ウェル）３３を形成する。このとき、開口部３２ａの寸法が、第１の実施例における開口部９ａのそれより狭いので、ｎ型ウェル３３はｐ型ウェル５ａから離間して形成される。また、Ｐ＋をイオン注入した後にＢ＋をイオン注入することにより、Ｐ＋を打ち返しているので、ｎ型ウェル３３のｎ型よりの実質的な不純物濃度は低下する。なお、必ずしもＢ＋をイオン注入する必要はない。
【００５７】
レジスト３２を剥離した後、図１５（ａ）及び（ｂ）に示すように、ｐＭＯＳ領域１０２の中央に開口部１１ａを有しＳＲＡＭ部を完全に被覆するレジスト１１を新たに形成する。次いで、レジスト１１をマスクとして、例えば２４０ｋｅＶの加速電圧、５×１０１２のドーズ量でＰ＋をイオン注入し、更に、例えば１００ｋｅＶの加速電圧、３×１０１２のドーズ量でＡｓ＋をイオン注入することにより、ｎ型ウェル３３の中間深さにｎ型チャネル３４を形成する。ｎ型チャネル３４の高さは、第１の実施例におけるｎ型チャネル１２のそれよりも高いものとなる。
【００５８】
レジスト１１を剥離した後、図１６（ａ）に示すように、素子分離膜３１のｐＭＯＳ領域１０２側に開口部３５ａを有するレジスト３５を形成する。開口部３５ａの寸法は、素子分離膜３１のそれの約半分である。また、レジスト３５には、図１６（ｂ）に示すように、ｐＭＯＳ領域１０４及び素子分離膜３ｂのｐＭＯＳ領域１０４側に開口部３５ｂが形成されている。素子分離膜３ｂ上の開口部３５ｂの寸法は、素子分離膜３ｂのそれの約半分である。次いで、レジスト３５をマスクとして、例えば３５０ｋｅＶの加速電圧、２×１０１３のドーズ量でＰ＋をイオン注入することにより、コア部において、素子分離膜３１の開口部３５ａに整合する領域の下にｎ型ウェル（第３の第２導電型ウェル）３６ａを形成すると共に、ＳＲＡＭ部において、ｐ−エピタキシャル層２内に素子分離膜３ｂより深いｎ型ウェル３６ｂを形成する。更に、レジスト３５をマスクとして、例えば１００ｋｅＶの加速電圧、１．４×１０１３のドーズ量でＡｓ＋をイオン注入することにより、ｎ型ウェル３６ｂの中間深さにｎ型チャネル３７を形成する。
【００５９】
レジスト３５を剥離した後、図１７（ａ）及び（ｂ）に示すように、ｎＭＯＳ領域１０１、ｐＭＯＳ領域１０２、ｎＭＯＳ領域１０３及びｐＭＯＳ領域１０４内にゲート酸化膜１６及びゲート電極１７を形成する。
【００６０】
次に、図１８（ａ）及び（ｂ）に示すように、ゲート酸化膜１６及びゲート電極１７の側方にサイドウォール１８を形成する。サイドウォール１８は、例えばシリコン酸化膜及び／又はシリコン窒化膜等からなる。
【００６１】
次に、図１９（ａ）及び（ｂ）に示すように、ｎＭＯＳ領域１０１及びｎＭＯＳ領域１０３に夫々開口部１９ａ、１９ｂを有するレジスト１９を形成する。次いで、レジスト１９をマスクとして、例えば２０ｋｅＶの加速電圧、５×１０１５のドーズ量でＡｓ＋をイオン注入することにより、ｎＭＯＳ領域１０１及びｎＭＯＳ領域１０３内にｎ＋ソース・ドレイン拡散層２０を形成する。
【００６２】
レジスト１９を剥離した後、図２０（ａ）及び（ｂ）に示すように、ｐＭＯＳ領域１０２及びｐＭＯＳ領域１０４に夫々開口部２１ａ、２１ｂを有するレジスト２１を形成する。次いで、レジスト２１をマスクとして、例えば４ｋｅＶの加速電圧、５×１０１５のドーズ量でＢ＋をイオン注入することにより、ｐＭＯＳ領域１０２及びｐＭＯＳ領域１０４内にｐ＋ソース・ドレイン拡散層２２を形成する。
【００６３】
その後、各ウェル及びソース・ドレイン拡散層に注入されたイオンをアニールにより活性化し、次いで、通常の方法により配線等を形成して、半導体装置を完成させる。
【００６４】
このように第２の実施例により製造された半導体装置においては、図２０（ａ）及び（ｂ）に示すように、素子分離膜３１の下でｎＭＯＳ領域１０１側にｐ型ウェル５ａが形成されているだけでなく、ｐＭＯＳ領域１０２側に不純物濃度がｎ型ウェル３３のそれよりも高いｎ型ウェル３６ａが形成されているので、ｎ型ソース・ドレイン拡散層２０とｎ型ウェル３３との間のパンチスルー及びｐ型ソース・ドレイン拡散層２２とｐ型エピタキシャル層２との間のパンチスルーが十分に抑制される。このため、素子分離膜３１の幅をより一層狭めることが可能であるので、チップ面積をより一層低減することが可能である。
【００６５】
また、ｎ型ウェル３３中のｎ型よりの実質的な不純物濃度が第１の実施例におけるｎ型ウェル１０中のそれより低いので、コア部における接合容量Ｃｊが更に低下する。従って、より高速な動作が可能となる。
【００６６】
更に、ｎ型ウェル３６ａは、ＳＲＡＭ部のｎ型ウェル３６ｂを形成する際に同時に形成することができるので、製造工程数の増加を防止することが可能である。
【００６７】
次に、本発明の第３の実施例について説明する。第３の実施例は、第１の実施例から工程数の低減を図ったものである。図２１（ａ）及び（ｂ）乃至図２９（ａ）及び（ｂ）は、本発明の第３の実施例に係る半導体装置の製造方法を工程順に示す断面図である。なお、これらの図において（ａ）は半導体装置のコア部に該当する領域を示し、（ｂ）は半導体装置のＳＲＡＭ部に該当する領域を示す。また、図２１（ａ）及び（ｂ）乃至図２９（ａ）及び（ｂ）に示す第３の実施例において、図１（ａ）及び（ｂ）乃至図１０（ａ）及び（ｂ）に示す第１の実施例と同一の構成要素には、同一の符号を付してその詳細な説明は省略する。
【００６８】
先ず、図２１（ａ）及び（ｂ）に示すように、コア部及びＳＲＡＭ部の両領域において、ｐ型シリコン基板１上にｐ−エピタキシャル層２を形成する。次いで、コア部においてｐ−エピタキシャル層２の表面の所定領域に素子分離膜３ａを形成すると共に、ＳＲＡＭ部においてｐ−エピタキシャル層２の表面の所定領域に素子分離膜３ｂを形成する。これにより、ｎＭＯＳ領域１０１とｐＭＯＳ領域１０２とが区画され、ｎＭＯＳ領域１０３とｐＭＯＳ領域１０４とが区画される。その後、全面に犠牲酸化膜（図示せず）を形成する。
【００６９】
次に、図２２（ａ）に示すように、素子分離膜３ａのｎＭＯＳ領域１０１側に開口部４ａを有するレジスト４を形成する。また、レジスト４には、図２２（ｂ）に示すように、ｎＭＯＳ領域１０３及び素子分離膜３ｂのｎＭＯＳ領域１０３側に開口部４ｂが形成されている。次いで、レジスト４をマスクとして、例えば１５０ｋｅＶの加速電圧、２×１０１３のドーズ量でＢ＋をイオン注入することにより、コア部において、素子分離膜３ａの開口部４ａに整合する領域の下にｐ型ウェル５ａを形成すると共に、ＳＲＡＭ部において、ｐ−エピタキシャル層２内に素子分離膜３ｂより深いｐ型ウェル５ｂを形成する。更に、レジスト４をマスクとして、例えば３０ｋｅＶの加速電圧、１．５×１０１３のドーズ量でＢ＋をイオン注入することにより、ｐ型ウェル５ｂの中間深さにｐ型チャネル６を形成する。
【００７０】
レジスト４を剥離した後、図２３（ａ）及び（ｂ）に示すように、ｎＭＯＳ領域１０１の中央に開口部７ａを有しＳＲＡＭ部を完全に被覆するレジスト７を新たに形成する。次いで、レジスト７をマスクとして、例えば３０ｋｅＶの加速電圧、８×１０１２のドーズ量でＢ＋をイオン注入することにより、ｐ−エピタキシャル層２の中間深さにｐ型チャネル８を形成する。
【００７１】
レジスト７を剥離した後、図２４（ａ）及び（ｂ）に示すように、ｐＭＯＳ領域１０２及び素子分離膜３ａのｐＭＯＳ領域１０２側に開口部９ａを有しＳＲＡＭ部を完全に被覆するレジスト９を形成する。素子分離膜３ａのレジスト９で被覆されている領域は、開口部４ａと整合する領域と実質的に同一である。次いで、レジスト９をマスクとして、例えば６００ｋｅＶの加速電圧、１．５×１０１３のドーズ量でＰ＋をイオン注入することにより、コア部において、ｐ−エピタキシャル層２内にｐ型ウェル５ａより深いｎ型ウェル１０を形成する。更に、レジスト９をマスクとして、例えば１００ｋｅＶの加速電圧、３×１０１２のドーズ量でＡｓ＋をイオン注入することにより、ｎ型ウェル１０の中間深さにｎ型チャネル４１を形成する。
【００７２】
レジスト９を剥離した後、図２５（ａ）及び（ｂ）に示すように、ｐＭＯＳ領域１０４及び素子分離膜３ｂのｐＭＯＳ領域１０４側に開口部１３ａを有しコア部を完全に被覆するレジスト１３を形成する。次いで、レジスト１３をマスクとして、例えば３５０ｋｅＶの加速電圧、２×１０１３のドーズ量でＰ＋をイオン注入することにより、ＳＲＡＭ部において、ｐ−エピタキシャル層２内に素子分離膜３ｂより深いｎ型ウェル１４を形成する。更に、レジスト１３をマスクとして、例えば１００ｋｅＶの加速電圧、１．４×１０１３のドーズ量でＡｓ＋をイオン注入することにより、ｎ型ウェル１４の中間深さにｎ型チャネル１５を形成する。
【００７３】
レジスト１３を剥離した後、図２６（ａ）及び（ｂ）に示すように、ｎＭＯＳ領域１０１、ｐＭＯＳ領域１０２、ｎＭＯＳ領域１０３及びｐＭＯＳ領域１０４内にゲート酸化膜１６及びゲート電極１７を形成する。
【００７４】
次に、図２７（ａ）及び（ｂ）に示すように、ゲート酸化膜１６及びゲート電極１７の側方にサイドウォール１８を形成する。サイドウォール１８は、例えばシリコン酸化膜及び／又はシリコン窒化膜等からなる。
【００７５】
次に、図２８（ａ）及び（ｂ）に示すように、ｎＭＯＳ領域１０１及びｎＭＯＳ領域１０３に夫々開口部１９ａ、１９ｂを有するレジスト１９を形成する。次いで、レジスト１９をマスクとして、例えば２０ｋｅＶの加速電圧、５×１０１５のドーズ量でＡｓ＋をイオン注入することにより、ｎＭＯＳ領域１０１及びｎＭＯＳ領域１０３内にｎ＋ソース・ドレイン拡散層２０を形成する。
【００７６】
レジスト１９を剥離した後、図２９（ａ）及び（ｂ）に示すように、ｐＭＯＳ領域１０２及びｐＭＯＳ領域１０４に夫々開口部２１ａ、２１ｂを有するレジスト２１を形成する。次いで、レジスト２１をマスクとして、例えば４ｋｅＶの加速電圧、５×１０１５のドーズ量でＢ＋をイオン注入することにより、ｐＭＯＳ領域１０２及びｐＭＯＳ領域１０４内にｐ＋ソース・ドレイン拡散層２２を形成する。
【００７７】
その後、各ウェル及びソース・ドレイン拡散層に注入されたイオンをアニールにより活性化し、次いで、通常の方法により配線等を形成して、半導体装置を完成させる。
【００７８】
このように、第３の実施例によれば、レジスト９を使用してｎ型ウェル１０及びｎ型チャネル４１を形成しているので、第１の実施例より工程数を低減することができる。
【００７９】
そして、第３の実施例により製造された半導体装置においては、図２９（ａ）及び（ｂ）に示すように、素子分離膜３ａの下でｎＭＯＳ領域１０１側にｐ型ウェル５ａが形成されているので、第１の実施例と同様に、ｎ型ソース・ドレイン拡散層２０とｎ型ウェル１０との間のパンチスルーが十分に抑制される。このため、チップ面積を低減することが可能である。但し、図２９（ａ）に示すように、ｎ型チャネル４１が素子分離膜間まで延びているので、第１の実施例と比較すると若干の接合容量Ｃｊの増加が考えられる。
【００８０】
次に、本発明の第４の実施例について説明する。第４の実施例は、第２の実施例から工程数の低減を図ったものである。図３０（ａ）及び（ｂ）乃至図３８（ａ）及び（ｂ）は、本発明の第４の実施例に係る半導体装置の製造方法を工程順に示す断面図である。なお、これらの図において（ａ）は半導体装置のコア部に該当する領域を示し、（ｂ）は半導体装置のＳＲＡＭ部に該当する領域を示す。また、図３０（ａ）及び（ｂ）乃至図３８（ａ）及び（ｂ）に示す第４の実施例において、図１１（ａ）及び（ｂ）乃至図２０（ａ）及び（ｂ）に示す第２の実施例と同一の構成要素には、同一の符号を付してその詳細な説明は省略する。
【００８１】
先ず、図３０（ａ）及び（ｂ）に示すように、コア部及びＳＲＡＭ部の両領域において、ｐ型シリコン基板１上にｐ−エピタキシャル層２を形成する。次いで、コア部においてｐ−エピタキシャル層２の表面の所定領域に素子分離膜３１を形成すると共に、ＳＲＡＭ部においてｐ−エピタキシャル層２の表面の所定領域に素子分離膜３ｂを形成する。これにより、ｎＭＯＳ領域１０１とｐＭＯＳ領域１０２とが区画され、ｎＭＯＳ領域１０３とｐＭＯＳ領域１０４とが区画される。その後、全面に犠牲酸化膜（図示せず）を形成する。
【００８２】
次に、図３１（ａ）に示すように、素子分離膜３１のｎＭＯＳ領域１０１側に開口部４ａを有するレジスト４を形成する。また、レジスト４には、図３１（ｂ）に示すように、ｎＭＯＳ領域１０３及び素子分離膜３ｂのｎＭＯＳ領域１０３側に開口部４ｂが形成されている。次いで、レジスト４をマスクとして、例えば１５０ｋｅＶの加速電圧、２×１０１３のドーズ量でＢ＋をイオン注入することにより、コア部において、素子分離膜３１の開口部４ａに整合する領域の下にｐ型ウェル５ａを形成すると共に、ＳＲＡＭ部において、ｐ−エピタキシャル層２内に素子分離膜３ｂより深いｐ型ウェル５ｂを形成する。更に、レジスト４をマスクとして、例えば３０ｋｅＶの加速電圧、１．５×１０１３のドーズ量でＢ＋をイオン注入することにより、ｐ型ウェル５ｂの中間深さにｐ型チャネル６を形成する。
【００８３】
レジスト４を剥離した後、図３２（ａ）及び（ｂ）に示すように、ｎＭＯＳ領域１０１の中央に開口部７ａを有しＳＲＡＭ部を完全に被覆するレジスト７を新たに形成する。次いで、レジスト７をマスクとして、例えば３０ｋｅＶの加速電圧、８×１０１２のドーズ量でＢ＋をイオン注入することにより、ｐ−エピタキシャル層２の中間深さにｐ型チャネル８を形成する。
【００８４】
レジスト７を剥離した後、図３３（ａ）及び（ｂ）に示すように、ｐＭＯＳ領域１０２に開口部３２ａを有しＳＲＡＭ部を完全に被覆するレジスト３２を形成する。次いで、レジスト３２をマスクとして、例えば６００ｋｅＶの加速電圧、１．５×１０１３のドーズ量でＰ＋をイオン注入することにより、コア部において、ｐ−エピタキシャル層２内にｐ型ウェル５ａより深いｎ型ウェル３３を形成する。更に、レジスト３２をマスクとして、例えば１００ｋｅＶの加速電圧、３×１０１２のドーズ量でＡｓ＋をイオン注入することにより、ｎ型ウェル３３の中間深さにｎ型チャネル４２を形成する。
【００８５】
レジスト３２を剥離した後、図３４（ａ）及び（ｂ）に示すように、素子分離膜３１のｐＭＯＳ領域１０２側に開口部３５ａを有するレジスト３５を形成する。また、レジスト３５には、図３４（ｂ）に示すように、ｐＭＯＳ領域１０４及び素子分離膜３ｂのｐＭＯＳ領域１０４側に開口部３５ｂが形成されている。次いで、レジスト３５をマスクとして、例えば３５０ｋｅＶの加速電圧、２×１０１３のドーズ量でＰ＋をイオン注入することにより、コア部において、素子分離膜３１の開口部３５ａに整合する領域の下にｎ型ウェル３６ａを形成すると共に、ＳＲＡＭ部において、ｐ−エピタキシャル層２内に素子分離膜３ｂより深いｎ型ウェル３６ｂを形成する。更に、レジスト３５をマスクとして、例えば１００ｋｅＶの加速電圧、１．４×１０１３のドーズ量でＡｓ＋をイオン注入することにより、ｎ型ウェル３６ｂの中間深さにｎ型チャネル３７を形成する。
【００８６】
レジスト３５を剥離した後、図３５（ａ）及び（ｂ）に示すように、ｎＭＯＳ領域１０１、ｐＭＯＳ領域１０２、ｎＭＯＳ領域１０３及びｐＭＯＳ領域１０４内にゲート酸化膜１６及びゲート電極１７を形成する。
【００８７】
次に、図３６（ａ）及び（ｂ）に示すように、ゲート酸化膜１６及びゲート電極１７の側方にサイドウォール１８を形成する。サイドウォール１８は、例えばシリコン酸化膜及び／又はシリコン窒化膜等からなる。
【００８８】
次に、図３７（ａ）及び（ｂ）に示すように、ｎＭＯＳ領域１０１及びｎＭＯＳ領域１０３に夫々開口部１９ａ、１９ｂを有するレジスト１９を形成する。次いで、レジスト１９をマスクとして、例えば２０ｋｅＶの加速電圧、５×１０１５のドーズ量でＡｓ＋をイオン注入することにより、ｎＭＯＳ領域１０１及びｎＭＯＳ領域１０３内にｎ＋ソース・ドレイン拡散層２０を形成する。
【００８９】
レジスト１９を剥離した後、図３８（ａ）及び（ｂ）に示すように、ｐＭＯＳ領域１０２及びｐＭＯＳ領域１０４に夫々開口部２１ａ、２１ｂを有するレジスト２１を形成する。次いで、レジスト２１をマスクとして、例えば４ｋｅＶの加速電圧、５×１０１５のドーズ量でＢ＋をイオン注入することにより、ｐＭＯＳ領域１０２及びｐＭＯＳ領域１０４内にｐ＋ソース・ドレイン拡散層２２を形成する。
【００９０】
その後、各ウェル及びソース・ドレイン拡散層に注入されたイオンをアニールにより活性化し、次いで、通常の方法により配線等を形成して、半導体装置を完成させる。
【００９１】
このように、第４の実施例によれば、レジスト３２を使用してｎ型ウェル３３及びｎ型チャネル４２を形成しているので、第２の実施例より工程数を低減することができる。
【００９２】
そして、第４の実施例により製造された半導体装置においては、図３８（ａ）及び（ｂ）に示すように、素子分離膜３１の下でｎＭＯＳ領域１０１側にｐ型ウェル５ａが形成されているだけでなく、ｐＭＯＳ領域１０２側に不純物濃度がｎ型ウェル３３のそれよりも高いｎ型ウェル３６ａが形成されているので、ｎ型ソース・ドレイン拡散層２０とｎ型ウェル３３との間のパンチスルー及びｐ型ソース・ドレイン拡散層２２とｐ型エピタキシャル層２との間のパンチスルーが十分に抑制される。このため、素子分離膜３１の幅をより一層狭めることが可能であるので、チップ面積をより一層低減することが可能である。但し、図３８（ａ）に示すように、ｎ型チャネル４２が素子分離膜間まで延びているので、第２の実施例と比較すると若干の接合容量Ｃｊの増加が考えられる。
【００９３】
なお、半導体基板の導電型はｐ型に限定されるものではなく、ｎ型とすることも可能である。この場合、各ウェル及び拡散層等の導電型を前述の実施例のそれと逆導電型とすればよい。
【００９４】
【発明の効果】
以上詳述したように、本発明によれば、コア部において素子分離膜の下で第２のコア部用ＭＯＳトランジスタ側に形成され半導体基板より不純物濃度が高い第１導電型ウェルを設けているので、素子分離領域下のパンチスルー耐性を向上させることができる。このため、コア部の素子分離膜の幅を狭くすることができ、コア部の占有面積を縮小することができる。また、第２のコア部用ＭＯＳトランジスタを半導体基板に形成しているので、ウェルに形成されている従来のものと比して接合容量を低減し、コア部の動作を高速化することができる。
【００９５】
素子分離膜下で第１のコア部用ＭＯＳトランジスタ側に第３の第２導電型ウェルを設けることにより、素子分離領域下のパンチスルー耐性をより一層向上させることができるので、更に占有面積を縮小することができる。
【００９６】
更に、第１の第１導電型ウェルを第２の第１導電型ウェルと同時に形成しているので、工程数を増加することなく素子分離領域下のパンチスルー耐性を向上させることができる。また、第１のコア部用ＭＯＳトランジスタのウェルを作製するにあたり、半導体基板に第２導電型イオンを注入した後に低ドーズ量で第１導電型イオンを注入することにより、ウェルの不純物濃度を実質的に低下させ、接合容量を低下させることができる。この結果、より高速な動作が可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施例に係る半導体装置の製造方法を示す断面図である。
【図２】同じく、本発明の第１の実施例を示す図であって、図１（ａ）及び（ｂ）に示す工程の次工程を示す断面図である。
【図３】同じく、本発明の第１の実施例を示す図であって、図２（ａ）及び（ｂ）に示す工程の次工程を示す断面図である。
【図４】同じく、本発明の第１の実施例を示す図であって、図３（ａ）及び（ｂ）に示す工程の次工程を示す断面図である。
【図５】同じく、本発明の第１の実施例を示す図であって、図４（ａ）及び（ｂ）に示す工程の次工程を示す断面図である。
【図６】同じく、本発明の第１の実施例を示す図であって、図５（ａ）及び（ｂ）に示す工程の次工程を示す断面図である。
【図７】同じく、本発明の第１の実施例を示す図であって、図６（ａ）及び（ｂ）に示す工程の次工程を示す断面図である。
【図８】同じく、本発明の第１の実施例を示す図であって、図７（ａ）及び（ｂ）に示す工程の次工程を示す断面図である。
【図９】同じく、本発明の第１の実施例を示す図であって、図８（ａ）及び（ｂ）に示す工程の次工程を示す断面図である。
【図１０】同じく、本発明の第１の実施例を示す図であって、図９（ａ）及び（ｂ）に示す工程の次工程を示す断面図である。
【図１１】本発明の第２の実施例に係る半導体装置の製造方法を示す断面図である。
【図１２】同じく、本発明の第２の実施例を示す図であって、図１１（ａ）及び（ｂ）に示す工程の次工程を示す断面図である。
【図１３】同じく、本発明の第２の実施例を示す図であって、図１２（ａ）及び（ｂ）に示す工程の次工程を示す断面図である。
【図１４】同じく、本発明の第２の実施例を示す図であって、図１３（ａ）及び（ｂ）に示す工程の次工程を示す断面図である。
【図１５】同じく、本発明の第２の実施例を示す図であって、図１４（ａ）及び（ｂ）に示す工程の次工程を示す断面図である。
【図１６】同じく、本発明の第２の実施例を示す図であって、図１５（ａ）及び（ｂ）に示す工程の次工程を示す断面図である。
【図１７】同じく、本発明の第２の実施例を示す図であって、図１６（ａ）及び（ｂ）に示す工程の次工程を示す断面図である。
【図１８】同じく、本発明の第２の実施例を示す図であって、図１７（ａ）及び（ｂ）に示す工程の次工程を示す断面図である。
【図１９】同じく、本発明の第２の実施例を示す図であって、図１８（ａ）及び（ｂ）に示す工程の次工程を示す断面図である。
【図２０】同じく、本発明の第２の実施例を示す図であって、図１９（ａ）及び（ｂ）に示す工程の次工程を示す断面図である。
【図２１】本発明の第３の実施例に係る半導体装置の製造方法を示す断面図である。
【図２２】同じく、本発明の第３の実施例を示す図であって、図２１（ａ）及び（ｂ）に示す工程の次工程を示す断面図である。
【図２３】同じく、本発明の第３の実施例を示す図であって、図２２（ａ）及び（ｂ）に示す工程の次工程を示す断面図である。
【図２４】同じく、本発明の第３の実施例を示す図であって、図２３（ａ）及び（ｂ）に示す工程の次工程を示す断面図である。
【図２５】同じく、本発明の第３の実施例を示す図であって、図２４（ａ）及び（ｂ）に示す工程の次工程を示す断面図である。
【図２６】同じく、本発明の第３の実施例を示す図であって、図２５（ａ）及び（ｂ）に示す工程の次工程を示す断面図である。
【図２７】同じく、本発明の第３の実施例を示す図であって、図２６（ａ）及び（ｂ）に示す工程の次工程を示す断面図である。
【図２８】同じく、本発明の第３の実施例を示す図であって、図２７（ａ）及び（ｂ）に示す工程の次工程を示す断面図である。
【図２９】同じく、本発明の第３の実施例を示す図であって、図２８（ａ）及び（ｂ）に示す工程の次工程を示す断面図である。
【図３０】本発明の第４の実施例に係る半導体装置の製造方法を示す断面図である。
【図３１】同じく、本発明の第４の実施例を示す図であって、図３０（ａ）及び（ｂ）に示す工程の次工程を示す断面図である。
【図３２】同じく、本発明の第４の実施例を示す図であって、図３１（ａ）及び（ｂ）に示す工程の次工程を示す断面図である。
【図３３】同じく、本発明の第４の実施例を示す図であって、図３２（ａ）及び（ｂ）に示す工程の次工程を示す断面図である。
【図３４】同じく、本発明の第４の実施例を示す図であって、図３３（ａ）及び（ｂ）に示す工程の次工程を示す断面図である。
【図３５】同じく、本発明の第４の実施例を示す図であって、図３４（ａ）及び（ｂ）に示す工程の次工程を示す断面図である。
【図３６】同じく、本発明の第４の実施例を示す図であって、図３５（ａ）及び（ｂ）に示す工程の次工程を示す断面図である。
【図３７】同じく、本発明の第４の実施例を示す図であって、図３６（ａ）及び（ｂ）に示す工程の次工程を示す断面図である。
【図３８】同じく、本発明の第４の実施例を示す図であって、図３７（ａ）及び（ｂ）に示す工程の次工程を示す断面図である。
【図３９】従来の半導体装置の製造方法を示す断面図である。
【図４０】同じく、従来の製造方法を示す図であって、図３９（ａ）及び（ｂ）に示す工程の次工程を示す断面図である。
【図４１】同じく、従来の製造方法を示す図であって、図４０（ａ）及び（ｂ）に示す工程の次工程を示す断面図である。
【図４２】同じく、従来の製造方法を示す図であって、図４１（ａ）及び（ｂ）に示す工程の次工程を示す断面図である。
【図４３】同じく、従来の製造方法を示す図であって、図４２（ａ）及び（ｂ）に示す工程の次工程を示す断面図である。
【図４４】同じく、従来の製造方法を示す図であって、図４３（ａ）及び（ｂ）に示す工程の次工程を示す断面図である。
【図４５】同じく、従来の製造方法を示す図であって、図４４（ａ）及び（ｂ）に示す工程の次工程を示す断面図である。
【図４６】同じく、従来の製造方法を示す図であって、図４５（ａ）及び（ｂ）に示す工程の次工程を示す断面図である。
【図４７】同じく、従来の製造方法を示す図であって、図４６（ａ）及び（ｂ）に示す工程の次工程を示す断面図である。
【図４８】同じく、従来の製造方法を示す図であって、図４７（ａ）及び（ｂ）に示す工程の次工程を示す断面図である。
【図４９】同じく、従来の製造方法を示す図であって、図４８（ａ）及び（ｂ）に示す工程の次工程を示す断面図である。
【図５０】（ａ）及び（ｂ）は従来のＣＭＯＳトランジスタにおける素子分離領域下のパンチスルーを示す断面図である。
【符号の説明】
１；半導体基板
２；エピタキシャル層
３ａ、３ｂ、３１；素子分離膜
４、７、９、１１、１３、１９、２１、３２、３５；レジスト
４ａ、４ｂ、７ａ、９ａ、１１ａ、１３ａ、１９ａ、１９ｂ、２１ａ、２１ｂ、３２ａ、３５ａ、３５ｂ：開口部
５ａ、５ｂ；ｐ型ウェル
６、８；ｐ型チャネル
１０、１４、３３、３６ａ、３６ｂ；ｎ型ウェル
１２、１５、３４、３７、４１、４２；ｎ型チャネル
１６；ゲート酸化膜
１７；ゲート電極
１８；サイドウォール
２０、２２：ソース・ドレイン拡散層
１０１、１０３；ｎＭＯＳ領域
１０２、１０４；ｐＭＯＳ領域
５１；半導体基板
５２；エピタキシャル層
５３ａ、５３ｂ；素子分離膜
５４、５６、５８、６１、６３、６５、７１、７３；レジスト
５４ａ、５６ａ、５８ａ、６１ａ、６３ａ、６５ａ、７１ａ、７１ｂ、７３ａ、７３ｂ：開口部
５５、５９；ｐ型ウェル
５７、６０；ｐ型チャネル
６２、６６；ｎ型ウェル
６４、６７；ｎ型チャネル
６８；ゲート酸化膜
６９；ゲート電極
７０；サイドウォール
７２、７４：ソース・ドレイン拡散層
８１；半導体基板
８２；素子分離膜
８３、８４；ウェル
８５ａ、８６ａ；ソース拡散層
８５ｂ、８６ｂ；ドレイン拡散層
８７；ｎチャネルＭＯＳトランジスタ
８８；ｐチャネルＭＯＳトランジスタ
８９、９０；絶縁膜
９１、９２；ウェルコンタクト
９３、９４；ゲート電極
１１１、１１３；ｎＭＯＳ領域
１１２、１１４；ｐＭＯＳ領域
【発明の属する技術分野】
本発明はメモリセルとその周辺回路（コア）とが同一基板上に設けられた半導体装置及びその製造方法に関し、特に、コア部の占有面積の低減及び動作の高速化を図った半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
近時、半導体装置の高集積化がすすめられており、システム・オン・チップ（ＳＯＣ）では、同一基板上にメモリセルとその動作を制御する中央処理装置（ＣＰＵ）等の周辺回路（コア）とが形成されている。このようなＳＯＣにおいては、メモリセルには、α線が入射した場合にもデータを安定すること、即ち、ソフトエラー耐性が要求され、コアには、それを構成する論理回路の動作を高速化することが要求される。このため、メモリセルがＳＲＡＭである場合、ＳＲＡＭ部では、それを構成するＣＭＯＳトランジスタのソース・ドレイン接合容量を高くし、コア部では、それを構成するＣＭＯＳトランジスタのソース・ドレイン接合容量を低くする必要がある。
【０００３】
ところが、コア部の接合容量を低くするために、コア部を構成する回路に組み込まれているウェルの不純物濃度を下げると以下のような問題点が生じる。図５０（ａ）及び（ｂ）は従来のＣＭＯＳトランジスタにおける素子分離領域下のパンチスルーを示す断面図である。図５０（ａ）及び（ｂ）に示すように、ＣＭＯＳトランジスタにおいては、半導体基板８１の表面に素子分離膜８２により分離されたｐウェル８３及びｎウェル８４が形成されている。そして、ｐウェル８３の表面に形成されたｎ＋ソース拡散層８５ａ及びｎ＋ドレイン拡散層８５ｂを有するｎチャネルＭＯＳトランジスタ８７並びにｎウェル８４の表面に形成されたｐ＋ソース拡散層８６ａ及びｐ＋ドレイン拡散層８６ｂを有するｐチャネルＭＯＳトランジスタ８８が設けられている。
【０００４】
更に、ｐウェル８３には、絶縁膜８９によりｎ＋ソース拡散層８５ａから絶縁されたｐ＋ウェルコンタクト層９１が形成されており、ｎウェル８４には、絶縁膜９０によりｐ＋ソース拡散層８６ａから絶縁されたｎ＋ウェルコンタクト層９２が形成されている。
【０００５】
このように構成されたＣＭＯＳトランジスタにおいて、図５０（ａ）に示すように、ゲート電極９３及び９４に０（Ｖ）、ｎ＋ドレイン拡散層８５ｂ及びｐ＋ドレイン拡散層８６ｂに１．８（Ｖ）、ｎ＋ソース拡散層８５ａ及びｐ＋ウェルコンタクト層９１に０（Ｖ）、ｐ＋ソース拡散層８６ａ及びｎ＋ウェルコンタクト層９２に１．８（Ｖ）を印加すると、素子分離膜８２及び絶縁膜８９の下で、ｎウェル８４及びｐウェル８３を経由するｐ＋ドレイン拡散層８６ｂとｐ＋ウェルコンタクト層９１との間のパンチスルーが発生しやすくなる。
【０００６】
また、図５０（ｂ）に示すように、ゲート電極９３及び９４に１．８（Ｖ）、ｎ＋ドレイン拡散層８５ｂ及びｐ＋ドレイン拡散層８６ｂに０（Ｖ）、ｎ＋ソース拡散層８５ａ及びｐ＋ウェルコンタクト層９１に０（Ｖ）、ｐ＋ソース拡散層８６ａ及びｎ＋ウェルコンタクト層９２に１．８（Ｖ）を印加すると、素子分離膜８２及び絶縁膜９０の下で、ｎウェル８４及びｐウェル８３を経由するｎ＋ウェルコンタクト層９２とｎ＋ドレイン拡散層８５ｂとの間のパンチスルーが発生しやすくなる。以下、このようなパンチスルーをウェル間パンチスルーという。
【０００７】
一方、接合容量を低下させるためにウェル等のＣＭＯＳトランジスタのソース・ドレイン拡散層が形成される周囲の不純物濃度が低い場合、素子分離領域下のパンチスルーが発生しやすい。
【０００８】
そこで、従来、コア部において、ウェル中の不純物濃度を低すると共に、ＣＭＯＳを構成するｐＭＯＳとｎＭＯＳとの間の素子分離膜の幅を広くすることにより、上述の要求に対応している。図３９（ａ）及び（ｂ）乃至図４９（ａ）及び（ｂ）は、従来の半導体装置の製造方法を工程順に示す断面図である。なお、これらの図において（ａ）は半導体装置のコア部に該当する領域を示し、（ｂ）は半導体装置のＳＲＡＭ部に該当する領域を示す。
【０００９】
先ず、図３９（ａ）及び（ｂ）に示すように、コア部及びＳＲＡＭ部の両領域において、ｐ型シリコン基板５１上にｐ−エピタキシャル層５２を形成する。次いで、コア部においてｐ−エピタキシャル層５２の表面の所定領域に素子分離膜５３ａを形成すると共に、ＳＲＡＭ部においてｐ−エピタキシャル層５２の表面の所定領域に素子分離膜５３ｂを形成する。これにより、コア部において、ｎチャネルＭＯＳトランジスタが形成される領域であるｎＭＯＳ領域１１１とｐチャネルＭＯＳトランジスタが形成される領域であるｐＭＯＳ領域１１２とが区画され、ＳＲＡＭ部において、ｎチャネルＭＯＳトランジスタが形成される領域であるｎＭＯＳ領域１１３とｐチャネルＭＯＳトランジスタが形成される領域であるｐＭＯＳ領域１１４とが区画される。素子分離膜５３ａの幅は、例えば１．２μｍであり、素子分離膜５３ｂの幅は、例えば０．４μｍである。その後、全面に犠牲酸化膜（図示せず）を形成する。
【００１０】
次に、図４０（ａ）及び（ｂ）に示すように、ｎＭＯＳ領域１１１及び素子分離膜５３ａのｎＭＯＳ領域１１１側に開口部５４ａを有しＳＲＡＭ部を完全に被覆するレジスト５４を形成する。素子分離膜５３ａ上の開口部５４ａの寸法は、素子分離膜５３ａのそれの約半分である。次いで、レジスト５４をマスクとして、例えば３００ｋｅＶの加速電圧、１．５×１０１３のドーズ量でＢ＋をイオン注入することにより、コア部において、ｐ−エピタキシャル層５２内に素子分離膜５３ａより深いｐ型ウェル５５を形成する。
【００１１】
レジスト５４を剥離した後、図４１（ａ）及び（ｂ）に示すように、ｎＭＯＳ領域１１１の中央に開口部５６ａを有しＳＲＡＭ部を完全に被覆するレジスト５６を新たに形成する。次いで、レジスト５６をマスクとして、例えば３０ｋｅＶの加速電圧、８×１０１２のドーズ量でＢ＋をイオン注入することにより、ｐ−エピタキシャル層５２の中間深さにｐ型チャネル５７を形成する。
【００１２】
レジスト５６を剥離した後、図４２（ａ）及び（ｂ）に示すように、ｎＭＯＳ領域１１３及び素子分離膜５３ｂのｎＭＯＳ領域１１３側に開口部５８ａを有しコア部を完全に被覆するレジスト５８を形成する。次いで、レジスト５８をマスクとして、例えば１５０ｋｅＶの加速電圧、２×１０１３のドーズ量でＢ＋をイオン注入することにより、ＳＲＡＭ部において、ｐ−エピタキシャル層５２内にｐ型ウェル５９を形成する。更に、レジスト５８をマスクとして、例えば３０ｋｅＶの加速電圧、１．５×１０１３のドーズ量でＢ＋をイオン注入することにより、ｐ型ウェル５９内にｐ型チャネル６０を形成する。
【００１３】
レジスト５８を剥離した後、図４３（ａ）及び（ｂ）に示すように、ｐＭＯＳ領域１１２及び素子分離膜５３ａのｐＭＯＳ領域１１２側に開口部６１ａを有しＳＲＡＭ部を完全に被覆するレジスト６１を形成する。次いで、レジスト６１をマスクとして、例えば６００ｋｅＶの加速電圧、１．５×１０１３のドーズ量でＰ＋をイオン注入することにより、コア部において、ｐ−エピタキシャル層５２内にｎ型ウェル６２を形成する。
【００１４】
レジスト６１を剥離した後、図４４（ａ）及び（ｂ）に示すように、ｐＭＯＳ領域１１２の中央に開口部６３ａを有しＳＲＡＭ部を完全に被覆するレジスト６３を新たに形成する。次いで、レジスト６３をマスクとして、例えば１００ｋｅＶの加速電圧、３×１０１２のドーズ量でＡｓ＋をイオン注入することにより、コア部において、ｎ型ウェル６２の中間深さにｎ型チャネル６４を形成する。
【００１５】
レジスト６３を剥離した後、図４５（ａ）及び（ｂ）に示すように、ｐＭＯＳ領域１１４及び素子分離膜５３ｂのｐＭＯＳ領域１１４側に開口部６５ａを有しコア部を完全に被覆するレジスト６５を形成する。次いで、レジスト６５をマスクとして、例えば３５０ｋｅＶの加速電圧、２×１０１３のドーズ量でＰ＋をイオン注入することにより、ＳＲＡＭ部において、ｐ−エピタキシャル層５２内にｎ型ウェル６６を形成する。更に、例えば１００ｋｅＶの加速電圧、１．４×１０１３のドーズ量でＡｓ＋をイオン注入することにより、ｎ型ウェル６６の中間深さにｎ型チャネル６７を形成する。
【００１６】
レジスト６５を剥離した後、図４６（ａ）及び（ｂ）に示すように、ｎＭＯＳ領域１１１、ｐＭＯＳ領域１１２、ｎＭＯＳ領域１１３及びｐＭＯＳ領域１１４内にゲート酸化膜６８及びゲート電極６９を形成する。
【００１７】
次に、図４７（ａ）及び（ｂ）に示すように、ゲート酸化膜６８及びゲート電極６９の側方にサイドウォール７０を形成する。
【００１８】
次に、図４８（ａ）及び（ｂ）に示すように、ｎＭＯＳ領域１１１及びｎＭＯＳ領域１１３に夫々開口部７１ａ、７１ｂを有するレジスト７１を形成する。次いで、レジスト７１をマスクとして、例えば２０ｋｅＶの加速電圧、５×１０１５のドーズ量でＡｓ＋をイオン注入することにより、ｎＭＯＳ領域１１１及びｎＭＯＳ領域１１３内にｎ＋ソース・ドレイン拡散層７２を形成する。
【００１９】
レジスト７１を剥離した後、図４９（ａ）及び（ｂ）に示すように、ｐＭＯＳ領域１１２及びｐＭＯＳ領域１１４に夫々開口部７３ａ、７３ｂを有するレジスト７３を形成する。次いで、レジスト７３をマスクとして、例えば４ｋｅＶの加速電圧、５×１０１５のドーズ量でＢ＋をイオン注入することにより、ｐＭＯＳ領域１１２及びｐＭＯＳ領域１１４内にｐ＋ソース・ドレイン拡散層７４を形成する。
【００２０】
その後、アニールにより注入されたイオンを活性化し、次いで、配線等を形成して、半導体装置を完成させる。
【００２１】
また、素子分離領域下のパンチスルーを防止するために素子分離膜の下方に不純物濃度が高い領域が形成された半導体装置が提案されている（特開平８−９７３７８号公報）。この提案に記載された半導体装置においては、ＭＯＳトランジスタが形成されたウェル内に、そのトランジスタの周囲に形成された素子分離膜の下方まで延びる高濃度不純物濃度領域が設けられている。
【００２２】
【発明が解決しようとする課題】
しかしながら、ＳＯＣでは、メモリセル部（ＳＲＡＭ部）の占有面積とコア部の占有面積とを比較するとコア部のそれの方が著しく大きく、図示した従来の方法によって製造された半導体装置においては、コア部において素子分離膜５３ａの幅を広くしているので、チップ全体の面積が大きなものとなってしまうという問題点がある。
【００２３】
また、特開平８−９７３７８号公報に開示された半導体装置では、ＭＯＳトランジスタの下方に高濃度不純物濃度領域が存在しているので、ＭＯＳトランジスタのしきい値電圧への影響が考えられる。より高集積化された場合に、この影響は顕著になる。更に、ＳＯＣへの適用は考慮されておらず、ＳＯＣへ適用された場合には、工程数が増加する虞がある。更にまた、ＳＯＣのコア部に適用した場合には、高濃度不純物領域により接合容量が増加し、動作が遅くなる虞もある。
【００２４】
これらの問題点は、ＳＯＣにおいて顕著であるが、メモリチップ自体でも、コア部をデコーダ等の周辺領域とすれば、同様の問題点が存在する。
【００２５】
本発明はかかる問題点に鑑みてなされたものであって、論理回路が形成されたコア部の高速動作を可能としながら、そのコア部の占有面積を低減することができ、また、ＣＭＯＳにおける素子分離領域下のパンチスルーを防止することができる半導体装置及びその製造方法を提供することを目的とする。
【００２６】
【課題を解決するための手段】
本発明に係る半導体装置は、その表面にエピタキシャル成長により形成され不純物濃度が基体部分より低い第１導電型の半導体層を備える第１導電型の半導体基板と、前記半導体基板に形成されたコア部用相補型トランジスタ及びメモリセル部用相補型トランジスタと、を有する半導体装置において、前記コア部用相補型トランジスタは、前記第１導電型の半導体基板に形成された第１の第２導電型ウェルと、この第１の第２導電型ウェルに形成されソース・ドレインの導電型が第１導電型である第１のコア部用ＭＯＳトランジスタと、前記第１導電型の半導体基板の第１導電型の半導体層に形成されソース・ドレインの導電型が第２導電型である第２のコア部用ＭＯＳトランジスタと、前記第１及び第２のコア部用ＭＯＳトランジスタを相互に素子分離する素子分離膜と、この素子分離膜の下で前記第２のコア部用ＭＯＳトランジスタ側に形成され前記第１導電型の半導体基板より不純物濃度が高い第１導電型ウェルと、を有することを特徴とする。
【００２７】
本発明においては、コア部において素子分離膜の下で第２のコア部用ＭＯＳトランジスタ側に半導体基板より不純物濃度が高い第１導電型ウェルが形成されているので、素子分離領域下のパンチスルー耐性が向上する。このため、コア部の素子分離膜の幅を狭くすることが可能となり、コア部の占有面積を縮小することができる。また、第２のコア部用ＭＯＳトランジスタは半導体基板に形成されているので、ウェルに形成されている従来のものと比して接合容量が低下する。この結果、高速動作が可能となる。
【００２８】
本発明においては、前記メモリセル部用相補型トランジスタは、前記第１導電型の半導体基板に形成された第２の第１導電型ウェル及び第２の第２導電型ウェルと、前記第２の第２導電型ウェルに形成されソース・ドレインの導電型が第１導電型である第１のメモリセル部用ＭＯＳトランジスタと、前記第２の第１導電型ウェルに形成されソース・ドレインの導電型が第２導電型である第２のメモリセル部用ＭＯＳトランジスタと、を有し、前記第１及び第２の第１導電型ウェルの不純物濃度は、相互に等しくてもよい。
【００２９】
また、前記素子分離膜の下で前記第１のコア部用ＭＯＳトランジスタ側に形成され前記第１の第２導電型ウェルより不純物濃度が高い第３の第２導電型ウェルを有することが望ましい。この場合、前記第２及び第３の第２導電型ウェルの不純物濃度は、相互に等しくてもよい。第３の第２導電型ウェルを設けることにより、素子分離領域下のパンチスルー耐性がより一層向上するため、更なる占有面積の縮小が可能となる。
【００３１】
本発明に係る半導体装置の製造方法は、その表面にエピタキシャル成長により形成され不純物濃度が基体部分より低い第１導電型の半導体層を備える第１導電型の半導体基板にコア部用相補型トランジスタ及びメモリセル部用相補型トランジスタを形成する工程を有する半導体装置の製造方法において、前記コア部用相補型トランジスタ及び前記メモリセル部用相補型トランジスタを形成する工程は、前記コア部用相補型トランジスタを構成しソース・ドレインの導電型が第１導電型である第１のコア部用ＭＯＳトランジスタと前記第１導電型の半導体基板の第１導電型の半導体層に形成されソース・ドレインの導電型が第２導電型である第２のコア部用ＭＯＳトランジスタとを相互に素子分離する第１の素子分離膜及び前記メモリセル部用相補型トランジスタを構成しソース・ドレインの導電型が第１導電型である第１のメモリセル部用ＭＯＳトランジスタとソース・ドレインの導電型が第２導電型である第２のメモリセル部用ＭＯＳトランジスタとを相互に素子分離する第２の素子分離膜を前記第１導電型の半導体基板に形成する工程と、前記第１の素子分離膜の下で前記第２のコア部用ＭＯＳトランジスタ側に前記第１導電型の半導体基板より不純物濃度が高い第１の第１導電型ウェルを形成すると共に、前記第２のメモリセル部用ＭＯＳトランジスタが形成される予定の領域の前記第１導電型の半導体基板に前記第１導電型の半導体基板より不純物濃度が高い第２の第１導電型ウェルを形成する工程と、を有することを特徴とする。
【００３２】
本発明においては、第１の第１導電型ウェルを第２の第１導電型ウェルと同時に形成するので、工程数を増加することなく素子分離領域下のパンチスルー耐性を向上させることが可能である。
【００３３】
本発明において、前記コア部用相補型トランジスタ及び前記メモリセル部用相補型トランジスタを形成する工程は、前記第１のメモリセル部用ＭＯＳトランジスタが形成される予定の領域の前記第１導電型の半導体基板に第２の第２導電型ウェルを形成すると共に、前記第１の素子分離膜の下で前記第１のコア部用ＭＯＳトランジスタ側に第３の第２導電型ウェルを形成する工程を有することが望ましい。
【００３４】
また、前記コア部用相補型トランジスタ及び前記メモリセル部用相補型トランジスタを形成する工程は、前記第１及び第２の第１導電型ウェルを形成する工程の後に、前記第１のメモリセル部用ＭＯＳトランジスタが形成される予定の領域の前記第１導電型の半導体基板に第１の第２導電型ウェル及び第２導電型チャネルを同一のマスクを使用して順次形成する工程を有してもよく、前記第１のメモリセル部用ＭＯＳトランジスタが形成される予定の領域の前記第１導電型の半導体基板に第２導電型イオンを注入する工程と、前記第１のメモリセル部用ＭＯＳトランジスタが形成される予定の領域の前記第１導電型の半導体基板に第１導電型イオンを前記第２導電型のイオンより低ドーズ量で注入する工程と、を有してもよい。
【００３５】
第２導電型イオンを注入した後に低ドーズ量で第１導電型イオンを注入することにより、第１のコア部用ＭＯＳトランジスタにおけるウェルの不純物濃度が実質的に低下するので、接合容量が低下する。この結果、高速動作が可能となる。
【００３７】
【発明の実施の形態】
以下、本発明の実施例に係る半導体装置の製造方法について、添付の図面を参照して具体的に説明する。なお、以下の説明においてＣＭＯＳトランジスタに設けられるウェルコンタクト層は従来のものと同様であり、説明を簡略化するためその図示及び説明は省略する。第１の実施例では、ＳＲＡＭを構成する相補型トランジスタ（ＣＭＯＳ）とＣＰＵ等の周辺回路（コア）を構成するＣＭＯＳとを同一基板上に形成する。即ち、システムオンチップ（ＳＯＣ）を作製する。図１（ａ）及び（ｂ）乃至図１０（ａ）及び（ｂ）は、本発明の第１の実施例に係る半導体装置の製造方法を工程順に示す断面図である。なお、これらの図において（ａ）は半導体装置のコア部に該当する領域を示し、（ｂ）は半導体装置のＳＲＡＭ部に該当する領域を示す。
【００３８】
先ず、図１（ａ）及び（ｂ）に示すように、コア部及びＳＲＡＭ部の両領域において、ｐ型シリコン基板１上にｐ−エピタキシャル層２を形成する。次いで、コア部においてｐ−エピタキシャル層２の表面の所定領域に第１の素子分離膜３ａを形成すると共に、ＳＲＡＭ部においてｐ−エピタキシャル層２の表面の所定領域に第２の素子分離膜３ｂを形成する。これにより、コア部において、ｎチャネルＭＯＳトランジスタ（第２のコア部用ＭＯＳトランジスタ）が形成される領域であるｎＭＯＳ領域１０１とｐチャネルＭＯＳトランジスタ（第１のコア部用ＭＯＳトランジスタ）が形成される領域であるｐＭＯＳ領域１０２とが区画され、ＳＲＡＭ部において、ｎチャネルＭＯＳトランジスタ（第２のメモリセル部用ＭＯＳトランジスタ）が形成される領域であるｎＭＯＳ領域１０３とｐチャネルＭＯＳトランジスタ（第１のメモリセル部用ＭＯＳトランジスタ）が形成される領域であるｐＭＯＳ領域１０４とが区画される。素子分離膜３ａの幅は、例えば０．９μｍであり、素子分離膜３ｂの幅は、例えば０．４μｍである。素子分離膜３ａ及び３ｂは、ＬＯＣＯＳ酸化により形成してもよく、トレンチ構造を採用することにより形成してもよい。その後、全面に犠牲酸化膜（図示せず）を形成する。
【００３９】
次に、図２（ａ）に示すように、素子分離膜３ａのｎＭＯＳ領域１０１側に開口部４ａを有するレジスト４を形成する。開口部４ａの寸法は、素子分離膜３ａのそれの半分よりも小さい。即ち、素子分離膜３ａの開口部４ａに整合する領域は、レジスト４下にある領域よりも狭い。また、レジスト４には、図２（ｂ）に示すように、ｎＭＯＳ領域１０３及び素子分離膜３ｂのｎＭＯＳ領域１０３側に開口部４ｂが形成されている。素子分離膜３ｂ上の開口部４ｂの寸法は、素子分離膜３ｂのそれの約半分である。次いで、レジスト４をマスクとして、例えば１５０ｋｅＶの加速電圧、２×１０１３のドーズ量でＢ＋をイオン注入することにより、コア部において、素子分離膜３ａの開口部４ａに整合する領域の下にｐ型ウェル（第１の第１導電型ウェル）５ａを形成すると共に、ＳＲＡＭ部において、ｐ−エピタキシャル層２内に素子分離膜３ｂより深いｐ型ウェル（第２の第１導電型ウェル）５ｂを形成する。更に、レジスト４をマスクとして、例えば３０ｋｅＶの加速電圧、１．５×１０１３のドーズ量でＢ＋をイオン注入することにより、ｐ型ウェル５ｂの中間深さにｐ型チャネル６を形成する。
【００４０】
レジスト４を剥離した後、図３（ａ）及び（ｂ）に示すように、ｎＭＯＳ領域１０１の中央に開口部７ａを有しＳＲＡＭ部を完全に被覆するレジスト７を新たに形成する。次いで、レジスト７をマスクとして、例えば３０ｋｅＶの加速電圧、８×１０１２のドーズ量でＢ＋をイオン注入することにより、ｐ−エピタキシャル層２の中間深さにｐ型チャネル８を形成する。
【００４１】
レジスト７を剥離した後、図４（ａ）及び（ｂ）に示すように、ｐＭＯＳ領域１０２及び素子分離膜３ａのｐＭＯＳ領域１０２側に開口部９ａを有しＳＲＡＭ部を完全に被覆するレジスト９を形成する。素子分離膜３ａのレジスト９で被覆されている領域は、開口部４ａと整合する領域と実質的に同一である。次いで、レジスト９をマスクとして、例えば６００ｋｅＶの加速電圧、１．５×１０１３のドーズ量でＰ＋をイオン注入することにより、ｐ−エピタキシャル層２内にｎ型ウェル（第１の第２導電型ウェル）１０を形成する。
【００４２】
レジスト９を剥離した後、図５（ａ）及び（ｂ）に示すように、ｐＭＯＳ領域１０２の中央に開口部１１ａを有しＳＲＡＭ部を完全に被覆するレジスト１１を新たに形成する。次いで、レジスト１１をマスクとして、例えば１００ｋｅＶの加速電圧、３×１０１２のドーズ量でＡｓ＋をイオン注入することにより、ｎ型ウェル１０の中間深さにｎ型チャネル１２を形成する。
【００４３】
レジスト１１を剥離した後、図６（ａ）及び（ｂ）に示すように、ｐＭＯＳ領域１０４及び素子分離膜３ｂのｐＭＯＳ領域１０４側に開口部１３ａを有しコア部を完全に被覆するレジスト１３を形成する。次いで、レジスト１３をマスクとして、例えば３５０ｋｅＶの加速電圧、２×１０１３のドーズ量でＰ＋をイオン注入することにより、ＳＲＡＭ部において、ｐ−エピタキシャル層２内に素子分離膜３ｂより深いｎ型ウェル（第２の第２導電型ウェル）１４を形成する。更に、レジスト１３をマスクとして、例えば１００ｋｅＶの加速電圧、１．４×１０１３のドーズ量でＡｓ＋をイオン注入することにより、ｎ型ウェル１４の中間深さにｎ型チャネル１５を形成する。
【００４４】
レジスト１３を剥離した後、図７（ａ）及び（ｂ）に示すように、ｎＭＯＳ領域１０１、ｐＭＯＳ領域１０２、ｎＭＯＳ領域１０３及びｐＭＯＳ領域１０４内にゲート酸化膜１６及びゲート電極１７を形成する。ゲート酸化膜１６の厚さは、例えば２．５ｎｍであり、ゲート電極１７の厚さは、例えば１５０ｎｍである。
【００４５】
次に、図８（ａ）及び（ｂ）に示すように、ゲート酸化膜１６及びゲート電極１７の側方にサイドウォール１８を形成する。サイドウォール１８は、例えばシリコン酸化膜及び／又はシリコン窒化膜等からなり、その幅は、例えば７０ｎｍである。
【００４６】
次に、図９（ａ）及び（ｂ）に示すように、ｎＭＯＳ領域１０１及びｎＭＯＳ領域１０３に夫々開口部１９ａ、１９ｂを有するレジスト１９を形成する。次いで、レジスト１９をマスクとして、例えば２０ｋｅＶの加速電圧、５×１０１５のドーズ量でＡｓ＋をイオン注入することにより、ｎＭＯＳ領域１０１及びｎＭＯＳ領域１０３内にｎ＋ソース・ドレイン拡散層２０を形成する。
【００４７】
レジスト１９を剥離した後、図１０（ａ）及び（ｂ）に示すように、ｐＭＯＳ領域１０２及びｐＭＯＳ領域１０４に夫々開口部２１ａ、２１ｂを有するレジスト２１を形成する。次いで、レジスト２１をマスクとして、例えば４ｋｅＶの加速電圧、５×１０１５のドーズ量でＢ＋をイオン注入することにより、ｐＭＯＳ領域１０２及びｐＭＯＳ領域１０４内にｐ＋ソース・ドレイン拡散層２２を形成する。
【００４８】
その後、例えば１０００℃で１０秒間のアニールにより各ウェル及びソース・ドレイン拡散層に注入されたイオンを活性化し、次いで、通常の方法により配線等を形成して、半導体装置を完成させる。
【００４９】
このように第１の実施例により製造された半導体装置においては、図１０（ａ）及び（ｂ）に示すように、素子分離膜３ａの下でｎＭＯＳ領域１０１側に不純物濃度がｐ−エピタキシャル層２のそれよりも高いｐ型ウェル５ａが形成されているので、ｎ型ソース・ドレイン拡散層２０とｎ型ウェル１０との間のパンチスルーが十分に抑制される。このため、素子分離膜３ａの幅を従来のものより狭めることが可能であるので、チップ面積を低減することが可能である。
【００５０】
また、ｎ＋ソース・ドレイン拡散層２０がｐ−エピタキシャル層２に直接形成されているので、コア部における接合容量Ｃｊが低下する。従って、高速動作が可能となる。
【００５１】
更に、ｐ型ウェル５ａは、ＳＲＡＭ部のｐ型ウェル５ｂを形成する際に同時に形成することができるので、製造工程数の増加を防止することが可能である。
【００５２】
次に、本発明の第２の実施例について説明する。第２の実施例は、第１の実施例よりも、更なる省面積化を図ったものである。図１１（ａ）及び（ｂ）乃至図２０（ａ）及び（ｂ）は、本発明の第２の実施例に係る半導体装置の製造方法を工程順に示す断面図である。なお、これらの図において（ａ）は半導体装置のコア部に該当する領域を示し、（ｂ）は半導体装置のＳＲＡＭ部に該当する領域を示す。また、図１１（ａ）及び（ｂ）乃至図２０（ａ）及び（ｂ）に示す第２の実施例において、図１（ａ）及び（ｂ）乃至図１０（ａ）及び（ｂ）に示す第１の実施例と同一の構成要素には、同一の符号を付してその詳細な説明は省略する。
【００５３】
先ず、図１１（ａ）及び（ｂ）に示すように、コア部及びＳＲＡＭ部の両領域において、ｐ型シリコン基板１上にｐ−エピタキシャル層２を形成する。次いで、コア部においてｐ−エピタキシャル層２の表面の所定領域に素子分離膜３１を形成すると共に、ＳＲＡＭ部においてｐ−エピタキシャル層２の表面の所定領域に素子分離膜３ｂを形成する。これにより、ｎＭＯＳ領域１０１とｐＭＯＳ領域１０２とが区画され、ｎＭＯＳ領域１０３とｐＭＯＳ領域１０４とが区画される。素子分離膜３１の幅は、第１の実施例における素子分離膜３ａのそれより狭く、例えば０．６μｍである。その後、全面に犠牲酸化膜（図示せず）を形成する。
【００５４】
次に、図１２（ａ）に示すように、素子分離膜３１のｎＭＯＳ領域１０１側に開口部４ａを有するレジスト４を形成する。開口部４ａの寸法は、素子分離膜３１のそれの約半分である。また、レジスト４には、図１２（ｂ）に示すように、ｎＭＯＳ領域１０３及び素子分離膜３ｂのｎＭＯＳ領域１０３側に開口部４ｂが形成されている。素子分離膜３ｂ上の開口部４ｂの寸法は、素子分離膜３ｂのそれの約半分である。次いで、レジスト４をマスクとして、例えば１５０ｋｅＶの加速電圧、２×１０１３のドーズ量でＢ＋をイオン注入することにより、コア部において、素子分離膜３１の開口部４ａに整合する領域の下にｐ型ウェル５ａを形成すると共に、ＳＲＡＭ部において、ｐ−エピタキシャル層２内に素子分離膜３ｂより深いｐ型ウェル５ｂを形成する。更に、レジスト４をマスクとして、例えば３０ｋｅＶの加速電圧、１．５×１０１３のドーズ量でＢ＋をイオン注入することにより、ｐ型ウェル５ｂの中間深さにｐ型チャネル６を形成する。
【００５５】
レジスト４を剥離した後、図１３（ａ）及び（ｂ）に示すように、ｎＭＯＳ領域１０１の中央に開口部７ａを有しＳＲＡＭ部を完全に被覆するレジスト７を新たに形成する。次いで、レジスト７をマスクとして、例えば３０ｋｅＶの加速電圧、８×１０１２のドーズ量でＢ＋をイオン注入することにより、ｐ−エピタキシャル層２の中間深さにｐ型チャネル８を形成する。
【００５６】
レジスト７を剥離した後、図１４（ａ）及び（ｂ）に示すように、ｐＭＯＳ領域１０２に開口部３２ａを有しＳＲＡＭ部を完全に被覆するレジスト３２を形成する。次いで、レジスト３２をマスクとして、例えば６００ｋｅＶの加速電圧、１．５×１０１３のドーズ量でＰ＋をイオン注入し、更に、例えば１７０ｋｅＶの加速電圧、３×１０１２のドーズ量でＢ＋をイオン注入することにより、ｐ−エピタキシャル層２内にｎ型ウェル（第１の第２導電型ウェル）３３を形成する。このとき、開口部３２ａの寸法が、第１の実施例における開口部９ａのそれより狭いので、ｎ型ウェル３３はｐ型ウェル５ａから離間して形成される。また、Ｐ＋をイオン注入した後にＢ＋をイオン注入することにより、Ｐ＋を打ち返しているので、ｎ型ウェル３３のｎ型よりの実質的な不純物濃度は低下する。なお、必ずしもＢ＋をイオン注入する必要はない。
【００５７】
レジスト３２を剥離した後、図１５（ａ）及び（ｂ）に示すように、ｐＭＯＳ領域１０２の中央に開口部１１ａを有しＳＲＡＭ部を完全に被覆するレジスト１１を新たに形成する。次いで、レジスト１１をマスクとして、例えば２４０ｋｅＶの加速電圧、５×１０１２のドーズ量でＰ＋をイオン注入し、更に、例えば１００ｋｅＶの加速電圧、３×１０１２のドーズ量でＡｓ＋をイオン注入することにより、ｎ型ウェル３３の中間深さにｎ型チャネル３４を形成する。ｎ型チャネル３４の高さは、第１の実施例におけるｎ型チャネル１２のそれよりも高いものとなる。
【００５８】
レジスト１１を剥離した後、図１６（ａ）に示すように、素子分離膜３１のｐＭＯＳ領域１０２側に開口部３５ａを有するレジスト３５を形成する。開口部３５ａの寸法は、素子分離膜３１のそれの約半分である。また、レジスト３５には、図１６（ｂ）に示すように、ｐＭＯＳ領域１０４及び素子分離膜３ｂのｐＭＯＳ領域１０４側に開口部３５ｂが形成されている。素子分離膜３ｂ上の開口部３５ｂの寸法は、素子分離膜３ｂのそれの約半分である。次いで、レジスト３５をマスクとして、例えば３５０ｋｅＶの加速電圧、２×１０１３のドーズ量でＰ＋をイオン注入することにより、コア部において、素子分離膜３１の開口部３５ａに整合する領域の下にｎ型ウェル（第３の第２導電型ウェル）３６ａを形成すると共に、ＳＲＡＭ部において、ｐ−エピタキシャル層２内に素子分離膜３ｂより深いｎ型ウェル３６ｂを形成する。更に、レジスト３５をマスクとして、例えば１００ｋｅＶの加速電圧、１．４×１０１３のドーズ量でＡｓ＋をイオン注入することにより、ｎ型ウェル３６ｂの中間深さにｎ型チャネル３７を形成する。
【００５９】
レジスト３５を剥離した後、図１７（ａ）及び（ｂ）に示すように、ｎＭＯＳ領域１０１、ｐＭＯＳ領域１０２、ｎＭＯＳ領域１０３及びｐＭＯＳ領域１０４内にゲート酸化膜１６及びゲート電極１７を形成する。
【００６０】
次に、図１８（ａ）及び（ｂ）に示すように、ゲート酸化膜１６及びゲート電極１７の側方にサイドウォール１８を形成する。サイドウォール１８は、例えばシリコン酸化膜及び／又はシリコン窒化膜等からなる。
【００６１】
次に、図１９（ａ）及び（ｂ）に示すように、ｎＭＯＳ領域１０１及びｎＭＯＳ領域１０３に夫々開口部１９ａ、１９ｂを有するレジスト１９を形成する。次いで、レジスト１９をマスクとして、例えば２０ｋｅＶの加速電圧、５×１０１５のドーズ量でＡｓ＋をイオン注入することにより、ｎＭＯＳ領域１０１及びｎＭＯＳ領域１０３内にｎ＋ソース・ドレイン拡散層２０を形成する。
【００６２】
レジスト１９を剥離した後、図２０（ａ）及び（ｂ）に示すように、ｐＭＯＳ領域１０２及びｐＭＯＳ領域１０４に夫々開口部２１ａ、２１ｂを有するレジスト２１を形成する。次いで、レジスト２１をマスクとして、例えば４ｋｅＶの加速電圧、５×１０１５のドーズ量でＢ＋をイオン注入することにより、ｐＭＯＳ領域１０２及びｐＭＯＳ領域１０４内にｐ＋ソース・ドレイン拡散層２２を形成する。
【００６３】
その後、各ウェル及びソース・ドレイン拡散層に注入されたイオンをアニールにより活性化し、次いで、通常の方法により配線等を形成して、半導体装置を完成させる。
【００６４】
このように第２の実施例により製造された半導体装置においては、図２０（ａ）及び（ｂ）に示すように、素子分離膜３１の下でｎＭＯＳ領域１０１側にｐ型ウェル５ａが形成されているだけでなく、ｐＭＯＳ領域１０２側に不純物濃度がｎ型ウェル３３のそれよりも高いｎ型ウェル３６ａが形成されているので、ｎ型ソース・ドレイン拡散層２０とｎ型ウェル３３との間のパンチスルー及びｐ型ソース・ドレイン拡散層２２とｐ型エピタキシャル層２との間のパンチスルーが十分に抑制される。このため、素子分離膜３１の幅をより一層狭めることが可能であるので、チップ面積をより一層低減することが可能である。
【００６５】
また、ｎ型ウェル３３中のｎ型よりの実質的な不純物濃度が第１の実施例におけるｎ型ウェル１０中のそれより低いので、コア部における接合容量Ｃｊが更に低下する。従って、より高速な動作が可能となる。
【００６６】
更に、ｎ型ウェル３６ａは、ＳＲＡＭ部のｎ型ウェル３６ｂを形成する際に同時に形成することができるので、製造工程数の増加を防止することが可能である。
【００６７】
次に、本発明の第３の実施例について説明する。第３の実施例は、第１の実施例から工程数の低減を図ったものである。図２１（ａ）及び（ｂ）乃至図２９（ａ）及び（ｂ）は、本発明の第３の実施例に係る半導体装置の製造方法を工程順に示す断面図である。なお、これらの図において（ａ）は半導体装置のコア部に該当する領域を示し、（ｂ）は半導体装置のＳＲＡＭ部に該当する領域を示す。また、図２１（ａ）及び（ｂ）乃至図２９（ａ）及び（ｂ）に示す第３の実施例において、図１（ａ）及び（ｂ）乃至図１０（ａ）及び（ｂ）に示す第１の実施例と同一の構成要素には、同一の符号を付してその詳細な説明は省略する。
【００６８】
先ず、図２１（ａ）及び（ｂ）に示すように、コア部及びＳＲＡＭ部の両領域において、ｐ型シリコン基板１上にｐ−エピタキシャル層２を形成する。次いで、コア部においてｐ−エピタキシャル層２の表面の所定領域に素子分離膜３ａを形成すると共に、ＳＲＡＭ部においてｐ−エピタキシャル層２の表面の所定領域に素子分離膜３ｂを形成する。これにより、ｎＭＯＳ領域１０１とｐＭＯＳ領域１０２とが区画され、ｎＭＯＳ領域１０３とｐＭＯＳ領域１０４とが区画される。その後、全面に犠牲酸化膜（図示せず）を形成する。
【００６９】
次に、図２２（ａ）に示すように、素子分離膜３ａのｎＭＯＳ領域１０１側に開口部４ａを有するレジスト４を形成する。また、レジスト４には、図２２（ｂ）に示すように、ｎＭＯＳ領域１０３及び素子分離膜３ｂのｎＭＯＳ領域１０３側に開口部４ｂが形成されている。次いで、レジスト４をマスクとして、例えば１５０ｋｅＶの加速電圧、２×１０１３のドーズ量でＢ＋をイオン注入することにより、コア部において、素子分離膜３ａの開口部４ａに整合する領域の下にｐ型ウェル５ａを形成すると共に、ＳＲＡＭ部において、ｐ−エピタキシャル層２内に素子分離膜３ｂより深いｐ型ウェル５ｂを形成する。更に、レジスト４をマスクとして、例えば３０ｋｅＶの加速電圧、１．５×１０１３のドーズ量でＢ＋をイオン注入することにより、ｐ型ウェル５ｂの中間深さにｐ型チャネル６を形成する。
【００７０】
レジスト４を剥離した後、図２３（ａ）及び（ｂ）に示すように、ｎＭＯＳ領域１０１の中央に開口部７ａを有しＳＲＡＭ部を完全に被覆するレジスト７を新たに形成する。次いで、レジスト７をマスクとして、例えば３０ｋｅＶの加速電圧、８×１０１２のドーズ量でＢ＋をイオン注入することにより、ｐ−エピタキシャル層２の中間深さにｐ型チャネル８を形成する。
【００７１】
レジスト７を剥離した後、図２４（ａ）及び（ｂ）に示すように、ｐＭＯＳ領域１０２及び素子分離膜３ａのｐＭＯＳ領域１０２側に開口部９ａを有しＳＲＡＭ部を完全に被覆するレジスト９を形成する。素子分離膜３ａのレジスト９で被覆されている領域は、開口部４ａと整合する領域と実質的に同一である。次いで、レジスト９をマスクとして、例えば６００ｋｅＶの加速電圧、１．５×１０１３のドーズ量でＰ＋をイオン注入することにより、コア部において、ｐ−エピタキシャル層２内にｐ型ウェル５ａより深いｎ型ウェル１０を形成する。更に、レジスト９をマスクとして、例えば１００ｋｅＶの加速電圧、３×１０１２のドーズ量でＡｓ＋をイオン注入することにより、ｎ型ウェル１０の中間深さにｎ型チャネル４１を形成する。
【００７２】
レジスト９を剥離した後、図２５（ａ）及び（ｂ）に示すように、ｐＭＯＳ領域１０４及び素子分離膜３ｂのｐＭＯＳ領域１０４側に開口部１３ａを有しコア部を完全に被覆するレジスト１３を形成する。次いで、レジスト１３をマスクとして、例えば３５０ｋｅＶの加速電圧、２×１０１３のドーズ量でＰ＋をイオン注入することにより、ＳＲＡＭ部において、ｐ−エピタキシャル層２内に素子分離膜３ｂより深いｎ型ウェル１４を形成する。更に、レジスト１３をマスクとして、例えば１００ｋｅＶの加速電圧、１．４×１０１３のドーズ量でＡｓ＋をイオン注入することにより、ｎ型ウェル１４の中間深さにｎ型チャネル１５を形成する。
【００７３】
レジスト１３を剥離した後、図２６（ａ）及び（ｂ）に示すように、ｎＭＯＳ領域１０１、ｐＭＯＳ領域１０２、ｎＭＯＳ領域１０３及びｐＭＯＳ領域１０４内にゲート酸化膜１６及びゲート電極１７を形成する。
【００７４】
次に、図２７（ａ）及び（ｂ）に示すように、ゲート酸化膜１６及びゲート電極１７の側方にサイドウォール１８を形成する。サイドウォール１８は、例えばシリコン酸化膜及び／又はシリコン窒化膜等からなる。
【００７５】
次に、図２８（ａ）及び（ｂ）に示すように、ｎＭＯＳ領域１０１及びｎＭＯＳ領域１０３に夫々開口部１９ａ、１９ｂを有するレジスト１９を形成する。次いで、レジスト１９をマスクとして、例えば２０ｋｅＶの加速電圧、５×１０１５のドーズ量でＡｓ＋をイオン注入することにより、ｎＭＯＳ領域１０１及びｎＭＯＳ領域１０３内にｎ＋ソース・ドレイン拡散層２０を形成する。
【００７６】
レジスト１９を剥離した後、図２９（ａ）及び（ｂ）に示すように、ｐＭＯＳ領域１０２及びｐＭＯＳ領域１０４に夫々開口部２１ａ、２１ｂを有するレジスト２１を形成する。次いで、レジスト２１をマスクとして、例えば４ｋｅＶの加速電圧、５×１０１５のドーズ量でＢ＋をイオン注入することにより、ｐＭＯＳ領域１０２及びｐＭＯＳ領域１０４内にｐ＋ソース・ドレイン拡散層２２を形成する。
【００７７】
その後、各ウェル及びソース・ドレイン拡散層に注入されたイオンをアニールにより活性化し、次いで、通常の方法により配線等を形成して、半導体装置を完成させる。
【００７８】
このように、第３の実施例によれば、レジスト９を使用してｎ型ウェル１０及びｎ型チャネル４１を形成しているので、第１の実施例より工程数を低減することができる。
【００７９】
そして、第３の実施例により製造された半導体装置においては、図２９（ａ）及び（ｂ）に示すように、素子分離膜３ａの下でｎＭＯＳ領域１０１側にｐ型ウェル５ａが形成されているので、第１の実施例と同様に、ｎ型ソース・ドレイン拡散層２０とｎ型ウェル１０との間のパンチスルーが十分に抑制される。このため、チップ面積を低減することが可能である。但し、図２９（ａ）に示すように、ｎ型チャネル４１が素子分離膜間まで延びているので、第１の実施例と比較すると若干の接合容量Ｃｊの増加が考えられる。
【００８０】
次に、本発明の第４の実施例について説明する。第４の実施例は、第２の実施例から工程数の低減を図ったものである。図３０（ａ）及び（ｂ）乃至図３８（ａ）及び（ｂ）は、本発明の第４の実施例に係る半導体装置の製造方法を工程順に示す断面図である。なお、これらの図において（ａ）は半導体装置のコア部に該当する領域を示し、（ｂ）は半導体装置のＳＲＡＭ部に該当する領域を示す。また、図３０（ａ）及び（ｂ）乃至図３８（ａ）及び（ｂ）に示す第４の実施例において、図１１（ａ）及び（ｂ）乃至図２０（ａ）及び（ｂ）に示す第２の実施例と同一の構成要素には、同一の符号を付してその詳細な説明は省略する。
【００８１】
先ず、図３０（ａ）及び（ｂ）に示すように、コア部及びＳＲＡＭ部の両領域において、ｐ型シリコン基板１上にｐ−エピタキシャル層２を形成する。次いで、コア部においてｐ−エピタキシャル層２の表面の所定領域に素子分離膜３１を形成すると共に、ＳＲＡＭ部においてｐ−エピタキシャル層２の表面の所定領域に素子分離膜３ｂを形成する。これにより、ｎＭＯＳ領域１０１とｐＭＯＳ領域１０２とが区画され、ｎＭＯＳ領域１０３とｐＭＯＳ領域１０４とが区画される。その後、全面に犠牲酸化膜（図示せず）を形成する。
【００８２】
次に、図３１（ａ）に示すように、素子分離膜３１のｎＭＯＳ領域１０１側に開口部４ａを有するレジスト４を形成する。また、レジスト４には、図３１（ｂ）に示すように、ｎＭＯＳ領域１０３及び素子分離膜３ｂのｎＭＯＳ領域１０３側に開口部４ｂが形成されている。次いで、レジスト４をマスクとして、例えば１５０ｋｅＶの加速電圧、２×１０１３のドーズ量でＢ＋をイオン注入することにより、コア部において、素子分離膜３１の開口部４ａに整合する領域の下にｐ型ウェル５ａを形成すると共に、ＳＲＡＭ部において、ｐ−エピタキシャル層２内に素子分離膜３ｂより深いｐ型ウェル５ｂを形成する。更に、レジスト４をマスクとして、例えば３０ｋｅＶの加速電圧、１．５×１０１３のドーズ量でＢ＋をイオン注入することにより、ｐ型ウェル５ｂの中間深さにｐ型チャネル６を形成する。
【００８３】
レジスト４を剥離した後、図３２（ａ）及び（ｂ）に示すように、ｎＭＯＳ領域１０１の中央に開口部７ａを有しＳＲＡＭ部を完全に被覆するレジスト７を新たに形成する。次いで、レジスト７をマスクとして、例えば３０ｋｅＶの加速電圧、８×１０１２のドーズ量でＢ＋をイオン注入することにより、ｐ−エピタキシャル層２の中間深さにｐ型チャネル８を形成する。
【００８４】
レジスト７を剥離した後、図３３（ａ）及び（ｂ）に示すように、ｐＭＯＳ領域１０２に開口部３２ａを有しＳＲＡＭ部を完全に被覆するレジスト３２を形成する。次いで、レジスト３２をマスクとして、例えば６００ｋｅＶの加速電圧、１．５×１０１３のドーズ量でＰ＋をイオン注入することにより、コア部において、ｐ−エピタキシャル層２内にｐ型ウェル５ａより深いｎ型ウェル３３を形成する。更に、レジスト３２をマスクとして、例えば１００ｋｅＶの加速電圧、３×１０１２のドーズ量でＡｓ＋をイオン注入することにより、ｎ型ウェル３３の中間深さにｎ型チャネル４２を形成する。
【００８５】
レジスト３２を剥離した後、図３４（ａ）及び（ｂ）に示すように、素子分離膜３１のｐＭＯＳ領域１０２側に開口部３５ａを有するレジスト３５を形成する。また、レジスト３５には、図３４（ｂ）に示すように、ｐＭＯＳ領域１０４及び素子分離膜３ｂのｐＭＯＳ領域１０４側に開口部３５ｂが形成されている。次いで、レジスト３５をマスクとして、例えば３５０ｋｅＶの加速電圧、２×１０１３のドーズ量でＰ＋をイオン注入することにより、コア部において、素子分離膜３１の開口部３５ａに整合する領域の下にｎ型ウェル３６ａを形成すると共に、ＳＲＡＭ部において、ｐ−エピタキシャル層２内に素子分離膜３ｂより深いｎ型ウェル３６ｂを形成する。更に、レジスト３５をマスクとして、例えば１００ｋｅＶの加速電圧、１．４×１０１３のドーズ量でＡｓ＋をイオン注入することにより、ｎ型ウェル３６ｂの中間深さにｎ型チャネル３７を形成する。
【００８６】
レジスト３５を剥離した後、図３５（ａ）及び（ｂ）に示すように、ｎＭＯＳ領域１０１、ｐＭＯＳ領域１０２、ｎＭＯＳ領域１０３及びｐＭＯＳ領域１０４内にゲート酸化膜１６及びゲート電極１７を形成する。
【００８７】
次に、図３６（ａ）及び（ｂ）に示すように、ゲート酸化膜１６及びゲート電極１７の側方にサイドウォール１８を形成する。サイドウォール１８は、例えばシリコン酸化膜及び／又はシリコン窒化膜等からなる。
【００８８】
次に、図３７（ａ）及び（ｂ）に示すように、ｎＭＯＳ領域１０１及びｎＭＯＳ領域１０３に夫々開口部１９ａ、１９ｂを有するレジスト１９を形成する。次いで、レジスト１９をマスクとして、例えば２０ｋｅＶの加速電圧、５×１０１５のドーズ量でＡｓ＋をイオン注入することにより、ｎＭＯＳ領域１０１及びｎＭＯＳ領域１０３内にｎ＋ソース・ドレイン拡散層２０を形成する。
【００８９】
レジスト１９を剥離した後、図３８（ａ）及び（ｂ）に示すように、ｐＭＯＳ領域１０２及びｐＭＯＳ領域１０４に夫々開口部２１ａ、２１ｂを有するレジスト２１を形成する。次いで、レジスト２１をマスクとして、例えば４ｋｅＶの加速電圧、５×１０１５のドーズ量でＢ＋をイオン注入することにより、ｐＭＯＳ領域１０２及びｐＭＯＳ領域１０４内にｐ＋ソース・ドレイン拡散層２２を形成する。
【００９０】
その後、各ウェル及びソース・ドレイン拡散層に注入されたイオンをアニールにより活性化し、次いで、通常の方法により配線等を形成して、半導体装置を完成させる。
【００９１】
このように、第４の実施例によれば、レジスト３２を使用してｎ型ウェル３３及びｎ型チャネル４２を形成しているので、第２の実施例より工程数を低減することができる。
【００９２】
そして、第４の実施例により製造された半導体装置においては、図３８（ａ）及び（ｂ）に示すように、素子分離膜３１の下でｎＭＯＳ領域１０１側にｐ型ウェル５ａが形成されているだけでなく、ｐＭＯＳ領域１０２側に不純物濃度がｎ型ウェル３３のそれよりも高いｎ型ウェル３６ａが形成されているので、ｎ型ソース・ドレイン拡散層２０とｎ型ウェル３３との間のパンチスルー及びｐ型ソース・ドレイン拡散層２２とｐ型エピタキシャル層２との間のパンチスルーが十分に抑制される。このため、素子分離膜３１の幅をより一層狭めることが可能であるので、チップ面積をより一層低減することが可能である。但し、図３８（ａ）に示すように、ｎ型チャネル４２が素子分離膜間まで延びているので、第２の実施例と比較すると若干の接合容量Ｃｊの増加が考えられる。
【００９３】
なお、半導体基板の導電型はｐ型に限定されるものではなく、ｎ型とすることも可能である。この場合、各ウェル及び拡散層等の導電型を前述の実施例のそれと逆導電型とすればよい。
【００９４】
【発明の効果】
以上詳述したように、本発明によれば、コア部において素子分離膜の下で第２のコア部用ＭＯＳトランジスタ側に形成され半導体基板より不純物濃度が高い第１導電型ウェルを設けているので、素子分離領域下のパンチスルー耐性を向上させることができる。このため、コア部の素子分離膜の幅を狭くすることができ、コア部の占有面積を縮小することができる。また、第２のコア部用ＭＯＳトランジスタを半導体基板に形成しているので、ウェルに形成されている従来のものと比して接合容量を低減し、コア部の動作を高速化することができる。
【００９５】
素子分離膜下で第１のコア部用ＭＯＳトランジスタ側に第３の第２導電型ウェルを設けることにより、素子分離領域下のパンチスルー耐性をより一層向上させることができるので、更に占有面積を縮小することができる。
【００９６】
更に、第１の第１導電型ウェルを第２の第１導電型ウェルと同時に形成しているので、工程数を増加することなく素子分離領域下のパンチスルー耐性を向上させることができる。また、第１のコア部用ＭＯＳトランジスタのウェルを作製するにあたり、半導体基板に第２導電型イオンを注入した後に低ドーズ量で第１導電型イオンを注入することにより、ウェルの不純物濃度を実質的に低下させ、接合容量を低下させることができる。この結果、より高速な動作が可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施例に係る半導体装置の製造方法を示す断面図である。
【図２】同じく、本発明の第１の実施例を示す図であって、図１（ａ）及び（ｂ）に示す工程の次工程を示す断面図である。
【図３】同じく、本発明の第１の実施例を示す図であって、図２（ａ）及び（ｂ）に示す工程の次工程を示す断面図である。
【図４】同じく、本発明の第１の実施例を示す図であって、図３（ａ）及び（ｂ）に示す工程の次工程を示す断面図である。
【図５】同じく、本発明の第１の実施例を示す図であって、図４（ａ）及び（ｂ）に示す工程の次工程を示す断面図である。
【図６】同じく、本発明の第１の実施例を示す図であって、図５（ａ）及び（ｂ）に示す工程の次工程を示す断面図である。
【図７】同じく、本発明の第１の実施例を示す図であって、図６（ａ）及び（ｂ）に示す工程の次工程を示す断面図である。
【図８】同じく、本発明の第１の実施例を示す図であって、図７（ａ）及び（ｂ）に示す工程の次工程を示す断面図である。
【図９】同じく、本発明の第１の実施例を示す図であって、図８（ａ）及び（ｂ）に示す工程の次工程を示す断面図である。
【図１０】同じく、本発明の第１の実施例を示す図であって、図９（ａ）及び（ｂ）に示す工程の次工程を示す断面図である。
【図１１】本発明の第２の実施例に係る半導体装置の製造方法を示す断面図である。
【図１２】同じく、本発明の第２の実施例を示す図であって、図１１（ａ）及び（ｂ）に示す工程の次工程を示す断面図である。
【図１３】同じく、本発明の第２の実施例を示す図であって、図１２（ａ）及び（ｂ）に示す工程の次工程を示す断面図である。
【図１４】同じく、本発明の第２の実施例を示す図であって、図１３（ａ）及び（ｂ）に示す工程の次工程を示す断面図である。
【図１５】同じく、本発明の第２の実施例を示す図であって、図１４（ａ）及び（ｂ）に示す工程の次工程を示す断面図である。
【図１６】同じく、本発明の第２の実施例を示す図であって、図１５（ａ）及び（ｂ）に示す工程の次工程を示す断面図である。
【図１７】同じく、本発明の第２の実施例を示す図であって、図１６（ａ）及び（ｂ）に示す工程の次工程を示す断面図である。
【図１８】同じく、本発明の第２の実施例を示す図であって、図１７（ａ）及び（ｂ）に示す工程の次工程を示す断面図である。
【図１９】同じく、本発明の第２の実施例を示す図であって、図１８（ａ）及び（ｂ）に示す工程の次工程を示す断面図である。
【図２０】同じく、本発明の第２の実施例を示す図であって、図１９（ａ）及び（ｂ）に示す工程の次工程を示す断面図である。
【図２１】本発明の第３の実施例に係る半導体装置の製造方法を示す断面図である。
【図２２】同じく、本発明の第３の実施例を示す図であって、図２１（ａ）及び（ｂ）に示す工程の次工程を示す断面図である。
【図２３】同じく、本発明の第３の実施例を示す図であって、図２２（ａ）及び（ｂ）に示す工程の次工程を示す断面図である。
【図２４】同じく、本発明の第３の実施例を示す図であって、図２３（ａ）及び（ｂ）に示す工程の次工程を示す断面図である。
【図２５】同じく、本発明の第３の実施例を示す図であって、図２４（ａ）及び（ｂ）に示す工程の次工程を示す断面図である。
【図２６】同じく、本発明の第３の実施例を示す図であって、図２５（ａ）及び（ｂ）に示す工程の次工程を示す断面図である。
【図２７】同じく、本発明の第３の実施例を示す図であって、図２６（ａ）及び（ｂ）に示す工程の次工程を示す断面図である。
【図２８】同じく、本発明の第３の実施例を示す図であって、図２７（ａ）及び（ｂ）に示す工程の次工程を示す断面図である。
【図２９】同じく、本発明の第３の実施例を示す図であって、図２８（ａ）及び（ｂ）に示す工程の次工程を示す断面図である。
【図３０】本発明の第４の実施例に係る半導体装置の製造方法を示す断面図である。
【図３１】同じく、本発明の第４の実施例を示す図であって、図３０（ａ）及び（ｂ）に示す工程の次工程を示す断面図である。
【図３２】同じく、本発明の第４の実施例を示す図であって、図３１（ａ）及び（ｂ）に示す工程の次工程を示す断面図である。
【図３３】同じく、本発明の第４の実施例を示す図であって、図３２（ａ）及び（ｂ）に示す工程の次工程を示す断面図である。
【図３４】同じく、本発明の第４の実施例を示す図であって、図３３（ａ）及び（ｂ）に示す工程の次工程を示す断面図である。
【図３５】同じく、本発明の第４の実施例を示す図であって、図３４（ａ）及び（ｂ）に示す工程の次工程を示す断面図である。
【図３６】同じく、本発明の第４の実施例を示す図であって、図３５（ａ）及び（ｂ）に示す工程の次工程を示す断面図である。
【図３７】同じく、本発明の第４の実施例を示す図であって、図３６（ａ）及び（ｂ）に示す工程の次工程を示す断面図である。
【図３８】同じく、本発明の第４の実施例を示す図であって、図３７（ａ）及び（ｂ）に示す工程の次工程を示す断面図である。
【図３９】従来の半導体装置の製造方法を示す断面図である。
【図４０】同じく、従来の製造方法を示す図であって、図３９（ａ）及び（ｂ）に示す工程の次工程を示す断面図である。
【図４１】同じく、従来の製造方法を示す図であって、図４０（ａ）及び（ｂ）に示す工程の次工程を示す断面図である。
【図４２】同じく、従来の製造方法を示す図であって、図４１（ａ）及び（ｂ）に示す工程の次工程を示す断面図である。
【図４３】同じく、従来の製造方法を示す図であって、図４２（ａ）及び（ｂ）に示す工程の次工程を示す断面図である。
【図４４】同じく、従来の製造方法を示す図であって、図４３（ａ）及び（ｂ）に示す工程の次工程を示す断面図である。
【図４５】同じく、従来の製造方法を示す図であって、図４４（ａ）及び（ｂ）に示す工程の次工程を示す断面図である。
【図４６】同じく、従来の製造方法を示す図であって、図４５（ａ）及び（ｂ）に示す工程の次工程を示す断面図である。
【図４７】同じく、従来の製造方法を示す図であって、図４６（ａ）及び（ｂ）に示す工程の次工程を示す断面図である。
【図４８】同じく、従来の製造方法を示す図であって、図４７（ａ）及び（ｂ）に示す工程の次工程を示す断面図である。
【図４９】同じく、従来の製造方法を示す図であって、図４８（ａ）及び（ｂ）に示す工程の次工程を示す断面図である。
【図５０】（ａ）及び（ｂ）は従来のＣＭＯＳトランジスタにおける素子分離領域下のパンチスルーを示す断面図である。
【符号の説明】
１；半導体基板
２；エピタキシャル層
３ａ、３ｂ、３１；素子分離膜
４、７、９、１１、１３、１９、２１、３２、３５；レジスト
４ａ、４ｂ、７ａ、９ａ、１１ａ、１３ａ、１９ａ、１９ｂ、２１ａ、２１ｂ、３２ａ、３５ａ、３５ｂ：開口部
５ａ、５ｂ；ｐ型ウェル
６、８；ｐ型チャネル
１０、１４、３３、３６ａ、３６ｂ；ｎ型ウェル
１２、１５、３４、３７、４１、４２；ｎ型チャネル
１６；ゲート酸化膜
１７；ゲート電極
１８；サイドウォール
２０、２２：ソース・ドレイン拡散層
１０１、１０３；ｎＭＯＳ領域
１０２、１０４；ｐＭＯＳ領域
５１；半導体基板
５２；エピタキシャル層
５３ａ、５３ｂ；素子分離膜
５４、５６、５８、６１、６３、６５、７１、７３；レジスト
５４ａ、５６ａ、５８ａ、６１ａ、６３ａ、６５ａ、７１ａ、７１ｂ、７３ａ、７３ｂ：開口部
５５、５９；ｐ型ウェル
５７、６０；ｐ型チャネル
６２、６６；ｎ型ウェル
６４、６７；ｎ型チャネル
６８；ゲート酸化膜
６９；ゲート電極
７０；サイドウォール
７２、７４：ソース・ドレイン拡散層
８１；半導体基板
８２；素子分離膜
８３、８４；ウェル
８５ａ、８６ａ；ソース拡散層
８５ｂ、８６ｂ；ドレイン拡散層
８７；ｎチャネルＭＯＳトランジスタ
８８；ｐチャネルＭＯＳトランジスタ
８９、９０；絶縁膜
９１、９２；ウェルコンタクト
９３、９４；ゲート電極
１１１、１１３；ｎＭＯＳ領域
１１２、１１４；ｐＭＯＳ領域
Claims (7)
- 第1導電型の半導体基板と、前記第1導電型の半導体基板の表面に形成され、不純物濃度が前記第1導電型の半導体基板より低い第1導電型のエピタキシャル膜と、前記第1導電型のエピタキシャル膜に形成されたコア部用相補型トランジスタ及びメモリセル部用相補型トランジスタと、を有する半導体装置において、
前記コア部用相補型トランジスタは、
前記第１導電型のエピタキシャル膜に形成された第１の第２導電型ウェルと、
この第１の第２導電型ウェルに形成されソース・ドレインの導電型が第１導電型である第１のコア部用ＭＯＳトランジスタと、
前記第１導電型のエピタキシャル膜に形成されソース・ドレインの導電型が第２導電型である第２のコア部用ＭＯＳトランジスタと、
前記第１及び第２のコア部用ＭＯＳトランジスタを相互に素子分離し前記エピタキシャル膜よりも厚さの薄い素子分離膜と、
この素子分離膜の下で前記第２のコア部用ＭＯＳトランジスタ側に形成され前記第１導電型のエピタキシャル膜より不純物濃度が高い第１の第１導電型ウェルと、
前記第1の第２導電型ウェル内に設けられ、前記素子分離膜まで延在し、前記エピタキシャル膜表面から離間した位置に不純物濃度ピークを有する第2導電型チャネル不純物領域と、
前記第1導電型のエピタキシャル膜内に設けられ、前記第２のコア部用ＭＯＳトランジスタのゲート電極下部に局在し、前記エピタキシャル膜表面から離間した位置に不純物濃度ピークを有する第1導電型チャネル不純物領域と、
を有し、
前記メモリセル部用相補型トランジスタは、
前記第１導電型のエピタキシャル膜に形成された第２の第１導電型ウェル及び第２の第２導電型ウェルと、
前記第２の第２導電型ウェルに形成されソース・ドレインの導電型が第１導電型である第１のメモリセル部用ＭＯＳトランジスタと、
前記第２の第１導電型ウェルに形成されソース・ドレインの導電型が第２導電型である第２のメモリセル部用ＭＯＳトランジスタと、
を有し、
前記第１及び第２の第１導電型ウェルの不純物濃度は、相互に等しいことを特徴とする半導体装置。 - 前記素子分離膜の下で前記第１のコア部用ＭＯＳトランジスタ側に形成され前記第１の第２導電型ウェルより不純物濃度が高い第３の第２導電型ウェルを有することを特徴とする請求項１に記載の半導体装置。
- 前記第２及び第３の第２導電型ウェルの不純物濃度は、相互に等しいことを特徴とする請求項２に記載の半導体装置。
- 第1導電型の半導体基板上に、不純物濃度が前記半導体基板より低い第1導電型のエピタキシャル膜を形成する工程と、
コア部の前記エピタキシャル膜に前記エピタキシャル膜よりも厚さが薄く、前記コア部を、ソース・ドレインが第1導電型である第1のコア部用トランジスタが形成される予定の領域とソース・ドレインが第2導電型である第2のコア部用トランジスタが形成される予定の領域とに分離する第1の素子分離膜を形成する工程と、
メモリセル部の前記エピタキシャル膜に前記エピタキシャル膜よりも厚さが薄く、前記メモリセル部を、ソース・ドレインが第1導電型である第1のメモリセル部用トランジスタが形成される予定の領域とソース・ドレインが第2導電型である第2のメモリセル部用トランジスタが形成される予定の領域とに分離する第2の素子分離膜を形成する工程と、
前記コア部の前記第1の素子分離膜により分離された領域のうち、ソース・ドレインが第1導電型である第1のコア部用トランジスタが形成される予定の領域の前記エピタキシャル膜に、第1の第2導電型ウェルを形成する工程と、
前記第1の素子分離膜の下であって前記第２のコア部用トランジスタが形成される予定の領域側に前記エピタキシャル膜よりも不純物濃度の高い第1の第1導電型ウェルを形成し、同時に、前記第2のメモリセル部用トランジスタが形成される予定の領域の前記エピタキシャル膜に、前記エピタキシャル膜よりも不純物濃度の高い第２の第１導電型ウェルを形成する工程と、
前記第1の第２導電型ウェル内に設けられ、前記第１の素子分離膜まで延在し、前記エピタキシャル膜表面から離間した位置に不純物濃度ピークを有する第2導電型チャネルを形成する工程と、
前記第1導電型のエピタキシャル膜内に設けられ、前記第２のコア部用ＭＯＳトランジスタのゲート電極下部に局在し、前記エピタキシャル膜表面から離間した位置に不純物濃度ピークを有する第1導電型チャネルを形成する工程と、
前記第1の第２導電型ウェル中に前記第1のコア部用トランジスタを形成し、前記エピタキシャル膜中にウェルを形成することなく前記第2のコア部用トランジスタを形成することにより、コア部用相補型トランジスタを形成する工程と、
前記メモリセル部にメモリセル部用相補型トランジスタを形成する工程と、
を有することを特徴とする半導体装置の製造方法。 - 前記第１のメモリセル部用ＭＯＳトランジスタが形成される予定の領域の前記第１導電型のエピタキシャル膜に第２の第２導電型ウェルを形成すると共に、前記第１の素子分離膜の下で前記第１のコア部用ＭＯＳトランジスタ側に第３の第２導電型ウェルを形成する工程を有することを特徴とする請求項４に記載の半導体装置の製造方法。
- 前記第１及び第２の第１導電型ウェルを形成する工程の後に、前記第１のメモリセル部用ＭＯＳトランジスタが形成される予定の領域の前記第１導電型のエピタキシャル膜に第１の第２導電型ウェル及び第２導電型チャネルを同一のマスクを使用して順次形成する工程を有することを特徴とする請求項４又は５に記載の半導体装置の製造方法。
- 前記第１及び第２の第１導電型ウェルを形成する工程の後に、前記第１のコア部用ＭＯＳトランジスタが形成される予定の領域の前記第１導電型のエピタキシャル膜に第２導電型イオンの注入、及び第1導電型イオンの前記第2導電型イオンより低ドーズ量での注入を行うことにより、第１の第2導電型ウェルを形成する工程と、
を有することを特徴とする請求項４又は５に記載の半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24413999A JP3621303B2 (ja) | 1999-08-30 | 1999-08-30 | 半導体装置及びその製造方法 |
| US09/649,107 US6472714B1 (en) | 1999-08-30 | 2000-08-28 | Semiconductor device in which memory cells and peripheral circuits are provided on the same circuit |
| GB0021304A GB2358286B (en) | 1999-08-30 | 2000-08-30 | Method for fabricating a semiconductor device |
| US10/222,557 US6627490B2 (en) | 1999-08-30 | 2002-08-16 | Semiconductor device and method for fabricating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24413999A JP3621303B2 (ja) | 1999-08-30 | 1999-08-30 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001068651A JP2001068651A (ja) | 2001-03-16 |
| JP3621303B2 true JP3621303B2 (ja) | 2005-02-16 |
Family
ID=17114349
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24413999A Expired - Fee Related JP3621303B2 (ja) | 1999-08-30 | 1999-08-30 | 半導体装置及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US6472714B1 (ja) |
| JP (1) | JP3621303B2 (ja) |
| GB (1) | GB2358286B (ja) |
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| JP5025140B2 (ja) * | 2005-03-23 | 2012-09-12 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置の製造方法 |
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| WO2014104203A1 (ja) | 2012-12-26 | 2014-07-03 | シチズンホールディングス株式会社 | 投影装置 |
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| JPH09129743A (ja) | 1995-11-01 | 1997-05-16 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| KR100213201B1 (ko) * | 1996-05-15 | 1999-08-02 | 윤종용 | 씨모스 트랜지스터 및 그 제조방법 |
| JPH10189766A (ja) | 1996-10-29 | 1998-07-21 | Hitachi Ltd | 半導体集積回路装置およびその製造方法ならびに半導体ウエハおよびその製造方法 |
| US6100568A (en) * | 1997-11-06 | 2000-08-08 | Motorola, Inc. | Semiconductor device including a memory cell and peripheral portion and method for forming same |
-
1999
- 1999-08-30 JP JP24413999A patent/JP3621303B2/ja not_active Expired - Fee Related
-
2000
- 2000-08-28 US US09/649,107 patent/US6472714B1/en not_active Expired - Fee Related
- 2000-08-30 GB GB0021304A patent/GB2358286B/en not_active Expired - Fee Related
-
2002
- 2002-08-16 US US10/222,557 patent/US6627490B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| GB0021304D0 (en) | 2000-10-18 |
| JP2001068651A (ja) | 2001-03-16 |
| GB2358286B (en) | 2002-05-22 |
| US6472714B1 (en) | 2002-10-29 |
| GB2358286A (en) | 2001-07-18 |
| US20030001175A1 (en) | 2003-01-02 |
| US6627490B2 (en) | 2003-09-30 |
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|
| A521 | Request for written amendment filed |
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|
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081126 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081126 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091126 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| S533 | Written request for registration of change of name |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| R350 | Written notification of registration of transfer |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111126 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121126 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131126 Year of fee payment: 9 |
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| S531 | Written request for registration of change of domicile |
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