JP3621303B2 - 半導体装置及びその製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明はメモリセルとその周辺回路(コア)とが同一基板上に設けられた半導体装置及びその製造方法に関し、特に、コア部の占有面積の低減及び動作の高速化を図った半導体装置及びその製造方法に関する。
【0002】
【従来の技術】
近時、半導体装置の高集積化がすすめられており、システム・オン・チップ(SOC)では、同一基板上にメモリセルとその動作を制御する中央処理装置(CPU)等の周辺回路(コア)とが形成されている。このようなSOCにおいては、メモリセルには、α線が入射した場合にもデータを安定すること、即ち、ソフトエラー耐性が要求され、コアには、それを構成する論理回路の動作を高速化することが要求される。このため、メモリセルがSRAMである場合、SRAM部では、それを構成するCMOSトランジスタのソース・ドレイン接合容量を高くし、コア部では、それを構成するCMOSトランジスタのソース・ドレイン接合容量を低くする必要がある。
【0003】
ところが、コア部の接合容量を低くするために、コア部を構成する回路に組み込まれているウェルの不純物濃度を下げると以下のような問題点が生じる。図50(a)及び(b)は従来のCMOSトランジスタにおける素子分離領域下のパンチスルーを示す断面図である。図50(a)及び(b)に示すように、CMOSトランジスタにおいては、半導体基板81の表面に素子分離膜82により分離されたpウェル83及びnウェル84が形成されている。そして、pウェル83の表面に形成されたn+ソース拡散層85a及びn+ドレイン拡散層85bを有するnチャネルMOSトランジスタ87並びにnウェル84の表面に形成されたp+ソース拡散層86a及びp+ドレイン拡散層86bを有するpチャネルMOSトランジスタ88が設けられている。
【0004】
更に、pウェル83には、絶縁膜89によりn+ソース拡散層85aから絶縁されたp+ウェルコンタクト層91が形成されており、nウェル84には、絶縁膜90によりp+ソース拡散層86aから絶縁されたn+ウェルコンタクト層92が形成されている。
【0005】
このように構成されたCMOSトランジスタにおいて、図50(a)に示すように、ゲート電極93及び94に0(V)、n+ドレイン拡散層85b及びp+ドレイン拡散層86bに1.8(V)、n+ソース拡散層85a及びp+ウェルコンタクト層91に0(V)、p+ソース拡散層86a及びn+ウェルコンタクト層92に1.8(V)を印加すると、素子分離膜82及び絶縁膜89の下で、nウェル84及びpウェル83を経由するp+ドレイン拡散層86bとp+ウェルコンタクト層91との間のパンチスルーが発生しやすくなる。
【0006】
また、図50(b)に示すように、ゲート電極93及び94に1.8(V)、n+ドレイン拡散層85b及びp+ドレイン拡散層86bに0(V)、n+ソース拡散層85a及びp+ウェルコンタクト層91に0(V)、p+ソース拡散層86a及びn+ウェルコンタクト層92に1.8(V)を印加すると、素子分離膜82及び絶縁膜90の下で、nウェル84及びpウェル83を経由するn+ウェルコンタクト層92とn+ドレイン拡散層85bとの間のパンチスルーが発生しやすくなる。以下、このようなパンチスルーをウェル間パンチスルーという。
【0007】
一方、接合容量を低下させるためにウェル等のCMOSトランジスタのソース・ドレイン拡散層が形成される周囲の不純物濃度が低い場合、素子分離領域下のパンチスルーが発生しやすい。
【0008】
そこで、従来、コア部において、ウェル中の不純物濃度を低すると共に、CMOSを構成するpMOSとnMOSとの間の素子分離膜の幅を広くすることにより、上述の要求に対応している。図39(a)及び(b)乃至図49(a)及び(b)は、従来の半導体装置の製造方法を工程順に示す断面図である。なお、これらの図において(a)は半導体装置のコア部に該当する領域を示し、(b)は半導体装置のSRAM部に該当する領域を示す。
【0009】
先ず、図39(a)及び(b)に示すように、コア部及びSRAM部の両領域において、p型シリコン基板51上にp−エピタキシャル層52を形成する。次いで、コア部においてp−エピタキシャル層52の表面の所定領域に素子分離膜53aを形成すると共に、SRAM部においてp−エピタキシャル層52の表面の所定領域に素子分離膜53bを形成する。これにより、コア部において、nチャネルMOSトランジスタが形成される領域であるnMOS領域111とpチャネルMOSトランジスタが形成される領域であるpMOS領域112とが区画され、SRAM部において、nチャネルMOSトランジスタが形成される領域であるnMOS領域113とpチャネルMOSトランジスタが形成される領域であるpMOS領域114とが区画される。素子分離膜53aの幅は、例えば1.2μmであり、素子分離膜53bの幅は、例えば0.4μmである。その後、全面に犠牲酸化膜(図示せず)を形成する。
【0010】
次に、図40(a)及び(b)に示すように、nMOS領域111及び素子分離膜53aのnMOS領域111側に開口部54aを有しSRAM部を完全に被覆するレジスト54を形成する。素子分離膜53a上の開口部54aの寸法は、素子分離膜53aのそれの約半分である。次いで、レジスト54をマスクとして、例えば300keVの加速電圧、1.5×1013のドーズ量でB+をイオン注入することにより、コア部において、p−エピタキシャル層52内に素子分離膜53aより深いp型ウェル55を形成する。
【0011】
レジスト54を剥離した後、図41(a)及び(b)に示すように、nMOS領域111の中央に開口部56aを有しSRAM部を完全に被覆するレジスト56を新たに形成する。次いで、レジスト56をマスクとして、例えば30keVの加速電圧、8×1012のドーズ量でB+をイオン注入することにより、p−エピタキシャル層52の中間深さにp型チャネル57を形成する。
【0012】
レジスト56を剥離した後、図42(a)及び(b)に示すように、nMOS領域113及び素子分離膜53bのnMOS領域113側に開口部58aを有しコア部を完全に被覆するレジスト58を形成する。次いで、レジスト58をマスクとして、例えば150keVの加速電圧、2×1013のドーズ量でB+をイオン注入することにより、SRAM部において、p−エピタキシャル層52内にp型ウェル59を形成する。更に、レジスト58をマスクとして、例えば30keVの加速電圧、1.5×1013のドーズ量でB+をイオン注入することにより、p型ウェル59内にp型チャネル60を形成する。
【0013】
レジスト58を剥離した後、図43(a)及び(b)に示すように、pMOS領域112及び素子分離膜53aのpMOS領域112側に開口部61aを有しSRAM部を完全に被覆するレジスト61を形成する。次いで、レジスト61をマスクとして、例えば600keVの加速電圧、1.5×1013のドーズ量でP+をイオン注入することにより、コア部において、p−エピタキシャル層52内にn型ウェル62を形成する。
【0014】
レジスト61を剥離した後、図44(a)及び(b)に示すように、pMOS領域112の中央に開口部63aを有しSRAM部を完全に被覆するレジスト63を新たに形成する。次いで、レジスト63をマスクとして、例えば100keVの加速電圧、3×1012のドーズ量でAs+をイオン注入することにより、コア部において、n型ウェル62の中間深さにn型チャネル64を形成する。
【0015】
レジスト63を剥離した後、図45(a)及び(b)に示すように、pMOS領域114及び素子分離膜53bのpMOS領域114側に開口部65aを有しコア部を完全に被覆するレジスト65を形成する。次いで、レジスト65をマスクとして、例えば350keVの加速電圧、2×1013のドーズ量でP+をイオン注入することにより、SRAM部において、p−エピタキシャル層52内にn型ウェル66を形成する。更に、例えば100keVの加速電圧、1.4×1013のドーズ量でAs+をイオン注入することにより、n型ウェル66の中間深さにn型チャネル67を形成する。
【0016】
レジスト65を剥離した後、図46(a)及び(b)に示すように、nMOS領域111、pMOS領域112、nMOS領域113及びpMOS領域114内にゲート酸化膜68及びゲート電極69を形成する。
【0017】
次に、図47(a)及び(b)に示すように、ゲート酸化膜68及びゲート電極69の側方にサイドウォール70を形成する。
【0018】
次に、図48(a)及び(b)に示すように、nMOS領域111及びnMOS領域113に夫々開口部71a、71bを有するレジスト71を形成する。次いで、レジスト71をマスクとして、例えば20keVの加速電圧、5×1015のドーズ量でAs+をイオン注入することにより、nMOS領域111及びnMOS領域113内にn+ソース・ドレイン拡散層72を形成する。
【0019】
レジスト71を剥離した後、図49(a)及び(b)に示すように、pMOS領域112及びpMOS領域114に夫々開口部73a、73bを有するレジスト73を形成する。次いで、レジスト73をマスクとして、例えば4keVの加速電圧、5×1015のドーズ量でB+をイオン注入することにより、pMOS領域112及びpMOS領域114内にp+ソース・ドレイン拡散層74を形成する。
【0020】
その後、アニールにより注入されたイオンを活性化し、次いで、配線等を形成して、半導体装置を完成させる。
【0021】
また、素子分離領域下のパンチスルーを防止するために素子分離膜の下方に不純物濃度が高い領域が形成された半導体装置が提案されている(特開平8−97378号公報)。この提案に記載された半導体装置においては、MOSトランジスタが形成されたウェル内に、そのトランジスタの周囲に形成された素子分離膜の下方まで延びる高濃度不純物濃度領域が設けられている。
【0022】
【発明が解決しようとする課題】
しかしながら、SOCでは、メモリセル部(SRAM部)の占有面積とコア部の占有面積とを比較するとコア部のそれの方が著しく大きく、図示した従来の方法によって製造された半導体装置においては、コア部において素子分離膜53aの幅を広くしているので、チップ全体の面積が大きなものとなってしまうという問題点がある。
【0023】
また、特開平8−97378号公報に開示された半導体装置では、MOSトランジスタの下方に高濃度不純物濃度領域が存在しているので、MOSトランジスタのしきい値電圧への影響が考えられる。より高集積化された場合に、この影響は顕著になる。更に、SOCへの適用は考慮されておらず、SOCへ適用された場合には、工程数が増加する虞がある。更にまた、SOCのコア部に適用した場合には、高濃度不純物領域により接合容量が増加し、動作が遅くなる虞もある。
【0024】
これらの問題点は、SOCにおいて顕著であるが、メモリチップ自体でも、コア部をデコーダ等の周辺領域とすれば、同様の問題点が存在する。
【0025】
本発明はかかる問題点に鑑みてなされたものであって、論理回路が形成されたコア部の高速動作を可能としながら、そのコア部の占有面積を低減することができ、また、CMOSにおける素子分離領域下のパンチスルーを防止することができる半導体装置及びその製造方法を提供することを目的とする。
【0026】
【課題を解決するための手段】
本発明に係る半導体装置は、その表面にエピタキシャル成長により形成され不純物濃度が基体部分より低い第1導電型の半導体層を備える第1導電型の半導体基板と、前記半導体基板に形成されたコア部用相補型トランジスタ及びメモリセル部用相補型トランジスタと、を有する半導体装置において、前記コア部用相補型トランジスタは、前記第1導電型の半導体基板に形成された第1の第2導電型ウェルと、この第1の第2導電型ウェルに形成されソース・ドレインの導電型が第1導電型である第1のコア部用MOSトランジスタと、前記第1導電型の半導体基板の第1導電型の半導体層に形成されソース・ドレインの導電型が第2導電型である第2のコア部用MOSトランジスタと、前記第1及び第2のコア部用MOSトランジスタを相互に素子分離する素子分離膜と、この素子分離膜の下で前記第2のコア部用MOSトランジスタ側に形成され前記第1導電型の半導体基板より不純物濃度が高い第1導電型ウェルと、を有することを特徴とする。
【0027】
本発明においては、コア部において素子分離膜の下で第2のコア部用MOSトランジスタ側に半導体基板より不純物濃度が高い第1導電型ウェルが形成されているので、素子分離領域下のパンチスルー耐性が向上する。このため、コア部の素子分離膜の幅を狭くすることが可能となり、コア部の占有面積を縮小することができる。また、第2のコア部用MOSトランジスタは半導体基板に形成されているので、ウェルに形成されている従来のものと比して接合容量が低下する。この結果、高速動作が可能となる。
【0028】
本発明においては、前記メモリセル部用相補型トランジスタは、前記第1導電型の半導体基板に形成された第2の第1導電型ウェル及び第2の第2導電型ウェルと、前記第2の第2導電型ウェルに形成されソース・ドレインの導電型が第1導電型である第1のメモリセル部用MOSトランジスタと、前記第2の第1導電型ウェルに形成されソース・ドレインの導電型が第2導電型である第2のメモリセル部用MOSトランジスタと、を有し、前記第1及び第2の第1導電型ウェルの不純物濃度は、相互に等しくてもよい。
【0029】
また、前記素子分離膜の下で前記第1のコア部用MOSトランジスタ側に形成され前記第1の第2導電型ウェルより不純物濃度が高い第3の第2導電型ウェルを有することが望ましい。この場合、前記第2及び第3の第2導電型ウェルの不純物濃度は、相互に等しくてもよい。第3の第2導電型ウェルを設けることにより、素子分離領域下のパンチスルー耐性がより一層向上するため、更なる占有面積の縮小が可能となる。
【0031】
本発明に係る半導体装置の製造方法は、その表面にエピタキシャル成長により形成され不純物濃度が基体部分より低い第1導電型の半導体層を備える第1導電型の半導体基板にコア部用相補型トランジスタ及びメモリセル部用相補型トランジスタを形成する工程を有する半導体装置の製造方法において、前記コア部用相補型トランジスタ及び前記メモリセル部用相補型トランジスタを形成する工程は、前記コア部用相補型トランジスタを構成しソース・ドレインの導電型が第1導電型である第1のコア部用MOSトランジスタと前記第1導電型の半導体基板の第1導電型の半導体層に形成されソース・ドレインの導電型が第2導電型である第2のコア部用MOSトランジスタとを相互に素子分離する第1の素子分離膜及び前記メモリセル部用相補型トランジスタを構成しソース・ドレインの導電型が第1導電型である第1のメモリセル部用MOSトランジスタとソース・ドレインの導電型が第2導電型である第2のメモリセル部用MOSトランジスタとを相互に素子分離する第2の素子分離膜を前記第1導電型の半導体基板に形成する工程と、前記第1の素子分離膜の下で前記第2のコア部用MOSトランジスタ側に前記第1導電型の半導体基板より不純物濃度が高い第1の第1導電型ウェルを形成すると共に、前記第2のメモリセル部用MOSトランジスタが形成される予定の領域の前記第1導電型の半導体基板に前記第1導電型の半導体基板より不純物濃度が高い第2の第1導電型ウェルを形成する工程と、を有することを特徴とする。
【0032】
本発明においては、第1の第1導電型ウェルを第2の第1導電型ウェルと同時に形成するので、工程数を増加することなく素子分離領域下のパンチスルー耐性を向上させることが可能である。
【0033】
本発明において、前記コア部用相補型トランジスタ及び前記メモリセル部用相補型トランジスタを形成する工程は、前記第1のメモリセル部用MOSトランジスタが形成される予定の領域の前記第1導電型の半導体基板に第2の第2導電型ウェルを形成すると共に、前記第1の素子分離膜の下で前記第1のコア部用MOSトランジスタ側に第3の第2導電型ウェルを形成する工程を有することが望ましい。
【0034】
また、前記コア部用相補型トランジスタ及び前記メモリセル部用相補型トランジスタを形成する工程は、前記第1及び第2の第1導電型ウェルを形成する工程の後に、前記第1のメモリセル部用MOSトランジスタが形成される予定の領域の前記第1導電型の半導体基板に第1の第2導電型ウェル及び第2導電型チャネルを同一のマスクを使用して順次形成する工程を有してもよく、前記第1のメモリセル部用MOSトランジスタが形成される予定の領域の前記第1導電型の半導体基板に第2導電型イオンを注入する工程と、前記第1のメモリセル部用MOSトランジスタが形成される予定の領域の前記第1導電型の半導体基板に第1導電型イオンを前記第2導電型のイオンより低ドーズ量で注入する工程と、を有してもよい。
【0035】
第2導電型イオンを注入した後に低ドーズ量で第1導電型イオンを注入することにより、第1のコア部用MOSトランジスタにおけるウェルの不純物濃度が実質的に低下するので、接合容量が低下する。この結果、高速動作が可能となる。
【0037】
【発明の実施の形態】
以下、本発明の実施例に係る半導体装置の製造方法について、添付の図面を参照して具体的に説明する。なお、以下の説明においてCMOSトランジスタに設けられるウェルコンタクト層は従来のものと同様であり、説明を簡略化するためその図示及び説明は省略する。第1の実施例では、SRAMを構成する相補型トランジスタ(CMOS)とCPU等の周辺回路(コア)を構成するCMOSとを同一基板上に形成する。即ち、システムオンチップ(SOC)を作製する。図1(a)及び(b)乃至図10(a)及び(b)は、本発明の第1の実施例に係る半導体装置の製造方法を工程順に示す断面図である。なお、これらの図において(a)は半導体装置のコア部に該当する領域を示し、(b)は半導体装置のSRAM部に該当する領域を示す。
【0038】
先ず、図1(a)及び(b)に示すように、コア部及びSRAM部の両領域において、p型シリコン基板1上にp−エピタキシャル層2を形成する。次いで、コア部においてp−エピタキシャル層2の表面の所定領域に第1の素子分離膜3aを形成すると共に、SRAM部においてp−エピタキシャル層2の表面の所定領域に第2の素子分離膜3bを形成する。これにより、コア部において、nチャネルMOSトランジスタ(第2のコア部用MOSトランジスタ)が形成される領域であるnMOS領域101とpチャネルMOSトランジスタ(第1のコア部用MOSトランジスタ)が形成される領域であるpMOS領域102とが区画され、SRAM部において、nチャネルMOSトランジスタ(第2のメモリセル部用MOSトランジスタ)が形成される領域であるnMOS領域103とpチャネルMOSトランジスタ(第1のメモリセル部用MOSトランジスタ)が形成される領域であるpMOS領域104とが区画される。素子分離膜3aの幅は、例えば0.9μmであり、素子分離膜3bの幅は、例えば0.4μmである。素子分離膜3a及び3bは、LOCOS酸化により形成してもよく、トレンチ構造を採用することにより形成してもよい。その後、全面に犠牲酸化膜(図示せず)を形成する。
【0039】
次に、図2(a)に示すように、素子分離膜3aのnMOS領域101側に開口部4aを有するレジスト4を形成する。開口部4aの寸法は、素子分離膜3aのそれの半分よりも小さい。即ち、素子分離膜3aの開口部4aに整合する領域は、レジスト4下にある領域よりも狭い。また、レジスト4には、図2(b)に示すように、nMOS領域103及び素子分離膜3bのnMOS領域103側に開口部4bが形成されている。素子分離膜3b上の開口部4bの寸法は、素子分離膜3bのそれの約半分である。次いで、レジスト4をマスクとして、例えば150keVの加速電圧、2×1013のドーズ量でB+をイオン注入することにより、コア部において、素子分離膜3aの開口部4aに整合する領域の下にp型ウェル(第1の第1導電型ウェル)5aを形成すると共に、SRAM部において、p−エピタキシャル層2内に素子分離膜3bより深いp型ウェル(第2の第1導電型ウェル)5bを形成する。更に、レジスト4をマスクとして、例えば30keVの加速電圧、1.5×1013のドーズ量でB+をイオン注入することにより、p型ウェル5bの中間深さにp型チャネル6を形成する。
【0040】
レジスト4を剥離した後、図3(a)及び(b)に示すように、nMOS領域101の中央に開口部7aを有しSRAM部を完全に被覆するレジスト7を新たに形成する。次いで、レジスト7をマスクとして、例えば30keVの加速電圧、8×1012のドーズ量でB+をイオン注入することにより、p−エピタキシャル層2の中間深さにp型チャネル8を形成する。
【0041】
レジスト7を剥離した後、図4(a)及び(b)に示すように、pMOS領域102及び素子分離膜3aのpMOS領域102側に開口部9aを有しSRAM部を完全に被覆するレジスト9を形成する。素子分離膜3aのレジスト9で被覆されている領域は、開口部4aと整合する領域と実質的に同一である。次いで、レジスト9をマスクとして、例えば600keVの加速電圧、1.5×1013のドーズ量でP+をイオン注入することにより、p−エピタキシャル層2内にn型ウェル(第1の第2導電型ウェル)10を形成する。
【0042】
レジスト9を剥離した後、図5(a)及び(b)に示すように、pMOS領域102の中央に開口部11aを有しSRAM部を完全に被覆するレジスト11を新たに形成する。次いで、レジスト11をマスクとして、例えば100keVの加速電圧、3×1012のドーズ量でAs+をイオン注入することにより、n型ウェル10の中間深さにn型チャネル12を形成する。
【0043】
レジスト11を剥離した後、図6(a)及び(b)に示すように、pMOS領域104及び素子分離膜3bのpMOS領域104側に開口部13aを有しコア部を完全に被覆するレジスト13を形成する。次いで、レジスト13をマスクとして、例えば350keVの加速電圧、2×1013のドーズ量でP+をイオン注入することにより、SRAM部において、p−エピタキシャル層2内に素子分離膜3bより深いn型ウェル(第2の第2導電型ウェル)14を形成する。更に、レジスト13をマスクとして、例えば100keVの加速電圧、1.4×1013のドーズ量でAs+をイオン注入することにより、n型ウェル14の中間深さにn型チャネル15を形成する。
【0044】
レジスト13を剥離した後、図7(a)及び(b)に示すように、nMOS領域101、pMOS領域102、nMOS領域103及びpMOS領域104内にゲート酸化膜16及びゲート電極17を形成する。ゲート酸化膜16の厚さは、例えば2.5nmであり、ゲート電極17の厚さは、例えば150nmである。
【0045】
次に、図8(a)及び(b)に示すように、ゲート酸化膜16及びゲート電極17の側方にサイドウォール18を形成する。サイドウォール18は、例えばシリコン酸化膜及び/又はシリコン窒化膜等からなり、その幅は、例えば70nmである。
【0046】
次に、図9(a)及び(b)に示すように、nMOS領域101及びnMOS領域103に夫々開口部19a、19bを有するレジスト19を形成する。次いで、レジスト19をマスクとして、例えば20keVの加速電圧、5×1015のドーズ量でAs+をイオン注入することにより、nMOS領域101及びnMOS領域103内にn+ソース・ドレイン拡散層20を形成する。
【0047】
レジスト19を剥離した後、図10(a)及び(b)に示すように、pMOS領域102及びpMOS領域104に夫々開口部21a、21bを有するレジスト21を形成する。次いで、レジスト21をマスクとして、例えば4keVの加速電圧、5×1015のドーズ量でB+をイオン注入することにより、pMOS領域102及びpMOS領域104内にp+ソース・ドレイン拡散層22を形成する。
【0048】
その後、例えば1000℃で10秒間のアニールにより各ウェル及びソース・ドレイン拡散層に注入されたイオンを活性化し、次いで、通常の方法により配線等を形成して、半導体装置を完成させる。
【0049】
このように第1の実施例により製造された半導体装置においては、図10(a)及び(b)に示すように、素子分離膜3aの下でnMOS領域101側に不純物濃度がp−エピタキシャル層2のそれよりも高いp型ウェル5aが形成されているので、n型ソース・ドレイン拡散層20とn型ウェル10との間のパンチスルーが十分に抑制される。このため、素子分離膜3aの幅を従来のものより狭めることが可能であるので、チップ面積を低減することが可能である。
【0050】
また、n+ソース・ドレイン拡散層20がp−エピタキシャル層2に直接形成されているので、コア部における接合容量Cjが低下する。従って、高速動作が可能となる。
【0051】
更に、p型ウェル5aは、SRAM部のp型ウェル5bを形成する際に同時に形成することができるので、製造工程数の増加を防止することが可能である。
【0052】
次に、本発明の第2の実施例について説明する。第2の実施例は、第1の実施例よりも、更なる省面積化を図ったものである。図11(a)及び(b)乃至図20(a)及び(b)は、本発明の第2の実施例に係る半導体装置の製造方法を工程順に示す断面図である。なお、これらの図において(a)は半導体装置のコア部に該当する領域を示し、(b)は半導体装置のSRAM部に該当する領域を示す。また、図11(a)及び(b)乃至図20(a)及び(b)に示す第2の実施例において、図1(a)及び(b)乃至図10(a)及び(b)に示す第1の実施例と同一の構成要素には、同一の符号を付してその詳細な説明は省略する。
【0053】
先ず、図11(a)及び(b)に示すように、コア部及びSRAM部の両領域において、p型シリコン基板1上にp−エピタキシャル層2を形成する。次いで、コア部においてp−エピタキシャル層2の表面の所定領域に素子分離膜31を形成すると共に、SRAM部においてp−エピタキシャル層2の表面の所定領域に素子分離膜3bを形成する。これにより、nMOS領域101とpMOS領域102とが区画され、nMOS領域103とpMOS領域104とが区画される。素子分離膜31の幅は、第1の実施例における素子分離膜3aのそれより狭く、例えば0.6μmである。その後、全面に犠牲酸化膜(図示せず)を形成する。
【0054】
次に、図12(a)に示すように、素子分離膜31のnMOS領域101側に開口部4aを有するレジスト4を形成する。開口部4aの寸法は、素子分離膜31のそれの約半分である。また、レジスト4には、図12(b)に示すように、nMOS領域103及び素子分離膜3bのnMOS領域103側に開口部4bが形成されている。素子分離膜3b上の開口部4bの寸法は、素子分離膜3bのそれの約半分である。次いで、レジスト4をマスクとして、例えば150keVの加速電圧、2×1013のドーズ量でB+をイオン注入することにより、コア部において、素子分離膜31の開口部4aに整合する領域の下にp型ウェル5aを形成すると共に、SRAM部において、p−エピタキシャル層2内に素子分離膜3bより深いp型ウェル5bを形成する。更に、レジスト4をマスクとして、例えば30keVの加速電圧、1.5×1013のドーズ量でB+をイオン注入することにより、p型ウェル5bの中間深さにp型チャネル6を形成する。
【0055】
レジスト4を剥離した後、図13(a)及び(b)に示すように、nMOS領域101の中央に開口部7aを有しSRAM部を完全に被覆するレジスト7を新たに形成する。次いで、レジスト7をマスクとして、例えば30keVの加速電圧、8×1012のドーズ量でB+をイオン注入することにより、p−エピタキシャル層2の中間深さにp型チャネル8を形成する。
【0056】
レジスト7を剥離した後、図14(a)及び(b)に示すように、pMOS領域102に開口部32aを有しSRAM部を完全に被覆するレジスト32を形成する。次いで、レジスト32をマスクとして、例えば600keVの加速電圧、1.5×1013のドーズ量でP+をイオン注入し、更に、例えば170keVの加速電圧、3×1012のドーズ量でB+をイオン注入することにより、p−エピタキシャル層2内にn型ウェル(第1の第2導電型ウェル)33を形成する。このとき、開口部32aの寸法が、第1の実施例における開口部9aのそれより狭いので、n型ウェル33はp型ウェル5aから離間して形成される。また、P+をイオン注入した後にB+をイオン注入することにより、P+を打ち返しているので、n型ウェル33のn型よりの実質的な不純物濃度は低下する。なお、必ずしもB+をイオン注入する必要はない。
【0057】
レジスト32を剥離した後、図15(a)及び(b)に示すように、pMOS領域102の中央に開口部11aを有しSRAM部を完全に被覆するレジスト11を新たに形成する。次いで、レジスト11をマスクとして、例えば240keVの加速電圧、5×1012のドーズ量でP+をイオン注入し、更に、例えば100keVの加速電圧、3×1012のドーズ量でAs+をイオン注入することにより、n型ウェル33の中間深さにn型チャネル34を形成する。n型チャネル34の高さは、第1の実施例におけるn型チャネル12のそれよりも高いものとなる。
【0058】
レジスト11を剥離した後、図16(a)に示すように、素子分離膜31のpMOS領域102側に開口部35aを有するレジスト35を形成する。開口部35aの寸法は、素子分離膜31のそれの約半分である。また、レジスト35には、図16(b)に示すように、pMOS領域104及び素子分離膜3bのpMOS領域104側に開口部35bが形成されている。素子分離膜3b上の開口部35bの寸法は、素子分離膜3bのそれの約半分である。次いで、レジスト35をマスクとして、例えば350keVの加速電圧、2×1013のドーズ量でP+をイオン注入することにより、コア部において、素子分離膜31の開口部35aに整合する領域の下にn型ウェル(第3の第2導電型ウェル)36aを形成すると共に、SRAM部において、p−エピタキシャル層2内に素子分離膜3bより深いn型ウェル36bを形成する。更に、レジスト35をマスクとして、例えば100keVの加速電圧、1.4×1013のドーズ量でAs+をイオン注入することにより、n型ウェル36bの中間深さにn型チャネル37を形成する。
【0059】
レジスト35を剥離した後、図17(a)及び(b)に示すように、nMOS領域101、pMOS領域102、nMOS領域103及びpMOS領域104内にゲート酸化膜16及びゲート電極17を形成する。
【0060】
次に、図18(a)及び(b)に示すように、ゲート酸化膜16及びゲート電極17の側方にサイドウォール18を形成する。サイドウォール18は、例えばシリコン酸化膜及び/又はシリコン窒化膜等からなる。
【0061】
次に、図19(a)及び(b)に示すように、nMOS領域101及びnMOS領域103に夫々開口部19a、19bを有するレジスト19を形成する。次いで、レジスト19をマスクとして、例えば20keVの加速電圧、5×1015のドーズ量でAs+をイオン注入することにより、nMOS領域101及びnMOS領域103内にn+ソース・ドレイン拡散層20を形成する。
【0062】
レジスト19を剥離した後、図20(a)及び(b)に示すように、pMOS領域102及びpMOS領域104に夫々開口部21a、21bを有するレジスト21を形成する。次いで、レジスト21をマスクとして、例えば4keVの加速電圧、5×1015のドーズ量でB+をイオン注入することにより、pMOS領域102及びpMOS領域104内にp+ソース・ドレイン拡散層22を形成する。
【0063】
その後、各ウェル及びソース・ドレイン拡散層に注入されたイオンをアニールにより活性化し、次いで、通常の方法により配線等を形成して、半導体装置を完成させる。
【0064】
このように第2の実施例により製造された半導体装置においては、図20(a)及び(b)に示すように、素子分離膜31の下でnMOS領域101側にp型ウェル5aが形成されているだけでなく、pMOS領域102側に不純物濃度がn型ウェル33のそれよりも高いn型ウェル36aが形成されているので、n型ソース・ドレイン拡散層20とn型ウェル33との間のパンチスルー及びp型ソース・ドレイン拡散層22とp型エピタキシャル層2との間のパンチスルーが十分に抑制される。このため、素子分離膜31の幅をより一層狭めることが可能であるので、チップ面積をより一層低減することが可能である。
【0065】
また、n型ウェル33中のn型よりの実質的な不純物濃度が第1の実施例におけるn型ウェル10中のそれより低いので、コア部における接合容量Cjが更に低下する。従って、より高速な動作が可能となる。
【0066】
更に、n型ウェル36aは、SRAM部のn型ウェル36bを形成する際に同時に形成することができるので、製造工程数の増加を防止することが可能である。
【0067】
次に、本発明の第3の実施例について説明する。第3の実施例は、第1の実施例から工程数の低減を図ったものである。図21(a)及び(b)乃至図29(a)及び(b)は、本発明の第3の実施例に係る半導体装置の製造方法を工程順に示す断面図である。なお、これらの図において(a)は半導体装置のコア部に該当する領域を示し、(b)は半導体装置のSRAM部に該当する領域を示す。また、図21(a)及び(b)乃至図29(a)及び(b)に示す第3の実施例において、図1(a)及び(b)乃至図10(a)及び(b)に示す第1の実施例と同一の構成要素には、同一の符号を付してその詳細な説明は省略する。
【0068】
先ず、図21(a)及び(b)に示すように、コア部及びSRAM部の両領域において、p型シリコン基板1上にp−エピタキシャル層2を形成する。次いで、コア部においてp−エピタキシャル層2の表面の所定領域に素子分離膜3aを形成すると共に、SRAM部においてp−エピタキシャル層2の表面の所定領域に素子分離膜3bを形成する。これにより、nMOS領域101とpMOS領域102とが区画され、nMOS領域103とpMOS領域104とが区画される。その後、全面に犠牲酸化膜(図示せず)を形成する。
【0069】
次に、図22(a)に示すように、素子分離膜3aのnMOS領域101側に開口部4aを有するレジスト4を形成する。また、レジスト4には、図22(b)に示すように、nMOS領域103及び素子分離膜3bのnMOS領域103側に開口部4bが形成されている。次いで、レジスト4をマスクとして、例えば150keVの加速電圧、2×1013のドーズ量でB+をイオン注入することにより、コア部において、素子分離膜3aの開口部4aに整合する領域の下にp型ウェル5aを形成すると共に、SRAM部において、p−エピタキシャル層2内に素子分離膜3bより深いp型ウェル5bを形成する。更に、レジスト4をマスクとして、例えば30keVの加速電圧、1.5×1013のドーズ量でB+をイオン注入することにより、p型ウェル5bの中間深さにp型チャネル6を形成する。
【0070】
レジスト4を剥離した後、図23(a)及び(b)に示すように、nMOS領域101の中央に開口部7aを有しSRAM部を完全に被覆するレジスト7を新たに形成する。次いで、レジスト7をマスクとして、例えば30keVの加速電圧、8×1012のドーズ量でB+をイオン注入することにより、p−エピタキシャル層2の中間深さにp型チャネル8を形成する。
【0071】
レジスト7を剥離した後、図24(a)及び(b)に示すように、pMOS領域102及び素子分離膜3aのpMOS領域102側に開口部9aを有しSRAM部を完全に被覆するレジスト9を形成する。素子分離膜3aのレジスト9で被覆されている領域は、開口部4aと整合する領域と実質的に同一である。次いで、レジスト9をマスクとして、例えば600keVの加速電圧、1.5×1013のドーズ量でP+をイオン注入することにより、コア部において、p−エピタキシャル層2内にp型ウェル5aより深いn型ウェル10を形成する。更に、レジスト9をマスクとして、例えば100keVの加速電圧、3×1012のドーズ量でAs+をイオン注入することにより、n型ウェル10の中間深さにn型チャネル41を形成する。
【0072】
レジスト9を剥離した後、図25(a)及び(b)に示すように、pMOS領域104及び素子分離膜3bのpMOS領域104側に開口部13aを有しコア部を完全に被覆するレジスト13を形成する。次いで、レジスト13をマスクとして、例えば350keVの加速電圧、2×1013のドーズ量でP+をイオン注入することにより、SRAM部において、p−エピタキシャル層2内に素子分離膜3bより深いn型ウェル14を形成する。更に、レジスト13をマスクとして、例えば100keVの加速電圧、1.4×1013のドーズ量でAs+をイオン注入することにより、n型ウェル14の中間深さにn型チャネル15を形成する。
【0073】
レジスト13を剥離した後、図26(a)及び(b)に示すように、nMOS領域101、pMOS領域102、nMOS領域103及びpMOS領域104内にゲート酸化膜16及びゲート電極17を形成する。
【0074】
次に、図27(a)及び(b)に示すように、ゲート酸化膜16及びゲート電極17の側方にサイドウォール18を形成する。サイドウォール18は、例えばシリコン酸化膜及び/又はシリコン窒化膜等からなる。
【0075】
次に、図28(a)及び(b)に示すように、nMOS領域101及びnMOS領域103に夫々開口部19a、19bを有するレジスト19を形成する。次いで、レジスト19をマスクとして、例えば20keVの加速電圧、5×1015のドーズ量でAs+をイオン注入することにより、nMOS領域101及びnMOS領域103内にn+ソース・ドレイン拡散層20を形成する。
【0076】
レジスト19を剥離した後、図29(a)及び(b)に示すように、pMOS領域102及びpMOS領域104に夫々開口部21a、21bを有するレジスト21を形成する。次いで、レジスト21をマスクとして、例えば4keVの加速電圧、5×1015のドーズ量でB+をイオン注入することにより、pMOS領域102及びpMOS領域104内にp+ソース・ドレイン拡散層22を形成する。
【0077】
その後、各ウェル及びソース・ドレイン拡散層に注入されたイオンをアニールにより活性化し、次いで、通常の方法により配線等を形成して、半導体装置を完成させる。
【0078】
このように、第3の実施例によれば、レジスト9を使用してn型ウェル10及びn型チャネル41を形成しているので、第1の実施例より工程数を低減することができる。
【0079】
そして、第3の実施例により製造された半導体装置においては、図29(a)及び(b)に示すように、素子分離膜3aの下でnMOS領域101側にp型ウェル5aが形成されているので、第1の実施例と同様に、n型ソース・ドレイン拡散層20とn型ウェル10との間のパンチスルーが十分に抑制される。このため、チップ面積を低減することが可能である。但し、図29(a)に示すように、n型チャネル41が素子分離膜間まで延びているので、第1の実施例と比較すると若干の接合容量Cjの増加が考えられる。
【0080】
次に、本発明の第4の実施例について説明する。第4の実施例は、第2の実施例から工程数の低減を図ったものである。図30(a)及び(b)乃至図38(a)及び(b)は、本発明の第4の実施例に係る半導体装置の製造方法を工程順に示す断面図である。なお、これらの図において(a)は半導体装置のコア部に該当する領域を示し、(b)は半導体装置のSRAM部に該当する領域を示す。また、図30(a)及び(b)乃至図38(a)及び(b)に示す第4の実施例において、図11(a)及び(b)乃至図20(a)及び(b)に示す第2の実施例と同一の構成要素には、同一の符号を付してその詳細な説明は省略する。
【0081】
先ず、図30(a)及び(b)に示すように、コア部及びSRAM部の両領域において、p型シリコン基板1上にp−エピタキシャル層2を形成する。次いで、コア部においてp−エピタキシャル層2の表面の所定領域に素子分離膜31を形成すると共に、SRAM部においてp−エピタキシャル層2の表面の所定領域に素子分離膜3bを形成する。これにより、nMOS領域101とpMOS領域102とが区画され、nMOS領域103とpMOS領域104とが区画される。その後、全面に犠牲酸化膜(図示せず)を形成する。
【0082】
次に、図31(a)に示すように、素子分離膜31のnMOS領域101側に開口部4aを有するレジスト4を形成する。また、レジスト4には、図31(b)に示すように、nMOS領域103及び素子分離膜3bのnMOS領域103側に開口部4bが形成されている。次いで、レジスト4をマスクとして、例えば150keVの加速電圧、2×1013のドーズ量でB+をイオン注入することにより、コア部において、素子分離膜31の開口部4aに整合する領域の下にp型ウェル5aを形成すると共に、SRAM部において、p−エピタキシャル層2内に素子分離膜3bより深いp型ウェル5bを形成する。更に、レジスト4をマスクとして、例えば30keVの加速電圧、1.5×1013のドーズ量でB+をイオン注入することにより、p型ウェル5bの中間深さにp型チャネル6を形成する。
【0083】
レジスト4を剥離した後、図32(a)及び(b)に示すように、nMOS領域101の中央に開口部7aを有しSRAM部を完全に被覆するレジスト7を新たに形成する。次いで、レジスト7をマスクとして、例えば30keVの加速電圧、8×1012のドーズ量でB+をイオン注入することにより、p−エピタキシャル層2の中間深さにp型チャネル8を形成する。
【0084】
レジスト7を剥離した後、図33(a)及び(b)に示すように、pMOS領域102に開口部32aを有しSRAM部を完全に被覆するレジスト32を形成する。次いで、レジスト32をマスクとして、例えば600keVの加速電圧、1.5×1013のドーズ量でP+をイオン注入することにより、コア部において、p−エピタキシャル層2内にp型ウェル5aより深いn型ウェル33を形成する。更に、レジスト32をマスクとして、例えば100keVの加速電圧、3×1012のドーズ量でAs+をイオン注入することにより、n型ウェル33の中間深さにn型チャネル42を形成する。
【0085】
レジスト32を剥離した後、図34(a)及び(b)に示すように、素子分離膜31のpMOS領域102側に開口部35aを有するレジスト35を形成する。また、レジスト35には、図34(b)に示すように、pMOS領域104及び素子分離膜3bのpMOS領域104側に開口部35bが形成されている。次いで、レジスト35をマスクとして、例えば350keVの加速電圧、2×1013のドーズ量でP+をイオン注入することにより、コア部において、素子分離膜31の開口部35aに整合する領域の下にn型ウェル36aを形成すると共に、SRAM部において、p−エピタキシャル層2内に素子分離膜3bより深いn型ウェル36bを形成する。更に、レジスト35をマスクとして、例えば100keVの加速電圧、1.4×1013のドーズ量でAs+をイオン注入することにより、n型ウェル36bの中間深さにn型チャネル37を形成する。
【0086】
レジスト35を剥離した後、図35(a)及び(b)に示すように、nMOS領域101、pMOS領域102、nMOS領域103及びpMOS領域104内にゲート酸化膜16及びゲート電極17を形成する。
【0087】
次に、図36(a)及び(b)に示すように、ゲート酸化膜16及びゲート電極17の側方にサイドウォール18を形成する。サイドウォール18は、例えばシリコン酸化膜及び/又はシリコン窒化膜等からなる。
【0088】
次に、図37(a)及び(b)に示すように、nMOS領域101及びnMOS領域103に夫々開口部19a、19bを有するレジスト19を形成する。次いで、レジスト19をマスクとして、例えば20keVの加速電圧、5×1015のドーズ量でAs+をイオン注入することにより、nMOS領域101及びnMOS領域103内にn+ソース・ドレイン拡散層20を形成する。
【0089】
レジスト19を剥離した後、図38(a)及び(b)に示すように、pMOS領域102及びpMOS領域104に夫々開口部21a、21bを有するレジスト21を形成する。次いで、レジスト21をマスクとして、例えば4keVの加速電圧、5×1015のドーズ量でB+をイオン注入することにより、pMOS領域102及びpMOS領域104内にp+ソース・ドレイン拡散層22を形成する。
【0090】
その後、各ウェル及びソース・ドレイン拡散層に注入されたイオンをアニールにより活性化し、次いで、通常の方法により配線等を形成して、半導体装置を完成させる。
【0091】
このように、第4の実施例によれば、レジスト32を使用してn型ウェル33及びn型チャネル42を形成しているので、第2の実施例より工程数を低減することができる。
【0092】
そして、第4の実施例により製造された半導体装置においては、図38(a)及び(b)に示すように、素子分離膜31の下でnMOS領域101側にp型ウェル5aが形成されているだけでなく、pMOS領域102側に不純物濃度がn型ウェル33のそれよりも高いn型ウェル36aが形成されているので、n型ソース・ドレイン拡散層20とn型ウェル33との間のパンチスルー及びp型ソース・ドレイン拡散層22とp型エピタキシャル層2との間のパンチスルーが十分に抑制される。このため、素子分離膜31の幅をより一層狭めることが可能であるので、チップ面積をより一層低減することが可能である。但し、図38(a)に示すように、n型チャネル42が素子分離膜間まで延びているので、第2の実施例と比較すると若干の接合容量Cjの増加が考えられる。
【0093】
なお、半導体基板の導電型はp型に限定されるものではなく、n型とすることも可能である。この場合、各ウェル及び拡散層等の導電型を前述の実施例のそれと逆導電型とすればよい。
【0094】
【発明の効果】
以上詳述したように、本発明によれば、コア部において素子分離膜の下で第2のコア部用MOSトランジスタ側に形成され半導体基板より不純物濃度が高い第1導電型ウェルを設けているので、素子分離領域下のパンチスルー耐性を向上させることができる。このため、コア部の素子分離膜の幅を狭くすることができ、コア部の占有面積を縮小することができる。また、第2のコア部用MOSトランジスタを半導体基板に形成しているので、ウェルに形成されている従来のものと比して接合容量を低減し、コア部の動作を高速化することができる。
【0095】
素子分離膜下で第1のコア部用MOSトランジスタ側に第3の第2導電型ウェルを設けることにより、素子分離領域下のパンチスルー耐性をより一層向上させることができるので、更に占有面積を縮小することができる。
【0096】
更に、第1の第1導電型ウェルを第2の第1導電型ウェルと同時に形成しているので、工程数を増加することなく素子分離領域下のパンチスルー耐性を向上させることができる。また、第1のコア部用MOSトランジスタのウェルを作製するにあたり、半導体基板に第2導電型イオンを注入した後に低ドーズ量で第1導電型イオンを注入することにより、ウェルの不純物濃度を実質的に低下させ、接合容量を低下させることができる。この結果、より高速な動作が可能となる。
【図面の簡単な説明】
【図1】本発明の第1の実施例に係る半導体装置の製造方法を示す断面図である。
【図2】同じく、本発明の第1の実施例を示す図であって、図1(a)及び(b)に示す工程の次工程を示す断面図である。
【図3】同じく、本発明の第1の実施例を示す図であって、図2(a)及び(b)に示す工程の次工程を示す断面図である。
【図4】同じく、本発明の第1の実施例を示す図であって、図3(a)及び(b)に示す工程の次工程を示す断面図である。
【図5】同じく、本発明の第1の実施例を示す図であって、図4(a)及び(b)に示す工程の次工程を示す断面図である。
【図6】同じく、本発明の第1の実施例を示す図であって、図5(a)及び(b)に示す工程の次工程を示す断面図である。
【図7】同じく、本発明の第1の実施例を示す図であって、図6(a)及び(b)に示す工程の次工程を示す断面図である。
【図8】同じく、本発明の第1の実施例を示す図であって、図7(a)及び(b)に示す工程の次工程を示す断面図である。
【図9】同じく、本発明の第1の実施例を示す図であって、図8(a)及び(b)に示す工程の次工程を示す断面図である。
【図10】同じく、本発明の第1の実施例を示す図であって、図9(a)及び(b)に示す工程の次工程を示す断面図である。
【図11】本発明の第2の実施例に係る半導体装置の製造方法を示す断面図である。
【図12】同じく、本発明の第2の実施例を示す図であって、図11(a)及び(b)に示す工程の次工程を示す断面図である。
【図13】同じく、本発明の第2の実施例を示す図であって、図12(a)及び(b)に示す工程の次工程を示す断面図である。
【図14】同じく、本発明の第2の実施例を示す図であって、図13(a)及び(b)に示す工程の次工程を示す断面図である。
【図15】同じく、本発明の第2の実施例を示す図であって、図14(a)及び(b)に示す工程の次工程を示す断面図である。
【図16】同じく、本発明の第2の実施例を示す図であって、図15(a)及び(b)に示す工程の次工程を示す断面図である。
【図17】同じく、本発明の第2の実施例を示す図であって、図16(a)及び(b)に示す工程の次工程を示す断面図である。
【図18】同じく、本発明の第2の実施例を示す図であって、図17(a)及び(b)に示す工程の次工程を示す断面図である。
【図19】同じく、本発明の第2の実施例を示す図であって、図18(a)及び(b)に示す工程の次工程を示す断面図である。
【図20】同じく、本発明の第2の実施例を示す図であって、図19(a)及び(b)に示す工程の次工程を示す断面図である。
【図21】本発明の第3の実施例に係る半導体装置の製造方法を示す断面図である。
【図22】同じく、本発明の第3の実施例を示す図であって、図21(a)及び(b)に示す工程の次工程を示す断面図である。
【図23】同じく、本発明の第3の実施例を示す図であって、図22(a)及び(b)に示す工程の次工程を示す断面図である。
【図24】同じく、本発明の第3の実施例を示す図であって、図23(a)及び(b)に示す工程の次工程を示す断面図である。
【図25】同じく、本発明の第3の実施例を示す図であって、図24(a)及び(b)に示す工程の次工程を示す断面図である。
【図26】同じく、本発明の第3の実施例を示す図であって、図25(a)及び(b)に示す工程の次工程を示す断面図である。
【図27】同じく、本発明の第3の実施例を示す図であって、図26(a)及び(b)に示す工程の次工程を示す断面図である。
【図28】同じく、本発明の第3の実施例を示す図であって、図27(a)及び(b)に示す工程の次工程を示す断面図である。
【図29】同じく、本発明の第3の実施例を示す図であって、図28(a)及び(b)に示す工程の次工程を示す断面図である。
【図30】本発明の第4の実施例に係る半導体装置の製造方法を示す断面図である。
【図31】同じく、本発明の第4の実施例を示す図であって、図30(a)及び(b)に示す工程の次工程を示す断面図である。
【図32】同じく、本発明の第4の実施例を示す図であって、図31(a)及び(b)に示す工程の次工程を示す断面図である。
【図33】同じく、本発明の第4の実施例を示す図であって、図32(a)及び(b)に示す工程の次工程を示す断面図である。
【図34】同じく、本発明の第4の実施例を示す図であって、図33(a)及び(b)に示す工程の次工程を示す断面図である。
【図35】同じく、本発明の第4の実施例を示す図であって、図34(a)及び(b)に示す工程の次工程を示す断面図である。
【図36】同じく、本発明の第4の実施例を示す図であって、図35(a)及び(b)に示す工程の次工程を示す断面図である。
【図37】同じく、本発明の第4の実施例を示す図であって、図36(a)及び(b)に示す工程の次工程を示す断面図である。
【図38】同じく、本発明の第4の実施例を示す図であって、図37(a)及び(b)に示す工程の次工程を示す断面図である。
【図39】従来の半導体装置の製造方法を示す断面図である。
【図40】同じく、従来の製造方法を示す図であって、図39(a)及び(b)に示す工程の次工程を示す断面図である。
【図41】同じく、従来の製造方法を示す図であって、図40(a)及び(b)に示す工程の次工程を示す断面図である。
【図42】同じく、従来の製造方法を示す図であって、図41(a)及び(b)に示す工程の次工程を示す断面図である。
【図43】同じく、従来の製造方法を示す図であって、図42(a)及び(b)に示す工程の次工程を示す断面図である。
【図44】同じく、従来の製造方法を示す図であって、図43(a)及び(b)に示す工程の次工程を示す断面図である。
【図45】同じく、従来の製造方法を示す図であって、図44(a)及び(b)に示す工程の次工程を示す断面図である。
【図46】同じく、従来の製造方法を示す図であって、図45(a)及び(b)に示す工程の次工程を示す断面図である。
【図47】同じく、従来の製造方法を示す図であって、図46(a)及び(b)に示す工程の次工程を示す断面図である。
【図48】同じく、従来の製造方法を示す図であって、図47(a)及び(b)に示す工程の次工程を示す断面図である。
【図49】同じく、従来の製造方法を示す図であって、図48(a)及び(b)に示す工程の次工程を示す断面図である。
【図50】(a)及び(b)は従来のCMOSトランジスタにおける素子分離領域下のパンチスルーを示す断面図である。
【符号の説明】
1;半導体基板
2;エピタキシャル層
3a、3b、31;素子分離膜
4、7、9、11、13、19、21、32、35;レジスト
4a、4b、7a、9a、11a、13a、19a、19b、21a、21b、32a、35a、35b:開口部
5a、5b;p型ウェル
6、8;p型チャネル
10、14、33、36a、36b;n型ウェル
12、15、34、37、41、42;n型チャネル
16;ゲート酸化膜
17;ゲート電極
18;サイドウォール
20、22:ソース・ドレイン拡散層
101、103;nMOS領域
102、104;pMOS領域
51;半導体基板
52;エピタキシャル層
53a、53b;素子分離膜
54、56、58、61、63、65、71、73;レジスト
54a、56a、58a、61a、63a、65a、71a、71b、73a、73b:開口部
55、59;p型ウェル
57、60;p型チャネル
62、66;n型ウェル
64、67;n型チャネル
68;ゲート酸化膜
69;ゲート電極
70;サイドウォール
72、74:ソース・ドレイン拡散層
81;半導体基板
82;素子分離膜
83、84;ウェル
85a、86a;ソース拡散層
85b、86b;ドレイン拡散層
87;nチャネルMOSトランジスタ
88;pチャネルMOSトランジスタ
89、90;絶縁膜
91、92;ウェルコンタクト
93、94;ゲート電極
111、113;nMOS領域
112、114;pMOS領域
Claims (7)
- 第1導電型の半導体基板と、前記第1導電型の半導体基板の表面に形成され、不純物濃度が前記第1導電型の半導体基板より低い第1導電型のエピタキシャル膜と、前記第1導電型のエピタキシャル膜に形成されたコア部用相補型トランジスタ及びメモリセル部用相補型トランジスタと、を有する半導体装置において、
前記コア部用相補型トランジスタは、
前記第1導電型のエピタキシャル膜に形成された第1の第2導電型ウェルと、
この第1の第2導電型ウェルに形成されソース・ドレインの導電型が第1導電型である第1のコア部用MOSトランジスタと、
前記第1導電型のエピタキシャル膜に形成されソース・ドレインの導電型が第2導電型である第2のコア部用MOSトランジスタと、
前記第1及び第2のコア部用MOSトランジスタを相互に素子分離し前記エピタキシャル膜よりも厚さの薄い素子分離膜と、
この素子分離膜の下で前記第2のコア部用MOSトランジスタ側に形成され前記第1導電型のエピタキシャル膜より不純物濃度が高い第1の第1導電型ウェルと、
前記第1の第2導電型ウェル内に設けられ、前記素子分離膜まで延在し、前記エピタキシャル膜表面から離間した位置に不純物濃度ピークを有する第2導電型チャネル不純物領域と、
前記第1導電型のエピタキシャル膜内に設けられ、前記第2のコア部用MOSトランジスタのゲート電極下部に局在し、前記エピタキシャル膜表面から離間した位置に不純物濃度ピークを有する第1導電型チャネル不純物領域と、
を有し、
前記メモリセル部用相補型トランジスタは、
前記第1導電型のエピタキシャル膜に形成された第2の第1導電型ウェル及び第2の第2導電型ウェルと、
前記第2の第2導電型ウェルに形成されソース・ドレインの導電型が第1導電型である第1のメモリセル部用MOSトランジスタと、
前記第2の第1導電型ウェルに形成されソース・ドレインの導電型が第2導電型である第2のメモリセル部用MOSトランジスタと、
を有し、
前記第1及び第2の第1導電型ウェルの不純物濃度は、相互に等しいことを特徴とする半導体装置。 - 前記素子分離膜の下で前記第1のコア部用MOSトランジスタ側に形成され前記第1の第2導電型ウェルより不純物濃度が高い第3の第2導電型ウェルを有することを特徴とする請求項1に記載の半導体装置。
- 前記第2及び第3の第2導電型ウェルの不純物濃度は、相互に等しいことを特徴とする請求項2に記載の半導体装置。
- 第1導電型の半導体基板上に、不純物濃度が前記半導体基板より低い第1導電型のエピタキシャル膜を形成する工程と、
コア部の前記エピタキシャル膜に前記エピタキシャル膜よりも厚さが薄く、前記コア部を、ソース・ドレインが第1導電型である第1のコア部用トランジスタが形成される予定の領域とソース・ドレインが第2導電型である第2のコア部用トランジスタが形成される予定の領域とに分離する第1の素子分離膜を形成する工程と、
メモリセル部の前記エピタキシャル膜に前記エピタキシャル膜よりも厚さが薄く、前記メモリセル部を、ソース・ドレインが第1導電型である第1のメモリセル部用トランジスタが形成される予定の領域とソース・ドレインが第2導電型である第2のメモリセル部用トランジスタが形成される予定の領域とに分離する第2の素子分離膜を形成する工程と、
前記コア部の前記第1の素子分離膜により分離された領域のうち、ソース・ドレインが第1導電型である第1のコア部用トランジスタが形成される予定の領域の前記エピタキシャル膜に、第1の第2導電型ウェルを形成する工程と、
前記第1の素子分離膜の下であって前記第2のコア部用トランジスタが形成される予定の領域側に前記エピタキシャル膜よりも不純物濃度の高い第1の第1導電型ウェルを形成し、同時に、前記第2のメモリセル部用トランジスタが形成される予定の領域の前記エピタキシャル膜に、前記エピタキシャル膜よりも不純物濃度の高い第2の第1導電型ウェルを形成する工程と、
前記第1の第2導電型ウェル内に設けられ、前記第1の素子分離膜まで延在し、前記エピタキシャル膜表面から離間した位置に不純物濃度ピークを有する第2導電型チャネルを形成する工程と、
前記第1導電型のエピタキシャル膜内に設けられ、前記第2のコア部用MOSトランジスタのゲート電極下部に局在し、前記エピタキシャル膜表面から離間した位置に不純物濃度ピークを有する第1導電型チャネルを形成する工程と、
前記第1の第2導電型ウェル中に前記第1のコア部用トランジスタを形成し、前記エピタキシャル膜中にウェルを形成することなく前記第2のコア部用トランジスタを形成することにより、コア部用相補型トランジスタを形成する工程と、
前記メモリセル部にメモリセル部用相補型トランジスタを形成する工程と、
を有することを特徴とする半導体装置の製造方法。 - 前記第1のメモリセル部用MOSトランジスタが形成される予定の領域の前記第1導電型のエピタキシャル膜に第2の第2導電型ウェルを形成すると共に、前記第1の素子分離膜の下で前記第1のコア部用MOSトランジスタ側に第3の第2導電型ウェルを形成する工程を有することを特徴とする請求項4に記載の半導体装置の製造方法。
- 前記第1及び第2の第1導電型ウェルを形成する工程の後に、前記第1のメモリセル部用MOSトランジスタが形成される予定の領域の前記第1導電型のエピタキシャル膜に第1の第2導電型ウェル及び第2導電型チャネルを同一のマスクを使用して順次形成する工程を有することを特徴とする請求項4又は5に記載の半導体装置の製造方法。
- 前記第1及び第2の第1導電型ウェルを形成する工程の後に、前記第1のコア部用MOSトランジスタが形成される予定の領域の前記第1導電型のエピタキシャル膜に第2導電型イオンの注入、及び第1導電型イオンの前記第2導電型イオンより低ドーズ量での注入を行うことにより、第1の第2導電型ウェルを形成する工程と、
を有することを特徴とする請求項4又は5に記載の半導体装置の製造方法。
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