JPH10135351A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH10135351A JPH10135351A JP9240078A JP24007897A JPH10135351A JP H10135351 A JPH10135351 A JP H10135351A JP 9240078 A JP9240078 A JP 9240078A JP 24007897 A JP24007897 A JP 24007897A JP H10135351 A JPH10135351 A JP H10135351A
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Abstract
(57)【要約】
【課題】 工程数の最小限の増加のみで、トリプルウェ
ル構造を有する高性能な半導体装置を製造する。 【解決手段】 半導体装置が、ある導電型を有する基板
と、該基板の中に形成された該基板と同じ導電型を有す
る第１のウェルと、該基板の中に形成された該基板と逆
の導電型を有する第２のウェルと、該基板の中の深い位
置に形成された該基板と逆の導電型を有する埋め込みウ
ェルと、を備えている。この半導体装置は、該第１のウ
ェルの下面の少なくとも一部に接するように形成され
た、該基板と同じ導電型の埋め込みウェルをさらに備え
ており、それによって、該第１のウェルの少なくとも一
部は電気的に該基板に接続している。
ル構造を有する高性能な半導体装置を製造する。 【解決手段】 半導体装置が、ある導電型を有する基板
と、該基板の中に形成された該基板と同じ導電型を有す
る第１のウェルと、該基板の中に形成された該基板と逆
の導電型を有する第２のウェルと、該基板の中の深い位
置に形成された該基板と逆の導電型を有する埋め込みウ
ェルと、を備えている。この半導体装置は、該第１のウ
ェルの下面の少なくとも一部に接するように形成され
た、該基板と同じ導電型の埋め込みウェルをさらに備え
ており、それによって、該第１のウェルの少なくとも一
部は電気的に該基板に接続している。
Description
【０００１】
【発明の属する技術分野】本発明は、高性能な半導体装
置及びそれを実現するための製造方法に関する。
置及びそれを実現するための製造方法に関する。
【０００２】
【従来の技術】最近、ＣＭＯＳ半導体装置において、１
チップ内のＮウェル及びＰウェルのそれぞれにおいて２
種類以上の基板電位を混在させるために、従来のツイン
ウェル構造にさらに深いウェルが追加されているトリプ
ルウェル構造を採用するケースが増加している（例え
ば、三菱電機技報、第６８巻、第３号、第７〜１０頁
（１９９４年）などを参照）。トリプルウェル構造の半
導体装置の製造方法としては、一般的に、図６（ａ）〜
（ｅ）に示す方法が用いられている。
チップ内のＮウェル及びＰウェルのそれぞれにおいて２
種類以上の基板電位を混在させるために、従来のツイン
ウェル構造にさらに深いウェルが追加されているトリプ
ルウェル構造を採用するケースが増加している（例え
ば、三菱電機技報、第６８巻、第３号、第７〜１０頁
（１９９４年）などを参照）。トリプルウェル構造の半
導体装置の製造方法としては、一般的に、図６（ａ）〜
（ｅ）に示す方法が用いられている。
【０００３】具体的には、まず、図６（ａ）に示すよう
に、Ｐ型半導体基板４１の一方の主面上に、ＬＯＣＯＳ
分離膜４２を形成する。その後に、図６（ｂ）に示すよ
うに、Ｐ型半導体基板４１の主面上の所定の領域をＬＯ
ＣＯＳ分離膜４２を含めて覆うレジストマスク４３を形
成する。そして、マスク４３を使用してＰ+（リンイオ
ン）を高加速エネルギーで基板４１に注入して、深い位
置にＮウェル４４を形成する。
に、Ｐ型半導体基板４１の一方の主面上に、ＬＯＣＯＳ
分離膜４２を形成する。その後に、図６（ｂ）に示すよ
うに、Ｐ型半導体基板４１の主面上の所定の領域をＬＯ
ＣＯＳ分離膜４２を含めて覆うレジストマスク４３を形
成する。そして、マスク４３を使用してＰ+（リンイオ
ン）を高加速エネルギーで基板４１に注入して、深い位
置にＮウェル４４を形成する。
【０００４】次に、レジストマスク４３を除去し、Ｐ型
半導体基板４１の主面上の所定の領域を覆う新たなレジ
ストマスク４５を形成する。そして、マスク４５を使用
してＢ+（ボロンイオン）を基板４１に注入して、深い
Ｎウェル４４に接する第１のＰウェル４６を形成する。
また、同じ注入処理において、半導体基板４１の第１の
Ｐウェル４６が形成されていない領域には、第２のＰウ
ェル４７が形成される（図６（ｃ）参照）。さらに、同
じマスク４５を使用して異なる注入条件での注入処理を
行うことによって、第１のＰウェル４６の内部に、基板
電位が深い第１のＮチャネルＭＯＳトランジスタのパン
チスルーストッパ層及びしきい値電圧制御層（いずれの
層も図６（ｃ）には不図示）を形成する。
半導体基板４１の主面上の所定の領域を覆う新たなレジ
ストマスク４５を形成する。そして、マスク４５を使用
してＢ+（ボロンイオン）を基板４１に注入して、深い
Ｎウェル４４に接する第１のＰウェル４６を形成する。
また、同じ注入処理において、半導体基板４１の第１の
Ｐウェル４６が形成されていない領域には、第２のＰウ
ェル４７が形成される（図６（ｃ）参照）。さらに、同
じマスク４５を使用して異なる注入条件での注入処理を
行うことによって、第１のＰウェル４６の内部に、基板
電位が深い第１のＮチャネルＭＯＳトランジスタのパン
チスルーストッパ層及びしきい値電圧制御層（いずれの
層も図６（ｃ）には不図示）を形成する。
【０００５】続いて、レジストマスク４５を除去した後
に、第１及び第２のＰウェル４６及び４７が形成された
箇所に相当する領域に、新たなレジストマスク４８を形
成する。そして、マスク４８を利用してＰ+を基板４１
に注入して、Ｎウェル４９を形成する（図６（ｄ）参
照）。さらに、同じマスク４８を使用して異なる注入条
件での注入処理を行うことによって、Ｎウェル４９の内
部に、ＰチャネルＭＯＳトランジスタのためのパンチス
ルーストッパ層及びしきい値電圧制御層（いずれの層も
図６（ｄ）には不図示）を形成する。
に、第１及び第２のＰウェル４６及び４７が形成された
箇所に相当する領域に、新たなレジストマスク４８を形
成する。そして、マスク４８を利用してＰ+を基板４１
に注入して、Ｎウェル４９を形成する（図６（ｄ）参
照）。さらに、同じマスク４８を使用して異なる注入条
件での注入処理を行うことによって、Ｎウェル４９の内
部に、ＰチャネルＭＯＳトランジスタのためのパンチス
ルーストッパ層及びしきい値電圧制御層（いずれの層も
図６（ｄ）には不図示）を形成する。
【０００６】続いて、レジストマスク４８を除去した後
に、第２のＰウェル４７が形成された箇所以外に相当す
る領域に、新たなレジストマスク５０を形成する（図６
（ｅ）参照）。そして、マスク５０を利用してＢ+を基
板４１に注入して、第２のＰウェル４７の内部に、基板
電位が浅い第２のＮチャネルＭＯＳトランジスタのため
のパンチスルーストッパ層及びしきい値電圧制御層（い
ずれの層も図６（ｅ）には不図示）を形成する。
に、第２のＰウェル４７が形成された箇所以外に相当す
る領域に、新たなレジストマスク５０を形成する（図６
（ｅ）参照）。そして、マスク５０を利用してＢ+を基
板４１に注入して、第２のＰウェル４７の内部に、基板
電位が浅い第２のＮチャネルＭＯＳトランジスタのため
のパンチスルーストッパ層及びしきい値電圧制御層（い
ずれの層も図６（ｅ）には不図示）を形成する。
【０００７】
【発明が解決しようとする課題】上述の従来技術の方法
でトリプルウェル構造を形成すると、従来のツインウェ
ル構造の製造プロセスに比べて、２工程のマスク工程が
増加する。一般に、マスク工程はマスク層の塗布工程や
パターニング工程及びその剥離工程を伴うので、上記の
ような２工程のマスク工程の増加は、製造時間や製造コ
ストの大幅な増加を招く。
でトリプルウェル構造を形成すると、従来のツインウェ
ル構造の製造プロセスに比べて、２工程のマスク工程が
増加する。一般に、マスク工程はマスク層の塗布工程や
パターニング工程及びその剥離工程を伴うので、上記の
ような２工程のマスク工程の増加は、製造時間や製造コ
ストの大幅な増加を招く。
【０００８】本発明は、上記の課題を考慮して行われた
ものであり、その目的は、（１）工程数の最小限の増加
のみで製造され得るトリプルウェル構造を有する、高性
能な半導体装置を提供すること、及び（２）そのような
半導体装置の製造方法を提供すること、である。
ものであり、その目的は、（１）工程数の最小限の増加
のみで製造され得るトリプルウェル構造を有する、高性
能な半導体装置を提供すること、及び（２）そのような
半導体装置の製造方法を提供すること、である。
【０００９】
【課題を解決するための手段】本発明の半導体装置は、
ある導電型を有する基板と、該基板の中に形成された該
基板と同じ導電型を有する第１のウェルと、該基板の中
に形成された該基板と逆の導電型を有する第２のウェル
と、該基板の中の深い位置に形成された該基板と逆の導
電型を有する埋め込みウェルと、を備える半導体装置で
あって、該第１のウェルの下面の少なくとも一部に接す
るように形成された、該基板と同じ導電型の埋め込みウ
ェルをさらに備えており、それによって、該第１のウェ
ルの少なくとも一部は電気的に該基板に接続しており、
そのことによって、上記の目的が達成される。
ある導電型を有する基板と、該基板の中に形成された該
基板と同じ導電型を有する第１のウェルと、該基板の中
に形成された該基板と逆の導電型を有する第２のウェル
と、該基板の中の深い位置に形成された該基板と逆の導
電型を有する埋め込みウェルと、を備える半導体装置で
あって、該第１のウェルの下面の少なくとも一部に接す
るように形成された、該基板と同じ導電型の埋め込みウ
ェルをさらに備えており、それによって、該第１のウェ
ルの少なくとも一部は電気的に該基板に接続しており、
そのことによって、上記の目的が達成される。
【００１０】本発明の他の局面によれば、第１導電型を
有する基板と、該基板に設けられた、第２導電型の第１
のウェル、第１導電型の第２のウェル、第１導電型の第
３のウェル、第２導電型の第４のウェル、及び第１導電
型の第５のウェルと、を備える半導体装置が提供され
る。ここで、該第１のウェルは、該基板の深い位置に形
成された第２導電型の埋め込みウェルであり、該第４の
ウェルは、該第１のウェルの上部に接して形成されてお
り、該第２のウェルは、該第１のウェルの上部に接し且
つ該第４のウェルに取り囲まれて形成されており、該第
５のウェルは、該第３のウェルの下部の少なくとも一部
に接するように形成された第１導電型の埋め込みウェル
であり、該第１のウェルと該第５のウェルとは該基板内
でほぼ同じ高さに形成されている。このような特徴によ
って、上記の目的が達成される。
有する基板と、該基板に設けられた、第２導電型の第１
のウェル、第１導電型の第２のウェル、第１導電型の第
３のウェル、第２導電型の第４のウェル、及び第１導電
型の第５のウェルと、を備える半導体装置が提供され
る。ここで、該第１のウェルは、該基板の深い位置に形
成された第２導電型の埋め込みウェルであり、該第４の
ウェルは、該第１のウェルの上部に接して形成されてお
り、該第２のウェルは、該第１のウェルの上部に接し且
つ該第４のウェルに取り囲まれて形成されており、該第
５のウェルは、該第３のウェルの下部の少なくとも一部
に接するように形成された第１導電型の埋め込みウェル
であり、該第１のウェルと該第５のウェルとは該基板内
でほぼ同じ高さに形成されている。このような特徴によ
って、上記の目的が達成される。
【００１１】ある実施形態では、前記第３のウェルの下
部は、全面的に前記第５のウェルに接している。
部は、全面的に前記第５のウェルに接している。
【００１２】他の実施形態では、前記第３のウェルの下
部の一部が前記第５のウェルに接し、残りは前記第１の
ウェルに接している。
部の一部が前記第５のウェルに接し、残りは前記第１の
ウェルに接している。
【００１３】ある実施形態では、前記第２のウェルの一
部が、メモリセルトランジスタを含むメモリセル領域で
あり、該第２のウェルの残りの部分は、該メモリセルト
ランジスタと同じチャネル型のトランジスタを含む該メ
モリセル近傍の周辺回路領域であり、前記第３のウェル
は、該メモリセルトランジスタと同じチャネル型のトラ
ンジスタを含む該メモリセルから離れた周辺回路領域で
あり、前記第４のウェルは、該メモリセルトランジスタ
とは逆チャネル型のトランジスタを含む周辺回路領域で
ある。
部が、メモリセルトランジスタを含むメモリセル領域で
あり、該第２のウェルの残りの部分は、該メモリセルト
ランジスタと同じチャネル型のトランジスタを含む該メ
モリセル近傍の周辺回路領域であり、前記第３のウェル
は、該メモリセルトランジスタと同じチャネル型のトラ
ンジスタを含む該メモリセルから離れた周辺回路領域で
あり、前記第４のウェルは、該メモリセルトランジスタ
とは逆チャネル型のトランジスタを含む周辺回路領域で
ある。
【００１４】他の実施形態では、前記第３のウェルの一
部が、メモリセルトランジスタを含むメモリセル領域で
あり、該第３のウェルの残りの部分は、該メモリセルト
ランジスタと同じチャネル型のトランジスタを含む該メ
モリセル近傍の周辺回路領域であり、前記第２のウェル
は、該メモリセルトランジスタと同じチャネル型のトラ
ンジスタを含む該メモリセルから離れた周辺回路領域で
あり、前記第４のウェルは、該メモリセルトランジスタ
とは逆チャネル型のトランジスタを含む周辺回路領域で
あり、該第３のウェルのうちで該メモリセル領域の下部
のみに、前記第５のウェルが形成されている。
部が、メモリセルトランジスタを含むメモリセル領域で
あり、該第３のウェルの残りの部分は、該メモリセルト
ランジスタと同じチャネル型のトランジスタを含む該メ
モリセル近傍の周辺回路領域であり、前記第２のウェル
は、該メモリセルトランジスタと同じチャネル型のトラ
ンジスタを含む該メモリセルから離れた周辺回路領域で
あり、前記第４のウェルは、該メモリセルトランジスタ
とは逆チャネル型のトランジスタを含む周辺回路領域で
あり、該第３のウェルのうちで該メモリセル領域の下部
のみに、前記第５のウェルが形成されている。
【００１５】また、前記メモリセル領域と前記メモリセ
ル近傍の周辺回路領域との間の境界面と前記第５のウェ
ルの前記基板に垂直な境界面とは、ほぼ同一の面内にあ
り得る。
ル近傍の周辺回路領域との間の境界面と前記第５のウェ
ルの前記基板に垂直な境界面とは、ほぼ同一の面内にあ
り得る。
【００１６】本発明の半導体装置の製造方法は、第１導
電型の基板へのイオン注入によって第２導電型の第１の
ウェルを該基板内の深い位置に形成する工程と、該基板
へのイオン注入によって該第１のウェルの上部に接する
第１導電型の第２のウェル及び第１導電型の第３のウェ
ルを形成する工程と、該第２及び第３のウェルの間に相
当する位置に第２導電型の第４のウェルを該第１のウェ
ルの上部に接するように形成する工程と、イオン注入に
よって該第３のウェルの直下に相当する箇所の該第１の
ウェルの少なくとも一部を打ち消してその代わりに第１
導電型の第５のウェルを形成する工程と、を包含してお
り、そのことによって、上記の目的が達成される。
電型の基板へのイオン注入によって第２導電型の第１の
ウェルを該基板内の深い位置に形成する工程と、該基板
へのイオン注入によって該第１のウェルの上部に接する
第１導電型の第２のウェル及び第１導電型の第３のウェ
ルを形成する工程と、該第２及び第３のウェルの間に相
当する位置に第２導電型の第４のウェルを該第１のウェ
ルの上部に接するように形成する工程と、イオン注入に
よって該第３のウェルの直下に相当する箇所の該第１の
ウェルの少なくとも一部を打ち消してその代わりに第１
導電型の第５のウェルを形成する工程と、を包含してお
り、そのことによって、上記の目的が達成される。
【００１７】ある実施形態では、前記第２及び第３のウ
ェルを形成するための前記イオン注入は、マスクを使用
しない前記基板表面への全面注入工程であり、前記第４
のウェルを形成するための前記イオン注入のドーズ量
は、該全面注入工程で注入された第１導電型の不純物の
濃度とバランスして、第２導電型の不純物の所定の実効
濃度が得られるように設定される。
ェルを形成するための前記イオン注入は、マスクを使用
しない前記基板表面への全面注入工程であり、前記第４
のウェルを形成するための前記イオン注入のドーズ量
は、該全面注入工程で注入された第１導電型の不純物の
濃度とバランスして、第２導電型の不純物の所定の実効
濃度が得られるように設定される。
【００１８】ある実施形態では、前記第５のウェルの形
成のためのイオン注入工程においては、前記第３のウェ
ルに形成されるトランジスタのしきい値制御層の形成が
同時に行われる。
成のためのイオン注入工程においては、前記第３のウェ
ルに形成されるトランジスタのしきい値制御層の形成が
同時に行われる。
【００１９】ある実施形態では、前記第３のウェルの直
下に相当する箇所の前記第１のウェルの全体を打ち消し
て、その代わりに前記第５のウェルを形成する。
下に相当する箇所の前記第１のウェルの全体を打ち消し
て、その代わりに前記第５のウェルを形成する。
【００２０】或いは、前記第３のウェルの直下に相当す
る箇所の前記第１のウェルの一部のみを打ち消して、そ
の代わりに前記第５のウェルを形成する。
る箇所の前記第１のウェルの一部のみを打ち消して、そ
の代わりに前記第５のウェルを形成する。
【００２１】ある実施形態では、前記第５のウェルの形
成のためのイオン注入では、前記第３のウェルの内でメ
モリセル形成領域となる箇所を覆うレジストマスクを形
成して、注入処理を行う。
成のためのイオン注入では、前記第３のウェルの内でメ
モリセル形成領域となる箇所を覆うレジストマスクを形
成して、注入処理を行う。
【００２２】
（第１の実施の形態）図１は、本発明の第１の実施形態
における半導体装置の構成を示す断面図である。
における半導体装置の構成を示す断面図である。
【００２３】図１に示すように、本実施形態の半導体装
置では、Ｐ型半導体基板１の一方の主面の近傍におい
て、この主面に沿って第１のＰウェル４及び第２のＰウ
ェル５が選択的に形成されている。このうちの第１のＰ
ウェル４は、第１のＰウェル４に隣接して配置されたＮ
ウェル６ｂ及び６ｃと、第１のＰウェル４及びＮウェル
６ｂ及び６ｃの底部に接するような深い位置に形成され
た深いＮウェル３ｂ（以下では、「埋め込みＮウェル」
とも称する）とによって、取り囲まれている。一方、第
２のＰウェル５は、第２のＰウェル５の直下に位置し且
つ第２のＰウェル５に接するように形成された深いＰウ
ェル（以下では、「埋め込みＰウェル」とも称する）７
を介して、半導体基板１と電気的に接続されている。
置では、Ｐ型半導体基板１の一方の主面の近傍におい
て、この主面に沿って第１のＰウェル４及び第２のＰウ
ェル５が選択的に形成されている。このうちの第１のＰ
ウェル４は、第１のＰウェル４に隣接して配置されたＮ
ウェル６ｂ及び６ｃと、第１のＰウェル４及びＮウェル
６ｂ及び６ｃの底部に接するような深い位置に形成され
た深いＮウェル３ｂ（以下では、「埋め込みＮウェル」
とも称する）とによって、取り囲まれている。一方、第
２のＰウェル５は、第２のＰウェル５の直下に位置し且
つ第２のＰウェル５に接するように形成された深いＰウ
ェル（以下では、「埋め込みＰウェル」とも称する）７
を介して、半導体基板１と電気的に接続されている。
【００２４】この結果、第１のＰウェル４と第２のＰウ
ェル５とは、お互いに電気的に分断されており、第１の
Ｐウェル４と第２のＰウェル５とを互いに異なる電位に
設定することができる。
ェル５とは、お互いに電気的に分断されており、第１の
Ｐウェル４と第２のＰウェル５とを互いに異なる電位に
設定することができる。
【００２５】なお、以下の説明では、簡単のために、Ｎ
ウェル６ａ、６ｂ及び６ｃを「Ｎウェル６」と総称し、
また埋め込みＮウェル３ａ及び３ｂを「埋め込みＮウェ
ル３」と総称する。
ウェル６ａ、６ｂ及び６ｃを「Ｎウェル６」と総称し、
また埋め込みＮウェル３ａ及び３ｂを「埋め込みＮウェ
ル３」と総称する。
【００２６】半導体基板１の主面上であって各ウェル４
〜６の境界部分の上には、ＬＯＣＯＳ膜（分離領域）２
がそれぞれ配置されている。
〜６の境界部分の上には、ＬＯＣＯＳ膜（分離領域）２
がそれぞれ配置されている。
【００２７】埋め込みＮウェル３と埋め込みＰウェル７
とは、基板内のほぼ同じ高さに形成されている。これに
よって、第１及び第２のＰウェル４及び５の各下面とＮ
ウェル６の下面とは、ほぼ同じ高さに位置することにな
る。
とは、基板内のほぼ同じ高さに形成されている。これに
よって、第１及び第２のＰウェル４及び５の各下面とＮ
ウェル６の下面とは、ほぼ同じ高さに位置することにな
る。
【００２８】本実施形態では、Ｎウェル６に隣接して第
２のＰウェル５が配置されている構造を例にとって説明
しているが、第２のＰウェル５でＮウェル６を取り囲む
構成とすれば、Ｎウェル６の電位を従来の装置において
と同様に個々に変化させることができる。
２のＰウェル５が配置されている構造を例にとって説明
しているが、第２のＰウェル５でＮウェル６を取り囲む
構成とすれば、Ｎウェル６の電位を従来の装置において
と同様に個々に変化させることができる。
【００２９】次に本実施形態における半導体装置の製造
方法を、図２（ａ）〜（ｅ）を参照して説明する。
方法を、図２（ａ）〜（ｅ）を参照して説明する。
【００３０】具体的には、まず、図２（ａ）に示すよう
に、抵抗率が例えば約１×１０15ｃｍ-3であるＰ型半導
体基板１の一方の主面上の所定の位置に、厚さが例えば
約３００ｎｍであるＬＯＣＯＳ酸化膜２を選択的に形成
する。半導体基板１としては、例えばシリコン基板を使
用する。
に、抵抗率が例えば約１×１０15ｃｍ-3であるＰ型半導
体基板１の一方の主面上の所定の位置に、厚さが例えば
約３００ｎｍであるＬＯＣＯＳ酸化膜２を選択的に形成
する。半導体基板１としては、例えばシリコン基板を使
用する。
【００３１】次に、図２（ｂ）に示すように、半導体基
板１の主面の全面にＰ+（リンイオン）を注入して、基
板１の深い位置に埋め込みＮウェル３を形成する。注入
条件は、例えば加速エネルギーを約１２００ｋｅＶ、ド
ーズ量を約３×１０12ｃｍ−２とする。
板１の主面の全面にＰ+（リンイオン）を注入して、基
板１の深い位置に埋め込みＮウェル３を形成する。注入
条件は、例えば加速エネルギーを約１２００ｋｅＶ、ド
ーズ量を約３×１０12ｃｍ−２とする。
【００３２】次に、図２（Ｃ）に示すように、半導体基
板１の主面の所定の領域上に、レジスト膜８を公知の方
法で選択的に形成する。その後に、このレジスト膜８を
マスクとして利用して、半導体基板１の主面側からＢ＋
を３種類の注入条件、すなわち、加速エネルギー約４０
０ｋｅＶ且つドーズ量約１×１０13ｃｍ-2、加速エネル
ギー約１００ｋｅＶ且つドーズ量約３×１０12ｃｍ-2、
及び加速エネルギー約２０ｋｅＶ且つドーズ量約２×１
０12ｃｍ-2で、注入する。これにより、第１のＰウェル
４が、埋め込みＮウェル３の上縁部分に接して形成され
るとともに、この第１のＰウェル４の内部に、このウェ
ル４に形成されるべき第１のＮチャネルＭＯＳトランジ
スタのパンチスルーストッパ層とそのしきい値電圧制御
層とが形成される（但し、これらの層は不図示）。
板１の主面の所定の領域上に、レジスト膜８を公知の方
法で選択的に形成する。その後に、このレジスト膜８を
マスクとして利用して、半導体基板１の主面側からＢ＋
を３種類の注入条件、すなわち、加速エネルギー約４０
０ｋｅＶ且つドーズ量約１×１０13ｃｍ-2、加速エネル
ギー約１００ｋｅＶ且つドーズ量約３×１０12ｃｍ-2、
及び加速エネルギー約２０ｋｅＶ且つドーズ量約２×１
０12ｃｍ-2で、注入する。これにより、第１のＰウェル
４が、埋め込みＮウェル３の上縁部分に接して形成され
るとともに、この第１のＰウェル４の内部に、このウェ
ル４に形成されるべき第１のＮチャネルＭＯＳトランジ
スタのパンチスルーストッパ層とそのしきい値電圧制御
層とが形成される（但し、これらの層は不図示）。
【００３３】また、上記の工程では、後述する第２のＰ
ウェル５（図２（ｅ）参照）となるべき領域（第２のＰ
ウェル形成領域）５１にもＢ+が注入される。これによ
って、領域５１における第２のＰウェル５の形成がほぼ
完了するとともに、その内部にも、パンチスルーストッ
パ層及びしきい値電圧制御層を含む同様の層構造（不図
示）が形成される。
ウェル５（図２（ｅ）参照）となるべき領域（第２のＰ
ウェル形成領域）５１にもＢ+が注入される。これによ
って、領域５１における第２のＰウェル５の形成がほぼ
完了するとともに、その内部にも、パンチスルーストッ
パ層及びしきい値電圧制御層を含む同様の層構造（不図
示）が形成される。
【００３４】次に、レジスト膜８を除去した後に、図２
（ｄ）に示すように、レジスト膜８によって覆われてい
なかった領域を選択的に覆うレジスト膜９を形成する。
そして、レジスト膜９をマスクとして使用して、半導体
基板１の主面側から、Ｐ+を２種類の注入条件、すなわ
ち、加速エネルギー約７００ｋｅＶ且つドーズ量約１×
１０13ｃｍ-2、及び加速エネルギー約２００ｋｅＶ且つ
ドーズ量約３×１０12ｃｍ-2で注入する。さらに、同じ
レジスト膜９をマスクとして使用して、半導体基板１の
主面側から、Ｂ+を加速エネルギー約２０ｋｅＶ且つド
ーズ量約３×１０12ｃｍ-2で注入する。これにより、Ｎ
ウェル６が、埋め込みＮウェル３の上縁部分に接して形
成されるとともに、このＮウェル６の内部に、このウェ
ル６に形成されるべきＰチャネルＭＯＳトランジスタの
パンチスルーストッパ層とそのしきい値電圧制御層とが
形成される（但し、これらの層は不図示）。
（ｄ）に示すように、レジスト膜８によって覆われてい
なかった領域を選択的に覆うレジスト膜９を形成する。
そして、レジスト膜９をマスクとして使用して、半導体
基板１の主面側から、Ｐ+を２種類の注入条件、すなわ
ち、加速エネルギー約７００ｋｅＶ且つドーズ量約１×
１０13ｃｍ-2、及び加速エネルギー約２００ｋｅＶ且つ
ドーズ量約３×１０12ｃｍ-2で注入する。さらに、同じ
レジスト膜９をマスクとして使用して、半導体基板１の
主面側から、Ｂ+を加速エネルギー約２０ｋｅＶ且つド
ーズ量約３×１０12ｃｍ-2で注入する。これにより、Ｎ
ウェル６が、埋め込みＮウェル３の上縁部分に接して形
成されるとともに、このＮウェル６の内部に、このウェ
ル６に形成されるべきＰチャネルＭＯＳトランジスタの
パンチスルーストッパ層とそのしきい値電圧制御層とが
形成される（但し、これらの層は不図示）。
【００３５】次に、レジスト膜９を除去した後に、半導
体基板１の主面のうちで図２（ｄ）に示す領域（第２の
Ｐウェル形成領域）５１に対応する部分を除いた箇所
を、図２（ｅ）に示すようにレジスト膜１０で覆う。そ
の後に、このレジスト膜１０をマスクとして利用して、
半導体基板１の主面側からＢ+を３種類の注入条件、す
なわち、加速エネルギー約７００ｋｅＶ且つドーズ量約
１×１０13ｃｍ-2、加速エネルギー約１３０ｋｅＶ且つ
ドーズ量約２×１０12ｃｍ-2、及び加速エネルギー約２
０ｋｅＶ且つドーズ量約２×１０12ｃｍ-2で、注入す
る。これにより、領域５１に第２のＰウェル５が形成さ
れるとともに、第２のＰウェル５の直下に位置する箇所
の埋め込みＮウェル３がカウンタ注入によって打ち消さ
れて、代わりに第２のＰウェル５に接する深いＰウェル
７（埋め込みＰウェル７）が形成される。さらに、この
Ｂ+注入処理と図２（ｃ）を参照して説明した先のＢ+注
入処理とによって、埋め込みＰウェル７の内部に形成さ
れるべき第２のＮチャネルＭＯＳトランジスタのパンチ
スルーストッパ層とそのしきい値電圧制御層とが形成さ
れる（但し、これらの層は不図示）。
体基板１の主面のうちで図２（ｄ）に示す領域（第２の
Ｐウェル形成領域）５１に対応する部分を除いた箇所
を、図２（ｅ）に示すようにレジスト膜１０で覆う。そ
の後に、このレジスト膜１０をマスクとして利用して、
半導体基板１の主面側からＢ+を３種類の注入条件、す
なわち、加速エネルギー約７００ｋｅＶ且つドーズ量約
１×１０13ｃｍ-2、加速エネルギー約１３０ｋｅＶ且つ
ドーズ量約２×１０12ｃｍ-2、及び加速エネルギー約２
０ｋｅＶ且つドーズ量約２×１０12ｃｍ-2で、注入す
る。これにより、領域５１に第２のＰウェル５が形成さ
れるとともに、第２のＰウェル５の直下に位置する箇所
の埋め込みＮウェル３がカウンタ注入によって打ち消さ
れて、代わりに第２のＰウェル５に接する深いＰウェル
７（埋め込みＰウェル７）が形成される。さらに、この
Ｂ+注入処理と図２（ｃ）を参照して説明した先のＢ+注
入処理とによって、埋め込みＰウェル７の内部に形成さ
れるべき第２のＮチャネルＭＯＳトランジスタのパンチ
スルーストッパ層とそのしきい値電圧制御層とが形成さ
れる（但し、これらの層は不図示）。
【００３６】本実施形態における半導体装置をＤＲＡＭ
に適用する場合には、基板１と電気的に接続していない
第１のＰウェル４を、メモリセル及びセンスアンプ等の
メモリセル近傍の周辺回路のＮＭＯＳ領域（バックバイ
アスが有る領域）とし、基板１と電気的に接続している
第２のＰウェル５を、それ以外の周辺回路のＮＭＯＳ領
域（バックバイアスが無い領域）とすると、Ｎチャネル
ＭＯＳトランジスタのしきい値電圧制御のためにカウン
タ注入処理を使用しなくて済むので、不純物に起因する
移動度の劣化を抑制することができるなど、特に効果的
である。
に適用する場合には、基板１と電気的に接続していない
第１のＰウェル４を、メモリセル及びセンスアンプ等の
メモリセル近傍の周辺回路のＮＭＯＳ領域（バックバイ
アスが有る領域）とし、基板１と電気的に接続している
第２のＰウェル５を、それ以外の周辺回路のＮＭＯＳ領
域（バックバイアスが無い領域）とすると、Ｎチャネル
ＭＯＳトランジスタのしきい値電圧制御のためにカウン
タ注入処理を使用しなくて済むので、不純物に起因する
移動度の劣化を抑制することができるなど、特に効果的
である。
【００３７】上記の構成をより具体的に説明すると、第
１のＰウェル４の一部が、メモリセルトランジスタを含
むメモリセル領域であり、第１のＰウェル４の残りの部
分は、メモリセルトランジスタと同じチャネル型のトラ
ンジスタを含むメモリセル近傍の周辺回路領域である。
また、第２のＰウェル５は、メモリセルトランジスタと
同じチャネル型のトランジスタを含むメモリセルから離
れた周辺回路領域である。なお、Ｎウェル６は、メモリ
セルトランジスタとは逆チャネル型のトランジスタを含
む周辺回路領域である。
１のＰウェル４の一部が、メモリセルトランジスタを含
むメモリセル領域であり、第１のＰウェル４の残りの部
分は、メモリセルトランジスタと同じチャネル型のトラ
ンジスタを含むメモリセル近傍の周辺回路領域である。
また、第２のＰウェル５は、メモリセルトランジスタと
同じチャネル型のトランジスタを含むメモリセルから離
れた周辺回路領域である。なお、Ｎウェル６は、メモリ
セルトランジスタとは逆チャネル型のトランジスタを含
む周辺回路領域である。
【００３８】上記のような配置の場合には、ラッチアッ
プが起こり易い電源回路等が、深いＮウェル及び深いＰ
ウェル（埋め込みＮウェル及び埋め込みＰウェル）３及
び７が形成されてラッチアップ耐性が向上している領域
に配置されることから、形成される半導体チップ全体の
ラッチアップ耐性を向上させる上でもメリットがある。
プが起こり易い電源回路等が、深いＮウェル及び深いＰ
ウェル（埋め込みＮウェル及び埋め込みＰウェル）３及
び７が形成されてラッチアップ耐性が向上している領域
に配置されることから、形成される半導体チップ全体の
ラッチアップ耐性を向上させる上でもメリットがある。
【００３９】（第２の実施の形態）次に、本発明の第２
の実施形態における半導体装置の製造方法を、図３
（ａ）〜（ｄ）を参照して説明する。
の実施形態における半導体装置の製造方法を、図３
（ａ）〜（ｄ）を参照して説明する。
【００４０】上記に説明した第１の実施形態では、第１
及び第２のＰウェル４及び５とＮウェル６とを、異なる
パターンのレジスト膜（マスク）８、９及び１０を使用
して形成している。それに対して以下に説明する第２の
実施形態では、Ｐウェルを、マスクを使用しない全面注
入によって形成する。その後に行われるＮウェルの形成
では、全面注入された逆導電型の不純物により、Ｎウェ
ル形成のために注入される不純物の一部が打ち消される
ことを考慮して、Ｎウェル形成のためのドーズ量をあら
かじめ多めに設定して注入処理を行い、所定の実効不純
物濃度を得るようにする。
及び第２のＰウェル４及び５とＮウェル６とを、異なる
パターンのレジスト膜（マスク）８、９及び１０を使用
して形成している。それに対して以下に説明する第２の
実施形態では、Ｐウェルを、マスクを使用しない全面注
入によって形成する。その後に行われるＮウェルの形成
では、全面注入された逆導電型の不純物により、Ｎウェ
ル形成のために注入される不純物の一部が打ち消される
ことを考慮して、Ｎウェル形成のためのドーズ量をあら
かじめ多めに設定して注入処理を行い、所定の実効不純
物濃度を得るようにする。
【００４１】具体的には、まず、図３（ａ）に示すよう
に、抵抗率が例えば約１×１０15ｃｍ-3であるＰ型半導
体基板１の一方の主面上の所定の位置に、厚さが例えば
約３００ｎｍであるＬＯＣＯＳ酸化膜２を選択的に形成
する。半導体基板１としては、例えばシリコン基板を使
用する。
に、抵抗率が例えば約１×１０15ｃｍ-3であるＰ型半導
体基板１の一方の主面上の所定の位置に、厚さが例えば
約３００ｎｍであるＬＯＣＯＳ酸化膜２を選択的に形成
する。半導体基板１としては、例えばシリコン基板を使
用する。
【００４２】次に、図３（ｂ）に示すように、半導体基
板１の主面の全面にＰ+（リンイオン）を注入して、基
板１の深い位置に埋め込みＮウェル３を形成する。注入
条件は、例えば加速エネルギーを約１２００ｋｅＶ、ド
ーズ量を約３×１０12ｃｍ-2とする。
板１の主面の全面にＰ+（リンイオン）を注入して、基
板１の深い位置に埋め込みＮウェル３を形成する。注入
条件は、例えば加速エネルギーを約１２００ｋｅＶ、ド
ーズ量を約３×１０12ｃｍ-2とする。
【００４３】さらに、半導体基板１の主面の全面にＢ+
を３種類の注入条件、すなわち、加速エネルギー約４０
０ｋｅＶ且つドーズ量約１×１０13ｃｍ-2、加速エネル
ギー約１００ｋｅＶ且つドーズ量約３×１０12ｃｍ-2、
及び加速エネルギー約２０ｋｅＶ且つドーズ量約２×１
０12ｃｍ-2で、注入する。これにより、埋め込みＮウェ
ル３の上縁部分に接して、Ｐ型領域３０が形成される。
また、Ｐ型領域３０の内部に、この領域３０に形成され
るべきＭＯＳトランジスタのパンチスルーストッパ層と
そのしきい値電圧制御層とが形成される（但し、これら
の層は不図示）。
を３種類の注入条件、すなわち、加速エネルギー約４０
０ｋｅＶ且つドーズ量約１×１０13ｃｍ-2、加速エネル
ギー約１００ｋｅＶ且つドーズ量約３×１０12ｃｍ-2、
及び加速エネルギー約２０ｋｅＶ且つドーズ量約２×１
０12ｃｍ-2で、注入する。これにより、埋め込みＮウェ
ル３の上縁部分に接して、Ｐ型領域３０が形成される。
また、Ｐ型領域３０の内部に、この領域３０に形成され
るべきＭＯＳトランジスタのパンチスルーストッパ層と
そのしきい値電圧制御層とが形成される（但し、これら
の層は不図示）。
【００４４】次に、図３（ｃ）に示すように、半導体基
板１の主面のうちでＮウェル６の形成領域に相当する箇
所を除いた部分を選択的に覆うレジスト膜９を形成す
る。そして、レジスト膜９をマスクとして使用して、半
導体基板１の主面側から、Ｐ+を２種類の注入条件、す
なわち、加速エネルギー約７００ｋｅＶ且つドーズ量約
２×１０13ｃｍ-2、及び加速エネルギー約２００ｋｅＶ
且つドーズ量約６×１０12ｃｍ-2で注入する。さらに続
いて、同じレジスト膜９をマスクとして使用して、半導
体基板１の主面側から、Ｂ+を加速エネルギー約２０ｋ
ｅＶ且つドーズ量約１×１０12ｃｍ-2で注入する。これ
により、Ｐ型領域３０のうちの所定の部分の導電型がカ
ウンタ注入によって実効的にＮ型に変わり、Ｎウェル６
が、埋め込みＮウェル３の上縁部分に接して形成され
る。また、このＮウェル６の内部には、このウェル６に
形成されるべきＰチャネルＭＯＳトランジスタのパンチ
スルーストッパ層とそのしきい値電圧制御層とが形成さ
れる（但し、これらの層は不図示）。
板１の主面のうちでＮウェル６の形成領域に相当する箇
所を除いた部分を選択的に覆うレジスト膜９を形成す
る。そして、レジスト膜９をマスクとして使用して、半
導体基板１の主面側から、Ｐ+を２種類の注入条件、す
なわち、加速エネルギー約７００ｋｅＶ且つドーズ量約
２×１０13ｃｍ-2、及び加速エネルギー約２００ｋｅＶ
且つドーズ量約６×１０12ｃｍ-2で注入する。さらに続
いて、同じレジスト膜９をマスクとして使用して、半導
体基板１の主面側から、Ｂ+を加速エネルギー約２０ｋ
ｅＶ且つドーズ量約１×１０12ｃｍ-2で注入する。これ
により、Ｐ型領域３０のうちの所定の部分の導電型がカ
ウンタ注入によって実効的にＮ型に変わり、Ｎウェル６
が、埋め込みＮウェル３の上縁部分に接して形成され
る。また、このＮウェル６の内部には、このウェル６に
形成されるべきＰチャネルＭＯＳトランジスタのパンチ
スルーストッパ層とそのしきい値電圧制御層とが形成さ
れる（但し、これらの層は不図示）。
【００４５】次に、レジスト膜９を除去した後に、半導
体基板１の主面のうちで図３（ｃ）に示す（第２のＰウ
ェル形成領域）５１に対応する部分を除いた箇所を、図
３（ｄ）に示すようにレジスト膜１０で覆う。その後
に、このレジスト膜１０をマスクとして利用して、半導
体基板１の主面側からＢ+を３種類の注入条件、すなわ
ち、加速エネルギー約７００ｋｅＶ且つドーズ量約１×
１０13ｃｍ-2、加速エネルギー約１３０ｋｅＶ且つドー
ズ量約２×１０12ｃｍ-2、及び加速エネルギー約２０ｋ
ｅＶ且つドーズ量約２×１０12ｃｍ-2で、注入する。こ
れにより、領域５１に第２のＰウェル５が形成される。
また、Ｐ型領域３０のうちでＮウェル６及び第２のＰウ
ェル５を除いた箇所が、第１のＰウェル４になる。
体基板１の主面のうちで図３（ｃ）に示す（第２のＰウ
ェル形成領域）５１に対応する部分を除いた箇所を、図
３（ｄ）に示すようにレジスト膜１０で覆う。その後
に、このレジスト膜１０をマスクとして利用して、半導
体基板１の主面側からＢ+を３種類の注入条件、すなわ
ち、加速エネルギー約７００ｋｅＶ且つドーズ量約１×
１０13ｃｍ-2、加速エネルギー約１３０ｋｅＶ且つドー
ズ量約２×１０12ｃｍ-2、及び加速エネルギー約２０ｋ
ｅＶ且つドーズ量約２×１０12ｃｍ-2で、注入する。こ
れにより、領域５１に第２のＰウェル５が形成される。
また、Ｐ型領域３０のうちでＮウェル６及び第２のＰウ
ェル５を除いた箇所が、第１のＰウェル４になる。
【００４６】さらに、第２のＰウェル５の直下に位置す
る箇所の埋め込みＮウェル３がカウンタ注入によって打
ち消されて、代わりに第２のＰウェル５に接する深いＰ
ウェル７（埋め込みＰウェル７）が形成される。また、
このＢ+注入処理と図２（ｃ）を参照して説明した先の
Ｂ+注入処理とによって、埋め込みＰウェル７の内部に
形成されるべき第２のＮチャネルＭＯＳトランジスタの
パンチスルーストッパ層とそのしきい値電圧制御層とが
形成される（但し、これらの層は不図示）。
る箇所の埋め込みＮウェル３がカウンタ注入によって打
ち消されて、代わりに第２のＰウェル５に接する深いＰ
ウェル７（埋め込みＰウェル７）が形成される。また、
このＢ+注入処理と図２（ｃ）を参照して説明した先の
Ｂ+注入処理とによって、埋め込みＰウェル７の内部に
形成されるべき第２のＮチャネルＭＯＳトランジスタの
パンチスルーストッパ層とそのしきい値電圧制御層とが
形成される（但し、これらの層は不図示）。
【００４７】埋め込みＮウェル３と埋め込みＰウェル７
とは、基板内のほぼ同じ高さに形成されている。これに
よって、第１及び第２のＰウェル４及び５の各下面とＮ
ウェル６の下面とは、ほぼ同じ高さに位置することにな
る。
とは、基板内のほぼ同じ高さに形成されている。これに
よって、第１及び第２のＰウェル４及び５の各下面とＮ
ウェル６の下面とは、ほぼ同じ高さに位置することにな
る。
【００４８】以上の説明では、埋め込みＮウェルを形成
した後に、Ｐウェルの形成のために使用されるＰ型領域
３０をマスク無しの全面注入で形成しているが、これと
は逆に、Ｎウェルをマスクなしの全面注入で形成するこ
とも可能である。その場合には、埋め込みＮウェルと他
のＮウェルとを共通化しても良い。
した後に、Ｐウェルの形成のために使用されるＰ型領域
３０をマスク無しの全面注入で形成しているが、これと
は逆に、Ｎウェルをマスクなしの全面注入で形成するこ
とも可能である。その場合には、埋め込みＮウェルと他
のＮウェルとを共通化しても良い。
【００４９】本実施形態における半導体装置をＤＲＡＭ
に適用する場合に、基板１に電気的に接続していない第
１のＰウェル４をメモリセル及びセンスアンプ等のメモ
リセル近傍の周辺回路のＮＭＯＳ領域（バックバイアス
が有る領域）とし、基板１に電気的に接続している第２
のＰウェル５をそれ以外の周辺回路のＮＭＯＳ領域（バ
ックバイアスが無い領域）とすると特に効果的であるこ
とは、第１の実施形態の場合と同様である。
に適用する場合に、基板１に電気的に接続していない第
１のＰウェル４をメモリセル及びセンスアンプ等のメモ
リセル近傍の周辺回路のＮＭＯＳ領域（バックバイアス
が有る領域）とし、基板１に電気的に接続している第２
のＰウェル５をそれ以外の周辺回路のＮＭＯＳ領域（バ
ックバイアスが無い領域）とすると特に効果的であるこ
とは、第１の実施形態の場合と同様である。
【００５０】（第３の実施の形態）図４は、本発明の第
３の実施形態における半導体装置の構成を示す断面図で
ある。
３の実施形態における半導体装置の構成を示す断面図で
ある。
【００５１】図４に示すように、本実施形態の半導体装
置では、Ｐ型半導体基板１の一方の主面の近傍におい
て、この主面に沿って第１のＰウェル４及び第２のＰウ
ェル５が選択的に形成されている。このうちの第１のＰ
ウェル４は、第１の実施形態においてと同様に、第１の
Ｐウェル４に隣接して配置されたＮウェル６と、第１の
Ｐウェル４及びＮウェル６の底部に接するような深い位
置に形成された深いＮウェル（埋め込みＮウェル）３と
によって、取り囲まれている。一方、第２のＰウェル５
は、第１の実施形態とは異なって、第２のＰウェル５の
直下に位置し且つ第２のＰウェル５に接するように形成
された深いＰウェル（埋め込みＰウェル）７を介して、
半導体基板１と電気的に接続されている。但し、第１の
実施形態の構成とは異なって、第２のＰウェル５の直下
の埋め込みＰウェル７は、第２のＰウェル５の一部分の
みに相当するように設けられており、第２のＰウェル５
の底面の残りの部分は、埋め込みＮウェル３に接してい
る。
置では、Ｐ型半導体基板１の一方の主面の近傍におい
て、この主面に沿って第１のＰウェル４及び第２のＰウ
ェル５が選択的に形成されている。このうちの第１のＰ
ウェル４は、第１の実施形態においてと同様に、第１の
Ｐウェル４に隣接して配置されたＮウェル６と、第１の
Ｐウェル４及びＮウェル６の底部に接するような深い位
置に形成された深いＮウェル（埋め込みＮウェル）３と
によって、取り囲まれている。一方、第２のＰウェル５
は、第１の実施形態とは異なって、第２のＰウェル５の
直下に位置し且つ第２のＰウェル５に接するように形成
された深いＰウェル（埋め込みＰウェル）７を介して、
半導体基板１と電気的に接続されている。但し、第１の
実施形態の構成とは異なって、第２のＰウェル５の直下
の埋め込みＰウェル７は、第２のＰウェル５の一部分の
みに相当するように設けられており、第２のＰウェル５
の底面の残りの部分は、埋め込みＮウェル３に接してい
る。
【００５２】この結果、第１のＰウェル４と第２のＰウ
ェル５とは、お互いに電気的に分断されており、第１の
Ｐウェル４と第２のＰウェル５とを互いに異なる電位に
設定することができる。
ェル５とは、お互いに電気的に分断されており、第１の
Ｐウェル４と第２のＰウェル５とを互いに異なる電位に
設定することができる。
【００５３】半導体基板１の主面上であって各ウェル４
〜６の境界部分上には、ＬＯＣＯＳ膜２がそれぞれ配置
されている。
〜６の境界部分上には、ＬＯＣＯＳ膜２がそれぞれ配置
されている。
【００５４】埋め込みＮウェル３と埋め込みＰウェル７
とは、基板内のほぼ同じ高さに形成されている。これに
よって、第１及び第２のＰウェル４及び５の各下面とＮ
ウェル６の下面とは、ほぼ同じ高さに位置することにな
る。
とは、基板内のほぼ同じ高さに形成されている。これに
よって、第１及び第２のＰウェル４及び５の各下面とＮ
ウェル６の下面とは、ほぼ同じ高さに位置することにな
る。
【００５５】本実施形態では、Ｎウェル６に隣接して第
２のＰウェル５が配置されている構造を例にとって説明
しているが、第２のＰウェル５でＮウェル６を取り囲む
構成とすれば、Ｎウェル６の電位を従来の装置における
と同様に個々に変化させることができる。
２のＰウェル５が配置されている構造を例にとって説明
しているが、第２のＰウェル５でＮウェル６を取り囲む
構成とすれば、Ｎウェル６の電位を従来の装置における
と同様に個々に変化させることができる。
【００５６】次に本実施形態における半導体装置の製造
方法を、図５（ａ）〜（ｆ）を参照して説明する。
方法を、図５（ａ）〜（ｆ）を参照して説明する。
【００５７】具体的には、まず、図５（ａ）に示すよう
に、抵抗率が例えば約１×１０15ｃｍ-3であるＰ型半導
体基板１の一方の主面上の所定の位置に、厚さが例えば
約３００ｎｍであるＬＯＣＯＳ酸化膜２を選択的に形成
する。半導体基板１としては、例えばシリコン基板を使
用する。
に、抵抗率が例えば約１×１０15ｃｍ-3であるＰ型半導
体基板１の一方の主面上の所定の位置に、厚さが例えば
約３００ｎｍであるＬＯＣＯＳ酸化膜２を選択的に形成
する。半導体基板１としては、例えばシリコン基板を使
用する。
【００５８】次に、図５（ｂ）に示すように、半導体基
板１の主面の全面にＰ+（リンイオン）を注入して、基
板１の深い位置に埋め込みＮウェル３を形成する。注入
条件は、例えば加速エネルギーを約１２００ｋｅＶ、ド
ーズ量を約３×１０12ｃｍ-2とする。
板１の主面の全面にＰ+（リンイオン）を注入して、基
板１の深い位置に埋め込みＮウェル３を形成する。注入
条件は、例えば加速エネルギーを約１２００ｋｅＶ、ド
ーズ量を約３×１０12ｃｍ-2とする。
【００５９】次に、図５（ｃ）に示すように、半導体基
板１の主面の所定の領域上に、レジスト膜８を公知の方
法で選択的に形成する。その後に、このレジスト膜８を
マスクとして利用して、半導体基板１の主面側からＢ+
を３種類の注入条件、すなわち、加速エネルギー約４０
０ｋｅＶ且つドーズ量約１×１０13ｃｍ-2、加速エネル
ギー約１００ｋｅＶ且つドーズ量約３×１０12ｃｍ-2、
及び加速エネルギー約２０ｋｅＶ且つドーズ量約２×１
０12ｃｍ-2で、注入する。これにより、後述する第１の
Ｐウェル４（図５（ｅ）参照）が埋め込みＮウェル３の
上縁部分に接して形成されるべき領域（第１のＰウェル
形成領域）４０に、第１のＰウェル４として機能し得る
程度の不純物が注入される。さらに、その領域４０の内
部には、この領域４０に形成されるべき第１のＮチャネ
ルＭＯＳトランジスタのパンチスルーストッパ層とその
しきい値電圧制御層とが形成される（但し、これらの層
は不図示）。
板１の主面の所定の領域上に、レジスト膜８を公知の方
法で選択的に形成する。その後に、このレジスト膜８を
マスクとして利用して、半導体基板１の主面側からＢ+
を３種類の注入条件、すなわち、加速エネルギー約４０
０ｋｅＶ且つドーズ量約１×１０13ｃｍ-2、加速エネル
ギー約１００ｋｅＶ且つドーズ量約３×１０12ｃｍ-2、
及び加速エネルギー約２０ｋｅＶ且つドーズ量約２×１
０12ｃｍ-2で、注入する。これにより、後述する第１の
Ｐウェル４（図５（ｅ）参照）が埋め込みＮウェル３の
上縁部分に接して形成されるべき領域（第１のＰウェル
形成領域）４０に、第１のＰウェル４として機能し得る
程度の不純物が注入される。さらに、その領域４０の内
部には、この領域４０に形成されるべき第１のＮチャネ
ルＭＯＳトランジスタのパンチスルーストッパ層とその
しきい値電圧制御層とが形成される（但し、これらの層
は不図示）。
【００６０】また、上記の工程では、領域５１にもＢ+
が注入されて第２のＰウェル５が形成されるとともに、
その内部に、パンチスルーストッパ層及びしきい値電圧
制御層を含む同様の層構造（不図示）が形成される。
が注入されて第２のＰウェル５が形成されるとともに、
その内部に、パンチスルーストッパ層及びしきい値電圧
制御層を含む同様の層構造（不図示）が形成される。
【００６１】次に、レジスト膜８を除去した後に、図５
（ｄ）に示すように、レジスト膜８によって覆われてい
なかった領域を選択的に覆うレジスト膜９を形成する。
そして、レジスト膜９をマスクとして使用して、半導体
基板１の主面側から、Ｐ+を２種類の注入条件、すなわ
ち、加速エネルギー約７００ｋｅＶ且つドーズ量約１×
１０13ｃｍ-2、及び加速エネルギー約２００ｋｅＶ且つ
ドーズ量約３×１０12ｃｍ-2で注入する。さらに、同じ
レジスト膜９をマスクとして使用して、半導体基板１の
主面側から、Ｂ+を加速エネルギー約２０ｋｅＶ且つド
ーズ量約３×１０12ｃｍ-2で注入する。これにより、Ｎ
ウェル６が、埋め込みＮウェル３の上縁部分に接して形
成されるとともに、このＮウェル６の内部に、このウェ
ル６に形成されるべきＰチャネルＭＯＳトランジスタの
パンチスルーストッパ層とそのしきい値電圧制御層とが
形成される（但し、これらの層は不図示）。
（ｄ）に示すように、レジスト膜８によって覆われてい
なかった領域を選択的に覆うレジスト膜９を形成する。
そして、レジスト膜９をマスクとして使用して、半導体
基板１の主面側から、Ｐ+を２種類の注入条件、すなわ
ち、加速エネルギー約７００ｋｅＶ且つドーズ量約１×
１０13ｃｍ-2、及び加速エネルギー約２００ｋｅＶ且つ
ドーズ量約３×１０12ｃｍ-2で注入する。さらに、同じ
レジスト膜９をマスクとして使用して、半導体基板１の
主面側から、Ｂ+を加速エネルギー約２０ｋｅＶ且つド
ーズ量約３×１０12ｃｍ-2で注入する。これにより、Ｎ
ウェル６が、埋め込みＮウェル３の上縁部分に接して形
成されるとともに、このＮウェル６の内部に、このウェ
ル６に形成されるべきＰチャネルＭＯＳトランジスタの
パンチスルーストッパ層とそのしきい値電圧制御層とが
形成される（但し、これらの層は不図示）。
【００６２】次に、レジスト膜９を除去した後に、半導
体基板１の主面のうちで領域４０に対応する部分を除い
た箇所を、図５（ｅ）に示すようにレジスト膜１０で覆
う。その後に、このレジスト膜１０をマスクとして利用
して、半導体基板１の主面側からＢ+を２種類の注入条
件、すなわち、加速エネルギー約１３０ｋｅＶ且つドー
ズ量約２×１０12ｃｍ-2、及び加速エネルギー約２０ｋ
ｅＶ且つドーズ量約２×１０12ｃｍ-2で、注入する。こ
のＢ+注入処理と図５（ｃ）を参照して説明した先のＢ+
注入処理とによって、領域４０に第１のＰウェル４が形
成されるとともに、その内部に、この領域４０に形成さ
れるべき第１のＮチャネルＭＯＳトランジスタのパンチ
スルーストッパ層とそのしきい値電圧制御層とが形成さ
れる（但し、これらの層は不図示）。
体基板１の主面のうちで領域４０に対応する部分を除い
た箇所を、図５（ｅ）に示すようにレジスト膜１０で覆
う。その後に、このレジスト膜１０をマスクとして利用
して、半導体基板１の主面側からＢ+を２種類の注入条
件、すなわち、加速エネルギー約１３０ｋｅＶ且つドー
ズ量約２×１０12ｃｍ-2、及び加速エネルギー約２０ｋ
ｅＶ且つドーズ量約２×１０12ｃｍ-2で、注入する。こ
のＢ+注入処理と図５（ｃ）を参照して説明した先のＢ+
注入処理とによって、領域４０に第１のＰウェル４が形
成されるとともに、その内部に、この領域４０に形成さ
れるべき第１のＮチャネルＭＯＳトランジスタのパンチ
スルーストッパ層とそのしきい値電圧制御層とが形成さ
れる（但し、これらの層は不図示）。
【００６３】次に、レジスト膜１０を除去した後に、半
導体基板１の主面のうちで図５（ｄ）に示す第２のＰウ
ェル５の一部の領域５２に対応する部分を除いた箇所
を、図５（ｆ）に示すようにレジスト膜１１で覆う。そ
の後に、このレジスト膜１１をマスクとして利用して、
半導体基板１の主面側からＢ+を２種類の注入条件、す
なわち、加速エネルギー約７００ｋｅＶ且つドーズ量約
１×１０13ｃｍ-2、及び加速エネルギー約２０ｋｅＶ且
つドーズ量約３×１０12ｃｍ-2で、注入する。これによ
り、第２のＰウェル５のうちの領域５２の直下に位置す
る箇所の埋め込みＮウェル３がカウンタ注入によって打
ち消されて、代わりに第２のＰウェル５に接する深いＰ
ウェル７（埋め込みＰウェル７）が形成される。さら
に、このＢ+注入処理と図５（ｃ）を参照して説明した
先のＢ+注入処理とによって、領域５２の内部に、埋め
込みＰウェル７の内部に形成されるべき第３のＮチャネ
ルＭＯＳトランジスタのパンチスルーストッパ層とその
しきい値電圧制御層とが形成される（但し、これらの層
は不図示）。なお、第２のウェル５の残りの領域５３に
は、このＢ+注入処理では不純物は注入されない。
導体基板１の主面のうちで図５（ｄ）に示す第２のＰウ
ェル５の一部の領域５２に対応する部分を除いた箇所
を、図５（ｆ）に示すようにレジスト膜１１で覆う。そ
の後に、このレジスト膜１１をマスクとして利用して、
半導体基板１の主面側からＢ+を２種類の注入条件、す
なわち、加速エネルギー約７００ｋｅＶ且つドーズ量約
１×１０13ｃｍ-2、及び加速エネルギー約２０ｋｅＶ且
つドーズ量約３×１０12ｃｍ-2で、注入する。これによ
り、第２のＰウェル５のうちの領域５２の直下に位置す
る箇所の埋め込みＮウェル３がカウンタ注入によって打
ち消されて、代わりに第２のＰウェル５に接する深いＰ
ウェル７（埋め込みＰウェル７）が形成される。さら
に、このＢ+注入処理と図５（ｃ）を参照して説明した
先のＢ+注入処理とによって、領域５２の内部に、埋め
込みＰウェル７の内部に形成されるべき第３のＮチャネ
ルＭＯＳトランジスタのパンチスルーストッパ層とその
しきい値電圧制御層とが形成される（但し、これらの層
は不図示）。なお、第２のウェル５の残りの領域５３に
は、このＢ+注入処理では不純物は注入されない。
【００６４】以上のように、本実施形態では、第１の実
施形態の場合とは異なって、埋め込みＰウェルの形成の
ための注入処理を、第３のＮチャネルＭＯＳトランジス
タのしきい値制御のための注入処理と同時に行う。
施形態の場合とは異なって、埋め込みＰウェルの形成の
ための注入処理を、第３のＮチャネルＭＯＳトランジス
タのしきい値制御のための注入処理と同時に行う。
【００６５】以上の説明では、第１及び第２のＰウェル
４及び５とＮウェル６とを、異なるパターンのレジスト
膜（マスク）８〜１１を使用して形成している。或い
は、第２の実施形態で説明したように、Ｐウェルを、マ
スクを使用しない全面注入によって形成することもでき
る。その場合には、その後に行われるＮウェルの形成に
おいて、全面注入された逆導電型の不純物により、Ｎウ
ェル形成のために注入される不純物の一部が打ち消され
ることを考慮して、Ｎウェル形成のためのドーズ量をあ
らかじめ多めに設定して注入処理を行い、所定の実効不
純物濃度を得るようにする。或いは、Ｐウェルをマスク
無しの全面注入で形成する代わりに、Ｎウェルをマスク
なしの全面注入で形成することも可能である。
４及び５とＮウェル６とを、異なるパターンのレジスト
膜（マスク）８〜１１を使用して形成している。或い
は、第２の実施形態で説明したように、Ｐウェルを、マ
スクを使用しない全面注入によって形成することもでき
る。その場合には、その後に行われるＮウェルの形成に
おいて、全面注入された逆導電型の不純物により、Ｎウ
ェル形成のために注入される不純物の一部が打ち消され
ることを考慮して、Ｎウェル形成のためのドーズ量をあ
らかじめ多めに設定して注入処理を行い、所定の実効不
純物濃度を得るようにする。或いは、Ｐウェルをマスク
無しの全面注入で形成する代わりに、Ｎウェルをマスク
なしの全面注入で形成することも可能である。
【００６６】本実施形態における半導体装置をＤＲＡＭ
に適用する場合には、第１のＰウェル４の好ましい役割
と第２のＰウェル５の好ましい役割とが、第１及び第２
の実施形態の場合に対して、お互いに入れ替わる。具体
的には、本実施形態における半導体装置をＤＲＡＭに適
用する場合、第２のＰウェル５のうちで埋め込みＰウェ
ル７を介して基板１と電気的に接続している領域５２を
メモリセル領域５２とし、第２のＰウェル５のうちで基
板１と直接に電気的に接続していない領域５３を、セン
スアンプ等のメモリセル近傍の周辺回路のＮＭＯＳ領域
（バックバイアスが有る領域）とし、第１のＰウェル４
を、それ以外の周辺回路のＮＭＯＳ領域（バックバイア
スが無い領域）とすることが望ましい。このように設定
すると、ＮチャネルＭＯＳトランジスタのしきい値電圧
制御のためにカウンタ注入処理を使用しなくて済むの
で、不純物に起因する移動度の劣化を抑制することがで
きるなど、特に効果的である。上記の場合、第２のＰウ
ェル５に形成される第２及び第３のＮチャネルＭＯＳト
ランジスタは、それぞれメモリセル近傍の周辺回路トラ
ンジスタ及びメモリセルトランジスタとして機能する。
に適用する場合には、第１のＰウェル４の好ましい役割
と第２のＰウェル５の好ましい役割とが、第１及び第２
の実施形態の場合に対して、お互いに入れ替わる。具体
的には、本実施形態における半導体装置をＤＲＡＭに適
用する場合、第２のＰウェル５のうちで埋め込みＰウェ
ル７を介して基板１と電気的に接続している領域５２を
メモリセル領域５２とし、第２のＰウェル５のうちで基
板１と直接に電気的に接続していない領域５３を、セン
スアンプ等のメモリセル近傍の周辺回路のＮＭＯＳ領域
（バックバイアスが有る領域）とし、第１のＰウェル４
を、それ以外の周辺回路のＮＭＯＳ領域（バックバイア
スが無い領域）とすることが望ましい。このように設定
すると、ＮチャネルＭＯＳトランジスタのしきい値電圧
制御のためにカウンタ注入処理を使用しなくて済むの
で、不純物に起因する移動度の劣化を抑制することがで
きるなど、特に効果的である。上記の場合、第２のＰウ
ェル５に形成される第２及び第３のＮチャネルＭＯＳト
ランジスタは、それぞれメモリセル近傍の周辺回路トラ
ンジスタ及びメモリセルトランジスタとして機能する。
【００６７】上記の構成例をより具体的に説明すれば、
第２のＰウェル５の一部の領域５２が、メモリセルトラ
ンジスタを含むメモリセル領域５２であり、一方、第２
のＰウェル５の残りの領域５３は、メモリセルトランジ
スタと同じチャネル型のトランジスタを含むメモリセル
近傍の周辺回路領域５３である。第１のＰウェル４は、
メモリセルトランジスタと同じチャネル型のトランジス
タを含むメモリセルから離れた周辺回路領域である。ま
た、Ｎウェル６は、メモリセルトランジスタとは逆チャ
ネル型のトランジスタを含む周辺回路領域である。そし
て、第２のＰウェル５のうちのメモリセル領域５２の下
部のみに、埋め込みＰウェル７が形成されていて、基板
１と電気的に導通している。
第２のＰウェル５の一部の領域５２が、メモリセルトラ
ンジスタを含むメモリセル領域５２であり、一方、第２
のＰウェル５の残りの領域５３は、メモリセルトランジ
スタと同じチャネル型のトランジスタを含むメモリセル
近傍の周辺回路領域５３である。第１のＰウェル４は、
メモリセルトランジスタと同じチャネル型のトランジス
タを含むメモリセルから離れた周辺回路領域である。ま
た、Ｎウェル６は、メモリセルトランジスタとは逆チャ
ネル型のトランジスタを含む周辺回路領域である。そし
て、第２のＰウェル５のうちのメモリセル領域５２の下
部のみに、埋め込みＰウェル７が形成されていて、基板
１と電気的に導通している。
【００６８】上記の場合には、ホットキャリアやアンダ
ー／オーバーシュート等でノイズとなるキャリアが大量
に発生する入出力回路などが形成されている第１のＰウ
ェル４を、Ｎウェル６や埋め込みＮウェル３によってそ
の周囲を囲い込む構成が得られる。これによって、第１
のＰウェル４が電気的に分断されて、ある第１のＰウェ
ル４において上記の原因で発生したキャリアが他の第１
のＰウェル４に流入しない構成が実現されて、ノイズに
よる誤動作などの悪影響を抑制することができる。ま
た、放射線などによって少数キャリアが基板深部で発生
し拡散してくる場合でも、メモリセル部分への侵入口が
狭くなっているので、少数キャリアは埋め込みＮウェル
で捕獲され易く、結果的にメモリセルへの悪影響を抑制
することができる。
ー／オーバーシュート等でノイズとなるキャリアが大量
に発生する入出力回路などが形成されている第１のＰウ
ェル４を、Ｎウェル６や埋め込みＮウェル３によってそ
の周囲を囲い込む構成が得られる。これによって、第１
のＰウェル４が電気的に分断されて、ある第１のＰウェ
ル４において上記の原因で発生したキャリアが他の第１
のＰウェル４に流入しない構成が実現されて、ノイズに
よる誤動作などの悪影響を抑制することができる。ま
た、放射線などによって少数キャリアが基板深部で発生
し拡散してくる場合でも、メモリセル部分への侵入口が
狭くなっているので、少数キャリアは埋め込みＮウェル
で捕獲され易く、結果的にメモリセルへの悪影響を抑制
することができる。
【００６９】なお、以上に説明した第３の実施形態の構
成では、第２のＰウェル５におけるメモリセル領域５２
とメモリセル近傍のＮＭＯＳ周辺回路領域５３との境界
に分離領域を設けていないが、上記の箇所に分離領域を
設けてもよい。
成では、第２のＰウェル５におけるメモリセル領域５２
とメモリセル近傍のＮＭＯＳ周辺回路領域５３との境界
に分離領域を設けていないが、上記の箇所に分離領域を
設けてもよい。
【００７０】さらに、上記の説明では、第２のＰウェル
５の内部で、基板１に電気的に接続している領域５２と
基板１に直接には電気的に接続していない領域５３と
は、隣接して設けられている。しかし、これは他の構成
とすることも可能であり、例えば、第２のＰウェル５の
中心付近に埋め込みＰウェル７を設けて基板１と電気的
に接続させて（すなわち、第２のＰウェル５の中心付近
に領域５２を設けて）、基板１と直接には電気的に接続
していない領域５３を、その周囲を囲むように設けても
良い。或いは、一部の埋め込みＮウェル３が埋め込みＰ
ウェル７に囲まれて、電気的に浮遊したフローティング
状態になっていても良い。
５の内部で、基板１に電気的に接続している領域５２と
基板１に直接には電気的に接続していない領域５３と
は、隣接して設けられている。しかし、これは他の構成
とすることも可能であり、例えば、第２のＰウェル５の
中心付近に埋め込みＰウェル７を設けて基板１と電気的
に接続させて（すなわち、第２のＰウェル５の中心付近
に領域５２を設けて）、基板１と直接には電気的に接続
していない領域５３を、その周囲を囲むように設けても
良い。或いは、一部の埋め込みＮウェル３が埋め込みＰ
ウェル７に囲まれて、電気的に浮遊したフローティング
状態になっていても良い。
【００７１】以上に説明した第１、第２及び第３の各実
施形態の構成では、埋め込みウェル以外のウェルの境界
の全てに対応する位置に分離領域２を設けているが、こ
のような分離領域の形成は、必ずしも必須ではない。
施形態の構成では、埋め込みウェル以外のウェルの境界
の全てに対応する位置に分離領域２を設けているが、こ
のような分離領域の形成は、必ずしも必須ではない。
【００７２】また、埋め込みＮウェル３は、工程の初期
段階で一括して形成しているが、Ｎウェル及びＰウェル
の形成時に埋め込みＮウェル３を形成しても良く、或い
はそれらを一括形成と組み合わせても良い。また、その
場合には、Ｎウェルの直下に相当する箇所とＰウェルの
直下に相当する箇所とで、埋め込みＮウェルのプロファ
イルを独自に設定しても良い。
段階で一括して形成しているが、Ｎウェル及びＰウェル
の形成時に埋め込みＮウェル３を形成しても良く、或い
はそれらを一括形成と組み合わせても良い。また、その
場合には、Ｎウェルの直下に相当する箇所とＰウェルの
直下に相当する箇所とで、埋め込みＮウェルのプロファ
イルを独自に設定しても良い。
【００７３】さらに、第１、第２、及び第３の各実施形
態では、第１のＰウェル及び第２のＰウェルは、その直
下に埋め込みＰウェルが設けられているか否かという点
を除けば、それぞれの内部に設けられるパンチスルース
トッパ層及びしきい値電圧制御層の不純物濃度が異なっ
ている。しかし、必ずしもそのような設定である必要は
なく、本発明の意図に従っている限りは、図２（ｅ）、
図３（ｄ）、及び図５（ｅ）のＰウェルの選択的な形成
プロセスでの不純物注入処理を、他の注入条件で行うこ
とが可能である。例えば、第１のＰウェル及び第２のＰ
ウェルを、それぞれの内部に設けられるパンチスルース
トッパ層或いはしきい値電圧制御層、或いはその両方の
不純物濃度をお互いに等しくして、その直下に埋め込み
Ｐウェルが設けられているか否かという点のみで相違す
るように形成してもよい。また、ウェル注入が追加され
てもよい。
態では、第１のＰウェル及び第２のＰウェルは、その直
下に埋め込みＰウェルが設けられているか否かという点
を除けば、それぞれの内部に設けられるパンチスルース
トッパ層及びしきい値電圧制御層の不純物濃度が異なっ
ている。しかし、必ずしもそのような設定である必要は
なく、本発明の意図に従っている限りは、図２（ｅ）、
図３（ｄ）、及び図５（ｅ）のＰウェルの選択的な形成
プロセスでの不純物注入処理を、他の注入条件で行うこ
とが可能である。例えば、第１のＰウェル及び第２のＰ
ウェルを、それぞれの内部に設けられるパンチスルース
トッパ層或いはしきい値電圧制御層、或いはその両方の
不純物濃度をお互いに等しくして、その直下に埋め込み
Ｐウェルが設けられているか否かという点のみで相違す
るように形成してもよい。また、ウェル注入が追加され
てもよい。
【００７４】
【発明の効果】以上のように、本発明によれば、Ｎチャ
ネルＭＯＳトランジスタ及びＰチャネルＭＯＳトランジ
スタに対して１チップ内で種々の基板電位が設定できる
トリプルウェル構造の半導体装置を、従来のツインウェ
ル構造の製造プロセスに対して１工程のマスク工程を追
加するのみで、形成することができる。これにより、最
小限のプロセス工程数の増加で、高性能な半導体装置
（チップ）を実現することができる。
ネルＭＯＳトランジスタ及びＰチャネルＭＯＳトランジ
スタに対して１チップ内で種々の基板電位が設定できる
トリプルウェル構造の半導体装置を、従来のツインウェ
ル構造の製造プロセスに対して１工程のマスク工程を追
加するのみで、形成することができる。これにより、最
小限のプロセス工程数の増加で、高性能な半導体装置
（チップ）を実現することができる。
【００７５】このとき、本発明によれば、半導体基板の
全面に不純物イオンを注入して、深いＮウェルを形成す
る。この過程で、異なる基板電位を有する２種類のＰウ
ェルのうちの一方（通常は基板電位が浅いＰウェル）の
下では、深いＮウェル領域がカウンタ注入によって打ち
消されて、実効的に基板と同じ導電型となる。
全面に不純物イオンを注入して、深いＮウェルを形成す
る。この過程で、異なる基板電位を有する２種類のＰウ
ェルのうちの一方（通常は基板電位が浅いＰウェル）の
下では、深いＮウェル領域がカウンタ注入によって打ち
消されて、実効的に基板と同じ導電型となる。
【００７６】所定のＮウェルをＰウェルで取り囲む構造
とすることにより、個々のＮウェルの電位をお互いに異
なるレベルに設定することが可能になる。また、付加的
な埋め込みウェルが形成されることによってシート抵抗
が低減され、結果的にラッチアップ耐性が向上する。
とすることにより、個々のＮウェルの電位をお互いに異
なるレベルに設定することが可能になる。また、付加的
な埋め込みウェルが形成されることによってシート抵抗
が低減され、結果的にラッチアップ耐性が向上する。
【００７７】本発明によれば、Ｐ型基板を使用した場合
に、最も高い加速エネルギーを必要とするために注入処
理が不安定になり易い埋め込みＮウェルの形成工程を、
マスクレス注入によって実施することができる。この結
果、注入時のレジストからのアウトガスの影響による装
置内の真空度の劣化に起因して注入処理が不安定になる
という問題点が、解消される。特に、多価イオンを用い
て高加速エネルギーでの注入処理を実施する際に、上記
の効果が特に顕著に貢献する。
に、最も高い加速エネルギーを必要とするために注入処
理が不安定になり易い埋め込みＮウェルの形成工程を、
マスクレス注入によって実施することができる。この結
果、注入時のレジストからのアウトガスの影響による装
置内の真空度の劣化に起因して注入処理が不安定になる
という問題点が、解消される。特に、多価イオンを用い
て高加速エネルギーでの注入処理を実施する際に、上記
の効果が特に顕著に貢献する。
【図１】本発明の第１の実施形態における半導体装置の
構成を模式的に示す断面図である。
構成を模式的に示す断面図である。
【図２】（ａ）〜（ｅ）は、図１の半導体装置の製造方
法を模式的に示す工程断面図である。
法を模式的に示す工程断面図である。
【図３】（ａ）〜（ｄ）は、本発明の第２の実施形態に
おける半導体装置の製造方法を模式的に示す工程断面図
である。
おける半導体装置の製造方法を模式的に示す工程断面図
である。
【図４】本発明の第３の実施形態における半導体装置の
構成を模式的に示す断面図である。
構成を模式的に示す断面図である。
【図５】（ａ）〜（ｆ）は、図４の半導体装置の製造方
法を模式的に示す工程断面図である。
法を模式的に示す工程断面図である。
【図６】（ａ）〜（ｅ）は、従来技術における半導体装
置の製造方法を模式的に示す工程断面図である。
置の製造方法を模式的に示す工程断面図である。
１、４１ Ｐ型半導体基板 ２、４２ ＬＯＣＯＳ膜（分離領域） ３、３ａ、３ｂ、４４ 埋め込みＮウェル ４、４６ 第１のＰウェル ５、４７ 第２のＰウェル ６、６ａ、６ｂ，６ｃ、４９ Ｎウェル ７ 埋め込みＰウェル ８、９、１０、１１、４５、４８、５０ レジスト膜 ３０ Ｐ型領域 ４０ 第１のＰウェル形成領域 ５１ 第２のＰウェル形成領域 ５２ メモリセル領域 ５３ 周辺回路領域
Claims (13)
- 【請求項１】 ある導電型を有する基板と、 該基板の中に形成された、該基板と同じ導電型を有する
第１のウェルと、 該基板の中に形成された、該基板と逆の導電型を有する
第２のウェルと、 該基板の中の深い位置に形成された、該基板と逆の導電
型を有する埋め込みウェルと、を備える半導体装置であ
って、 該第１のウェルの下面の少なくとも一部に接するように
形成された、該基板と同じ導電型の埋め込みウェルをさ
らに備えており、それによって、該第１のウェルの少な
くとも一部は電気的に該基板に接続している、半導体装
置。 - 【請求項２】 第１導電型を有する基板と、 該基板に設けられた、第２導電型の第１のウェル、第１
導電型の第２のウェル、第１導電型の第３のウェル、第
２導電型の第４のウェル、及び第１導電型の第５のウェ
ルと、を備える半導体装置であって、 該第１のウェルは、該基板の深い位置に形成された第２
導電型の埋め込みウェルであり、 該第４のウェルは、該第１のウェルの上部に接して形成
されており、 該第２のウェルは、該第１のウェルの上部に接し且つ該
第４のウェルに取り囲まれて形成されており、 該第５のウェルは、該第３のウェルの下部の少なくとも
一部に接するように形成された第１導電型の埋め込みウ
ェルであり、 該第１のウェルと該第５のウェルとは該基板内でほぼ同
じ高さに形成されている、半導体装置。 - 【請求項３】 前記第３のウェルの下部は、全面的に前
記第５のウェルに接している、請求項２に記載の半導体
装置。 - 【請求項４】 前記第３のウェルの下部の一部が前記第
５のウェルに接し、残りは前記第１のウェルに接してい
る、請求項２に記載の半導体装置。 - 【請求項５】 前記第２のウェルの一部が、メモリセル
トランジスタを含むメモリセル領域であり、該第２のウ
ェルの残りの部分は、該メモリセルトランジスタと同じ
チャネル型のトランジスタを含む該メモリセル近傍の周
辺回路領域であり、 前記第３のウェルは、該メモリセルトランジスタと同じ
チャネル型のトランジスタを含む該メモリセルから離れ
た周辺回路領域であり、 前記第４のウェルは、該メモリセルトランジスタとは逆
チャネル型のトランジスタを含む周辺回路領域である、
請求項２または３に記載の半導体装置。 - 【請求項６】 前記第３のウェルの一部が、メモリセル
トランジスタを含むメモリセル領域であり、該第３のウ
ェルの残りの部分は、該メモリセルトランジスタと同じ
チャネル型のトランジスタを含む該メモリセル近傍の周
辺回路領域であり、 前記第２のウェルは、該メモリセルトランジスタと同じ
チャネル型のトランジスタを含む該メモリセルから離れ
た周辺回路領域であり、 前記第４のウェルは、該メモリセルトランジスタとは逆
チャネル型のトランジスタを含む周辺回路領域であり、 該第３のウェルのうちで該メモリセル領域の下部のみ
に、前記第５のウェルが形成されている、請求項２また
は４に記載の半導体装置。 - 【請求項７】 前記メモリセル領域と前記メモリセル近
傍の周辺回路領域との間の境界面と前記第５のウェルの
前記基板に垂直な境界面とが、ほぼ同一の面内にある、
請求項６に記載の半導体装置。 - 【請求項８】 第１導電型の基板へのイオン注入によっ
て、第２導電型の第１のウェルを該基板内の深い位置に
形成する工程と、 該基板へのイオン注入によって、該第１のウェルの上部
に接する第１導電型の第２のウェル及び第１導電型の第
３のウェルを形成する工程と、 該第２及び第３のウェルの間に相当する位置に、第２導
電型の第４のウェルを、該第１のウェルの上部に接する
ように形成する工程と、 イオン注入によって、該第３のウェルの直下に相当する
箇所の該第１のウェルの少なくとも一部を打ち消して、
その代わりに第１導電型の第５のウェルを形成する工程
と、を包含する、半導体装置の製造方法。 - 【請求項９】 前記第２及び第３のウェルを形成するた
めの前記イオン注入は、マスクを使用しない前記基板表
面への全面注入工程であり、 前記第４のウェルを形成するための前記イオン注入のド
ーズ量は、該全面注入工程で注入された第１導電型の不
純物の濃度とバランスして、第２導電型の不純物の所定
の実効濃度が得られるように設定される、請求項８に記
載の半導体装置の製造方法。 - 【請求項１０】 前記第５のウェルの形成のためのイオ
ン注入工程においては、前記第３のウェルに形成される
トランジスタのしきい値制御層の形成が同時に行われ
る、請求項８の半導体装置の製造方法。 - 【請求項１１】 前記第３のウェルの直下に相当する箇
所の前記第１のウェルの全体を打ち消して、その代わり
に前記第５のウェルを形成する、請求項８に記載の半導
体装置の製造方法。 - 【請求項１２】 前記第３のウェルの直下に相当する箇
所の前記第１のウェルの一部のみを打ち消して、その代
わりに前記第５のウェルを形成する、請求項８に記載の
半導体装置の製造方法。 - 【請求項１３】 前記第５のウェルの形成のためのイオ
ン注入では、前記第３のウェルの内でメモリセル形成領
域となる箇所を覆うレジストマスクを形成して、注入処
理を行う、請求項８に記載の半導体装置の製造方法。
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