JP4517410B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、特に、ｐ型半導体基板の中部に深いｎ型ウエルを有する場合、面積低減ができ、しかも高性能な半導体素子を有する半導体装置に関するものである。
【０００２】
【従来の技術】
ところで、本発明者は、半導体装置の製造方法について検討した。以下は、本発明者によって検討された技術であり、その概要は次のとおりである。
【０００３】
すなわち、ＣＭＯＳＦＥＴ（Complementary Metal Oxide Semiconductor Field Effect Transistor ）を構成要素とするＤＲＡＭ（Dynamic Random Access Memory）などのメモリ系などを有するＣＭＯＳ型の半導体集積回路装置において、ｐ型半導体基板の中部に深いｎ型ウエルを有し、その上のｐ型半導体基板にｎ型ウエルとｐ型ウエルが形成されており、そのｎ型ウエルおよびｐ型ウエルにメモリセルなどの半導体素子を形成したり、配線層を形成したりしている。
【０００４】
この場合、サブワードドライバーのｎ型ウエルとセンスアンプのｎ型ウエルを共通電位とされており、深いｎ型ウエルとｎ型ウエルとの分離を無くすることにより、面積低減が行われている。
【０００５】
また、出力部からの少数キャリア進入を防止するために、出力部のｐ型ウエルとメモリセルのｐ型ウエルを分離するトリプルウエル構造が用いられている。
【０００６】
なお、ＣＭＯＳ型の半導体集積回路装置の製造技術に関する文献としては、例えば１９９０年１２月１５日、啓学出版株式会社発行のＷ・マリ著「図説超ＬＳＩ工学」ｐ１６７〜ｐ１９１に記載されているものがある。
【０００７】
【発明が解決しようとする課題】
ところが、前述した半導体集積回路装置には、以下に述べるような問題点があることを本発明者は見い出した。
【０００８】
すなわち、前述した半導体集積回路装置において、深いｎ型ウエルとｎ型ウエルとの分離が無くする状態にされていることにより、センスアンプ駆動には、オーバードライブ方式を用いらざるを得ないので、消費電流の増加が発生するという問題点がある。
【０００９】
また、トリプルウエル構造とＣＭＯＳタイプ階層ワード線方式を同時に実現させる場合、深いｎ型ウエル電位には、サブワードドライバーのｎ型ウエル電位、またはセンスアンプのｎ型ウエル電位もしくはサブワードドライバーのｎ型ウエルとセンスアンプのｎ型ウエルの共通電位が用いられている。
【００１０】
しかしながら、サブワードドライバーのｎ型ウエル電位もしくはセンスアンプのｎ型ウエル電位を別電位にし、その片方を深いｎ型ウエル電位として用いた場合、深いｎ型ウエルとサブワードドライバーのｎ型ウエル、または深いｎ型ウエルとセンスアンプのｎ型ウエル間のウエル分離の領域が必要となるので、面積増加が発生するという問題点がある。
【００１１】
本発明の目的は、半導体基板の中部に深いウエルを有する場合、面積低減ができ、しかも高性能な半導体素子を有する半導体装置を提供することにある。
【００１２】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１３】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【００１４】
すなわち、（１）．ｐ型半導体基板の中部に深いｎ型ウエルを有し、前記深いｎ型ウエルの上に、前記深いｎ型ウエルと接触されているｐ型第１ウエルを有し、前記ｐ型第１ウエルの上に、前記ｐ型第１ウエルと接触されているｎ型第１ウエルを有し、
前記深いｎ型ウエルの上に、前記深いｎ型ウエルと接触されているｐ型第２ウエルを有し、
前記深いｎ型ウエルの上に、前記深いｎ型ウエルと接触されているｎ型第２ウエルを有し、
前記深いｎ型ウエルの上に、前記深いｎ型ウエルと接触されているｐ型第３ウエルを有し、
前記ｎ型第１ウエル、前記ｐ型第２ウエル、前記ｎ型第２ウエルおよびｐ型第３ウエルに、それぞれ形成された第１、第２、第３および第４のトランジスタを有し、
前記ｎ型第１ウエルと前記ｎ型第２ウエルは、異なる電位に接続される、
ことを特徴とする半導体装置である。
【００１６】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、重複説明は省略する。
【００１７】
図１〜図１１は、本発明の一実施の形態である半導体装置の製造工程を示す図である。本実施の形態の半導体装置およびその製造方法は、ＣＭＯＳ型の半導体集積回路装置およびその製造方法である。同図を用いて、本実施の形態の半導体装置およびその製造方法を説明する。
【００１８】
まず、例えばｐ型の単結晶シリコンからなるｐ型半導体基板１を用意し、そのｐ型半導体基板１の中部に深いｎ型ウエル２を形成する（図１〜図３）。
【００１９】
この場合、図１は、本実施の形態のｐ型半導体基板１の中部に深いｎ型ウエル２が形成されているｐ型半導体基板１の一部を透視的に示す概略平面図である。図２は、図１におけるＡ−Ａ矢視断面を拡大して示す概略断面図である。図３は、図１におけるＢ−Ｂ矢視断面を拡大して示す概略断面図である。
【００２０】
本実施の形態の深いｎ型ウエル２を形成する製造方法は、ｐ型半導体基板１の表面にレジスト膜を塗布した後、リソグラフィ技術を使用して、深いｎ型ウエル２を形成するためのマスクとしてのレジスト膜のパターンを形成する。この場合、リソグラフィ技術における露光装置に使用されるフォトマスクなどのマスクは、１種類のマスクを用いるだけでよい。
【００２１】
その後、レジスト膜をマスクとして、ｐ型半導体基板１の中部に、例えばリン（Ｐ）などからなるｎ型の不純物をイオン注入法を使用してイオン打ち込み（高エネルギーインプラ方式を採用したイオン打ち込み）した後、熱拡散装置を使用してｎ型の不純物を熱拡散して、深いｎ型ウエル２を形成する。
【００２２】
次に、ｐ型半導体基板１の上部である深いｎ型ウエル２の上の領域に、ｐ型ウエル３を形成する（図４〜図６）。
【００２３】
この場合、図４は、本実施の形態のｐ型半導体基板１にｐ型ウエル３が形成されているｐ型半導体基板１の一部を示す概略平面図である。図５は、図４におけるＡ−Ａ矢視断面を拡大して示す概略断面図である。図６は、図４におけるＢ−Ｂ矢視断面を拡大して示す概略断面図である。
【００２４】
本実施の形態のｐ型ウエル３を形成する製造方法は、ｐ型半導体基板１の表面にレジスト膜を塗布した後、リソグラフィ技術を使用して、ｐ型ウエル３を形成するためのマスクとしてのレジスト膜のパターンを形成する。この場合、リソグラフィ技術における露光装置に使用されるフォトマスクなどのマスクは、１種類のマスクを用いるだけでよい。
【００２５】
その後、レジスト膜をマスクとして、ｐ型半導体基板１の上部に、例えばホウ素（Ｂ）などからなるｐ型の不純物をイオン注入法を使用してイオン打ち込みした後、熱拡散装置を使用してｐ型の不純物を熱拡散して、ｐ型ウエル３を形成する。
【００２６】
この場合、ｐ型ウエル３は、メモリセル（memory cell ）部のｐ型ウエル３ａ、センスアンプ（sense amplifier ）部のｐ型ウエル３ｂ、センスアンプ部のｎ型ウエルの下部に最終的に配置されるｐ型ウエル３ｃ、サブワードドライバー（sub-word driver ）部のｐ型ウエル３ｄからなるものである。また、サブワードドライバー部のｎ型ウエルの領域に形成されていない態様のものである。
【００２７】
次に、ｐ型半導体基板１の上部である深いｎ型ウエル２の上の領域に、サブワードドライバー部のｎ型ウエル４を形成すると共にセンスアンプ部のｐ型ウエル３ｃに、浅いｎ型ウエル４ａを形成する（図７〜図９）。
【００２８】
この場合、図７は、本実施の形態のｐ型半導体基板１にｎ型ウエル４，４ａが形成されているｐ型半導体基板１の一部を示す概略平面図である。図８は、図７におけるＡ−Ａ矢視断面を拡大して示す概略断面図である。図９は、図７におけるＢ−Ｂ矢視断面を拡大して示す概略断面図である。
【００２９】
本実施の形態のｎ型ウエル４，４ａを形成する製造方法は、ｐ型半導体基板１の表面にレジスト膜を塗布した後、リソグラフィ技術を使用して、ｎ型ウエル４，４ａを形成するためのマスクとしてのレジスト膜のパターンを形成する。この場合、リソグラフィ技術における露光装置に使用されるフォトマスクなどのマスクは、１種類のマスクを用いるだけでよい。
【００３０】
その後、レジスト膜をマスクとして、ｐ型半導体基板１の上部に、例えばリンなどからなるｎ型の不純物をイオン注入法を使用してイオン打ち込みした後、熱拡散装置を使用してｎ型の不純物を熱拡散して、ｎ型ウエル４，４ａを形成する。
【００３１】
この場合、ｎ型ウエル４は、深いｐ型ウエル２に接触されているｎ型ウエル４となっている態様のサブワードドライバー部のｎ型ウエル４とされている。また、ｎ型ウエル（浅いｎ型ウエル）４ａは、深いｎ型ウエル２の上にｐ型ウエル３ｃを介在して、ｐ型ウエル３ｃの上に形成されているセンスアンプ部のｎ型ウエル４ａとされている。
【００３２】
また、センスアンプ部のｎ型ウエル４ａの濃度は、その下部のｐ型ウエル３ｃの濃度よりも大きい状態とすることによって、ｐ型ウエル３ｃの一部にセンスアンプ部のｎ型ウエル４ａを簡単な製造工程により、形成することができる。
【００３３】
次に、前述したｐ型ウエルおよびｎ型ウエルを備えているｐ型半導体基板１に、半導体素子および配線層などを形成する（図１０，図１１）。
【００３４】
この場合、図１０は、図８に示すｐ型半導体基板１に、半導体素子および配線層などが形成されている図である概略断面図である。図１１は、図９に示すｐ型半導体基板１に、半導体素子および配線層などが形成されている図である概略断面図である。
【００３５】
本実施の形態のｐ型半導体基板１に、半導体素子および配線層などを形成する製造方法は、設計仕様に応じて種々の態様を適用することができるが、次に、本実施の形態のｐ型半導体基板１に、半導体素子および配線層などを形成する製造方法を具体的に説明する。
【００３６】
まず、前述したｐ型ウエルおよびｎ型ウエルを備えているｐ型半導体基板１の表面の選択的な領域に酸化シリコン膜からなる素子分離用のフィールド絶縁膜５を形成する。
【００３７】
次に、ｐ型ウエルおよびｎ型ウエルを備えているｐ型半導体基板１における素子形成領域に、ゲート絶縁膜６、ゲート電極７、サイドウォールスペーサ８を形成する。
【００３８】
次に、ＮチャネルＭＯＳＦＥＴを形成する領域のｐ型ウエル３ａ，３ｂ，３ｄおよび配線層としてのｎ型半導体領域を形成するｎ型ウエル４，４ａに、例えばリンなどのｎ型の不純物をイオン注入法を使用してイオン打ち込みした後、熱拡散装置を使用してｎ型の不純物を熱拡散して、ＮチャネルＭＯＳＦＥＴのソースおよびドレインとなるｎ型半導体領域９と配線層としてのｎ型半導体領域９を同一工程によって形成する。この場合、ＮチャネルＭＯＳＦＥＴのソースおよびドレインとなるｎ型半導体領域９の濃度と配線層としてのｎ型半導体領域９の濃度とが異なる態様の場合には、ｎ型の不純物のイオン打ち込み工程を別の工程にした態様などの製造工程を適用する。
【００３９】
その後、ＰチャネルＭＯＳＦＥＴを形成する領域のｎ型ウエル４，４ａおよび配線層としてのｐ型半導体領域を形成するｐ型ウエル３ａ〜３ｄに、例えばホウ素などのｐ型の不純物をイオン注入法を使用してイオン打ち込みした後、熱拡散装置を使用してｐ型の不純物を熱拡散して、ＰチャネルＭＯＳＦＥＴのソースおよびドレインとなるｐ型半導体領域１０と配線層としてのｐ型半導体領域１０を同一工程によって形成する。この場合、ＰチャネルＭＯＳＦＥＴのソースおよびドレインとなるｐ型半導体領域１０の濃度と配線層としてのｐ型半導体領域１０の濃度とが異なる態様の場合には、ｐ型の不純物のイオン打ち込み工程を別の工程にした態様などの製造工程を適用する。
【００４０】
次に、半導体基板１の上に、層間絶縁膜と配線層とからなる多層配線層を形成した後、パシベーション膜を形成することにより、半導体装置の製造工程を終了する。
【００４１】
本実施の形態の半導体装置の製造方法によれば、ｐ型半導体基板１の中部に形成されている深いｎ型ウエル２と異電位にするｎ型ウエル４ａを形成する場合、深いｎ型ウエル２の上にｐ型ウエル３ｃを形成した後、そのｐ型ウエル３ｃの一部にｎ型ウエル４ａを形成していることにより、深いｎ型ウエル２とｎ型ウエル４ａとの間にｐ型ウエル３ｃが介在できるので、簡単な製造工程によって、ｐ型半導体基板１の中部に形成されている深いｎ型ウエル２と異電位にするｎ型ウエル４ａを簡単な製造工程によって形成することができる。
【００４２】
本実施の形態の半導体装置の製造方法によれば、ｐ型半導体基板１の中部に形成されている深いｎ型ウエル２と異電位にするｎ型ウエル４ａを形成する場合、深いｎ型ウエル２とｎ型ウエル４ａとの間にｐ型ウエル３ｃを介在する製造工程を使用しており、ｎ型ウエル４ａを形成するための製造工程は、他のｎ型ウエル４を形成するための製造工程と同一の製造工程とされているので、リソグラフィ技術における露光装置に使用されるフォトマスクなどのマスクは、１種類のマスクを用いるだけでよく、また深いｎ型ウエル２とｎ型ウエル４ａとの間のｐ型ウエル３ｃを形成するための製造工程は、他のｐ型ウエル３ａ，３ｂ，３ｄを形成するための製造工程と同一の製造工程とされているので、リソグラフィ技術における露光装置に使用されるフォトマスクなどのマスクは、１種類のマスクを用いるだけでよい。したがって、本実施の形態の半導体装置の製造工程によれば、特別なインプラ用マスクなどが不要とできるので極めて単純な製造工程とすることができることにより、製造歩留りを高くでき、しかも製造コスト的デメリットは生じないので、製造コストを低減化することができる。
【００４３】
本実施の形態の半導体装置の製造方法によれば、ｐ型半導体基板１の中部に形成されている深いｎ型ウエル２と異電位にするｎ型ウエル４ａを形成する場合、深いｎ型ウエル２とｎ型ウエル４ａとの間にｐ型ウエル３ｃを介在する製造工程を使用していることにより、ｐ型半導体基板１の中部に形成されている深いｎ型ウエル２と離散されているｎ型ウエル４ａを形成する場合、余計な領域を不要とすることができるので、面積低減ができ、微細加工化できた半導体装置の製造とすることができる。
【００４４】
本実施の形態の半導体装置によれば、ｐ型半導体基板１の中部に深いｎ型ウエル２を有し、深いｎ型ウエル２の上に、深いｎ型ウエル２と接触されているｐ型ウエル３ｃを有し、ｐ型ウエル３ｃの上に、ｐ型ウエル３ｃと接触されているｎ型ウエル４ａを有することにより、例えば階層ワード線構造を有するメモリにおいて、深いｎ型ウエル２とサブワードドライバー部のｎ型ウエル４とが共通電位となっており、センスアンプ部のｎ型ウエル４ａの電位は深いｎ型ウエル２の電位と別電位となるウエル構造でウエル分離領域が不要なウエル構造を有するので、面積低減化されてしかも微細加工化できた半導体装置とすることができると共に高性能で高信頼度の半導体素子を有する半導体装置とすることができる。
【００４５】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００４６】
例えば、本発明の半導体装置は、ｐ型半導体基板に半導体素子としてＣＭＯＳＦＥＴを形成した態様以外に、ｐ型半導体基板にＭＯＳＦＥＴの半導体素子を形成した態様を採用することができる。
【００４７】
また、本発明は、深いｎ型ウエルの上に、深いｎ型ウエルと接触されているｐ型ウエルの上に、ｐ型ウエルと接触されているｎ型ウエル（浅いｎ型ウエル）を、設計仕様に応じて、サブワードドライバー部のｎ型ウエルなどの種々の半導体素子が構築される半導体装置のｎ型ウエルに適用できる。
【００４８】
さらに、本発明は、ＭＯＳＦＥＴ、ＣＭＯＳＦＥＴおよびバイポーラトランジスタなどの種々の半導体素子を組み合わせた態様のＭＯＳ型、ＣＭＯＳ型、ＢｉＭＯＳ型またはＢｉＣＭＯＳ型の半導体装置に適用できる。
【００４９】
また、本発明は、ＣＭＯＳＦＥＴ、ＭＯＳＦＥＴ、ＢｉＣＭＯＳＦＥＴ、ＢｉＭＯＳＦＥＴなどを構成要素とするＳＲＡＭ（Static Random Access Memory ）、ＤＲＡＭ（Dynamic Random Access Memory）などのメモリ系などを有する種々の半導体装置に適用できる。
【００５０】
さらに、本発明は、ＣＭＯＳＦＥＴ、ＭＯＳＦＥＴ、ＢｉＣＭＯＳＦＥＴ、ＢｉＭＯＳＦＥＴなどを構成要素とするロジック系などを有する種々の半導体装置に適用できる。
【００５１】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【００５２】
（１）．本発明の半導体装置によれば、ｐ型半導体基板の中部に深いｎ型ウエルを有し、深いｎ型ウエルの上に、深いｎ型ウエルと接触されているｐ型ウエルを有し、ｐ型ウエルの上に、ｐ型ウエルと接触されているｎ型ウエルを有することにより、例えば階層ワード線構造を有するメモリにおいて、深いｎ型ウエルとサブワードドライバー部のｎ型ウエルとが共通電位となっており、センスアンプ部のｎ型ウエルの電位は深いｎ型ウエルの電位と別電位となるウエル構造でウエル分離領域が不要なウエル構造を有するので、面積低減化されてしかも微細加工化できた半導体装置とすることができると共に高性能で高信頼度の半導体素子を有する半導体装置とすることができる。
【００５３】
（２）．本発明によれば、ｐ型半導体基板の中部に形成されている深いｎ型ウエルと異電位にするｎ型ウエルを形成する場合、深いｎ型ウエルの上にｐ型ウエルを形成した後、そのｐ型ウエルの一部にｎ型ウエル（浅いｎ型ウエル）を形成していることにより、深いｎ型ウエルとｎ型ウエルとの間にｐ型ウエルが介在できるので、ｐ型半導体基板の中部に形成されている深いｎ型ウエルと異電位にするｎ型ウエルを簡単な製造工程によって形成することができる。
【００５４】
（３）．本発明によれば、ｐ型半導体基板の中部に形成されている深いｎ型ウエルと異電位にするｎ型ウエルを形成する場合、深いｎ型ウエルとｎ型ウエルとの間にｐ型ウエルを介在する製造工程を使用しており、ｎ型ウエルを形成するための製造工程は、他のｎ型ウエルを形成するための製造工程と同一の製造工程とされているので、リソグラフィ技術における露光装置に使用されるフォトマスクなどのマスクは、１種類のマスクを用いるだけでよく、また深いｎ型ウエルとｎ型ウエルとの間のｐ型ウエルを形成するための製造工程は、他のｐ型ウエルを形成するための製造工程と同一の製造工程とされているので、リソグラフィ技術における露光装置に使用されるフォトマスクなどのマスクは、１種類のマスクを用いるだけでよい。したがって、本発明の半導体装置の製造工程によれば、特別なインプラ用マスクなどが不要となり、極めて単純な製造工程とすることにより、製造歩留りを高くでき、しかも製造コスト的デメリットは生じないので、製造コストを低減化することができる。
【００５５】
（４）．本発明によれば、ｐ型半導体基板の中部に形成されている深いｎ型ウエルと異電位にするｎ型ウエルを形成する場合、深いｎ型ウエルとｎ型ウエルとの間にｐ型ウエルを介在する製造工程を使用していることにより、ｐ型半導体基板の中部に形成されている深いｎ型ウエルと離散されているｎ型ウエルを形成する場合、余計な領域を不要とすることができるので、面積低減ができ、微細加工化された半導体装置を製造することができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態である半導体装置の製造工程におけるｐ型半導体基板の一部を透視的に示す概略平面図である。
【図２】図１におけるＡ−Ａ矢視断面を拡大して示す概略断面図である。
【図３】図１におけるＢ−Ｂ矢視断面を拡大して示す概略断面図である。
【図４】本発明の一実施の形態である半導体集積回路装置の製造工程を示す概略平面図である。
【図５】図４におけるＡ−Ａ矢視断面を拡大して示す概略断面図である。
【図６】図４におけるＢ−Ｂ矢視断面を拡大して示す概略断面図である。
【図７】本発明の一実施の形態である半導体集積回路装置の製造工程を示す概略平面図である。
【図８】図７におけるＡ−Ａ矢視断面を拡大して示す概略断面図である。
【図９】図７におけるＢ−Ｂ矢視断面を拡大して示す概略断面図である。
【図１０】本発明の一実施の形態である半導体集積回路装置の製造工程における図８に示すｐ型半導体基板に、半導体素子および配線層などが形成されている図である概略断面図である。
【図１１】本発明の一実施の形態である半導体集積回路装置の製造工程における図９に示すｐ型半導体基板に、半導体素子および配線層などが形成されている図である概略断面図である。
【符号の説明】
１ ｐ型半導体基板
２ 深いｎ型ウエル
３ ｐ型ウエル
３ａ〜３ｄ ｐ型ウエル
４ ｎ型ウエル
４ａ ｎ型ウエル（浅いｎ型ウエル）
５ フィールド絶縁膜
６ ゲート絶縁膜
７ ゲート電極
８ サイドウォールスペーサ
９ ｎ型半導体領域
１０ ｐ型半導体領域
【発明の属する技術分野】
本発明は、半導体装置に関し、特に、ｐ型半導体基板の中部に深いｎ型ウエルを有する場合、面積低減ができ、しかも高性能な半導体素子を有する半導体装置に関するものである。
【０００２】
【従来の技術】
ところで、本発明者は、半導体装置の製造方法について検討した。以下は、本発明者によって検討された技術であり、その概要は次のとおりである。
【０００３】
すなわち、ＣＭＯＳＦＥＴ（Complementary Metal Oxide Semiconductor Field Effect Transistor ）を構成要素とするＤＲＡＭ（Dynamic Random Access Memory）などのメモリ系などを有するＣＭＯＳ型の半導体集積回路装置において、ｐ型半導体基板の中部に深いｎ型ウエルを有し、その上のｐ型半導体基板にｎ型ウエルとｐ型ウエルが形成されており、そのｎ型ウエルおよびｐ型ウエルにメモリセルなどの半導体素子を形成したり、配線層を形成したりしている。
【０００４】
この場合、サブワードドライバーのｎ型ウエルとセンスアンプのｎ型ウエルを共通電位とされており、深いｎ型ウエルとｎ型ウエルとの分離を無くすることにより、面積低減が行われている。
【０００５】
また、出力部からの少数キャリア進入を防止するために、出力部のｐ型ウエルとメモリセルのｐ型ウエルを分離するトリプルウエル構造が用いられている。
【０００６】
なお、ＣＭＯＳ型の半導体集積回路装置の製造技術に関する文献としては、例えば１９９０年１２月１５日、啓学出版株式会社発行のＷ・マリ著「図説超ＬＳＩ工学」ｐ１６７〜ｐ１９１に記載されているものがある。
【０００７】
【発明が解決しようとする課題】
ところが、前述した半導体集積回路装置には、以下に述べるような問題点があることを本発明者は見い出した。
【０００８】
すなわち、前述した半導体集積回路装置において、深いｎ型ウエルとｎ型ウエルとの分離が無くする状態にされていることにより、センスアンプ駆動には、オーバードライブ方式を用いらざるを得ないので、消費電流の増加が発生するという問題点がある。
【０００９】
また、トリプルウエル構造とＣＭＯＳタイプ階層ワード線方式を同時に実現させる場合、深いｎ型ウエル電位には、サブワードドライバーのｎ型ウエル電位、またはセンスアンプのｎ型ウエル電位もしくはサブワードドライバーのｎ型ウエルとセンスアンプのｎ型ウエルの共通電位が用いられている。
【００１０】
しかしながら、サブワードドライバーのｎ型ウエル電位もしくはセンスアンプのｎ型ウエル電位を別電位にし、その片方を深いｎ型ウエル電位として用いた場合、深いｎ型ウエルとサブワードドライバーのｎ型ウエル、または深いｎ型ウエルとセンスアンプのｎ型ウエル間のウエル分離の領域が必要となるので、面積増加が発生するという問題点がある。
【００１１】
本発明の目的は、半導体基板の中部に深いウエルを有する場合、面積低減ができ、しかも高性能な半導体素子を有する半導体装置を提供することにある。
【００１２】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１３】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【００１４】
すなわち、（１）．ｐ型半導体基板の中部に深いｎ型ウエルを有し、前記深いｎ型ウエルの上に、前記深いｎ型ウエルと接触されているｐ型第１ウエルを有し、前記ｐ型第１ウエルの上に、前記ｐ型第１ウエルと接触されているｎ型第１ウエルを有し、
前記深いｎ型ウエルの上に、前記深いｎ型ウエルと接触されているｐ型第２ウエルを有し、
前記深いｎ型ウエルの上に、前記深いｎ型ウエルと接触されているｎ型第２ウエルを有し、
前記深いｎ型ウエルの上に、前記深いｎ型ウエルと接触されているｐ型第３ウエルを有し、
前記ｎ型第１ウエル、前記ｐ型第２ウエル、前記ｎ型第２ウエルおよびｐ型第３ウエルに、それぞれ形成された第１、第２、第３および第４のトランジスタを有し、
前記ｎ型第１ウエルと前記ｎ型第２ウエルは、異なる電位に接続される、
ことを特徴とする半導体装置である。
【００１６】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、重複説明は省略する。
【００１７】
図１〜図１１は、本発明の一実施の形態である半導体装置の製造工程を示す図である。本実施の形態の半導体装置およびその製造方法は、ＣＭＯＳ型の半導体集積回路装置およびその製造方法である。同図を用いて、本実施の形態の半導体装置およびその製造方法を説明する。
【００１８】
まず、例えばｐ型の単結晶シリコンからなるｐ型半導体基板１を用意し、そのｐ型半導体基板１の中部に深いｎ型ウエル２を形成する（図１〜図３）。
【００１９】
この場合、図１は、本実施の形態のｐ型半導体基板１の中部に深いｎ型ウエル２が形成されているｐ型半導体基板１の一部を透視的に示す概略平面図である。図２は、図１におけるＡ−Ａ矢視断面を拡大して示す概略断面図である。図３は、図１におけるＢ−Ｂ矢視断面を拡大して示す概略断面図である。
【００２０】
本実施の形態の深いｎ型ウエル２を形成する製造方法は、ｐ型半導体基板１の表面にレジスト膜を塗布した後、リソグラフィ技術を使用して、深いｎ型ウエル２を形成するためのマスクとしてのレジスト膜のパターンを形成する。この場合、リソグラフィ技術における露光装置に使用されるフォトマスクなどのマスクは、１種類のマスクを用いるだけでよい。
【００２１】
その後、レジスト膜をマスクとして、ｐ型半導体基板１の中部に、例えばリン（Ｐ）などからなるｎ型の不純物をイオン注入法を使用してイオン打ち込み（高エネルギーインプラ方式を採用したイオン打ち込み）した後、熱拡散装置を使用してｎ型の不純物を熱拡散して、深いｎ型ウエル２を形成する。
【００２２】
次に、ｐ型半導体基板１の上部である深いｎ型ウエル２の上の領域に、ｐ型ウエル３を形成する（図４〜図６）。
【００２３】
この場合、図４は、本実施の形態のｐ型半導体基板１にｐ型ウエル３が形成されているｐ型半導体基板１の一部を示す概略平面図である。図５は、図４におけるＡ−Ａ矢視断面を拡大して示す概略断面図である。図６は、図４におけるＢ−Ｂ矢視断面を拡大して示す概略断面図である。
【００２４】
本実施の形態のｐ型ウエル３を形成する製造方法は、ｐ型半導体基板１の表面にレジスト膜を塗布した後、リソグラフィ技術を使用して、ｐ型ウエル３を形成するためのマスクとしてのレジスト膜のパターンを形成する。この場合、リソグラフィ技術における露光装置に使用されるフォトマスクなどのマスクは、１種類のマスクを用いるだけでよい。
【００２５】
その後、レジスト膜をマスクとして、ｐ型半導体基板１の上部に、例えばホウ素（Ｂ）などからなるｐ型の不純物をイオン注入法を使用してイオン打ち込みした後、熱拡散装置を使用してｐ型の不純物を熱拡散して、ｐ型ウエル３を形成する。
【００２６】
この場合、ｐ型ウエル３は、メモリセル（memory cell ）部のｐ型ウエル３ａ、センスアンプ（sense amplifier ）部のｐ型ウエル３ｂ、センスアンプ部のｎ型ウエルの下部に最終的に配置されるｐ型ウエル３ｃ、サブワードドライバー（sub-word driver ）部のｐ型ウエル３ｄからなるものである。また、サブワードドライバー部のｎ型ウエルの領域に形成されていない態様のものである。
【００２７】
次に、ｐ型半導体基板１の上部である深いｎ型ウエル２の上の領域に、サブワードドライバー部のｎ型ウエル４を形成すると共にセンスアンプ部のｐ型ウエル３ｃに、浅いｎ型ウエル４ａを形成する（図７〜図９）。
【００２８】
この場合、図７は、本実施の形態のｐ型半導体基板１にｎ型ウエル４，４ａが形成されているｐ型半導体基板１の一部を示す概略平面図である。図８は、図７におけるＡ−Ａ矢視断面を拡大して示す概略断面図である。図９は、図７におけるＢ−Ｂ矢視断面を拡大して示す概略断面図である。
【００２９】
本実施の形態のｎ型ウエル４，４ａを形成する製造方法は、ｐ型半導体基板１の表面にレジスト膜を塗布した後、リソグラフィ技術を使用して、ｎ型ウエル４，４ａを形成するためのマスクとしてのレジスト膜のパターンを形成する。この場合、リソグラフィ技術における露光装置に使用されるフォトマスクなどのマスクは、１種類のマスクを用いるだけでよい。
【００３０】
その後、レジスト膜をマスクとして、ｐ型半導体基板１の上部に、例えばリンなどからなるｎ型の不純物をイオン注入法を使用してイオン打ち込みした後、熱拡散装置を使用してｎ型の不純物を熱拡散して、ｎ型ウエル４，４ａを形成する。
【００３１】
この場合、ｎ型ウエル４は、深いｐ型ウエル２に接触されているｎ型ウエル４となっている態様のサブワードドライバー部のｎ型ウエル４とされている。また、ｎ型ウエル（浅いｎ型ウエル）４ａは、深いｎ型ウエル２の上にｐ型ウエル３ｃを介在して、ｐ型ウエル３ｃの上に形成されているセンスアンプ部のｎ型ウエル４ａとされている。
【００３２】
また、センスアンプ部のｎ型ウエル４ａの濃度は、その下部のｐ型ウエル３ｃの濃度よりも大きい状態とすることによって、ｐ型ウエル３ｃの一部にセンスアンプ部のｎ型ウエル４ａを簡単な製造工程により、形成することができる。
【００３３】
次に、前述したｐ型ウエルおよびｎ型ウエルを備えているｐ型半導体基板１に、半導体素子および配線層などを形成する（図１０，図１１）。
【００３４】
この場合、図１０は、図８に示すｐ型半導体基板１に、半導体素子および配線層などが形成されている図である概略断面図である。図１１は、図９に示すｐ型半導体基板１に、半導体素子および配線層などが形成されている図である概略断面図である。
【００３５】
本実施の形態のｐ型半導体基板１に、半導体素子および配線層などを形成する製造方法は、設計仕様に応じて種々の態様を適用することができるが、次に、本実施の形態のｐ型半導体基板１に、半導体素子および配線層などを形成する製造方法を具体的に説明する。
【００３６】
まず、前述したｐ型ウエルおよびｎ型ウエルを備えているｐ型半導体基板１の表面の選択的な領域に酸化シリコン膜からなる素子分離用のフィールド絶縁膜５を形成する。
【００３７】
次に、ｐ型ウエルおよびｎ型ウエルを備えているｐ型半導体基板１における素子形成領域に、ゲート絶縁膜６、ゲート電極７、サイドウォールスペーサ８を形成する。
【００３８】
次に、ＮチャネルＭＯＳＦＥＴを形成する領域のｐ型ウエル３ａ，３ｂ，３ｄおよび配線層としてのｎ型半導体領域を形成するｎ型ウエル４，４ａに、例えばリンなどのｎ型の不純物をイオン注入法を使用してイオン打ち込みした後、熱拡散装置を使用してｎ型の不純物を熱拡散して、ＮチャネルＭＯＳＦＥＴのソースおよびドレインとなるｎ型半導体領域９と配線層としてのｎ型半導体領域９を同一工程によって形成する。この場合、ＮチャネルＭＯＳＦＥＴのソースおよびドレインとなるｎ型半導体領域９の濃度と配線層としてのｎ型半導体領域９の濃度とが異なる態様の場合には、ｎ型の不純物のイオン打ち込み工程を別の工程にした態様などの製造工程を適用する。
【００３９】
その後、ＰチャネルＭＯＳＦＥＴを形成する領域のｎ型ウエル４，４ａおよび配線層としてのｐ型半導体領域を形成するｐ型ウエル３ａ〜３ｄに、例えばホウ素などのｐ型の不純物をイオン注入法を使用してイオン打ち込みした後、熱拡散装置を使用してｐ型の不純物を熱拡散して、ＰチャネルＭＯＳＦＥＴのソースおよびドレインとなるｐ型半導体領域１０と配線層としてのｐ型半導体領域１０を同一工程によって形成する。この場合、ＰチャネルＭＯＳＦＥＴのソースおよびドレインとなるｐ型半導体領域１０の濃度と配線層としてのｐ型半導体領域１０の濃度とが異なる態様の場合には、ｐ型の不純物のイオン打ち込み工程を別の工程にした態様などの製造工程を適用する。
【００４０】
次に、半導体基板１の上に、層間絶縁膜と配線層とからなる多層配線層を形成した後、パシベーション膜を形成することにより、半導体装置の製造工程を終了する。
【００４１】
本実施の形態の半導体装置の製造方法によれば、ｐ型半導体基板１の中部に形成されている深いｎ型ウエル２と異電位にするｎ型ウエル４ａを形成する場合、深いｎ型ウエル２の上にｐ型ウエル３ｃを形成した後、そのｐ型ウエル３ｃの一部にｎ型ウエル４ａを形成していることにより、深いｎ型ウエル２とｎ型ウエル４ａとの間にｐ型ウエル３ｃが介在できるので、簡単な製造工程によって、ｐ型半導体基板１の中部に形成されている深いｎ型ウエル２と異電位にするｎ型ウエル４ａを簡単な製造工程によって形成することができる。
【００４２】
本実施の形態の半導体装置の製造方法によれば、ｐ型半導体基板１の中部に形成されている深いｎ型ウエル２と異電位にするｎ型ウエル４ａを形成する場合、深いｎ型ウエル２とｎ型ウエル４ａとの間にｐ型ウエル３ｃを介在する製造工程を使用しており、ｎ型ウエル４ａを形成するための製造工程は、他のｎ型ウエル４を形成するための製造工程と同一の製造工程とされているので、リソグラフィ技術における露光装置に使用されるフォトマスクなどのマスクは、１種類のマスクを用いるだけでよく、また深いｎ型ウエル２とｎ型ウエル４ａとの間のｐ型ウエル３ｃを形成するための製造工程は、他のｐ型ウエル３ａ，３ｂ，３ｄを形成するための製造工程と同一の製造工程とされているので、リソグラフィ技術における露光装置に使用されるフォトマスクなどのマスクは、１種類のマスクを用いるだけでよい。したがって、本実施の形態の半導体装置の製造工程によれば、特別なインプラ用マスクなどが不要とできるので極めて単純な製造工程とすることができることにより、製造歩留りを高くでき、しかも製造コスト的デメリットは生じないので、製造コストを低減化することができる。
【００４３】
本実施の形態の半導体装置の製造方法によれば、ｐ型半導体基板１の中部に形成されている深いｎ型ウエル２と異電位にするｎ型ウエル４ａを形成する場合、深いｎ型ウエル２とｎ型ウエル４ａとの間にｐ型ウエル３ｃを介在する製造工程を使用していることにより、ｐ型半導体基板１の中部に形成されている深いｎ型ウエル２と離散されているｎ型ウエル４ａを形成する場合、余計な領域を不要とすることができるので、面積低減ができ、微細加工化できた半導体装置の製造とすることができる。
【００４４】
本実施の形態の半導体装置によれば、ｐ型半導体基板１の中部に深いｎ型ウエル２を有し、深いｎ型ウエル２の上に、深いｎ型ウエル２と接触されているｐ型ウエル３ｃを有し、ｐ型ウエル３ｃの上に、ｐ型ウエル３ｃと接触されているｎ型ウエル４ａを有することにより、例えば階層ワード線構造を有するメモリにおいて、深いｎ型ウエル２とサブワードドライバー部のｎ型ウエル４とが共通電位となっており、センスアンプ部のｎ型ウエル４ａの電位は深いｎ型ウエル２の電位と別電位となるウエル構造でウエル分離領域が不要なウエル構造を有するので、面積低減化されてしかも微細加工化できた半導体装置とすることができると共に高性能で高信頼度の半導体素子を有する半導体装置とすることができる。
【００４５】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００４６】
例えば、本発明の半導体装置は、ｐ型半導体基板に半導体素子としてＣＭＯＳＦＥＴを形成した態様以外に、ｐ型半導体基板にＭＯＳＦＥＴの半導体素子を形成した態様を採用することができる。
【００４７】
また、本発明は、深いｎ型ウエルの上に、深いｎ型ウエルと接触されているｐ型ウエルの上に、ｐ型ウエルと接触されているｎ型ウエル（浅いｎ型ウエル）を、設計仕様に応じて、サブワードドライバー部のｎ型ウエルなどの種々の半導体素子が構築される半導体装置のｎ型ウエルに適用できる。
【００４８】
さらに、本発明は、ＭＯＳＦＥＴ、ＣＭＯＳＦＥＴおよびバイポーラトランジスタなどの種々の半導体素子を組み合わせた態様のＭＯＳ型、ＣＭＯＳ型、ＢｉＭＯＳ型またはＢｉＣＭＯＳ型の半導体装置に適用できる。
【００４９】
また、本発明は、ＣＭＯＳＦＥＴ、ＭＯＳＦＥＴ、ＢｉＣＭＯＳＦＥＴ、ＢｉＭＯＳＦＥＴなどを構成要素とするＳＲＡＭ（Static Random Access Memory ）、ＤＲＡＭ（Dynamic Random Access Memory）などのメモリ系などを有する種々の半導体装置に適用できる。
【００５０】
さらに、本発明は、ＣＭＯＳＦＥＴ、ＭＯＳＦＥＴ、ＢｉＣＭＯＳＦＥＴ、ＢｉＭＯＳＦＥＴなどを構成要素とするロジック系などを有する種々の半導体装置に適用できる。
【００５１】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【００５２】
（１）．本発明の半導体装置によれば、ｐ型半導体基板の中部に深いｎ型ウエルを有し、深いｎ型ウエルの上に、深いｎ型ウエルと接触されているｐ型ウエルを有し、ｐ型ウエルの上に、ｐ型ウエルと接触されているｎ型ウエルを有することにより、例えば階層ワード線構造を有するメモリにおいて、深いｎ型ウエルとサブワードドライバー部のｎ型ウエルとが共通電位となっており、センスアンプ部のｎ型ウエルの電位は深いｎ型ウエルの電位と別電位となるウエル構造でウエル分離領域が不要なウエル構造を有するので、面積低減化されてしかも微細加工化できた半導体装置とすることができると共に高性能で高信頼度の半導体素子を有する半導体装置とすることができる。
【００５３】
（２）．本発明によれば、ｐ型半導体基板の中部に形成されている深いｎ型ウエルと異電位にするｎ型ウエルを形成する場合、深いｎ型ウエルの上にｐ型ウエルを形成した後、そのｐ型ウエルの一部にｎ型ウエル（浅いｎ型ウエル）を形成していることにより、深いｎ型ウエルとｎ型ウエルとの間にｐ型ウエルが介在できるので、ｐ型半導体基板の中部に形成されている深いｎ型ウエルと異電位にするｎ型ウエルを簡単な製造工程によって形成することができる。
【００５４】
（３）．本発明によれば、ｐ型半導体基板の中部に形成されている深いｎ型ウエルと異電位にするｎ型ウエルを形成する場合、深いｎ型ウエルとｎ型ウエルとの間にｐ型ウエルを介在する製造工程を使用しており、ｎ型ウエルを形成するための製造工程は、他のｎ型ウエルを形成するための製造工程と同一の製造工程とされているので、リソグラフィ技術における露光装置に使用されるフォトマスクなどのマスクは、１種類のマスクを用いるだけでよく、また深いｎ型ウエルとｎ型ウエルとの間のｐ型ウエルを形成するための製造工程は、他のｐ型ウエルを形成するための製造工程と同一の製造工程とされているので、リソグラフィ技術における露光装置に使用されるフォトマスクなどのマスクは、１種類のマスクを用いるだけでよい。したがって、本発明の半導体装置の製造工程によれば、特別なインプラ用マスクなどが不要となり、極めて単純な製造工程とすることにより、製造歩留りを高くでき、しかも製造コスト的デメリットは生じないので、製造コストを低減化することができる。
【００５５】
（４）．本発明によれば、ｐ型半導体基板の中部に形成されている深いｎ型ウエルと異電位にするｎ型ウエルを形成する場合、深いｎ型ウエルとｎ型ウエルとの間にｐ型ウエルを介在する製造工程を使用していることにより、ｐ型半導体基板の中部に形成されている深いｎ型ウエルと離散されているｎ型ウエルを形成する場合、余計な領域を不要とすることができるので、面積低減ができ、微細加工化された半導体装置を製造することができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態である半導体装置の製造工程におけるｐ型半導体基板の一部を透視的に示す概略平面図である。
【図２】図１におけるＡ−Ａ矢視断面を拡大して示す概略断面図である。
【図３】図１におけるＢ−Ｂ矢視断面を拡大して示す概略断面図である。
【図４】本発明の一実施の形態である半導体集積回路装置の製造工程を示す概略平面図である。
【図５】図４におけるＡ−Ａ矢視断面を拡大して示す概略断面図である。
【図６】図４におけるＢ−Ｂ矢視断面を拡大して示す概略断面図である。
【図７】本発明の一実施の形態である半導体集積回路装置の製造工程を示す概略平面図である。
【図８】図７におけるＡ−Ａ矢視断面を拡大して示す概略断面図である。
【図９】図７におけるＢ−Ｂ矢視断面を拡大して示す概略断面図である。
【図１０】本発明の一実施の形態である半導体集積回路装置の製造工程における図８に示すｐ型半導体基板に、半導体素子および配線層などが形成されている図である概略断面図である。
【図１１】本発明の一実施の形態である半導体集積回路装置の製造工程における図９に示すｐ型半導体基板に、半導体素子および配線層などが形成されている図である概略断面図である。
【符号の説明】
１ ｐ型半導体基板
２ 深いｎ型ウエル
３ ｐ型ウエル
３ａ〜３ｄ ｐ型ウエル
４ ｎ型ウエル
４ａ ｎ型ウエル（浅いｎ型ウエル）
５ フィールド絶縁膜
６ ゲート絶縁膜
７ ゲート電極
８ サイドウォールスペーサ
９ ｎ型半導体領域
１０ ｐ型半導体領域
Claims (5)
- ｐ型半導体基板の中部に深いｎ型ウエルを有し、前記深いｎ型ウエルの上に、前記深いｎ型ウエルと接触されているｐ型第１ウエルを有し、前記ｐ型第１ウエルの上に、前記ｐ型第１ウエルと接触されているｎ型第１ウエルを有し、
前記深いｎ型ウエルの上に、前記深いｎ型ウエルと接触されているｐ型第２ウエルを有し、
前記深いｎ型ウエルの上に、前記深いｎ型ウエルと接触されているｎ型第２ウエルを有し、
前記深いｎ型ウエルの上に、前記深いｎ型ウエルと接触されているｐ型第３ウエルを有し、
前記ｎ型第１ウエル、前記ｐ型第２ウエル、前記ｎ型第２ウエルおよびｐ型第３ウエルに、それぞれ形成された第１、第２、第３および第４のトランジスタを有し、
前記ｎ型第１ウエルと前記ｎ型第２ウエルは、異なる電位に接続される、
ことを特徴とする半導体装置。 - 請求項１記載の半導体装置であって、
前記ｎ型第１ウエルの下の前記ｐ型第１ウエルの不純物濃度は、前記ｎ型第１ウエルの不純物濃度よりも低いことを特徴とする半導体装置。 - 請求項１または２記載の半導体装置であって、
前記第１、第２、第３および第４のトランジスタは、それぞれＭＯＳＦＥＴで構成されることを特徴とする半導体装置。 - 請求項３記載の半導体装置であって、
前記第１および第２のトランジスタにより、第１のＣＭＯＳ回路が構成され、
前記第３および第４のトランジスタにより、第２のＣＭＯＳ回路が構成されることを特徴とする半導体装置。 - 請求項４記載の半導体装置であって、
前記第１のＣＭＯＳ回路によりセンスアンプ部が構成され、
前記第２のＣＭＯＳ回路によりサブワードドライバ部が構成されることを特徴とする半導体装置。
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