JPH05102432A - スタテイツク半導体記憶装置及びその製造方法 - Google Patents
スタテイツク半導体記憶装置及びその製造方法Info
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- JPH05102432A JPH05102432A JP3064218A JP6421891A JPH05102432A JP H05102432 A JPH05102432 A JP H05102432A JP 3064218 A JP3064218 A JP 3064218A JP 6421891 A JP6421891 A JP 6421891A JP H05102432 A JPH05102432 A JP H05102432A
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- H10B10/00—Static random access memory [SRAM] devices
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- H10B10/125—Static random access memory [SRAM] devices comprising a MOSFET load element the MOSFET being a thin film transistor [TFT]
-
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B10/00—Static random access memory [SRAM] devices
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- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/903—FET configuration adapted for use as static memory cell
Abstract
(57)【要約】
【構成】ＣＭＯＳ ＳＲＡＭのメモリセルの駆動用ＭＯ
Ｓトランジスタのゲート電極５ａ，５ｂと負荷用ＰＭＯ
Ｓ薄膜トランジスタのゲート電極（１０ａ，１０ｂ）と
の接続をタングステン電極９ａを介して行なう。 【効果】負荷用ＰＭＯＳ薄膜トランジスタのゲート電極
をＰ型ポリシリコン膜にすることができ、しきい値電圧
制御、短チャネル効果の抑制上有利な構造を実現でき
る。
Ｓトランジスタのゲート電極５ａ，５ｂと負荷用ＰＭＯ
Ｓ薄膜トランジスタのゲート電極（１０ａ，１０ｂ）と
の接続をタングステン電極９ａを介して行なう。 【効果】負荷用ＰＭＯＳ薄膜トランジスタのゲート電極
をＰ型ポリシリコン膜にすることができ、しきい値電圧
制御、短チャネル効果の抑制上有利な構造を実現でき
る。
Description
【０００１】
【産業上の利用分野】本発明はスタティック半導体記憶
装置及びその製造方法に関し、特にＳＲＡＭメモリセル
の構造及び製造方法に関する。
装置及びその製造方法に関し、特にＳＲＡＭメモリセル
の構造及び製造方法に関する。
【０００２】
【従来の技術】半導体基板、特にシリコン基板上に形成
される集積回路は高密度、大容量化の一途を辿り、特に
半導体記憶装置の様な集積回路では、４Ｍ，１６Ｍビッ
トまたはそれ以上へと集積度が増大してきている。大規
模集積回路では１チップ上に多くの素子を形成する必要
がある一方、歩留まりやコストの観点からは１チップの
面積をなるべく小さくする必要がある。この二者の要請
を満たすには１素子当りの面積を縮小するのが最も有効
である。スタティックＲＡＭ（ＳＲＡＭ）においては、
図１１（ａ）に示すような、メモリセルが２個の駆動用
ＮＭＯＳトランジスタ２２ａ，２２ｂと２個の転送用Ｎ
ＭＯＳトランジスタ２３ａ，２３ｂ、２個の負荷抵抗２
４ａ，２４ｂから構成される方式（４トランジスタ型）
がこのような大容量化に適しており主流となっている。
この様なメモリセルで例えば４ＭビットＳＲＡＭを実現
しようとするとき、スタンバイ電流を１μＡ以下に抑え
るためには、負荷抵抗１個あたり流れる電流を０．２５
ｐＡ以下にしなければならない。それを実現するような
高い抵抗値をもつ負荷抵抗を用いると、駆動用ＭＯＳト
ランジスタ２２ａ，２２ｂのドレインを拡散層の接合漏
れ電流によってノード２５ａ，２５ｂから流れ出す電流
と、負荷抵抗２４ａ，２４ｂによってノード２５ａ，２
５ｂに供給される電流とが同程度となり、メモリセルの
ハイレベルが不安定になってしまう。するとメモリセル
の情報が反転しやすくなり、α線などのノイズに対する
耐性が非常に低くなってしまう。
される集積回路は高密度、大容量化の一途を辿り、特に
半導体記憶装置の様な集積回路では、４Ｍ，１６Ｍビッ
トまたはそれ以上へと集積度が増大してきている。大規
模集積回路では１チップ上に多くの素子を形成する必要
がある一方、歩留まりやコストの観点からは１チップの
面積をなるべく小さくする必要がある。この二者の要請
を満たすには１素子当りの面積を縮小するのが最も有効
である。スタティックＲＡＭ（ＳＲＡＭ）においては、
図１１（ａ）に示すような、メモリセルが２個の駆動用
ＮＭＯＳトランジスタ２２ａ，２２ｂと２個の転送用Ｎ
ＭＯＳトランジスタ２３ａ，２３ｂ、２個の負荷抵抗２
４ａ，２４ｂから構成される方式（４トランジスタ型）
がこのような大容量化に適しており主流となっている。
この様なメモリセルで例えば４ＭビットＳＲＡＭを実現
しようとするとき、スタンバイ電流を１μＡ以下に抑え
るためには、負荷抵抗１個あたり流れる電流を０．２５
ｐＡ以下にしなければならない。それを実現するような
高い抵抗値をもつ負荷抵抗を用いると、駆動用ＭＯＳト
ランジスタ２２ａ，２２ｂのドレインを拡散層の接合漏
れ電流によってノード２５ａ，２５ｂから流れ出す電流
と、負荷抵抗２４ａ，２４ｂによってノード２５ａ，２
５ｂに供給される電流とが同程度となり、メモリセルの
ハイレベルが不安定になってしまう。するとメモリセル
の情報が反転しやすくなり、α線などのノイズに対する
耐性が非常に低くなってしまう。
【０００３】このように４トランジスタ型では低消費電
力性と安定性を両立させるのは困難であるが、それを解
決するには図１１（ｂ）に示すような、２つの駆動用Ｎ
ＭＯＳトランジスタ２２ａ，２２ｂと２つの負荷用ＰＭ
ＯＳトランジスタ２７ａ，２７ｂ、２つの転送用ＮＭＯ
Ｓトランジスタ２３ａ，２３ｂからなる方式（６トラン
ジスタ型）をとるのがよい。スタンバイ電流は負荷用Ｐ
ＭＯＳトランジスタ２７ａ，２７ｂのオフ電流によって
決まるので低く抑えることができ、ノードから流れ出す
漏れ電流は負荷用ＰＭＯＳトランジスタ２７ａ，２７ｂ
のオン電流によって補償される。負荷用ＰＭＯＳトラン
ジスタ２７ａ，２７ｂのオン電流は漏れ電流よりも十分
大きいのでメモリセルは安定であり、またα線等のノイ
ズによってノードの電位が変化しても同様に負荷用ＰＭ
ＯＳトランジスタ２７ａ，２７ｂのオン電流によって補
償されるので、そのようなノイズに対する耐性も高い。
しかし、６トランジスタ型のメモリセルは４トランジス
タ型のメモリセルの１．５〜２倍の面積を要するので、
高集積には不利である。
力性と安定性を両立させるのは困難であるが、それを解
決するには図１１（ｂ）に示すような、２つの駆動用Ｎ
ＭＯＳトランジスタ２２ａ，２２ｂと２つの負荷用ＰＭ
ＯＳトランジスタ２７ａ，２７ｂ、２つの転送用ＮＭＯ
Ｓトランジスタ２３ａ，２３ｂからなる方式（６トラン
ジスタ型）をとるのがよい。スタンバイ電流は負荷用Ｐ
ＭＯＳトランジスタ２７ａ，２７ｂのオフ電流によって
決まるので低く抑えることができ、ノードから流れ出す
漏れ電流は負荷用ＰＭＯＳトランジスタ２７ａ，２７ｂ
のオン電流によって補償される。負荷用ＰＭＯＳトラン
ジスタ２７ａ，２７ｂのオン電流は漏れ電流よりも十分
大きいのでメモリセルは安定であり、またα線等のノイ
ズによってノードの電位が変化しても同様に負荷用ＰＭ
ＯＳトランジスタ２７ａ，２７ｂのオン電流によって補
償されるので、そのようなノイズに対する耐性も高い。
しかし、６トランジスタ型のメモリセルは４トランジス
タ型のメモリセルの１．５〜２倍の面積を要するので、
高集積には不利である。
【０００４】以上のような問題を解決し、低消費電力
性、高安定性、高集積性を同時に実現する方法として、
図１１（ｂ）における負荷用ＰＭＯＳトランジスタ２７
ａ，２７ｂのチャネル部がポリシリコン膜である薄膜ト
ランジスタを用い、駆動用ＮＭＯＳトランジスタ２２
ａ，２２ｂの上に積み上げる方式が提案されている。図
５にそのような従来の技術を示す。図５（ａ）は従来の
技術によるＳＲＡＭメモリセルを示す平面レイアウト
図、図５（ｂ）は図５（ａ）のＹ−Ｙ線断面図である。
また図５（ａ）は図１１（ｂ）の破線で囲った部分に対
応する。以下その構造を説明する。
性、高安定性、高集積性を同時に実現する方法として、
図１１（ｂ）における負荷用ＰＭＯＳトランジスタ２７
ａ，２７ｂのチャネル部がポリシリコン膜である薄膜ト
ランジスタを用い、駆動用ＮＭＯＳトランジスタ２２
ａ，２２ｂの上に積み上げる方式が提案されている。図
５にそのような従来の技術を示す。図５（ａ）は従来の
技術によるＳＲＡＭメモリセルを示す平面レイアウト
図、図５（ｂ）は図５（ａ）のＹ−Ｙ線断面図である。
また図５（ａ）は図１１（ｂ）の破線で囲った部分に対
応する。以下その構造を説明する。
【０００５】図５（ａ），（ｂ）において、シリコン基
板１上に素子分離酸化膜２及びゲート酸化膜３を介し
て、駆動用ＮＭＯＳトランジスタ２２ｂ，２２ａのゲー
ト電極５ａ，５ｂが、またシリコン基板１表面に駆動用
ＮＭＯＳトランジスタ２２ａ，２２ｂのドレインに相当
するＮ型の拡散層６が形成されており、その上に層間膜
７を介して負荷用ＰＭＯＳトランジスタ２７ａ，２７ｂ
のゲート電極にあたるＮ型ポリシリコン電極２０ｂ，２
０ａが形成されている。さらにその上には負荷用ＰＭＯ
Ｓトランジスタ２７ａ，２７ｂのゲート酸化膜にあたる
層間膜１１を介して負荷用ＰＭＯＳトランジスタ２７
ａ，２７ｂのチャネル部に相当するＮ型ポリシリコン膜
１３ａ，１３ｂがあり、その一部にはＰ型不純物がドー
プされ、負荷用ＰＭＯＳトランジスタ２７ａ，２７ｂの
ドレインにあたるＰ型ポリシリコン膜１４ａ，１４ｂと
ソースにあたるＰ型ポリシリコン膜１５ａ，１５ｂとが
形成されている。拡散層６とゲート電極５ａ，５ｂとは
接続孔４ａ，４ｂで、ゲート電極５ａ，５ｂとＮ型ポリ
シリコン電極２０ａ，２０ｂとは接続孔８ａ，８ｂで、
Ｎ型ポリシリコン電極２０ａ，２０ｂとＰ型ポリシリコ
ン膜１４ａ，１４ｂとは接続孔１２ａ，１２ｂで接続さ
れ、ノード２５ａ，２５ｂを構成する。Ｐ型ポリシリコ
ン膜１５ａ，１５ｂは電源２６に接続されている。さら
にその上には層間膜１６を介してアルミニウム電極１７
が形成されている。
板１上に素子分離酸化膜２及びゲート酸化膜３を介し
て、駆動用ＮＭＯＳトランジスタ２２ｂ，２２ａのゲー
ト電極５ａ，５ｂが、またシリコン基板１表面に駆動用
ＮＭＯＳトランジスタ２２ａ，２２ｂのドレインに相当
するＮ型の拡散層６が形成されており、その上に層間膜
７を介して負荷用ＰＭＯＳトランジスタ２７ａ，２７ｂ
のゲート電極にあたるＮ型ポリシリコン電極２０ｂ，２
０ａが形成されている。さらにその上には負荷用ＰＭＯ
Ｓトランジスタ２７ａ，２７ｂのゲート酸化膜にあたる
層間膜１１を介して負荷用ＰＭＯＳトランジスタ２７
ａ，２７ｂのチャネル部に相当するＮ型ポリシリコン膜
１３ａ，１３ｂがあり、その一部にはＰ型不純物がドー
プされ、負荷用ＰＭＯＳトランジスタ２７ａ，２７ｂの
ドレインにあたるＰ型ポリシリコン膜１４ａ，１４ｂと
ソースにあたるＰ型ポリシリコン膜１５ａ，１５ｂとが
形成されている。拡散層６とゲート電極５ａ，５ｂとは
接続孔４ａ，４ｂで、ゲート電極５ａ，５ｂとＮ型ポリ
シリコン電極２０ａ，２０ｂとは接続孔８ａ，８ｂで、
Ｎ型ポリシリコン電極２０ａ，２０ｂとＰ型ポリシリコ
ン膜１４ａ，１４ｂとは接続孔１２ａ，１２ｂで接続さ
れ、ノード２５ａ，２５ｂを構成する。Ｐ型ポリシリコ
ン膜１５ａ，１５ｂは電源２６に接続されている。さら
にその上には層間膜１６を介してアルミニウム電極１７
が形成されている。
【０００６】次に、以上述べたようなＳＲＡＭメモリセ
ルの製造方法を図６〜図１０を参照して説明することに
する。
ルの製造方法を図６〜図１０を参照して説明することに
する。
【０００７】まず、図６に示すように、Ｐ型のシリコン
基板１の表面に公知のＬＯＣＯＳ工程により厚さ３００
〜１０００ｎｍの素子分離酸化膜２を形成し、ＮＭＯＳ
トランジスタのしきい値電圧を制御するためのボロン原
子をイオン注入法により打ち込む。次に厚さ５〜１００
ｎｍのゲート酸化膜３を形成し、接続孔４ａあるいは４
ｂをホトエッチングにより開口した後、タングステンポ
リサイド膜を２００〜５００ｎｍ形成し、ホトエッチン
グによりゲート電極５ａ，５ｂを形成する。次にＮＭＯ
Ｓトランジスタのソース、ドレインとなるＮ型の拡散層
６を形成するために砒素原子を１平方センチメートル当
り１０の１５乗（Ｅ１５と記す。以下これに準じる）〜
１Ｅ１６のドーズ量でイオン注入し、窒素雰囲気中でア
ニールした後、層間膜７として周知のＬＰＣＶＤ法によ
りＳｉＯ2 膜を５０〜５００ｎｍ被着し、さらにホトエ
ッチングにより接続孔８ａ，８ｂを開口する。次に、図
７に示すように、その上にＬＰＣＶＤ法によってポリシ
リコン膜２０を１００〜２００ｎｍ堆積し、次に、図８
に示すように、拡散法またはイオン注入法によりＮ型不
純物を１立方センチメートルあたりＥ１９〜Ｅ２０の濃
度にドープし、ホトエッチングによりパターニングして
Ｎ型ポリシリコン電極２０ａ，２０ｂを形成する。次
に、図９に示すように、その上にＬＰＣＶＤ法により層
間膜１１として厚さ２０〜８０ｎｍの酸化シリコン膜を
被着する。そして層間膜１１の一部に接続孔１２ａ，１
２ｂをホトエッチングにより開口し、その上にＬＰＣＶ
Ｄ法によりポリシリコン膜１３を堆積、次に図１０に示
すように、イオン注入法により燐原子を１平方センチメ
ートル当りＥ１２〜Ｅ１３のドーズ量で注入し、さらに
ホトエッチングによってＮ型ポリシリコン膜１３ａ（１
３ｂ）を形成する。次に、図１０に示すように、レジス
ト膜２１をマスクとしてボロン原子を１平方センチメー
トル当りＥ１５〜Ｅ１６のドーズ量でイオン注入し、Ｐ
型ポリシリコン膜１４ａ，１５ａ，１４ｂ，１５ｂを形
成する。以後ＣＶＤ法による４モル％のリンをふくむＰ
ＳＧ膜などの層間膜１６を厚さ１００〜１０００ｎｍ被
着し、スパッタリングによってＳｉを含むアルミニウム
を堆積し、ホトエッチングによるパターニングでアルミ
ニウム電極１７を形成して図５（ａ），（ｂ）の構造が
できる。
基板１の表面に公知のＬＯＣＯＳ工程により厚さ３００
〜１０００ｎｍの素子分離酸化膜２を形成し、ＮＭＯＳ
トランジスタのしきい値電圧を制御するためのボロン原
子をイオン注入法により打ち込む。次に厚さ５〜１００
ｎｍのゲート酸化膜３を形成し、接続孔４ａあるいは４
ｂをホトエッチングにより開口した後、タングステンポ
リサイド膜を２００〜５００ｎｍ形成し、ホトエッチン
グによりゲート電極５ａ，５ｂを形成する。次にＮＭＯ
Ｓトランジスタのソース、ドレインとなるＮ型の拡散層
６を形成するために砒素原子を１平方センチメートル当
り１０の１５乗（Ｅ１５と記す。以下これに準じる）〜
１Ｅ１６のドーズ量でイオン注入し、窒素雰囲気中でア
ニールした後、層間膜７として周知のＬＰＣＶＤ法によ
りＳｉＯ2 膜を５０〜５００ｎｍ被着し、さらにホトエ
ッチングにより接続孔８ａ，８ｂを開口する。次に、図
７に示すように、その上にＬＰＣＶＤ法によってポリシ
リコン膜２０を１００〜２００ｎｍ堆積し、次に、図８
に示すように、拡散法またはイオン注入法によりＮ型不
純物を１立方センチメートルあたりＥ１９〜Ｅ２０の濃
度にドープし、ホトエッチングによりパターニングして
Ｎ型ポリシリコン電極２０ａ，２０ｂを形成する。次
に、図９に示すように、その上にＬＰＣＶＤ法により層
間膜１１として厚さ２０〜８０ｎｍの酸化シリコン膜を
被着する。そして層間膜１１の一部に接続孔１２ａ，１
２ｂをホトエッチングにより開口し、その上にＬＰＣＶ
Ｄ法によりポリシリコン膜１３を堆積、次に図１０に示
すように、イオン注入法により燐原子を１平方センチメ
ートル当りＥ１２〜Ｅ１３のドーズ量で注入し、さらに
ホトエッチングによってＮ型ポリシリコン膜１３ａ（１
３ｂ）を形成する。次に、図１０に示すように、レジス
ト膜２１をマスクとしてボロン原子を１平方センチメー
トル当りＥ１５〜Ｅ１６のドーズ量でイオン注入し、Ｐ
型ポリシリコン膜１４ａ，１５ａ，１４ｂ，１５ｂを形
成する。以後ＣＶＤ法による４モル％のリンをふくむＰ
ＳＧ膜などの層間膜１６を厚さ１００〜１０００ｎｍ被
着し、スパッタリングによってＳｉを含むアルミニウム
を堆積し、ホトエッチングによるパターニングでアルミ
ニウム電極１７を形成して図５（ａ），（ｂ）の構造が
できる。
【０００８】以上説明したような構造及び製造方法によ
れば、負荷用ＰＭＯＳトランジスタ２７ａ，２７ｂを駆
動用ＮＭＯＳトランジスタ２２ａ，２２ｂの上に積み上
げる形になるため、４トランジスタ型の高集積性と６ト
ランジスタ型の低消費電力性、高安定性とを兼ね備えた
ＳＲＡＭメモリセルが得られる。
れば、負荷用ＰＭＯＳトランジスタ２７ａ，２７ｂを駆
動用ＮＭＯＳトランジスタ２２ａ，２２ｂの上に積み上
げる形になるため、４トランジスタ型の高集積性と６ト
ランジスタ型の低消費電力性、高安定性とを兼ね備えた
ＳＲＡＭメモリセルが得られる。
【０００９】
【発明が解決しようとする課題】前述したような従来の
技術によれば、負荷用ＰＭＯＳトランジスタ２７ａ，２
７ｂのゲート電極としてＮ型ポリシリコン電極２０ａ，
２０ｂが用いられているが、しきい値電圧制御、短チャ
ネル効果の抑制の点からはＰ型ポリシリコン膜の方が望
ましい。しかしそうすると、ゲート電極５ａ，５ｂの下
地のポリシリコン膜には１立方センチメートル当りＥ１
９〜Ｅ２０という高い濃度でＮ型不純物がドープされて
いるため、その不純物がＰ型ポリシリコン膜へ拡散して
ＰＮダイオードができてしまう。これに逆バイアスがか
かったとき、負荷用ＰＭＯＳトランジスタ２７ａ，２７
ｂのゲート電極がフローティングになる可能性があり、
正常なメモリセルの動作が保証されなくなるという問題
点があった。
技術によれば、負荷用ＰＭＯＳトランジスタ２７ａ，２
７ｂのゲート電極としてＮ型ポリシリコン電極２０ａ，
２０ｂが用いられているが、しきい値電圧制御、短チャ
ネル効果の抑制の点からはＰ型ポリシリコン膜の方が望
ましい。しかしそうすると、ゲート電極５ａ，５ｂの下
地のポリシリコン膜には１立方センチメートル当りＥ１
９〜Ｅ２０という高い濃度でＮ型不純物がドープされて
いるため、その不純物がＰ型ポリシリコン膜へ拡散して
ＰＮダイオードができてしまう。これに逆バイアスがか
かったとき、負荷用ＰＭＯＳトランジスタ２７ａ，２７
ｂのゲート電極がフローティングになる可能性があり、
正常なメモリセルの動作が保証されなくなるという問題
点があった。
【００１０】
【課題を解決するための手段】本発明のスタティック半
導体記憶装置は、半導体基板に選択的に形成された第一
導電型のドレイン領域および前記半導体基板上にゲート
絶縁膜を介して設けられた第一導電型の半導体膜を含む
ゲート電極を有する第一導電型の駆動用ＭＯＳトランジ
スタと、前記第一導電型の半導体膜上に層間膜を介して
設けられた第二導電型の半導体膜を含むゲート電極を有
する第二導電型の薄膜トランジスタからなる負荷素子と
を含むＣＭＯＳインバータをメモリセルに有し、前記第
一導電型の半導体膜と第二導電型の半導体膜とは前記層
間膜に設けられた接続孔に埋め込まれた金属電極を介し
て接続されているというものである。
導体記憶装置は、半導体基板に選択的に形成された第一
導電型のドレイン領域および前記半導体基板上にゲート
絶縁膜を介して設けられた第一導電型の半導体膜を含む
ゲート電極を有する第一導電型の駆動用ＭＯＳトランジ
スタと、前記第一導電型の半導体膜上に層間膜を介して
設けられた第二導電型の半導体膜を含むゲート電極を有
する第二導電型の薄膜トランジスタからなる負荷素子と
を含むＣＭＯＳインバータをメモリセルに有し、前記第
一導電型の半導体膜と第二導電型の半導体膜とは前記層
間膜に設けられた接続孔に埋め込まれた金属電極を介し
て接続されているというものである。
【００１１】また、本発明のスタティック半導体記憶装
置の製造方法は、半導体基板に選択的に形成された第一
導電型のドレイン領域および前記半導体基板上にゲート
絶縁膜を介して設けられた第一導電型の半導体膜を含む
ゲート電極を有する第一導電型の駆動用ＭＯＳトランジ
スタを作成する工程と、層間膜を堆積し前記第一導電型
の半導体膜上の所定個所に接続孔を形成する工程と、選
択ＣＶＤ法により前記接続孔に金属膜を堆積して金属電
極を形成する工程と、薄膜トランジスタのゲート電極と
なる第二導電型の半導体膜を形成する工程とを有すると
いうものである。
置の製造方法は、半導体基板に選択的に形成された第一
導電型のドレイン領域および前記半導体基板上にゲート
絶縁膜を介して設けられた第一導電型の半導体膜を含む
ゲート電極を有する第一導電型の駆動用ＭＯＳトランジ
スタを作成する工程と、層間膜を堆積し前記第一導電型
の半導体膜上の所定個所に接続孔を形成する工程と、選
択ＣＶＤ法により前記接続孔に金属膜を堆積して金属電
極を形成する工程と、薄膜トランジスタのゲート電極と
なる第二導電型の半導体膜を形成する工程とを有すると
いうものである。
【００１２】
【実施例】以下に本発明の実施例について図を参照して
説明する。
説明する。
【００１３】図１（ａ）は本発明のスタティック半導体
記憶装置の第１の実施例のＳＲＡＭメモリセルの平面レ
イアウト図、図１（ｂ）は図１（ａ）のＹ−Ｙ線断面図
である。
記憶装置の第１の実施例のＳＲＡＭメモリセルの平面レ
イアウト図、図１（ｂ）は図１（ａ）のＹ−Ｙ線断面図
である。
【００１４】この実施例は従来の技術で示した構造とほ
ぼ同じある。ただ従来の技術では接続孔８ａ、あるいは
８ｂにおいてゲート電極５ａ，５ｂとＮ型ポリシリコン
電極２０ａ，２０ｂが、また接続孔１２ａ，１２ｂにお
いてＮ型ポリシリコン電極２０ａ，２０ｂとＰ型ポリシ
リコン膜１４ａ，１４ｂが直接接続しているのに対し、
この実施例では、接続孔８ａ，８ｂが選択ＣＶＤにより
形成されたタングステン電極９ａ，９ｂで埋め込まれて
いて、その上には負荷用ＰＭＯＳトランジスタ２７ｂ，
２７ａのゲートとなるＰ型ポリシリコン電極１０ａ，１
０ｂがあり、これがＰ型ポリシリコン膜１４ａ，１４ｂ
と接続孔１２ａ，１２ｂで直接接続している。
ぼ同じある。ただ従来の技術では接続孔８ａ、あるいは
８ｂにおいてゲート電極５ａ，５ｂとＮ型ポリシリコン
電極２０ａ，２０ｂが、また接続孔１２ａ，１２ｂにお
いてＮ型ポリシリコン電極２０ａ，２０ｂとＰ型ポリシ
リコン膜１４ａ，１４ｂが直接接続しているのに対し、
この実施例では、接続孔８ａ，８ｂが選択ＣＶＤにより
形成されたタングステン電極９ａ，９ｂで埋め込まれて
いて、その上には負荷用ＰＭＯＳトランジスタ２７ｂ，
２７ａのゲートとなるＰ型ポリシリコン電極１０ａ，１
０ｂがあり、これがＰ型ポリシリコン膜１４ａ，１４ｂ
と接続孔１２ａ，１２ｂで直接接続している。
【００１５】次に本発明のスタティック半導体記憶装置
の製造方法について説明する。まず図２（ａ）に示すよ
うに、従来の技術と同様にして接続孔８ａ，８ｂまでを
形成する。それから、図２（ｂ）に示すように、接続孔
の内側に公知の選択ＣＶＤ法により層間膜と同じ程度の
厚さ、すなわち５０〜５００ｎｍの厚さにタングステン
電極を埋め込む。次に、図２（ｃ）に示すように、ＬＰ
ＣＶＤ法によりポリシリコン膜１０を厚さ１００〜２０
０ｎｍ被着し、次に、図２（ｄ）に示すように、拡散法
あるいはイオン注入法により１立方センチメートル当り
Ｅ１９〜Ｅ２０の濃度にボロン原子をドープした後、ホ
トエッチングによりＰ型ポリシリコン電極１０ａ，１０
ｂを形成する。以後従来の技術と同様にしてＮ型ポリシ
リコン膜１３ａ，１３ｂ、Ｐ型ポリシリコン膜１４ａ，
１４ｂ，１５ａ，１５ｂ、層間膜１６、アルミニウム電
極１７を形成して図１（ａ），（ｂ）に示した構造が完
成する。
の製造方法について説明する。まず図２（ａ）に示すよ
うに、従来の技術と同様にして接続孔８ａ，８ｂまでを
形成する。それから、図２（ｂ）に示すように、接続孔
の内側に公知の選択ＣＶＤ法により層間膜と同じ程度の
厚さ、すなわち５０〜５００ｎｍの厚さにタングステン
電極を埋め込む。次に、図２（ｃ）に示すように、ＬＰ
ＣＶＤ法によりポリシリコン膜１０を厚さ１００〜２０
０ｎｍ被着し、次に、図２（ｄ）に示すように、拡散法
あるいはイオン注入法により１立方センチメートル当り
Ｅ１９〜Ｅ２０の濃度にボロン原子をドープした後、ホ
トエッチングによりＰ型ポリシリコン電極１０ａ，１０
ｂを形成する。以後従来の技術と同様にしてＮ型ポリシ
リコン膜１３ａ，１３ｂ、Ｐ型ポリシリコン膜１４ａ，
１４ｂ，１５ａ，１５ｂ、層間膜１６、アルミニウム電
極１７を形成して図１（ａ），（ｂ）に示した構造が完
成する。
【００１６】本実施例ではＰ型ポリシリコン膜１０ａ，
１０ｂとＮ型ポリシリコン膜を含むゲート電極５ａ，５
ｂが選択ＣＶＤによるタングステン電極を介して接続し
ているため、ここにＰＮダイオードができないような構
造が実現できる。
１０ｂとＮ型ポリシリコン膜を含むゲート電極５ａ，５
ｂが選択ＣＶＤによるタングステン電極を介して接続し
ているため、ここにＰＮダイオードができないような構
造が実現できる。
【００１７】図３は本発明のスタティック半導体記憶装
置の第２の実施例を示す半導体チップの断面図である。
本実施例は負荷用ＰＭＯＳトランジスタ２７ａ，２７ｂ
のゲートとしてポリサイド構造を用いることに特徴があ
る。構造としては第１の実施例とほぼ同じであるが、Ｐ
型ポリシリコン電極１０ａ，１０ｂの代わりに、シリサ
イド電極１８ａ，１８ｂの上にＰ型ポリシリコン電極１
９ａ，１９ｂが重なったポリサイド構造になっている。
置の第２の実施例を示す半導体チップの断面図である。
本実施例は負荷用ＰＭＯＳトランジスタ２７ａ，２７ｂ
のゲートとしてポリサイド構造を用いることに特徴があ
る。構造としては第１の実施例とほぼ同じであるが、Ｐ
型ポリシリコン電極１０ａ，１０ｂの代わりに、シリサ
イド電極１８ａ，１８ｂの上にＰ型ポリシリコン電極１
９ａ，１９ｂが重なったポリサイド構造になっている。
【００１８】次に、本発明の第２の実施例の製造方法を
説明する。まず図４（ａ）に示すように、第１の実施例
と同様にして、タングステン電極９ａ，９ｂまでを形成
し、その上にシリサイド膜１８をスパッタリング法によ
り５０〜１００ｎｍ被着し、さらにＬＰＣＶＤ法により
ポリシリコン膜１９を厚さ５０〜１００ｎｍ堆積する。
それから、図４（ｂ）に示すように、ホトエッチングに
よりシリサイド電極１８ａ，１８ｂ、Ｐ型ポリシリコン
電極１９ａ，１９ｂの２層からなるポリサイド電極を形
成する。以後Ｎ型ポリシリコン膜１３ａ，１３ｂ、Ｐ型
ポリシリコン膜１４ａ，１４ｂ，１５ａ，１５ｂ、層間
膜１６を堆積してアルミニウム電極１７を形成するのは
第１の実施例と同様である。
説明する。まず図４（ａ）に示すように、第１の実施例
と同様にして、タングステン電極９ａ，９ｂまでを形成
し、その上にシリサイド膜１８をスパッタリング法によ
り５０〜１００ｎｍ被着し、さらにＬＰＣＶＤ法により
ポリシリコン膜１９を厚さ５０〜１００ｎｍ堆積する。
それから、図４（ｂ）に示すように、ホトエッチングに
よりシリサイド電極１８ａ，１８ｂ、Ｐ型ポリシリコン
電極１９ａ，１９ｂの２層からなるポリサイド電極を形
成する。以後Ｎ型ポリシリコン膜１３ａ，１３ｂ、Ｐ型
ポリシリコン膜１４ａ，１４ｂ，１５ａ，１５ｂ、層間
膜１６を堆積してアルミニウム電極１７を形成するのは
第１の実施例と同様である。
【００１９】本実施例では、Ｎ型のゲート電極５ａ，５
ｂとＰ型ポリシリコン電極１９ａ，１９ｂとの間に、タ
ングステン電極９ａ，９ｂに加えてシリサイド電極１８
ａ，１８ｂが存在するため、第１の実施例よりもより確
実にＰＮダイオードができるのを防ぐことができる。
ｂとＰ型ポリシリコン電極１９ａ，１９ｂとの間に、タ
ングステン電極９ａ，９ｂに加えてシリサイド電極１８
ａ，１８ｂが存在するため、第１の実施例よりもより確
実にＰＮダイオードができるのを防ぐことができる。
【００２０】
【発明の効果】以上説明したように、本発明のＳＲＡＭ
メモリセルにおいては、駆動用ＮＭＯＳトランジスタ２
２ｂ，２２ａのゲート電極５ａ，５ｂと負荷用ＰＭＯＳ
トランジスタ２７ａ，２７ｂのゲート電極との接続孔８
ａ，８ｂに選択ＣＶＤ法で金属電極を埋め込むことによ
って、負荷用ＰＭＯＳトランジスタ２７ｂ，２７ａのゲ
ート電極をＰ型としても接続孔８ａ，８ｂにおいてＰＮ
ダイオードができないという効果がある。また第２の実
施例のように負荷用ＰＭＯＳトランジスタ２７ｂ，２７
ａのゲート電極をポリサイド電極にすれば、よりＰＮダ
イオードができるのを防ぐことができ、またこのポリサ
イド電極と同層で配線を形成することができるという効
果もある。
メモリセルにおいては、駆動用ＮＭＯＳトランジスタ２
２ｂ，２２ａのゲート電極５ａ，５ｂと負荷用ＰＭＯＳ
トランジスタ２７ａ，２７ｂのゲート電極との接続孔８
ａ，８ｂに選択ＣＶＤ法で金属電極を埋め込むことによ
って、負荷用ＰＭＯＳトランジスタ２７ｂ，２７ａのゲ
ート電極をＰ型としても接続孔８ａ，８ｂにおいてＰＮ
ダイオードができないという効果がある。また第２の実
施例のように負荷用ＰＭＯＳトランジスタ２７ｂ，２７
ａのゲート電極をポリサイド電極にすれば、よりＰＮダ
イオードができるのを防ぐことができ、またこのポリサ
イド電極と同層で配線を形成することができるという効
果もある。
【図１】本発明の第１の実施例を示す平面図（図１
（ａ））および断面図（図１（ｂ））である。
（ａ））および断面図（図１（ｂ））である。
【図２】本発明の第１の実施例の製造方法を説明するた
め、（ａ）〜（ｄ）に分図して示す工程順断面図であ
る。
め、（ａ）〜（ｄ）に分図して示す工程順断面図であ
る。
【図３】本発明の第２の実施例を示す断面図である。
【図４】本発明の第２の実施例の製造方法を説明するた
め、（ａ），（ｂ）に分図して示す工程順断面図であ
る。
め、（ａ），（ｂ）に分図して示す工程順断面図であ
る。
【図５】従来例のＳＲＡＭメモリセルを示す平面図（図
１（ａ））および断面図（図１（ｂ））である。
１（ａ））および断面図（図１（ｂ））である。
【図６】従来例の製造方法を説明するための断面図であ
る。
る。
【図７】従来例の製造方法を説明するための断面図であ
る。
る。
【図８】従来例の製造方法を説明するための断面図であ
る。
る。
【図９】従来例の製造方法を説明するための断面図であ
る。
る。
【図１０】従来例の製造方法を説明するための断面図で
ある。
ある。
【図１１】従来の抵抗負荷ＳＲＡＭのメモリセルの回路
図（図１１（ａ））およびＣＭＯＳ ＳＲＡＭのメモリ
セルの回路図（図１１（ｂ））である。
図（図１１（ａ））およびＣＭＯＳ ＳＲＡＭのメモリ
セルの回路図（図１１（ｂ））である。
１ シリコン基板 ２ 素子分離酸化膜 ３ ゲート酸化膜 ４ａ，４ｂ 接続孔 ５ａ，５ｂ ゲート電極 ６ 拡散層 ７ 層間膜 ８ａ，８ｂ 接続孔 ９ａ，９ｂ タングステン電極 １０ ポリシリコン膜 １０ａ，１０ｂ Ｐ型ポリシリコン電極 １１ ゲート酸化膜 １２ａ，１２ｂ 接続孔 １３ ポリシリコン膜 １３ａ，１３ｂ Ｎ型ポリシリコン膜 １４ａ，１４ｂ Ｐ型ポリシリコン膜 １５ａ，１５ｂ Ｐ型ポリシリコン膜 １６ 層間膜 １７ アルミニウム電極 １８ シリサイド膜 １８ａ，１８ｂ シリサイド電極 １９ａ，１９ｂ Ｐ型ポリシリコン電極 ２０ａ，２０ｂ Ｎ型ポリシリコン電極 ２１ レジスト膜 ２２ａ，２２ｂ 駆動用ＭＯＳトランジスタ ２３ａ，２３ｂ 転送用ＭＯＳトランジスタ ２４ａ，２４ｂ 負荷抵抗 ２５ａ，２５ｂ ノード ２６ 電源 ２７ａ，２７ｂ 負荷用ＰＭＯＳトランジスタ
Claims (2)
- 【請求項１】 半導体基板に選択的に形成された第一導
電型のドレイン領域および前記半導体基板上にゲート絶
縁膜を介して設けられた第一導電型の半導体膜を含むゲ
ート電極を有する第一導電型の駆動用ＭＯＳトランジス
タと、前記第一導電型の半導体膜上に層間膜を介して設
けられた第二導電型の半導体膜を含むゲート電極を有す
る第二導電型の薄膜トランジスタからなる負荷素子とを
含むＣＭＯＳインバータをメモリセルに有し、前記第一
導電型の半導体膜と第二導電型の半導体膜とは前記層間
膜に設けられた接続孔に埋め込まれた金属電極を介して
接続されていることを特徴とするスタティック半導体記
憶装置。 - 【請求項２】 半導体基板に選択的に形成された第一導
電型のドレイン領域および前記半導体基板上にゲート絶
縁膜を介して設けられた第一導電型の半導体膜を含むゲ
ート電極を有する第一導電型の駆動用ＭＯＳトランジス
タを作成する工程と、層間膜を堆積し前記第一導電型の
半導体膜上の所定個所に接続孔を形成する工程と、選択
ＣＶＤ法により前記接続孔に金属膜を堆積して金属電極
を形成する工程と、薄膜トランジスタのゲート電極とな
る第二導電型の半導体膜を形成する工程とを有すること
を特徴とするスタティック半導体記憶装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03064218A JP3074758B2 (ja) | 1991-03-28 | 1991-03-28 | スタティック半導体記憶装置及びその製造方法 |
| US07/858,572 US5331170A (en) | 1991-03-28 | 1992-03-27 | Static type random access memory device with stacked memory cell free from parasitic diode |
| KR1019920005264A KR960000957B1 (ko) | 1991-03-28 | 1992-03-28 | 스태틱형 랜덤 억세스 메모리 장치 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03064218A JP3074758B2 (ja) | 1991-03-28 | 1991-03-28 | スタティック半導体記憶装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05102432A true JPH05102432A (ja) | 1993-04-23 |
| JP3074758B2 JP3074758B2 (ja) | 2000-08-07 |
Family
ID=13251740
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03064218A Expired - Fee Related JP3074758B2 (ja) | 1991-03-28 | 1991-03-28 | スタティック半導体記憶装置及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5331170A (ja) |
| JP (1) | JP3074758B2 (ja) |
| KR (1) | KR960000957B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005203780A (ja) * | 2004-01-12 | 2005-07-28 | Samsung Electronics Co Ltd | ノードコンタクト構造体、それを有する半導体素子、及びその配線構造体、並びにその製造方法 |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5432129A (en) * | 1993-04-29 | 1995-07-11 | Sgs-Thomson Microelectronics, Inc. | Method of forming low resistance contacts at the junction between regions having different conductivity types |
| JP2682393B2 (ja) * | 1993-08-13 | 1997-11-26 | 日本電気株式会社 | スタティック形半導体記憶装置 |
| JP2555964B2 (ja) * | 1993-12-10 | 1996-11-20 | 日本電気株式会社 | アライメント精度調査パターン |
| JP3126573B2 (ja) * | 1993-12-24 | 2001-01-22 | シャープ株式会社 | 半導体装置及びその製造方法 |
| JP2906971B2 (ja) * | 1993-12-30 | 1999-06-21 | 日本電気株式会社 | 半導体記憶装置の製造方法 |
| TW353230B (en) * | 1994-08-30 | 1999-02-21 | At & T Corp | Complementary devices using thin film transistors with improved current drive |
| JPH08204029A (ja) * | 1995-01-23 | 1996-08-09 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JPH10242299A (ja) * | 1997-02-27 | 1998-09-11 | Nec Corp | 半導体記憶装置及びその製造方法 |
| US5953606A (en) * | 1998-04-27 | 1999-09-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for manufacturing a TFT SRAM memory device with improved performance |
| GB0721940D0 (en) | 2007-11-08 | 2007-12-19 | Icera Inc | Memory cells |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6164166A (ja) * | 1984-09-06 | 1986-04-02 | Toshiba Corp | 半導体装置 |
| US5194749A (en) * | 1987-11-30 | 1993-03-16 | Hitachi, Ltd. | Semiconductor integrated circuit device |
| US5210429A (en) * | 1990-06-29 | 1993-05-11 | Sharp Kabushiki Kaisha | Static RAM cell with conductive straps formed integrally with thin film transistor gates |
-
1991
- 1991-03-28 JP JP03064218A patent/JP3074758B2/ja not_active Expired - Fee Related
-
1992
- 1992-03-27 US US07/858,572 patent/US5331170A/en not_active Expired - Fee Related
- 1992-03-28 KR KR1019920005264A patent/KR960000957B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005203780A (ja) * | 2004-01-12 | 2005-07-28 | Samsung Electronics Co Ltd | ノードコンタクト構造体、それを有する半導体素子、及びその配線構造体、並びにその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR960000957B1 (ko) | 1996-01-15 |
| KR920018947A (ko) | 1992-10-22 |
| JP3074758B2 (ja) | 2000-08-07 |
| US5331170A (en) | 1994-07-19 |
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Legal Events
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