KR960000957B1 - 스태틱형 랜덤 억세스 메모리 장치 및 그 제조방법 - Google Patents
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Abstract
내용 없음.
Description
제1도는 종래의 4트랜지스터 스태틱형 랜덤 억세스 메로리 셀을 도시한 회로도.
제2도는 종래의 6트랜지스터 스태틱형 랜덤 억세스 메모리 셀을 도시한 회로도.
제3도는 종래의 스태틱형 랜덤 억세스 메모리 셀의 배치를 도시한 평면도.
제4도는 제3도의 선 A-A를 따라 절취한 스태틱형 랜덤 억세스 메모리 셀을 도시한 단면도.
제5도 내지 제9도는 종래의 스태틱형 랜덤 엑서스 메모리 셀의 제조 공정을 도시한 단면도.
제10도는 본 발명에 따른 스태틱형 랜덤 억세스 메모리 장치에 결합된 메모리 셀 어레이를 도시한 다이어그램.
제11도는 본 발명에 따른 스태틱형 랜덤 억세스 메모리 셀의 요부의 배치를 도시한 평면도.
제12도는 제11도의 B-B선을 따라 절취한 스태틱형 랜덤 어세스 메모리 셀 구조를 도시한 단면도.
제13도 내지 16도는 제11도 및 12도에 도시한 스태틱형 랜덤 억세스 메모리 셀을 제조하기 위한 공정 순서를 도시한 단면도.
제17도는 본 발명에 따른 스태틱형 랜덤 억세스 메모리 셀의 구조를 도시한 단면도.
제18도 및 19도는 제17도에 도시된 스태틱형 랜덤 억세스 메모리 셀을 제조하기 위한 공정 순서를 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명
M11,M1n,Mm1,Mmn : 스태틱형 메모리 셀
Q11,Q13 : p-채널 엔헨스먼트형 부하 트랜지스터
Q12,Q14 : n-채널 엔헨스먼트형 구동 트랜지스터
Q15,Q16 : n-채널 엔헨스먼트형 전달 트랜지스터
31 : p형 실리콘 기판 31a : 필드 산화물막
31b : n-형 불순물 영역 33 : 중간 레벨 절연막
34a,34b : 접촉홀 36a,36b,38a,38b : 폴리실리콘 스트립
37 : 게이트 산화물 막
본 발명은 스태틱형(static type)랜덤 억세스 메모리 장치, 보다 특별하게 스택(stack) 성분 트랜지스터를 갖는 스태틱형 랜덤 억세스 메모리 장치의 구조에 관한 것이다.
스태틱형 랜덤 억세스 메모리 장치는 그 메모리 용량이 매우 높은 비율로 증대되어 오고 있으며, 4 메가 비트 및 16메가비트의 스태틱형 랜덤 억세스 메모리가 반도체 제작자들에 의해 개발되어오고 있다. 그러나, 만일 반도체 칩이 메모리 용량과 더불어 확장되면, 사이즈가 큰 반도체 칩은 제조원가를 증대시킬 뿐만 아니라, 양품율(production yield)을 감소시키는 경향이 있다. 그러므로, 반도체 제조자들이 반도체 칩을 확장하지 않고도 메모리 용량을 증대시키는 것이 매우 중요시된다
이를 달성하기 위하여, 제작자들은 단일 메모리 셀에 배정되는 각 점유 영역을 최소화시키고져 노력하고 있다.
제1도는 최소화된 점유 영역상에 구성된 종래 기술의 스태틱형 메모리 셀의 전형적인 예를 보인 것으로서, 이와 같은 종래 기술의 스태틱 메모리 셀은 “4 트랜지스터 셀”로 일컬어진다. 제1도 보인 스태틱형 메모리 셀을 전원 라인 Vdd와 접지 라인 GND 사이에 결합된 n 채널 엔헨스먼트형 구동 트랜지스터 Q1과 저항 R1과의 제 1직렬 결합부 및 상기 제1직렬 결합부와 병렬 결합된 n채널 엔헨스먼트형 구동 트랜지스터 Q2와 저항 R2와의 제2직렬 결합부를 구비한다. 2개의 메모리 노드 N1과 N2과 저항 R1및 R2와 n-채널 엔헨스먼트형 구동 트랜지스터 Q1 및 Q2와의 사이에 각각 제공되고, 메모리 노드 N1과 N2는 각각 n-채널 엔헨스먼트형 구동 트랜지스터 Q2 및 Q1의 게이트 전극과 결합된다. 데이터 비트가 미분 전압 레벨 형태로 메모리 노드 N1과 N2 사이에 저장된다.
종래 기술의 스태틱형 메모리 셀은 또한 2개의 n-채널 엔헨스먼트형 트랜지스터 Q3 및 Q4를 구비하는데, 이 트랜지스터들은 디지트 라인 DLa및DLb와 메모리 노드 N1 및 N2 사이에 각각 결합된다. n-채널 엔헨스먼트형 전달 트랜지스터 Q3 및 Q4는 워드 라닝 WL1으로 동시에 게이팅되며, 워드라인 WL1상의 활성 고전압 레벨은 n-채널 엔헨스먼트형 전달 트랜지스터 Q3 및 Q4가 턴온되도록 한다. 데이터 비트가 메모리 셀에 기록되거나 이로부터 판독되며, 메모리 토드 N1 및N2를 통해 흐르는 전류가 상기 데이터 비트를 유비시킨다. 데이터 비트의 유지에 이용되는 전류는 “스탠바이 전류”로 일컬어진다.
이렇게 배열된 종래 기술의 스태틱형 랜덤 억세스 메모리 셀은 점유 영역의 감소에 바람직하다. 그러나, 만일 메가비트 메모리 셀 어레이가 제1도에 보인 4-트랜지스터형 랜덤 억세스 메모리 셀로 실시되는 경우, 각 메모리 셀의 스탠바이 전류는 1μA보다 크지 않게 감소되며 저항 R1 및 R2는 이곳에 흐르는 전류를 0.2pA보다 크지 않게 감소된다. 그러나, 이와 같은 극도로 큰 저항은 스탠바이 전류와 메모리 노드 N1 및 N2로 부터의 누설전류와는 마진을 감소시키며, 메모리 노드N1과 N2 사이에 저장된 데이터 비트는 예컨데 알파입자에 의해 반전될 가능성이 많다.
메모리 노드 N1과 N2 사이에 저장된 데이터 비트의 신뢰성을 증진시키기 위하여, 제2도에 보인 바와 같은 또다른 스태틱형 랜덤 억세스 메모리 셀이 메모리 셀 어레이용으로서 이용된다. 제2도에 보인 스태틱형 랜덤 억세스 메모리 셀은 전원 라인 Vdd와 접지 라인 GND 사이에 결합된 n-채널 엔헨스먼트형 구동 트랜지스터 Q6과 p-채널 엔헨스먼트형 부하 트랜지스터 Q5와의 직렬 결합부와, 이 직렬 결합부와 병렬 결합된 n-채널 엔헨스먼트형 구동 트랜지스터와 p채널 엔헨스먼트형 부하 트랜지스터 Q7과의 또다른 직렬결합부를 구비하며, p-채널 엔헨스먼트형 부하 트랜지스터 Q5 및 Q7과 n-채널 엔헨스먼트형 구동 트랜지스터 Q6 및 Q8 사이에 메모리 노드 N3과 N4가 각각 제공된다. 종래 기술의 스태틱형 랜덤 억세스 메모리 셀은 또한 디지트라인 DLc및DLd와 메모리 노드 N3 및 N4 사이에 결합되는 n-채널 엔헨스먼트형 전달 트랜지스터 Q9 및 Q10을 추가로 구비한다. n-채널 엔헨스먼트형 전달 트랜지스터 Q9 및 Q10은 워든 라인 WL2로 동시에 게이팅 되며, 데이터 비트 i는 미분 전압 형태로 디지트 라인 DLc및DLd와 메모리 노드 N3 및 노드 N4 사이에 전송된다. 이렇게 배열된 스태틱형 랜덤 억세스 메모리 셀은 6개 성분의 트랜지스터로 실시되는바, 이는 “6 트랜지스터 셀”로 일컬어진다.
P-채널 엔헨스먼트형 부하 트랜지스터Q5는 Q7은 메모리 노드 N3 및 N4에서의 누설 전류를 보상하기 때문에, 스탠바이 전류가 p-채널 엔헨스먼트형 부하 트랜지스터 Q5 및 Q7에 오프-전류(off-current)에 의해 결정된다. p-채널 엔헨스먼트형 전계효과 트랜지스터 Q5 또는 Q7의 온-전류(on-current)는 관련 메모리 노드 N13 또는 N4에서의 누설 전류를 보상하기에 충분히 크며, 메모리 노드 N3 및 N4에서의 급격한 감쇠하에서 증가하게 된다. 이와 같은 이유 때문에, 6트랜지스터형 메모리 셀은 알파 입자에 대해 효과적이다. 그러나, 6트랜지스터형 메모리 셀은 트랜지스터 Q5 내지 Q10이 2차원적으로 배열된 때 점유영역이 4트랜지스터형 메모리 셀에 비해 1.5 내지 2배이다.
6트랜지스터형 메모리 셀의 점유 영역을 감소시키기 위해서, n-채널 엔헨스먼트형 구동 트랜지스터 Q6 및 Q8 상에 p-채널 엔헨스먼트형 부하 트랜지스터 Q5 및 Q7을 스택킹(stacking)하는 것이 제안되고 있다.
제3도는 스택형 메모리 셀의 배치를 보인 것으로써, 여기에서 배치의 간략성을 위해 중간 레벨 절연막 및 알루미늄 와이어링 스트립 AL을 삭제했다. 제4도는 제3도를 선 A-A 따라 절취한 스택형 메모리 셀의 구조를 보인 것이다. 종래 기술의 스택형 메모리 셀은 p-형 실리콘 기판(1)상에 구성되며, 활성 영역이 p-형 실리콘 기판(1)상에 선택적으로 성장된 두꺼운 필드 산화물막(1a)으로 구획된다. N-형 불순물 영역이 p-형 실리콘 기판(1)상에 형성되며, n-형 불순물 영역은 n-채널 엔헨스먼트형 전계효과 트랜지스터Q6,Q8,Q9 및 Q10의 소오스 및 드레인 영역으로서 역할을 한다. 그러나, 단지 하나의 n-형 불순물 영역 1b가 n-채널 엔헨스먼트형 구동 트랜지스터 Q6의 드레인 영역으로서 제4도에 나타나 있다. 활성영역은 얇은 게이트 산화물막 1c로 피복되며, n-채널 엔헨스먼트형 구동 트랜지스터 Q8의 게이트 전극 3a가 n-형 불순물 영역 1b 또는 n-채널 엔헨스먼트형 구동 트랜지스터 Q6의 드레인 영역과 접촉하고 있다. 제1중간 레벨 절연막(4)은 n-채널 엔헨스먼트형 구동 트랜지스터 Q8의 게이트 전극 3a 및 n-채널 엔헨스먼트형 구동 트랜지스터 Q6의 게이트 전극 (3b)을 피복하고 있다. 접촉홀 (5a) 및 (5b)의 중간 레벨 절연막(4)에 형성되어 게이트 전극(3a) 및 (3b)을 각각 노출시키고 있다. N-형 도핑된 폴리실리콘 스트립(6a) 및 (6b)는 각각 접촉홀(5a) 및 (5b)를 통과하며, 각각 p-채널 엔헨스먼트형 부하 트랜지스터 Q5 및 Q7의 게이트 전극으로서 역할을 한다. 얇은 게이트 산화물 막(7)은 상기 n-형 도핑된 폴리실리콘 스트립(6a,6b)을 덮으며, 폴리실리콘 스트립(8a,8b)은 상기 얇은 게이트 산화물 막(7)상으로 확장한다.
상기 폴리실리콘 막(8a)은 p-채널 엔헨스먼트형 부하 트랜지스터(Q5)의 p-형 드레인 영역(8aa)과 가볍게 도핑된 n-형 채널영역 (8ab) 및 p-형 소오스 영역 8ac를 제공한다. 마찬가지로, 상기 폴리실리콘 막(8b)은 p-채널 엔헨스먼트형 부하 트랜지스터(Q7)의 p-형 드레인영역(8ba)과 가볍게 도핑된 n-형 채널영역(8bb) 및 p-형 소오스 영역(8bc)를 제공한다. 제2중간-레벨 절연 막(9)은 상기 폴리실리콘 스트립(8a 및 8b)을 피복하며, 상기 알류미늄 와이어링 AL은 상기 제2중간-레벨 절연 막(9)상으로 확장한다.
제3도 및 4도에서 보인 다층구조(multi-layer structure)는 제5도 내지 9도에서 보인 처리 과정을 통해 이루어진다. 상기 처리과정은 상기 p-형 실리콘 기판(1)의 준비로 시작하며, 두꺼운 필드 산화 막(1a)는 LOCOS 기술과 같은 선택적인 산화처리를 통해 선택적으로 성장된다. 채널 도핑은 n-채널 엔헨스먼트형 전계효과 트랜지스터(Q6,Q8,Q9 및 Q10)에 붕소원자를 이온주입하므로써 수행되며, 실리콘 산화물은 상기 얇은 게이트 산화물 막(1c)을 형성하도록 상기 p-형 실리콘 기판의 노출되 표면에 5 내지 100나노-메타의 두께로 성장된다. 접촉홀(1d)이 상기 얇은 게이트 산화물 막(1c)에 형성되며, 텅스텐 폴리사이드막(tungsten ployside film)이 200내지 500 나노-메타의 두께로 상기 구조의 전표면에 증착된다. 상기 턴스텐 폴리사이드 막은 상기 접촉홀(1d)을 통하여 접촉되고, 게이트 전극(3a 및 3b)을 형성하도록 에칭되며 패턴화된다. 비소원자는 1015/cm2내지 1016/cm2도오즈로 상기 p-형 실리콘 기판내에 이온 주입되며 질소 주변에서 어닐링된다. 그다음 소오스 및 드레인 영역(1b)이 상기 p-형 실리콘 기판(1)에 형성된다.
다음에, 실리콘이 산화물이 LPCVD 처리를 이용하여 50 내지 500 나노-메타의 두께로 LPCVD 처리를 이용하여 상기 구조의 전 표면에 증착되며, 이렇게 증착된 상기 실리콘 이산화물막은 상기 중간-레벨 절연막(4)의 기능을 한다. 상기 접촉홀(5a 및 5b)은 석판기술을 통해 상기 중간-레벨 절연 막(4)에 형성된다.
상기 단계의 결과로 생기는 구조는 제5도에 도시되어 있다.
상기 중간-레벨 절연막(4)에 상기 접촉홀(5a 및 5b)의 형성후, 상기 LPCVD 처리에 의해 폴리실리콘이 100 내지 200 나노-메타의 두께로 상기 구조의 전표면에 증착되며, 이렇게 증착된 상기 폴리 실리콘 막(6)은 상기 접촉홀(5a 및 5b)을 통하여 상기 게이트 전극(3a 및 3b)과 접촉한다. 상기 단계의 결과로 생기는 구조는 제6도에 도시되어 있다.
N-형 불순물 원자는 1019/cm2내지 1020/cm2의 도오즈로 상기 폴리실리콘 막(6)에 이온-주입되거나, 또는 적당한 소오스로부터 확산(diffuse)되어지며, 상기 n-형 불순물 원자로 도핑된 상기 폴리실리콘 막(6)은 석판 기술을 사용함으로써 에칭 및 패턴화되어진다. 이때에, 상기 n-형 폴리실리콘 스트립(6a 및 6b)이 제7도에 보여지는 것처럼 상기 중간-레벨 절연막(4)에 남겨진다.
실리콘 산화물은 LPCVD 처리를 이용하여 20 내지 80 나노-메타의 두께로 상기 상기 구조의 전표면에 증착되어지며, 상기 실리콘 산화물 막은 상기 게이트 산화물 막(7)을 제공한다. 상기 게이트 산화물 막(7)은 상기 n-형 폴리실리콘 스트립(6a 및 6b)의 부분들을 노출시키기 위해 석판 기술을 통하여 부분적으로 제거되어진다. 다시 폴리실리콘이 상기 구조의 전부분에 증착되어지며, 이렇게 증착된 상기 폴리실리콘 막(8)은 n-형 폴리실리톤 스트립(6a 및 6b)과 접촉한다. 상기 단계의 결과로서 생기는 구조는 제8도에 도시되어 있다.
인 원자(phosphorus atoms)가 1012/cm2내지 1013/cm2의 도오즈로 상기 폴리실리콘 막(8) 에 이온 주입되며, 상기 폴리실리콘막(8)은 폴리 실리콘 스트립(8a 및 8b)내로 패턴화되어진다. 적절한 마스크 층(21)이 채널영역(8ab 및 8bb)에 제공되어지며, 붕소 원자가 1015/cm2내지 1016/cm2의 도오즈로 상기 폴리실리콘 스트립(8a 및 8b)에 이온 주입된다. 다음에 소오스 및 드레인 영역(8aa,8ba,8ac 및 8bc)이 제 9도에 보여지는 것처럼 상기 폴리실리콘 스트립(8a 및 8b)에 형성되어진다.
상기 소오스 및 드레인 영역의 형성후, 4mol%의 인을 포함하는 인규산염 글라인(phosphosilicate glass)가 100 내지 1000 나노-메타의 두께로 상기 구조의 전표면에 증착되며, 상기 인 규산염 글라스 막은 제2 중간-레벨 절연 막(9)으로 작용한다.
마지막으로, 실리콘을 포함하는 알류미늄이 상기 구조의 전표면에 증착되며, 상기 알루미늄 화이어링 AL내로 패턴화되어진다. 상기 결과의 구조가 앞서 예시한 제3도 및 4도에 도해되어 있다.
이렇게 제작된 스택형 메모리 셀은 아주 작은 점유 영역을 차지할 뿐 아니라 데이터 저장 관점에서보아안정하기까지 한다. 하지만, 제3도 및 4도에서 보여지는 상기 스택형 메모리 셀에 있어서, 상기 폴리실리콘 스트립(3a 및 3b) 의 전도성이 단지 n-형에만 국한되는 문제가 발생한다. 통상, p-형 폴리실리콘 스트립은 한계 레벨 (thresh old level) 및 쇼트 채널 효과의 제한에 의한 제어가능성 때문에 상기 p-채널 엔헨스먼트형 부하 트랜지스터(Q5 및 Q7)에 대하여 바람직하다. 그러나, 상기 p-채널 엔헨스먼트형 부하 트랜지스터(Q5 및 Q7)의 게이트 전극이 p-형 불순물로 도핑되는 경우, 상기 게이트 전극(3a 및 3b)의 n-형 불순물은 상기 p-형 폴리실리콘 스트립으로 확산되고, 상기 게이트 전극(3a 및 3b)과 상기 p-형 폴리 실리콘 스트립 사이에 바람직하지 않은 다이오드가 발생한다. 네가티브로 바이어스될 때 상기 바람직하지 않은 다이오드는 상기 p-형 게이트 전극을 부동상태(floating state)로 되도록 한다.
그래서, 본 발명의 한 목적은 종래 기술의 스택형 메모리 셀에서 나타나는 문제로부터 벗어난 스태틱형 랜덤 억세스 메모리 장치를 제공하는 것이다.
본 발명의 또 하나의 목적은 종래 기술의 스택형 메모리 셀에 존재하는 상기 문제로부터 벗어난 상기 스태틱형 랜덤 억세스 메모리 장치를 제조하는 방법을 제공하는 것이다.
상기 목적을 달성하기 위해, 본 발명은 구동 트랜지스터의 게이트 전극과 부하 트랜지스터의 게이트 전극 사이에 금속 막을 삽입한다.
본 발명의 한 양상에 따르면, 단일 반도체 기판상에 구성된 스태틱형 랜덤 억세스 메모리 장치가 제공되는바, 이 메모리 장치는 각각 제1채널 도전형의 제1엔헨스먼트형 부하 트랜지스터와, 제1메모리 노드와 상기 제1채널 도전형과 반대하여 전압 레벨차를 갖는 제1전압 레벨원과 제2전압 레벨원간에 결합된 제2 채널 도전형의 제2엔헨스먼트형 구동 트랜지스터의 직렬 결합부와, 상기 제1채널 도전형의 제3엔헨스먼트형 부하 트랜지스터와, 제2메모리 노드와, 상기 제1전압 레벨원과 제2전압레벨원간에 결합된 제2채널 도전형의 제4엔헨슴먼트형 구동 트랜지스터의 직결 결합부와, 상기 제1메모리 노드와 제2메모리 노드간에 결합된 제5 및 제6엔헨스먼트형 전달 트랜지스터 및 한쌍의 디지트라인을 각각 포함하며, 상기 제1엔헨스먼트형 부하 트랜지스터 및 상기 제4엔헨스먼트형 구동 트랜지스터 각각은 상기 제1메모리 노드에 결합된 게이트 전극을 가지며, 상기 제3엔헨스먼트형 부하 트랜지스터 및 상기 제2엔헨스먼트형 구동 트랜지스터 각각은 상기 제2메모리 노드에 결합된 게이트 전극을 가지며, 상기 제2 및 제4엔헨스먼트형 구동 트랜지스터 각각의 게이트 전극(32a/32b)은 상기 단일 반도체 기판의 일부 표면상에서 형성된 상기 제2 와 제2 메모리 노드중 한 노드와 접촉을 유지하면서 상기 단일 반도체 기판의 주 표면을 피복하는 절연막상에서 연장하고 있으며, 상기 제2 및 제4엔헨스먼트형 구동 트랜지스터 각각의 상기 게이트 전극은 상기 제2 및 제4 엔헨스먼트형 구동 트랜지스터 각각의 상기 게이트 전극의 일부분을 노출시키는 접촉홀을 갖는 제1 중간 레벨 절연막(33)으로 피복되어 있으며, 상기 게이트 전극 부분을 금속막으로 피복되어 있으며, 상기 제1 및 제3엔헨스먼트형 부하 트랜지스터 각각의 게이트 전극은 상기 금속막과 접촉을 유지하며, 상기 제2 및 제4엔헨스먼트형 구동 트랜지스터의 게이트 전극의 제2도전형과 반대인 제1도전을 갖는다.
본 발명의 또다른 양상에 따르며, 스택틱형 랜덤 억세스 메모리 장치의 제조 공정은 a) 제1도전형의 반도체 기판을 준비하는 단계와, b) 반도체 기판의 표면부에서 제2채널 도전형의 한쌍의 엔헨스먼트형 구동 트랜지스터들 및 제2채널 도전형의 한쌍의 엔헨스먼트형 전달(transfer) 트랜지스터들의 제2도전형의 소오스 및 드레인 영역을 형성하는 단계와, 상기 제2도전형 및 제2채널 도전형은 제1도전형 및 제1채널 도전형과 반대이며, c) 반도체 기판의 표면 일부를 절연막으로 피복하는 단계와, d) 한쌍의 엔헨스먼트형 구동 트랜지스터들의 게이트 전극을 형성하는 단계와, 상기 한쌍의 엔헨스먼트형 구동 트랜지스터들 중 어느 하나의 게이트 전극은 절연막을 통해 상기 한쌍의 엔헨스먼트형 구동 트랜지스터중 나머지 다른 하나의 드레인 영역과 접촉을 유지하며, 상기 한쌍의 엔헨스먼트형 구동 트랜지스터의 게이트 전극은 제2도전형을 가지며, e) 상기 한쌍의 엔헨스먼트형 구동 트랜지스터의 상기 게이트 전극을 제1중간-레벨 절연막으로 피복하는 단계와, f) 상기 제1중간 레벨 절연막에서 상기 한쌍의 엔헨스먼트형 구동 트랜지스터의 상기 게이트 전극의 부분을 각각 노출시키는 접촉홀을 형성하는 단계와, g)금속막을 각 접촉홀에서 형성하여 게이트 전극부분을 각각 피복하는 단계와, h) 금속막 각각과 접촉을 유지하는 방식으로 제1채널 도전형의 한쌍의 엔헨스먼트형 부하 트랜지스터의 게이트 전극을 제1중간-레벨 절연막상에 형성하는 단계와, 상기 한쌍의 엔헨스먼트형 부하 트랜지스터의 게이트 전극은 제1도전형을 갖는다. i) 상기 한쌍의 엔헨스먼트형 부하 트랜지스터를 완성하는 단계를 구비한다.
본 발명에 따른 스태틱형 랜덤 억세스 메모리 셀의 특징과 장점이 첨부한 도면을 참조한 설명으로부터 더욱 명확하게 이해될 수 있을 것이다.
제10도에 관해서, 본 발명을 구체화하는 스태틱형 랜덤 억세스 메모리 장치는 단일 실리콘 기판(31)상에 구성되고, 다수의 스택형 메모리 셀 M11, M1n, Mm1 및 Mmn 로 사용되는 메모리 셀 어레이를 구비한다.
메모리 셀 어레이의 열은 다수의 디지트 라인 쌍들 DL1 내지 DLn과 각각 관계하고, 메모리 셀의 행은 다수의 워드 라인 WL1 내지 WLn과 각각 관계한다.
스택형 메모리 셀M11 내지 Mmn 각각은 p채널 엔헨스먼트형 부하 트랜지스터 Q11, 제1메모리 노드 N11 및 전원 라인 Vdd와 접지 라인 GND 간에 연결된 n-채널 엔헨스먼트형 구동 트랜지스터 Q12의 직렬 결합부와, p-채널 엔헨스먼트형 부하 트랜지스터 Q13, 제2메모리 노드 N12 및 전원 라인 Vdd와 접지 라인 GND간에 연결된 n- 채널 엔헨스먼트형 구동 트랜지스터 Q14의 직렬 결합부와 그리고 제1 및 제2 메모리 노드 N11 및 N12와의 관련 디지트 라인쌍 사이에 결함된 n-채널 엔헨스먼트형 전달 트랜지스터 Q15 및 Q16를 구비한다. p-채널 엔헨스먼트형 부하 트랜지스터 Q11의 게이트 전극 및 n-채널 엔헨스먼트형 구동 트랜지스터 Q14의 게이트 전극은 제1메모리 노드 N11와 결합되고, p-채널 엔헨스먼트형 부하 트랜지스터의 게이트 전극 및 N-채널 엔헨스먼트형 구동 트랜지스터Q12의 게이트 전극은 제2메모 노드N12와 결합된다. n-채널 엔헨스먼트형 전달 트랜지스터 Q15 및 Q16는 관련 워드라인에 의해 게이트되고, 미분전압 레벨 형태의 데이터 비트가 관련 디지트라인 쌍 및 메모리 노드 N11 및 N12쌍간에 전송된다.
각 스택형 메모리 셀M11내지 Mmn의 요부가 제11도에 도시된 바와 같이 배치되고 B-B선을 따라 절취한 구조가 제12도에 도시되어 있다. 그러나, 이해를 돕기 위해 중간-레벨 절연막 및 알류미늄 와이어는 제11도의 배치로부터 삭제했다. 스택형 메모리 셀 M11 내지 Mmn 각각은 p-형 실리콘 기판(31)상에 구성되고, 활성영역은 p-형 실리콘 기판(31)상에 선택적으로 성장되는 두꺼운 필드 산화물 막 (31a)으로 구획된다. N-형 불순물 영역은 p-형 실리콘 기판(31)의 활성 영역에 형성되고 n-형 불순물 영역은 n-채널 엔헨스먼트형 전계 효과 트랜지스터 Q12, Q14, Q15 및 Q16의 소오스 및 드레인 영역으로서 작용한다. 그러므로, 단지 하나의 n형 불순물 영역(31b)이 n-채널 엔헨스먼트형 구동 트랜지스터(Q12) 또는 메모리 노드 N11의 드레인 영역으로서 제12도에 도시되어 있다. 상기 활성 영역은 얇은 게이트 산화물 막 (31c)으로 피복되고 n채널 엔헨스먼트형 구동 트랜지스터 Q14의 게이트 전극(32a)은 n형 불순물 영역(31b) 또는 메모리 노드 N11와 접촉하여 유지된다. 유사하게, n채널 엔헨스먼트형 구동 트랜지스터 Q12의 게이트 전극(32b)은 메모리 노드 N12와 접촉하여 유지된다.
제1중간-레벨 절연 막(33)은 n채널 엔헨스먼트형 구동 트랜지스터 Q14 및 Q12의 게이트 전극을 피복한다. 접촉홀 (34a,34b)은 중간-레벨 절연막(4)에 형성되며 게이트 전극들(32a,32b)각각을 노출한다. 상기 접촉홀 (34a,34b)각각은 제11도에서 “X”로 표시된다. 상기 접촉홀 (34a,34b)각각은 텅스텐으로 채워지며, 텅스텐 막(35)은 제1중간-레벨 절연막(33)만큼 두껍다. N형 도시된 폴리실리콘 스트립(36a,36b)은 각각 접촉홀 (5a,5b)내의 텅스텐 막(35)과 접촉한여 각각 유지되며 p-채널 엔헨스먼트형 부하 트랜지스터 Q11,Q13의 게이트 전극으로서 제공된다. 얇은 게이트 산화물막(37)은 n형 도핑된 폴리실리콘 스트립(36a,36b)으로 피복되며, 폴리실리콘 스트립 (38a,38b)은 얇은 게이트 산화물막(37)상에서 확장한다. 폴리실리콘 막(38a)은 p형 드레인 영역 (38aa), p채널 엔헨스먼트형 부하 트랜지스터 Q11에 대한 가볍고 도핑된 n형 채널 영역(38ab)과 p형 소스영역 (38ac)을 제공한다. 마찬가지고, 상기 폴리실리콘 막(38b)은 p형 드레인 영역(38ba),p 채널 엔헨스먼트형 부하 트랜지스터 Q13에 대한 가볍게 도핑된 n형 채널 영역(38bb) 및 p형 소스영역(38bc)을 제공한다.
제2중간-레벨 절연막(39)을 폴리실리콘 스트립(38a,28b)을 덮으며, 알류미늄 와이어링 AL 은 제2중간 레벨 절연막(39)위로 확장된다.
제11도 및 제12도에 도시된 다중충 구조는 제13도 내지 제16도에 도시된 처리 순서를 통해 제조된다. 상기 처리 순서는 p형 실리콘 기판(31)의 준비로 시작한다. 상기 두꺼운 필드 산화물 막(31a)은 선택적인 산화처리를 통해 선택적으로 성장한다. 채널 도핑은 n채널 엔헨스먼트형 전계효과 트랜지스터 Q12,Q14,Q15,Q16에 대한 붕소 원자의 이온 주입을 통해 실행되며 실리콘 산화는 얇은 게이트 산화막(31c)을 형성하도록 p형 실리콘 기판(31)의 노출면상의 5 내지 100나노메타 두께로 성장한다. 접촉홀(31d)은 얇은 게이트 산화물 막(31c)에 형성되며, 텅스텐 폴리사이드 막은 상기 구조의 전체면상에서 200 내지 500 나노메타의 두께로 증착된다. 상기 텅스텐 폴리사이드막은 좁촉홀(31d)을 통해 접촉을 유지하며 게이트 전극(32a,32b)을 형성하기 위해 에칭 및 패턴화된다. 이 원자는 1015/cm2내지 1016/cm2의 도오즈에서 p형 실리콘 기판(31)에 이온 주입되며 질소 대기에서 어니일링된다. 따라서 소스 및 드레인 영역(31b)은 p형 실리콘 기판(31)에서 형성된다.
결국, 실리콘 이산화물은 LPCVD 처리를 사용하여 상기 구조의 전체면위에서 50 내지 500 나노메타의 두께로 증착되고, 따라서 증착된 실리콘 이산화물 막은 중간-레벨 절연막(33)으로서 제공된다. 상기 접촉홀(34a,34b)은 석판 인쇄 기술을 통해 중간-레벨 절연 막(33)에 형성된다. 이 스테이지의 구조는 제13도에 설명되어 있다.
상기 중간-레벨 절연 막(33)내의 접촉홀(34a,36b) 형성후에, 텅스텐은 선택적 CVD 처리를 사용하여 접촉홀(34a, 34b)에서 선택적으로 성장하며, 텅스텐 막(35)은 제14도에 도시된 바와 같이, 접촉홀(34a,34b)에 채워진다. 폴리실리콘은 LPCVD 처리를 사용하여 상기 구조의 전체면 위에서 100 내지 200 나노메타로 증착되며, 증착된 폴리실리콘 막(36)은 접촉홀(34a,34b)내의 텅스텐 막(35)과 접촉하여 유지된다. 이 스테이지의 구조는 제15도에 설명되어 있다.
붕소 원자는 1019/cm2내지 1020/cm2의 도오즈에서 폴리실리콘막(6)으로 이온 주입되거나 적당한 소스로부터 교대적으로 확산되며, 상기 붕소 원자로 상당히 도핑된 p형 폴리실리콘 막(36)은 석판 기술에 의해 에칭 및 패턴화된다. 따라서, p형 폴리실리콘 스트립(36a,36b)은 제16도에 도시된 바와 같이 중간-레벨 절연막(33)상에 남게된다.
실리콘 산화는 LPCVD 처리를 사용하여 상기 구조의 전체면 위에 20 내지 80 나노메타의 두께로 증착되며, 상기 실리콘 산화물 막은 게이트 산화물 막(37)을 제공한다. 상기 게이트 산화물 막(37)은 p형 폴리실리콘 스트립(36a, 36b) 부분을 노출하도록 석판 기술을 통해 부분적으로 제거된다. 폴리실리콘은 다시 상기 구조의 전체면 위에서 증착되며 증착된 폴리실리콘 막은 p 형 폴리실리콘 스트립(36a,36b)과 접촉하여 유지된다.
인 원자는 101-/cm2내지 1013/cm2의 도오즈에서 폴리실리콘 막으로 이온 주입되며 폴리실리콘 막은 폴리 실리콘 스트립(38a,38b)으로 패턴화된다. 적당한 마스크는 채널 영역(38ab,38bb)를 피복하며 폴리실리콘막에 제공되고, 붕소원자는 1015/cm2내지 1016/cm2의 도오즈에서 폴리실리콘 스트립(38a, 38b)으로 이온 주입된다. 따라서, p형 소스와 드레인 영역(38aa, 38ba, 38ac, 38bc)은 폴리실리콘 스트립(38a, 38b)에 형성되고 p형 드레인 영역38aa, 38ba, 는 p 형 폴리실리콘 스트립(36a, 36b)과 접촉하여 유지된다. 따라서, p형 폴리실리콘 스트립(36a, 36b)은 텅스텐 막(35)을 통해 n형 폴리실리콘 스트립(32a, 32b)과 전기적으로 접속되어 있으며 p형 드레인 영역(38aa, 38ba)과 접촉하여 유지된다. 그러므로, 어떤 바람직하지 못한 다이오드가 결코 발생하지 않으며, 따라서, p형 폴리실리콘 스트립(36a, 36b) 또는 p-채널 엔헨스먼트형 부하 트랜지스터(Q11,Q13)의 게이트 전극은 어떤 부동상태로 들어가지 않는다. 다른 말로하면, p 형 폴리실리콘 스트립(36a,36b)은 한계치의 제어능력과 단 채널 효과의 억제에서 보아 바람직하게 된다.
상기 소오스 및 드레인 영역의 형성후에, 4mol%에서 인을 함유하는 인실리싸이트 글래스는 상기 구조의 전체면위에 100내지 1000 나노메타의 두께로 증착되며, 상기 인실리사이트 글래스 막은 제2중간-레벨 절연막(39)으로서 제공된다. 마지막으로, 실리콘 함유 알루미늄은 상기 구조의 전체면상에 증착되며, 알루미늄 와이어 AL로 패턴화된다. 상기 발생 구조는 제11도 및 제12도에서 이전에 기술하였다.
제17도를 참조하면, 본 발명을 실현하는 또다른 스택형 메모리 셀이 설명되어 있는데, 이는 스태틱형 랜덤 억세스 메모리 장치에도 결부된다. 상기 스택형 메모리 셀은 제2실시예를 실행시키는 6개의 트랜지스터 셀로 이루어지고 p-채널 엔텐스먼트형 부하 트랜지스터의 게이트 전극(41,42)을 제외하고 제1실시예와 유사하다. 이런 이유로, 제2실시예의 성분막과 영역은 제1실시예의 대응 막과 영역을 표시하는 참고 번호로 동일하게 표시했다. 상기 p 채널 엔헨스먼트형 부하 트랜지스터의 게이트 전극을 폴리사이드 구조, 즉, 폴리실리콘막(41b,41b)에 의해 오버레인(overlain)되는 낮은 내화성 금속 실리사이드 막(41a,42a)으로 이루어진다.
제17도에 도시된 구조를 제조하는 처리 순서는 접촉홀(34a,34b)이 텅스텐으로 채워질때까지 제1실시예와 유사하다. 내화 금속 실리사이드 막(43)은 50 나노메타 내지 100 나노메타의 두께로 전체면상으로 스퍼터링되며, 텅스텐막(35)과 접촉하여 유지된다. 스퍼터링후에, 폴리실리콘 막(44)은 제18도에 도시된 바와 같은 LPCVD 처리를 사용하여 내화 금속 실리사이드 막(43)상에서 50 나노-메타 내지 100 나노메타의 두께로 증착된다.
상기 내화 금속 실리사이드 막(43)과 폴리 실리콘 막(44)은 석판 기술을 에칭되고 패턴화된다. 다라서 폴리실리콘 막(43)은 p형 불순물 원자로 시튜 도핑(situdoping) 또는 포스트 도핑(post doping)에 종속되기 때문에 상기 폴리실리콘 막(41b,42b)은 p형 도전형이 된다. 상기 구조는 제19도에 설명되어 있다. 게이트 전극(41.42)는 형성후에, 제2실시예에 대한 처리 순서는 다시 제1실시예의 순서에 따른다.
비록 본 발명의 특별한 실시예가 도시되고 기술되었을 지라도, 여러 변화 및 수정이 본 발명의 사상과 정신에서 이탈됨이 없이 기술에 숙련된 사람에게 실행될 수 있다는 것은 자명한 일이다. 예를 들면, 텅스텐 막(35)은 또다른 전도성 금속이 도판트로서 제공되지 않는한 또다른 전도성 금속막으로 대체할 수 있다. 다른 내화성 금속 또한 이용 가능하다.
Claims (10)
- 다수의 메모리 셀(M11 내지 Mmn)을 구비하여 단일 반도체 기판(31)상에 제조되는 상기 다수의 메모리 셀은 스택틱형 랜덤 억세스 메모리 장치로서, 제1채널 도전형의 제1엔헨스먼트형 부하 트랜지스터(Q11)와, 제1메모리 노드(N11)와, 상기 제1채널 도전형과 반대이며 전압 레벨차를 갖는 제1전압 레벨원과 제2전압 레벨원(Vdd/GND) 간에 결합된 제2채널 도전형의 제2엔헨스먼트형 구동 트랜지스터(Q12)의 직렬 결합부와, 상기 제1채널 도전형의 제3엔헨스먼트형 부하 트랜지스터(Q13)와, 제2메모리노드 (N12)와 상기 제1전압 레벨원가 제2전압 레벨원간에 결합된 제2채널 도전형의 제4엔헨스먼트형 구동 트랜지스터(Q14)의 직렬 결합부와, 상기 제1메모리 노드와 제2메모리 노드간에 결합된 제5 및 제6 엔헨스먼트형 전달 트랜지스터(Q15 /Q16) 및 한쌍의 디지트 라인(DL1/DLn)을 각각 포함하며, 상기 제1엔헨스먼트형 부하 트랜지스터 및 상기 제4엔헨스먼트형 구동 트랜지스터 각각은 상기 제1메모리 노드에 결합된 게이트 전극(32a/36a)을 가지며, 상기 제3엔스먼트형 부하 트랜지스터 및 상기 제2엔헨스먼트형 구동 트랜지스터 각각은 상기 제2메모리 노드에 결합된 게이트 전극(32b/36b)을 가지며, 상기 제2 및 제4엔헨스먼트형 구동 트랜지스터 각각의 게이트 전극(32a/32b)은 상기 단일 반도체 기판의 일부 표면상에서 형성된 상기 제2 및 제2메모리 노드중 한 노드(31b)와 접촉을 유지하면서 상기 단일 반도체 기판의 주표면을 피복하는 절연막(31a) 상에서 확장하고 있으며, 상기 제2 및 제4엔헨스먼트형 구동 트랜지스터 각각의 상기 게이트 전극은 상기 제2 및 제4 엔헨스먼트형 구동 트랜지스터 각각의 상기 게이트 전극의 일부를 노출시키는 접촉홀(34a/34b)을 갖는 제1레벨간 절연막(33)으로 피복되어 있으며, 상기 제1 및 제3엔헨스먼트형 부하 트랜지스터 각각의 게이트 전극(36a/36b)은 상기 제2 및 제4 엔헨스먼트형 구동 트랜지스터 각각의 상기 게이트 전극과 전기 접속되어 있는 스태틱형 랜덤 억세스 메모리 장치에 있어서, 상기 제2 및 제4 엔헨스먼트형 구동 트랜지스터 각각의 상기 게이트 전극과 상기 제1 및 제3 엔헨스먼트형 부하 트랜지스터 각각의 상기 게이트 전극간에 삽입되어 있으며 상기 접촉홀(34a/34b)에 제공된 금속막(35)을 구비하며, 상기 제1 및 제3엔헨스먼트형 부하 트랜지스터 각각의 상기 게이트 전극(36a/36b)은 상기 제2 및 제4엔헨스먼트형 구동 트랜지스터 각각의 상기 게이트 전극(32a/32b)의 제2도전형과 반대인 제1도전형을 갖는 갓을 특징으로 하는 스택틱형 랜덤 억세스 메모리 장치.
- 제1항에 있어서, 상기 제2 및 제4엔헨스먼트형 구동 트랜지스터 각각의 상기 게이트 전극(32a/32b)은 n형 폴리실리콘 스트립으로 형성되는 것을 특징으로 하는 스태틱형 랜덤 억세스 메모리 장치.
- 제1항에 있어서, 상기 금속 막(35)은 텅스텐으로 형성되는 것을 특징으로 하는 스태틱형 랜덤 억세스 메모리 장치
- 제1항에 있어서, 상기 제1 및 제3엔헨스먼트형 부하 트랜지스터 각각의 상기 게이트 전극(36a/36b)은 p형 폴리실리콘 스트립으로 형성되는 것을 특징으로 하는 스태택형 랜덤 억세스 메모리 장치.
- 제1항에 있어서, 상기 제1 및 제3엔헨스먼트형 부하 트랜지스터 각각의 상기 게이트 전극(41/42)은 내와성 금속 실리사이드 막(41a/42a)과 상기 내화성 금속 실리사이드 막상에 중착된 p형 폴리실리콘 스트립(41b/42b)을 갖는 것을 특징으로 하는 스태틱형 랜덤 억세스 메모리 장치.
- a) 제1도전형의 반도체 기판(31)을 준비하는 단계와 b) 상기 반도체 기판의 일부 표면에서, 제2 채널 도전형의 한쌍의 엔헨스먼트형 구동 트랜지스터(Q12/Q14)와 상기 제2채널 도전형의 한쌍의 엔헨스먼트형 전달 트랜지스터(Q15/Q16)의 제2도전형의 소오스 영역 및 드레인 영역(1b)을 형성하는 단계와, 상기 제2도전형 및 상기 제2채널 도전형은 제1채널 도전형 및 상기 제1도전형과 반대이며, c)상기 반도체 기판의 상기 표면 일부를 절연막(31c)으로 피복하는 단계와, d) 상기 한쌍의 엔헨스먼트형 구동 트랜지스터의 게이트 전극(32a/32b)을 형성하는 단계와, 상기 한쌍의 엔헨스먼트형 구동 트랜지스터중 어느 하나(Q12 또는 Q14)의 상기 게이트 전극은 상기 절연막을 통해 상기 한쌍의 엔헨스먼트형 구동 트랜지스터 중 나머지 다른 하나(Q14 또는 Q12)의 드레인 영역(31b)과 접촉을 유지하며, 상기 한쌍의 엔헨스먼트형 구동 트랜지스터의 상기 게이트 전극은 상기 제2도전형을 가지며, e) 상기 한쌍의 엔헨스머드형 구동 트랜지스터의 상기 게이트 전극은 제1중간 레벨간의 절연막(33)으로 피복하는 단계와, f) 상기 제1중간레벨 절연막에서 상기 한쌍의 엔헨스먼트형 구동 트랜지스터의 상기 게이트 전극(32a/32b)의 부분을 각각 노출시키는 접촉홀(34a/34b)을 형성하는 단계를 구비하는 스태틱형 랜덤 억세스 메모리 장치를 제조하는 방법에 있어서, g) 상기 접촉홀 (34a /34b)에서, 상기 게이트 전극(32a/32b)의 상기 부분을 각각 피복하는 금속막(35)을 형성하는 단계와, h)상기 제1도전형의 상기 한쌍의 엔헨스먼트형 부하 트랜지스터의 상기 게이트 전극을 상기 금속막과의 접촉을 유지하도록, 상기 제1레벨간의 절연막상에서 상기 제1채널 도전형의 한쌍의 엔헨스먼트형 부하 트랜지스터 (Q11/ Q13)의 게이트 전극(36a/36b)을 형성하는 단계와, i) 상기 한쌍의 엔헨스먼트형 부하 트랜지스터를 완성하는 단계를 구비하는 것을 특징으로 하는 스태틱형 랜덥 억세스 메모리 장치 제조 방법
- 제6항에 있어서, 상기 한쌍의 엔헨스먼트형 구동 트랜지스터의 상기 게이트 전극(32a/32b) 각각은 n 형 포리실리콘 스트립으로 형성되어진 것을 특징으로 하는 스태틱형 랜덤 억세스 메모리 장치 제조 방법.
- 제6항에 있어서, 상기 금속막(35)은 텅스텐으로 형성되어진 것을 특징으로 하는 스태틱형 랜덤 억세스 메모리 장치 제조 방법.
- 제6항에 있어서, 상기 한쌍의 엔헨스먼트형 부하 트랜지스터의 상기 게이트 전극(36a/36b) 각각은 p 형 폴리실리콘 스트립으로 형성되어진 것을 특징으로 하느 스태틱형 랜덤 억세스 메모리 장치 제조 방법.
- 제6항에 있어서, 상기 한쌍의 부하 트랜지스터의 상기 게이트 전극(41/42) 각각은 내화성 금속 실리사이드 막(41a/42a)과 상기 실리사이드 막상에 적층된 p 형 폴리실리콘 스트립(41b/42b)을 갖는 것을 특징으로 하는 스태틱형 랜턴 억세스 메모리 장치 제조 방법.
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