KR920018947A - 스태틱형 랜덤 억세스 메모리 장치 및 그 제조방법 - Google Patents

스태틱형 랜덤 억세스 메모리 장치 및 그 제조방법 Download PDF

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Abstract

내용 없음

Description

스태틱형 램덤 억세스 메모리 장치 및 그 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제10도는 볼 발명에 따른 스태틱형 랜덤 억세스 메모리 장치에 결합된 메모리 셀 어레이를 도시한 디이어그램,
제11도는 본 발명에 따른 스태틱형 랜덤 억세스 메모리 셀의 요부의 배치를 도시한 평면도,
제12도는 제11도의 B-B선을 따라 절취한 스태틱형 랜덤 억세스 메모리 셀 구조를 도시한 단면도.

Claims (10)

  1. 다수의 메모리 셀(Mll내지 Mmn)을 구비하여 단일 반도체 기판(31)상에 제조되는 상기 다수의 메모리 셀은 스틱티형 랜덤 억세스 메모리 장치로서, 제1채널 도전형의 제1엔헨스먼트형 부하 트랜지스터(Q11)와, 제1메모리노드(N11)와, 상기 제1채널 도전형과 반대이며 전압 레벨차를 갖는 제1전압 레벨원과 제2전압 레벨원(Vdd/GND)간에 결합된 제2채널 도전형의 제2엔헨스먼트형 구동 트랜지스터(Q12)의 직렬 장치와, 상기 제1채널 도전형의 제3엔헨스먼트형 부하 트랜지스터(Q13)와, 제2메모리 노드(N12)와, 상기 제1전압 레벨원과 제2전압 레벨원간에 결합된 제2채널 도전형의 제4엔헨스먼트형 구동 트랜지스터(Q14)의 직렬 장치와, 상기 제1메모리 노드와 제2메모리 노드간에 결합된 제5및 제6엔헨스먼트형 전달 트랜지스터(Q15/16)및 한쌍의 디지트 라인(DL1/DLn)을 각각 포함하며, 상기 제1엔헨스먼트형 부하 트랜지스터 및 상기 제4엔헨스먼트형 구동 트랜지스터 각각은, 상기 제1메모리 노드에 결합된 게이트 전극(32a/36a)을 가지며, 상기 제3엔헨스먼트형 부하 트랜지스터 및 상기 제2엔헨스먼트형 구동 트랜지스터 각각은, 상기 제2메모리 노드에 결합된 게이트 전극(32b/32b)을 가지며, 상기 제2및 제4엔헨스먼트형 구동 트랜지스터 각각의 게이트 전극(32a/32b)은 상기 단일 반도체 기판의 일부표면상에서 형성된 상기 제2 및 제2메모리 노드중 한노드(31b)와 접촉을 유지하면서 상기 단일 반도체 기판의 주표면을 피복하는 절연막(31c)상에 연장하고 있으며, 상기 제2및 제4엔헨스먼트형 구동 트랜지스터 각각의 상기 게이트 전극은 상기 제2및 제4엔헨스먼트형 구동 트랜지스터 각각의 상기 게이트 전극의 일부를 노출시키는 접촉구멍(34a/34b)를 갖는 제1레벨간 절연막(33)으로 피복되어 있으며, 상기 제1및 제3엔헨스먼트형 부하 트랜지스터 각각의 게이트 전극(36a/36b)은 상기 제2 및 제4엔헨스먼트형 구동 트랜지스터 각각의 상기 게이트 전극과 전기 접속되어 있는 스태틱형 랜덤 억세스 메모리 장치에 있어서, 상기 제2및 제4엔헨스먼트형 구동 트랜지스터 각각의 상기 게이트 전극과 상기 제1및 제3엔헨스먼트형 부하 트랜지스터 각각의 상기 게이트 전극간에 삽입되어 있으며 상기 접촉 구멍(34a/34b)에 제공된 금속막(35)을 구비하며, 상기 제1및 제3엔헨스먼트형 부하 트랜지스터 각각의 상기 게이트 전극(36a/36b)은 상기 제2및 제4엔헨스먼트형 구동 트랜지스터 각각의 상기 게이트 전극(32a/32b)의 제2도전형과 반대의 제1도전형을 갖는 것을 특징으로 하는 스태틱형 랜덤 억세스 메모리 장치.
  2. 제1항에 있어서, 상기 제2및 제4엔헨스먼트형 구동 트랜지스터 각각의 상기 게이트 전극(32a/32b)은 n형 폴리실리콘 스트립으로 형성되는 것을 특징으로 하는 스태틱형 랜덤 억세스 메모리 장치
  3. 제1항에 있어서, 상기금속 막(35)은 텅스텐으로 형성되는 것을 특징으로 하는 스태틱형 랜덤 억세스 메모리 장치.
  4. 제1항에 있어서, 상기 제1및 제3엔헨스먼트형 부하 트랜지스터 각각의 상기 게이트 전극(36a/36b)은 p형 폴리실리콘 스트립으로 형성되는 것을 특징으로 하는 스태틱형 랜덤 억세스 메모리 장치.
  5. 제1항에 있어서, 상기 제1 및 제3엔헨스먼트형 부하 트랜지스터 각각의 상기 게이트 전극(41/42)은 내화성 금속 실리사이드 막(41a/42a)가 상기 내화성 금속 실리사이드 막상에 증착된 P형 폴리실리콘 스트립(41b/42b)을 갖는 것을 특징으로 하는 스태틱형 랜던 억세스 메모리 장치.
  6. a)제1도전형의 반도체 기판(31)을 준비하는 단계 b) 상기 반도체 기판의 일부 표면에서, 제2채널 도전형의 한쌍의 엔헨스먼트형 구동 트랜지스터(Q12/Q14)와 상기 제2채널 도전형의 한쌍의 엔헨스먼트형 전달 트랜지스터(Q15/Q16)에 대한 제2도전형의 소오스 영역 및 드레인 영역(1b)을 형성하는 단계와, 상기 제2도전형 및 상기 제2채널 도전형은 제1채널 도전형 및 상기 제1도전형과 반대이며, c) 상기 반도체 기판의 상기 표면 일부를 절연막(31c)으로 피복하는 단계와, d) 상기 한쌍의 엔헨스먼트형 구동 트랜지스터의 게이트 전극(32a/32b)을 형성하는 단계와, 상기 한쌍의 엔헨스먼트형 구동 트랜지스터중 어느 하나(Q12또는 Q14)의 상기 게이트 전극은 상기 절연막을 통해 상기 한쌍의 엔헨스먼트형 구동 트랜지스터중 나머지 다른 하나(Q14또는 Q12)의 드레인 영역(31b)과 접촉을 유지하며, 상기 한쌍의 엔헨스먼트형 구동 트랜지스터의 상기 게이트 전극은 상기 제2도전형을 가지며, e) 상기 한쌍의 엔헨스먼트형 구동 트랜지스터의 상기 게이트 전극을 제1레벨간 절연막(33)으로 피복하는 단계와, f) 상기 제1레벨간 절연막에서 상기 한쌍의 엔헨스먼트형 구동 트랜지스터의 상기 게이트 전극(32a/32b)의 부분을 각각 노출시키는 접촉구멍(34a/34b)을 형성하는 단계를 구비하는 스태틱형 랜덤 억세스 메모리 장치를 제조하는 방법에 있어서, g) 상기 접촉 구멍(34a/34b)에서, 상기 게이트 전극(32a/32b)의 상기 부분을 각각 피복하는 금속막(35)을 형성하는 단계와, h) 상기 제1도전형의 상기 한쌍의 엔헨스먼트형 부하 트랜지스터의 상기 게이트 전극을 상기 금속막과의 접촉을 유지하도록, 상기 제1레벨간 절연막상에서 상기 제1채널 도전형의 한쌍의 엔헨스먼트형 부하 트랜지스터(Q11/Q13)의 게이트 전극(36a/36b)을 형성하는 단계와 i) 상기 한쌍의 엔헨스먼트형 부하 트랜지스터를 완성하는 단계를 구비하는 것을 특징으로 하는 스태틱형 랜덤 억세스 메모리 장치 제조방법.
  7. 제6항에 있어서, 상기 한쌍의 엔헨스먼트형 구동 트랜지스터의 상기 게이트 전극(32a/32b)각각은 n형 폴리실리콘 스트립으로 형성되어진 것을 특징으로 하는 스태틱형 랜덤 억세스 메모리 장치 제조방법.
  8. 제6항에 있어서, 상기 금속막(35)은 텅스텐으로 형성되어진 것을 특징으로 하는 스태틱형 랜덤 억세스 메모리 장치 제조방법.
  9. 제6항에 있어서, 상기 한쌍의 엔헨스먼트형 부하 트랜지스터의 상기 게이트 전극(36a/36b)각각은 P형 폴리실리콘 스트립으로 형성되어진 것을 특징으로 하는 스태틱형 랜덤 억세스 메모리 장치 제조방법.
  10. 제6항에 있어서, 상기 한쌍의 부하 트랜지스터의 상기 게이트 전극(41/42)각각은 내화성 금속 실리사이드막(41a/42a)과 상기 실리사이드 막상에 적층된 p형 폴리실리콘 스트립(41b/42b)을 갖는 것을 특징으로 하는 스태틱형 랜덤 억세스 메모리장치 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019920005264A 1991-03-28 1992-03-28 스태틱형 랜덤 억세스 메모리 장치 및 그 제조방법 KR960000957B1 (ko)

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