KR930001413A - 반도체기억장치 및 그 제조 방법 - Google Patents
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Abstract
내용 없음
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명이 적용되는 바이폴라-CM0S구성의 스테이틱형 랜덤 액세스 메모리의 주요부를 도시한 회로도.
제2도는 본 발명의 바이폴라-CMOS구성의 스테이틱형 랜멈 액세스 메모리의 디바이스 평면배치도.
제3도는 제2도에 도시한 X1-X1선, X2-X2선 및 X3-X3선에 대응하는 단면도.
제4도∼제19도는 제2도 및 제3도에 도시한 바이폴라-CMOS구성의 스테이틱형 랜덤 액세스 메모리의 제조 방법을 제조공정순으로 도시한 단면도.
제20도는 제4도에 대응하는 디바아스 평면배치도.
제21도는 제5도에 대응하는 디바이스 평면배치도.
제22도는 제10도에 대응하는 디바이스 평면배치도.
제23도는 제14도에 대응하는 디바이스 평면배치도.
제24도는 제19도에 대응하는 디바이스 평면배치도.
제25도는 제2도 및 제3도에 도시한 바이폴라-CMOS구성의 스테이틱형 랜덤 액세스메모리의 제조 방법의 변형예를 도시한 주요부 단면도.
Claims (12)
- CM0S형 메모리셀 및 NPN형 바이폴라트랜지스터를 포함하는 주변회로를 동일한 반도체기판상에 집적해서 이루어지는 반도체기억장치에 있어서, 상기 CMOS형 메모리셀의 P채널 MOSFET의 소오스드레인영역 및 채널영역과 상기 NPN형 바이폴라트랜지스터의 베이스인출층을 공통의 제1다결정규소막으로 구성하며, 또한 상기 P채널 MOSFET의 소오스 드레인영역의 상기 제1다결정규소층상 및 배이스인출층의 상기 제1다결정규소층상에 선택적으로 상기 제1다결정규소막보다도 저항값이 낮은 도전층을 마련하는 반도체기억장치.
- 특허청구의 범위 제1항에 있어서, 상기 도전층은 고융점금속층인 반도체기억장치.
- 특허청구의 범위 제1항에 있어서, 상기 도전층은 고융점금속실리사이드층인 반도체기억장치.
- 특허청구의 범위 제2항에 있어서, 상기 고융점금속층은 텅스텐으로 이루어지는 반도체기억장치.
- 특허청구의 범위 제4항에 있어서, 상기 고융점금속실리사이드층은 텅스텐실리사이드로 이루어지는 반도체기억장치.
- 특허청구의 범위 제1항에 있어서, 상기 CMOS형 메모리셀의 N채널 MOSFET는 제2다결정규소층을 포함하는 게이트전극을 포함하며, 또한 상기 제1다결정규소층의 막두께는 상기 제2다결정규소층의 막두께보다도 얇은 반도체기억장치.
- 특허청구의 범위 제6항에 있어서, 상기 N채널 MOSFET는 상기 반도체기판의 주면사에 마련된 N형 반도체영역으로 이루어지는 소오스 드레인영역을 가지며, 또한 상기 N채널 MOSFET의 소오스 드레인영역의 한쪽이 상기 P채널 MOSFET의 게이트전극과 공통으로 되어 있는 반도체기억장치.
- 특허청구의 범위 제7항에 있어서, 상기 P채널 MOSFET의 채널영역의 상기 제1규소층은 상기 P채널 MOSFET의 게이트전극상에 게이트절연막을 거쳐서 배치되어 있는 반도체기억장치.
- 반도체기판의 주면상에 다결정규소층을 형성하는 공정, 상기 다결정규소층을 에칭에 의해 패터닝하는 것에 의해서 P채널 MOSFET의 소오스 드레인영역 및 채널영역으로 되어야할 제1다결정규소층과 NPN바이폴라트렌지스터의 베이스인출층으로 되어야할 제2다결정규소층을 동시에 형성하는 공정 및 상기 P채널 MOSFET의 소오스 드레인영역으로 되어야할 상기 제1다결정규소층상 및 상기 베이스인출층으로 되어야할 제2다결정규소층상에 상기 다결정규소층보다도 저항값이 낮은 도전층을 형성하는 공정을 포함하는 반도체기억장치의 제조 방법.
- 특허청구의 범위 제9항에 있어서, 상기 저항값이 낮은 도전층을 형성하는 공정은 고융점금속을 CVD법에 의해 퇴적하는 공정을 포함하는 반도체기억장치의 제조 방법.
- 특허청구의 범위 제10항에 있어서, 상기 저항값이 낮은 도전층을 형성하는 공정은 P채널 MOSFET의 채널영역으로 되어야할 상기 제1다결정규소층상을 선택적으로 절연막으로 피복하는 공정 및 상기 절연막에서 노출하는 상기 제1다결정규소막상에 상기 고융점금속을 CVD법에 의해 선택적으로 퇴적하는 공정을 포함하는 반도체기억장치의 제조 방법.
- 특허청구의 범위 제11항에 있어서, 상기 고융점금속은 선택 CVD법에 의해 형성된 텅스텐막인 반도체기억장치의 제조 방법.※ 참고사항 : 최초출원 내용에 의하여 공개되는 것임.
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