KR880014644A - 반도체 집적 회로 장치 및 그 제조 방법 - Google Patents

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Abstract

내용 없음

Description

반도체 집적 회로 장치 및 그 제조 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 1 도는 본 발명의 실시예Ⅰ에 의한 바이폴라 COMS LST를 도시하는 평면도, 제 2 도는 제 1 도의 Ⅹ-Ⅹ선에 따른 단면도, 제 3 도 내지 제 4 도는 제 1 도 및 제 2도에 도시하는 바이폴라 COMS LSI의 제조 방법을 공정순으로 설명하기 위한단면도.

Claims (29)

  1. 바이폴라 트랜지스터와 MISFET를 갖는 반도체 집적회로장치로써, 상기 바이폴라 트랜지스터의 베이스 인출 전극과 상기 MISFET의 게이트 전극이 동일한 제조 공정으로 형성된 동일한 도체막에 의해 구성되어 있는 것을 특징으로 하는 반도체 집적 회로 장치.
  2. 특허청구의 범위 제 1 항에 있어서, 상기 베이스 인출 전극 및 상기 게이트 전극의 측면에 절연물로 되는 측벽이 마련되고, 상기 베이스 인출 전극의 측면에 마련된 상기 측벽에 대해서 자기 정합적으로 상기 바이폴라 트랜지스터의 이미터 영역이 마련되어 있음과 동시에 상기 게이트 전극의 측면에 마련된 상기 측벽에 대해서 자기 정합적으로 상기 MISFET의 소스 영역 및 드레인 영역이 마련되어 있는 것을 특징으로 하는 집적 회로 장치.
  3. 특허청구의 범위 제 1 항에 있어서, 상기 바이폴라 트랜지스터가 npn형 바이폴라 트랜지스터이고, 상기 MISFET가 n찬넬 MISFET와 p찬넬 MISFET로 되는 상보형 MISFET인 것을 특징으로 하는 반도체 집적 회로 장치.
  4. 특허청구의 범위 제 1 항에 있어서, 상기 도체막이 다결정 실리콘막인 것을 특징으로 하는 반도체 집적 회로 장치.
  5. 특허청구의 범위 제 1 항에 있어서, 상기 도체막이 다결정 실리콘막과 상기 다결정 실리콘막상에 마련된 고융점 금속 실리사이드 막 또는 고융점 금속막으로 되는 겹친막인 것을 특징으로 하는 반도체 집적 회로 장치.
  6. 특허청구의 범위 제 4 항에 있어서, 상기 베이스 인출 전극을 구성하는 상기 다결정 실리콘막이 P+형의 다결정 실리콘막이고, 상기 게이트 전극을 구성하는 상기 다결정 실리콘막이 n+형의 다결정 실리콘막인 것을 특징으로 하는 반도체 집적 회로 장치.
  7. 특허청구의 범위 제 6 항에 있어서, 상기 p+형의 다결정 실리콘막에서 p형 불순물의 확산에 의해 상기 바이폴라 트랜지스터의 그래프트 베이스 영역이 상기 베이스 인출 전극에 대해서 자기 정합적으로 마련되어 있는 것을 특징으로 하는 반도체 집적 회로 장치.
  8. 특허청구의 범위 제 3 항에 있어서, 상기 도체막이 고융점 금속막 또는 고융점 금속 실리사이드막인 것을 특징으로 하는 반도체 집적 회로 장치.
  9. 특허청구의 범위 제 1 항에 있어서, 상기 반도체 집적 회로 장치가 스테이틱 RAM 또는 게이트어레인 것을 특징으로 하는 반도체 집적 회로 장치.
  10. 바이폴라 트랜지스터와 MISFET를 갖는 반도체 집적 회로 장치의 제조 방법으로써, 도체막을 전면에 형성하는 공정과 상기 도체막을 패터닝하는 것에 의해 상기 바이폴라 트랜지스터의 베이스 인출 전극과 상기 MISFET의 게이트 전극을 동시에 형성하는 공정을 구비한 것을 특징으로 하는 반도체 집적 회로 장치의 제조방법.
  11. 특허청구의 범위 제10항에 있어서, 상기 베이스 인출 전극 및 상기 게이트 전극상에 절연막을 형성하고 이 절연막을 이방성 에칭하는 것에 의해 상기 베이스 인출 전극 및 상기 게이트 전극의 측면에 절연물로 되는 측벽을 형성하도록 한 것을 특징으로 하는 반도체 집적 회로 장치의 제조방법.
  12. 특허청구의 범위 제11항에 있어서, 불순물을 도프한 다결정 실리콘막에서의 상기 불순물의 확산에 의해 상기 바이폴라 트랜지스터의 이미터 영역을 상기 측벽에 대해서 자기 정합적으로 형성하도록 한 것을 특징으로 하는 반도체 집적 회로 장치의 제조방법.
  13. 특허청구의 범위 제10항에 있어서, 상기 바이폴라 트랜지스터가 npn형 바이폴라 트랜지스터이고, 상기 MISFET가 n찬넬 MISFET와 p찬넬 MISFET로 되는 상보형 MISFET인 것을 특징으로 하는 반도체 집적 회로 장치의 제조방법.
  14. 특허청구의 범위 제10항에 있어서, 상기 도체막이 다결정 실리콘막인 것을 특징으로 하는 반도체 집적 회로 장치의 제조방법.
  15. 특허청구의 범위 제10항에 있어서, 상기 도체막이 다결정 실리콘막과 상기 다결정 실리콘막상에 마련된 고융점 금속 실리사이드막 또는 고융점 금속막으로 되는 겹친막인 것을 특징으로 하는 반도체 집적 회로 장치의 제조방법.
  16. 특허청구의 범위 제14항에 있어서, 상기 베이스 인출 전극을 구성하는 상기 다결정 실리콘막이 P+형의 다결정 실리콘막이고, 상기 게이트 전극을 구성하는 상기 다결정 실리콘막이 n+형의 다결정 실리콘막인 것을 특징으로 하는 반도체 집적 회로 장치의 제조방법.
  17. 특허청구의 범위 제16항에 있어서, 상기 p+형의 다결정 실리콘막에서 p형 불순물의 확산에 의해 상기 바이폴라 트랜지스터의 그래프트 베이스 영역을 상기 베이스 인출 전극에 대해서 자기 정합적으로 형성하도록 한 것을 특징으로 하는 반도체 집적 회로 장치의 제조방법.
  18. 특허청구의 범위 제13항에 있어서, 상기 도체막이 고융점 금속막 또는 고융점 금속 실리사이드막인 것을 특징으로 하는 반도체 집적 회로 장치의 제조방법.
  19. 특허청구의 범위 제10항에 있어서, 상기 반도체 집적 회로 장치가 스테이틱 RAM 또는 게이트어레이인 것을 특징으로 하는 반도체 집적 회로 장치의 제조방법.
  20. 바이폴라 트랜지스터와 상보형 MISFET를 갖는 반도체 집적 회로 장치에 있어서, 상기 상보형 MISFET의 n찬넬 MISFET가 n형 게이트 전극으로 구성되고 p찬넬 MISFET가 p형 게이트 전극으로 구성되어 있는 것을 특징으로 하는 반도체 집적 회로 장치.
  21. 특허청구의 범위 제20항에 있어서, 상기 n형 찬넬 MISFET, 찬넬 MISFET 각각의 게이트 전극은 다결정 실리콘막의 단층 또는 그 상층에 고융점 금속 실리사이드막을 형성한 복합막으로 구성되어 있는 것을 특징으로 하는 반도체 집적 회로 장치.
  22. 특허청구의 범위 제21항에 있어서, 상기 n찬넬 MISFET의 게이트 전극은 불순물이 도입되어 있지 않던가 또는 저불순물 농도의 다결정 실리콘막에 n형 불순물을 도입하는 것으로 구성되고, 상기 p찬넬 MISFET의 게이트 전극은 상기 다결정 실리콘막에 p형 불순물을 도입하는 것으로 구성되어 있는 것을 특징으로 하는 반도체 집적 회로 장치.
  23. 특허청구의 범위 제20항에 있어서, 상기 n찬넬, p찬넬 MISFET의 각각은 기판측을 기존으로 하는 상기 기판과 게이트 전극의 일함수차를 크게 하도록 구성되어 있는 것을 특징으로 하는 반도체 집적 회로 장치.
  24. 바이폴라 트랜지스터와 상보형 MISFET를 갖는 반도체 집적 회로 장치의 제조 방법에 있어서, 상기 바이폴라 트랜지스터의 베이스 인출용 전극, 상기 상보형 MISFET의 n찬넬 MISFET의 제 1 게이트 전극, 소자 찬넬 MISFET의 제 2 게이트 전극의 각각을 형성하는 영역을 포함하는 기판전면에 불순물의 도입으로 도전형을 제어할 수 있는 도체막을 형성하는 공정, 상기 도체막의 제 1 또는 제 2 게이트전극의 형성 부분에 선택적으로 n형 또는 p형의 불순물을 도입함과 동시에 상기 도체막의 베이스 인출용 전극, 제 2 또는 제 1 게이트 전극 각각의 형성 부분에 선택적으로 p형 또는 n형 불순물을 도입하는 공정 및 상기 도체막에 소정의 패터닝을 행하여 n형의 제 1 게이트 전극, p형 또는 n형의 베이스 인출용 전극 및 p형의 제 2 게이트 전극을 형성하는 공정을 구비한 것을 특징으로 하는 반도체 집적 회로 장치의 제조방법.
  25. 특허청구의 범위 제24항에 있어서, 상기 바이폴라 트랜지스터의 베이스 인출용 전극과 p찬넬 또는 n찬넬 MISFET의 제 2 또는 제 1 게이트 전극은 동일 제조 공정으로 형성되어 있는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  26. 특허청구의 범위 제24항에 있어서, 상기 도체막을 형성하는 공정은 다결정 실리콘막의 단층 또는 그 상층에 고융점 금속 실리사이드막을 형성한 복합막을 형성하는 공정인 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  27. 특허청구의 범위 제24항에 있어서, 상기 n형 불순물, p형 불순물의 각각을 도입하는 공정은 불순물을 확산하는 또는 이온 주입으로 도입하는 공정인 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  28. 특허청구의 범위 제 9 항에 있어서, 상기 스테이틱 RAM의 메모리 셀에 사용하는 고저항 다결정 실리콘막과 바이폴라 트랜지스터의 이미터 전극은 동일 제조 공정으로 형성된 동일 다결정 실리콘막에 의해 구성되어 있는 것을 특징으로 하는 반도체 집적 회로 장치.
  29. 특허청구의 범위 제14항에 있어서, 상기 다결정 실리콘을 중속 산화하는 공정에 의해 상기 다결정 실리콘막의 측부에 이미터 영역을 규정하기 위한 SiO2로 되는 측벽을 형성하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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