KR950021800A - 3단자 전력 절연 게이트 트랜지스터 및 그 제조 방법 - Google Patents

3단자 전력 절연 게이트 트랜지스터 및 그 제조 방법 Download PDF

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Abstract

본 발명은 전력 스위치용 모스 트랜지스터에 관한 것으로, 첫째 종래 이중확산을 이용하여 P-바디를 형성했던 것과는 달리 매우 얇은 P-층을 소자의 게이트 단자 하단에 형성시켜 채널 영역을 담당하도록 하고, 둘째 채널의 드레인 방향에 N+영역을 형성함으로써, JEET영역의 저항을 감소시키도록 채널을 구성하고, 셋째 게이트 전극의 면적을 줄임으로써 입력 정전용량 및 역정전용량을 감소시킬 수 있게 되어 스위칭특성 향상에 따른 소자의 고속동작을 가능하게 할 뿐만 아니라 순방향 도통시 제2도전형 반도체 영역 간 거리에 의하여 결정되는 제1도전형 반도체 영역의 저항을 감소시킬 수 있게 되어 순방향 전압 강하를 줄일수 있는 고신뢰성의 모스 게이트형 트랜지스터를 실현할 수 있게 된다.

Description

3단자 전력 절연 게이트 트랜지스터 및 그 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

Claims (12)

  1. 세 개의 전극과 제1도전형의 반도체층이 형성되어 있는 제2도전형의 반도체 기판을 포함하는 3단자 전력 절연 게이트 트랜지스터에 있어서, 제2도전형의 불순물이 고농도로 분포하고 있는 다수의 제1영역이 상기 반도체층의 표면에 접하여 형성되어 있고, 상기 각각의 제1영역에는 제1도전형의 불순물이 고농도로 분포하고 있는 제2영역이 상기 반도체층의 표면에 접하여 형성되어 있고, 상기 제1영역들 사이에는 제2도전형의 불순물이 저농도로 분포하고 있는 제3영역이 상기 반도체층에 형성되어 있으며, 상기 제3영역의 중간에는 제1도전형의 불순물이 고농도로 분포하고 있는 제4영역이 상기 제2영역보다 깊게 상기 반도체층에 형성되어 있음을 특징으로 하는 3단자 전력 절연 게이트 트랜지스터.
  2. 제1항에서, 상기 제4영역의 상부에는 필드 산화막이 형성되어 있음을 특징으로 하는 3단자 전력 절연 게이트 트랜지스터.
  3. 세 개의 전극과 제1도전형의 반도체층이 형성되어 있는 제2도전형의 반도체 기판을 포함하는 3단자 전력 절연 게이트 트랜지스터를 제조하는 방법에 있어서, 상기 반도체층에 제2도전형의 불순물을 고농도로 주입하여 다수의 제1영역을 형성하는 제1공정, 상기 반도체층에 제2도전형의 불순물이 저농도로 주입하는 제2공정, 상기 반도체층 위에 절연물질 및 도전물질을 적층하여 절연층 및 도전층을 형성하는 제3공정, 상기 절연층 및 도전층을 패터닝하여 상기 제1영역들의 사이의 상부에 개구부를 형성하는 제4공정, 상기 개구부를 통하여 제1도전형의 불순물이 고농도로 상기 반도체층에 주입하는 제5공정, 그리고, 상기 공정에서 형성된 구조체를 확산하여 상기 제2공정 및 제5공정에서 주입된 불순물이 확산되어 각각 제3영역 및 제4영역을 형성하도록 하되, 상기 제4영역의 깊이가 상기 제3영역의 깊이보다 깊게 형성하는 제6공정을 포함함을 특징으로 하는 3단자 전력 절연 게이트 트랜지스터의 제조방법.
  4. 제3항에서, 상기 제4공정에서 상기 제1영역의 상부에도 개구부를 형성하여, 상기 제5공정에서 제1도전형의 불순물이 상기 개구부를 통하여 고농도로 상기 제1영역에 주입되게 함으로써, 상기 제6공정에서 확산되어 제2영역이 형성됨을 특징으로 하는 3단자 전력 절연 게이트 트랜지스터의 제조방법.
  5. 세 개의 전극과 제1도전형의 반도체층이 형성되어 있는 제2도전형의 반도체 기판을 포함하는 3단자 전력절연 게이트 트랜지스터를 제조하는 방법에 있어서, 상기 반도체층에 제2도전형의 불순물을 고농도로 주입하여 다수의 제1영역을 형성하는 제1공정, 상기 반도체층에 제2 도전형의 불순물을 저농도로 주입하는 제2공정, 상기 제1영역들 의 사이에 제1도전형의 불순물을 고농도로 주입하는 제3공정, 그리고, 상기 공정에서 형성된 구조체를 확산하여 제2공정 및 제3공정에서 주입된 불순물이 확산되어 각각 제3영역 및 제4영역을 형성하도록 하되, 상기 제4영역의 깊이가 상기 제3영역의 깊이보다 깊게 형성하는 제4공정을 포함함을 특징으로 하는 3단자 전력 절연 게이트 트랜지스터의 제조방법.
  6. 제5항에서, 상기 제3공정은, 상기 반도체층 위에 감광막을 도포하는 공정, 상기 감광막을 일정 패턴으로 노광·형성하여 상기 제1영역들의 사이의 상부를 노출시키는 공정, 제1도전형의 불순물을 고농도로 상기 반도체층위에 주입하는 공정, 그리고 상기 감광막을 제거하는 공정을 포함함을 특징으로 하는 3단자 전력 절연 게이트 트랜지스터의 제조방법.
  7. 세 개의 전극과 제1도전형의 반도체층이 형성되어 있는 제2도전형의 반도체 기판을 포함하는 3단자 전력 절연 게이트 트랜지스터를 제조하는 방법에 있어서, 상기 반도체층에 제2도전형의 불순물을 함유한 절연층을 형성하는 공정, 상기 절연층을 패터닝하여 다수의 개구부를 형성하는 공정, 상기 개구부를 통하여 제2도전형의 불순물을 고농도로 상기 반도체층에 주입하는 공정, 상기 공정에서 형성된 구조체를 확산하여 상기 개구부 아래의 반도체층에는 고농도의 제1영역이 형성되고 상기 절연층 아래의 반도체층에는 저농도의 제3영역이 상기 제1 영역보다 얕게 형성되도록 하는 공정, 상기 제3영역의 중간에 제1도전형의 불순물을 고농도로 주입하여 상기 제3영역보다 깊게 제4영역을 형성하는 공정을 포함함을 특징으로 하는 3단자 절연 게이트 트랜지스터의 제조방법.
  8. 제7항에 있어서, 상기 제4영역 형성공정에서 상기 제1영역에도 제1도전형의 불순물을 고농도로 주입하여 상기 제1영역보다 얕게 제2영역을 함께 형성함을 특징으로 하는 3단자 전력 절연 게이트 트랜지스터의 제조방법.
  9. 세 개의 전극과 제1도전형의 반도체층이 형성되어 있는 제2도전형의 반도체 기판을 포함하는 3단자 전력 절연 게이트 트랜지스터를 제조하는 방법에 있어서, 상기 반도체층 위에 산화반도체층 및 질화반도체층을 차례로 적층하는 제1공정, 상기 산화반도체층 및 질화반도체층을 식각하여 다수의 개구부를 형성하는 제2공정, 상기 개구부를 통하여 제1도전형의 불순물을 고농도로 상기 반도체층에 주입하는 제3공정, 상기 공정에서 형성된 구조체를 산화하여, 상기 개구부를 통하여 노출된 반도체층이 산화된 필드 산화막을 형성함과 더불어 상기 제3공정에서 주입된 불순물이 확산되어 제4영역을 형성하도록 하는 제4공정, 상기 질화반도체층을 제거하는 제5공정, 상기 반도체층에 제2도전형의 불순물을 고농도로 상기 반도체층에 주입하고 확산하여 제1영역을 형성하는 제6공정, 상기 산화반도체층을 제거하는 제7공정, 그리고 상기 반도체층에 제1도전형의 불순물을 저농도로 주입하는 제8공정을 포함하는 3단자 전력 절연 게이트 트랜지스터의 제조방법.
  10. 제10항에서, 상기 제8공정의 다음에, 상기 반도체층 위에 절연물질을 적층하여 절연층을 형성하는 공정, 상기 절연층 위에 도전물질을 적층하여 게이트전극을 형성하는 공정, 상기 제1영역 상부의 절연층을 식각하여 개구부를 형성하는 공정, 그리고 상기 개구부를 통하여 상기 제1영역에 제1도전형의 불순물을 고농도로 주입하여 제2영역을 형성하는 공정을 더 포함함을 특징으로 하는 3단자 전력 절연 게이트 트랜지스터의 제조방법.
  11. 제10항 또는 제11항에서, 상기 제4공정에서의 산화는 LOCOS공정을 이용함을 특징으로 하는 3단자 전력 절연 게이트 트랜지스터의 제조방법.
  12. ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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