JPH0783122B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0783122B2 JPH0783122B2 JP63304494A JP30449488A JPH0783122B2 JP H0783122 B2 JPH0783122 B2 JP H0783122B2 JP 63304494 A JP63304494 A JP 63304494A JP 30449488 A JP30449488 A JP 30449488A JP H0783122 B2 JPH0783122 B2 JP H0783122B2
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- H01L29/66007—Multistep manufacturing processes
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は絶縁ゲートを有するMOS型パワーデバイス、
例えばパワーMOSFETやIGBTの寄生バイポーラトランジス
タ，寄生サイリスタのオン現象，ラッチアップ現象など
を避けるための製造方法に関する。
例えばパワーMOSFETやIGBTの寄生バイポーラトランジス
タ，寄生サイリスタのオン現象，ラッチアップ現象など
を避けるための製造方法に関する。
ここではIGBTと言われる半導体装置を例にとって、この
種の半導体装置を破壊に至らしめるラッチアップ現象と
この現象を回避するための従来技術について説明する。
種の半導体装置を破壊に至らしめるラッチアップ現象と
この現象を回避するための従来技術について説明する。
第２図は一般的なIGBTの要部断面図で、第３図はそのIG
BTの等価回路を示す。
BTの等価回路を示す。
IGBTのオン電流通電時に、正孔電流Jpはコレクタ電極12
からp+拡散領域10とn+バッファ領域２を経てn-ドリフト
領域１に注入され、p+拡散領域３あるいはｐ拡散領域６
を通ってエミッタ電極11に流れ込む。この時ｐ拡散領域
６のうちn+エミッタ領域８の直下に位置する短絡抵抗部
43を正孔が通過する。この正孔による電流Jpはその短絡
抵抗部43の抵抗をRbとすれば、VF＝Jp×Rbの電位降下を
発生させる。この電位降下VFはn+エミッタ領域８とＰ拡
散領域６のn+p接合を順バイアスさせるように働く。こ
の順バイアス電圧はVA＝αPN P・Rb.ICで表せる。αPN
PはP+拡散領域10−n+,n-拡散領域（2,1）−ｐ拡散領域
６からなるPNPトランジスタのゲインである。そしてn-
拡散領域１−ｐ拡散領域６−n+拡散領域８からなるNPN
トランジスタをターンオンさせ、αPN P＋αNP N＝１を
満足した時に寄生サイリスタがラッチアップする。そう
なると、ゲート信号による制御はもはや不可能になり、
破壊に至る。このように現象をラッチアップ現象と言
い、それが始まる電流をラッチアップ電流と言う。
からp+拡散領域10とn+バッファ領域２を経てn-ドリフト
領域１に注入され、p+拡散領域３あるいはｐ拡散領域６
を通ってエミッタ電極11に流れ込む。この時ｐ拡散領域
６のうちn+エミッタ領域８の直下に位置する短絡抵抗部
43を正孔が通過する。この正孔による電流Jpはその短絡
抵抗部43の抵抗をRbとすれば、VF＝Jp×Rbの電位降下を
発生させる。この電位降下VFはn+エミッタ領域８とＰ拡
散領域６のn+p接合を順バイアスさせるように働く。こ
の順バイアス電圧はVA＝αPN P・Rb.ICで表せる。αPN
PはP+拡散領域10−n+,n-拡散領域（2,1）−ｐ拡散領域
６からなるPNPトランジスタのゲインである。そしてn-
拡散領域１−ｐ拡散領域６−n+拡散領域８からなるNPN
トランジスタをターンオンさせ、αPN P＋αNP N＝１を
満足した時に寄生サイリスタがラッチアップする。そう
なると、ゲート信号による制御はもはや不可能になり、
破壊に至る。このように現象をラッチアップ現象と言
い、それが始まる電流をラッチアップ電流と言う。
このラッチアップ電流はIL＝0.7/αPN P・Rbの式により
あらわせることは既にしられている。この式より、ラッ
チアップ電流をあげて前記IGBTの破壊を防ぐには、αPN
Pを低減するか、抵抗Rbを小さくすればよいことが判
る。
あらわせることは既にしられている。この式より、ラッ
チアップ電流をあげて前記IGBTの破壊を防ぐには、αPN
Pを低減するか、抵抗Rbを小さくすればよいことが判
る。
従来でもこのような問題に対しては、n-領域１へのライ
フタイムキラーの導入、あるいはn+バッファ層２の不純
物濃度を高くするなどによるαPN Pの低減、あるいは第
４図に示すように、第２図のP+拡散領域７を、P+拡散領
域44のように部分的にチャネルが動作しないように改良
して正孔電流をバイパスさせる方法などがとらてきた。
しかし、これらの方法はすべてIGBTのオン電圧降下を増
大させることになる。また、従来技術においても、さら
にこのオン電圧降下の増大を防ぐためには、第４図にお
いて、その直下が短絡抵抗部43となるn+エミッタ領域部
分の長さLEをできるかぎり短くしてその抵抗値を低減す
ればよいことは知られている。しかし、この方法は、オ
ン電圧降下は増大しないが、この種の半導体装置におけ
るフォトプロセスの精度の限界による制限から、最低で
もn+エミッタ領域部分の長さLEとして２〜３ミクロンは
必要で、それ以下にすることは困難なため、必要充分な
大きさのラチアップ電流を達成することができなかっ
た。
フタイムキラーの導入、あるいはn+バッファ層２の不純
物濃度を高くするなどによるαPN Pの低減、あるいは第
４図に示すように、第２図のP+拡散領域７を、P+拡散領
域44のように部分的にチャネルが動作しないように改良
して正孔電流をバイパスさせる方法などがとらてきた。
しかし、これらの方法はすべてIGBTのオン電圧降下を増
大させることになる。また、従来技術においても、さら
にこのオン電圧降下の増大を防ぐためには、第４図にお
いて、その直下が短絡抵抗部43となるn+エミッタ領域部
分の長さLEをできるかぎり短くしてその抵抗値を低減す
ればよいことは知られている。しかし、この方法は、オ
ン電圧降下は増大しないが、この種の半導体装置におけ
るフォトプロセスの精度の限界による制限から、最低で
もn+エミッタ領域部分の長さLEとして２〜３ミクロンは
必要で、それ以下にすることは困難なため、必要充分な
大きさのラチアップ電流を達成することができなかっ
た。
本発明の目的は半導体装置をそのオン電圧降下を増大さ
せないで、できるかぎり短絡抵抗部43の抵抗Rbを低減さ
せ、より大きなラッチアップ電流を達成でき、半導体装
置の実使用時にもターンオフおよび負荷短絡耐量を大幅
に向上させる半導体装置の製造方法を提供することにあ
る。
せないで、できるかぎり短絡抵抗部43の抵抗Rbを低減さ
せ、より大きなラッチアップ電流を達成でき、半導体装
置の実使用時にもターンオフおよび負荷短絡耐量を大幅
に向上させる半導体装置の製造方法を提供することにあ
る。
本発明は前記課題を解決するために、 「一導電形の半導体基体層の一表面に、他導電形の低濃
度の第一領域と、この第一領域内にあって、より深く拡
散される他導電形の高濃度の第二領域と、第一領域と第
二領域より浅くかつ同心状に拡散される他導電形の高濃
度の第三領域とを備え、さらに前記第一領域内にあっ
て、第二領域と第三領域とに跨がり、前記第三領域より
浅く拡散された一導電形領域が形成されると共に、前記
一導電形の半導体基体層と一導電形領域とにより挟まれ
た前記第一領域の部分の表面に第一絶縁膜を介してポリ
シリコンからなるゲート電極が設けられる半導体装置の
製造方法において、前記半導体層の一表面に第一絶縁
膜，ポリシリコン，第二絶縁膜及びフォトレジストをこ
の順で成膜し、フォトレジストをマスクとして第二絶縁
膜を面方向へ過剰にエッチングし、次にフォトレジスト
のマスクに合わせてポリシリコンをエッチングし、フォ
トレジストの除去後にポリシリコンをマスクにして前記
第二領域形成のためのイオン注入をした後、前記ポリシ
リコンをさらに前記第二絶縁膜をマスクにして、前記一
導電形領域直下の第一領域の短絡抵抗部の長さを必要最
小限の値にする程度に面方向へ過剰にエッチングし、前
記第一領域の形成のためのイオン注入と拡散ドライブと
を行い前記第一領域と前記第二領域とを形成した後、さ
らに第三領域を形成し、前記ポリシリコン上の第二絶縁
膜を除去した後、ポリシリコンをマスクにして前記一導
電形領域を形成するる」半導体装置の製造方法とする。
度の第一領域と、この第一領域内にあって、より深く拡
散される他導電形の高濃度の第二領域と、第一領域と第
二領域より浅くかつ同心状に拡散される他導電形の高濃
度の第三領域とを備え、さらに前記第一領域内にあっ
て、第二領域と第三領域とに跨がり、前記第三領域より
浅く拡散された一導電形領域が形成されると共に、前記
一導電形の半導体基体層と一導電形領域とにより挟まれ
た前記第一領域の部分の表面に第一絶縁膜を介してポリ
シリコンからなるゲート電極が設けられる半導体装置の
製造方法において、前記半導体層の一表面に第一絶縁
膜，ポリシリコン，第二絶縁膜及びフォトレジストをこ
の順で成膜し、フォトレジストをマスクとして第二絶縁
膜を面方向へ過剰にエッチングし、次にフォトレジスト
のマスクに合わせてポリシリコンをエッチングし、フォ
トレジストの除去後にポリシリコンをマスクにして前記
第二領域形成のためのイオン注入をした後、前記ポリシ
リコンをさらに前記第二絶縁膜をマスクにして、前記一
導電形領域直下の第一領域の短絡抵抗部の長さを必要最
小限の値にする程度に面方向へ過剰にエッチングし、前
記第一領域の形成のためのイオン注入と拡散ドライブと
を行い前記第一領域と前記第二領域とを形成した後、さ
らに第三領域を形成し、前記ポリシリコン上の第二絶縁
膜を除去した後、ポリシリコンをマスクにして前記一導
電形領域を形成するる」半導体装置の製造方法とする。
ラッチアップ電流をあげて破壊を防ぐという課題を解決
するには、p+拡散領域３をスレッショルド電圧が変動し
ない程度にn+エミッタ領域８のチャネル側エッジに近づ
けかつp+拡散領域７をn+エミッタ領域８のチャネル側エ
ッジに近づけて前記抵抗Rbを低減することが重要であ
る。ところが従来フォトプロセスによる方法ではそのた
めに３回ものフォトプロセスを繰り返す必要があり、そ
のパターン合わせ精度、エッチング精度などから特にこ
の種の半導体装置では、前記課題を解決する程度に正確
なパターン合わせ精度は得られなかった。
するには、p+拡散領域３をスレッショルド電圧が変動し
ない程度にn+エミッタ領域８のチャネル側エッジに近づ
けかつp+拡散領域７をn+エミッタ領域８のチャネル側エ
ッジに近づけて前記抵抗Rbを低減することが重要であ
る。ところが従来フォトプロセスによる方法ではそのた
めに３回ものフォトプロセスを繰り返す必要があり、そ
のパターン合わせ精度、エッチング精度などから特にこ
の種の半導体装置では、前記課題を解決する程度に正確
なパターン合わせ精度は得られなかった。
これに対して、本発明ではラッチアップ電流値の決定に
係る、特に４つの領域、すなわちp+領域３、ｐ領域６、
p+領域７、n+領域８を１回のフォトプロセスによる、い
わば、完全セルフアライメント拡散方法とでもいうべき
方法を確立することにより、前記短絡抵抗部の長さLEと
して約0.5ミクロン レベルの近接距離を実現すると共
に、p+拡散領域３と、n+エミッタ領域８のチャネル側エ
ッジとの精度のよい接近を制御することを可能にし、大
幅に抵抗Rbを低減させ、ラッチアップ電流の増大すなわ
ちラッチアップ耐量を増大させるものである。
係る、特に４つの領域、すなわちp+領域３、ｐ領域６、
p+領域７、n+領域８を１回のフォトプロセスによる、い
わば、完全セルフアライメント拡散方法とでもいうべき
方法を確立することにより、前記短絡抵抗部の長さLEと
して約0.5ミクロン レベルの近接距離を実現すると共
に、p+拡散領域３と、n+エミッタ領域８のチャネル側エ
ッジとの精度のよい接近を制御することを可能にし、大
幅に抵抗Rbを低減させ、ラッチアップ電流の増大すなわ
ちラッチアップ耐量を増大させるものである。
以下、本発明に係る製造方法の一実施例を図面を用いて
詳細に説明する。
詳細に説明する。
第１図の（ａ）〜（ｅ）に本発明による製造方法に従っ
た工程順の断面図を示す。
た工程順の断面図を示す。
第１図（ａ）ではシリコン半導体基板のn-表面上にゲー
ト酸化膜41を介して形成されたポリシリコン５とその上
にさらに成長させた絶縁膜（シリコン酸化膜）42とを備
えると共に、この絶縁膜42の上には、つぎの（ａ−
１），（ａ−２）において行われる選択エッチングのマ
スクとなるパターンを備えたフォトレジスト50がさらに
形成される。
ト酸化膜41を介して形成されたポリシリコン５とその上
にさらに成長させた絶縁膜（シリコン酸化膜）42とを備
えると共に、この絶縁膜42の上には、つぎの（ａ−
１），（ａ−２）において行われる選択エッチングのマ
スクとなるパターンを備えたフォトレジスト50がさらに
形成される。
そして第１図（ａ−１）で示されるようにフォトレジス
ト50をマスクとして行われる絶縁膜42のエッチングは、
例えばマスクの下方の面方向へ７〜８ミクロン過剰にさ
れる。
ト50をマスクとして行われる絶縁膜42のエッチングは、
例えばマスクの下方の面方向へ７〜８ミクロン過剰にさ
れる。
次に第１図（ａ−２）で示されるようにフォトレジスト
50のパターンに合わせてポリシリコン５の選択エッチン
グを行う。
50のパターンに合わせてポリシリコン５の選択エッチン
グを行う。
フォトレジスト50除去後ポリシリコン５のまどに高濃度
B+（ボロン）を高エネルギーでイオン注入してp+拡散領
域３の初期領域を形成する＋第１図（ｂ）。
B+（ボロン）を高エネルギーでイオン注入してp+拡散領
域３の初期領域を形成する＋第１図（ｂ）。
その後（ｃ）に示すようにドライエッチングによりポリ
シリコン５を絶縁膜42をマスクにして、できるだけ等方
性なエッチング条件で例えば、0.5ミクロン程度絶縁膜4
2のエッジより過剰にエッチングし、続いて比較的低濃
度のB+をイオン注入してｐ拡散領域６の初期領域を形成
する−第１図（ｃ）。
シリコン５を絶縁膜42をマスクにして、できるだけ等方
性なエッチング条件で例えば、0.5ミクロン程度絶縁膜4
2のエッジより過剰にエッチングし、続いて比較的低濃
度のB+をイオン注入してｐ拡散領域６の初期領域を形成
する−第１図（ｃ）。
この過剰のエッチング量を制御することによりp+拡散領
域３とｐ拡散領域６との距離を正確に制御できることに
なる。
域３とｐ拡散領域６との距離を正確に制御できることに
なる。
この第１図（ｃ）で行ったように、ポリシリコン５のエ
ッチング量を0.5ミクロンと、従来のフォトプロセスの
パターン精度限界の２〜３ミクロンより、正確に制御で
きることが本発明の重要な点の一つである。
ッチング量を0.5ミクロンと、従来のフォトプロセスの
パターン精度限界の２〜３ミクロンより、正確に制御で
きることが本発明の重要な点の一つである。
次に（ｄ）に示すようにそのままドライブ拡散を行いp+
拡散領域３とｐ拡散領域６とを形成する。
拡散領域３とｐ拡散領域６とを形成する。
そのあと絶縁膜42をマスクとして、高濃度B+を高エネル
ギーでイオン注入してp+拡散領域７を形成し、続いてポ
リシリコン（ゲート電極）５上の絶縁膜42をウェットエ
ッチにて除去する。
ギーでイオン注入してp+拡散領域７を形成し、続いてポ
リシリコン（ゲート電極）５上の絶縁膜42をウェットエ
ッチにて除去する。
（ｅ）通常はその後約500Å程度のシリコン酸化膜の形
成のためにドライブインを行って（図示せず）後工程で
厚い酸化膜を積層するに適したポリシリコン表面状態に
しておく。そしてそのまま、Asのイオン注入を経てn+エ
ミッタ領域８を形成して拡散プロセスを完了させる。後
は公知の方法による製造方法に従って半導体装置とす
る。
成のためにドライブインを行って（図示せず）後工程で
厚い酸化膜を積層するに適したポリシリコン表面状態に
しておく。そしてそのまま、Asのイオン注入を経てn+エ
ミッタ領域８を形成して拡散プロセスを完了させる。後
は公知の方法による製造方法に従って半導体装置とす
る。
このように本発明はただ一回のフォトプロセスにより前
記４つの拡散領域の相互の位置関係を正確に形成できる
ので、前述のとおりラッチアップ耐量を増大でき、破壊
しにくい半導体装置とすることができるだけでなく、フ
ォトプロセス回数の削減による経済上の利点も大きい。
記４つの拡散領域の相互の位置関係を正確に形成できる
ので、前述のとおりラッチアップ耐量を増大でき、破壊
しにくい半導体装置とすることができるだけでなく、フ
ォトプロセス回数の削減による経済上の利点も大きい。
第１図に示す本発明の半導体装置の製造方法によれば、
その直下が短絡抵抗部43となるn+エミッタ領域８の長さ
LEを従来の２〜３ミクロンから約0.5ミクロン程度にで
き、また、第１図に示すp+拡散領域３もn+エミッタ領域
８のチャネル側エッジに限り無く接近させるように制御
でき、さらにまた、同時に、従来のように拡散時間を長
くして前記エッジ間の接近を制御する必要がなくなるの
で、p+拡散領域３を浅くできる。この浅いp+拡散領域３
によってn-ドリフト層１の厚さも薄くできるので、この
点からもオン電圧降下の低減が可能である。
その直下が短絡抵抗部43となるn+エミッタ領域８の長さ
LEを従来の２〜３ミクロンから約0.5ミクロン程度にで
き、また、第１図に示すp+拡散領域３もn+エミッタ領域
８のチャネル側エッジに限り無く接近させるように制御
でき、さらにまた、同時に、従来のように拡散時間を長
くして前記エッジ間の接近を制御する必要がなくなるの
で、p+拡散領域３を浅くできる。この浅いp+拡散領域３
によってn-ドリフト層１の厚さも薄くできるので、この
点からもオン電圧降下の低減が可能である。
また、隣接する他のｐ拡散領域６との間でのＪ−FET
（接合FET）構成に基づく空乏層の相互の拡がりに起因
する電流路の狭まりによるオン電圧降下の増大も少な
い。
（接合FET）構成に基づく空乏層の相互の拡がりに起因
する電流路の狭まりによるオン電圧降下の増大も少な
い。
本発明の製造方法によって前記抵抗Rbを約50％低減する
ことにより、ラッチアップ電流を約70％増大できた。
ことにより、ラッチアップ電流を約70％増大できた。
以上説明したように本願発明によれば、半導体装置をそ
のオン電圧降下を増大させないで、できるかぎり短絡抵
抗路43の抵抗Rbを低減させ、より大きなラッチアップ電
流を達成でき、半導体装置の実使用時にもターンオフお
よび負荷短絡耐量を大幅に向上させうることができる。
のオン電圧降下を増大させないで、できるかぎり短絡抵
抗路43の抵抗Rbを低減させ、より大きなラッチアップ電
流を達成でき、半導体装置の実使用時にもターンオフお
よび負荷短絡耐量を大幅に向上させうることができる。
第１図は本発明の製造方法の工程の一実施例を示す図、
第２図はIGBTの要部断面図、第３図はIGBTの等価回路
図、第４図は従来のRb低減対策の例を示す断面図であ
る。 ３……p+領域（第二領域）、５……ポリシリコン（ゲー
ト電極）、６……ｐ領域（第一領域）、７……p+領域
（第三領域）、８……n+エミッタ領域、42……絶縁膜。
第２図はIGBTの要部断面図、第３図はIGBTの等価回路
図、第４図は従来のRb低減対策の例を示す断面図であ
る。 ３……p+領域（第二領域）、５……ポリシリコン（ゲー
ト電極）、６……ｐ領域（第一領域）、７……p+領域
（第三領域）、８……n+エミッタ領域、42……絶縁膜。
Claims (1)
- 【請求項１】一導電形の半導体層の一表面に、他導電形
の低濃度の第一領域と、この第一領域内にあって、より
深く拡散される他の導電形の高濃度の第二領域と、第一
領域と第二領域より浅くかつ同心状に拡散される他導電
形の高濃度の第三領域とを備え、さらに前記第一領域内
にあって、第二領域と第三領域とに跨がり、前記第三領
域より浅く拡散された一導電形領域が形成されると共
に、前記一導電形の半導体基体層と一導電形領域とによ
り挟まれた前記第一領域の部分の表面に第一絶縁膜を介
してポリシリコンからなるゲート電極が設けられる半導
体装置の製造方法において、 前記半導体層の一表面に第一絶縁膜，ポリシリコン，第
二絶縁膜及びフォトレジストをこの順で成膜し、 フォトレジストをマスクとして第二絶縁膜を面方向へ過
剰にエッチングし、 次にフォトレジストのマスクに合わせてポリシリコンを
エッチングし、 フォトレジストの除去後にポリシリコンをマスクにして
前記第二領域形成のためのイオン注入をした後、前記ポ
リシリコンをさらに前記第二絶縁膜をマスクにして、前
記一導電形領域直下の第一領域の短絡抵抗部を長さを必
要最小限の値にする程度に面方向へ過剰にエッチング
し、 前記第一領域の形成のためのイオン注入と拡散ドライブ
とを行い、前記第一領域と前記第二領域とを形成した
後、さらに第三領域を形成し、 前記ポリシリコン上の第二絶縁膜を除去した後、ポリシ
リコンをマスクにして前記一導電形領域を形成すること
を特徴とする半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63304494A JPH0783122B2 (ja) | 1988-12-01 | 1988-12-01 | 半導体装置の製造方法 |
| FR898915248A FR2640080B1 (ja) | 1988-12-01 | 1989-11-21 | |
| DE3939305A DE3939305C2 (de) | 1988-12-01 | 1989-11-28 | Verfahren zur Herstellung einer Halbleitervorrichtung |
| US07/444,567 US5023191A (en) | 1988-12-01 | 1989-12-01 | Method of producing a semiconductor device using a single mask method for providing multiple masking patterns |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63304494A JPH0783122B2 (ja) | 1988-12-01 | 1988-12-01 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02150037A JPH02150037A (ja) | 1990-06-08 |
| JPH0783122B2 true JPH0783122B2 (ja) | 1995-09-06 |
Family
ID=17933709
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63304494A Expired - Lifetime JPH0783122B2 (ja) | 1988-12-01 | 1988-12-01 | 半導体装置の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
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| JP (1) | JPH0783122B2 (ja) |
| DE (1) | DE3939305C2 (ja) |
| FR (1) | FR2640080B1 (ja) |
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|---|---|---|---|---|
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| JPH04152536A (ja) * | 1990-10-16 | 1992-05-26 | Fuji Electric Co Ltd | Ｍｉｓ型半導体装置の製造方法 |
| US5187117A (en) * | 1991-03-04 | 1993-02-16 | Ixys Corporation | Single diffusion process for fabricating semiconductor devices |
| JP2689047B2 (ja) * | 1991-07-24 | 1997-12-10 | 三菱電機株式会社 | 絶縁ゲート型バイポーラトランジスタとその製造方法 |
| US5268586A (en) * | 1992-02-25 | 1993-12-07 | North American Philips Corporation | Vertical power MOS device with increased ruggedness and method of fabrication |
| US5321281A (en) * | 1992-03-18 | 1994-06-14 | Mitsubishi Denki Kabushiki Kaisha | Insulated gate semiconductor device and method of fabricating same |
| JP3216206B2 (ja) * | 1992-03-30 | 2001-10-09 | 株式会社デンソー | 半導体装置及びその製造方法 |
| JPH06140519A (ja) * | 1992-10-22 | 1994-05-20 | Toshiba Corp | 半導体装置及びその製造方法 |
| JPH06244429A (ja) * | 1992-12-24 | 1994-09-02 | Mitsubishi Electric Corp | 絶縁ゲート型半導体装置及びその製造方法 |
| US5489788A (en) * | 1993-03-09 | 1996-02-06 | Mitsubishi Denki Kabushiki Kaisha | Insulated gate semiconductor device with improved short-circuit tolerance |
| JP2586395B2 (ja) * | 1993-12-13 | 1997-02-26 | 日本電気株式会社 | 半導体装置の製造方法 |
| KR0158608B1 (ko) * | 1993-12-29 | 1998-12-01 | 김광호 | 3단자 전력 절연 게이트 트랜지스터 및 그 제조방법 |
| EP0689239B1 (en) * | 1994-06-23 | 2007-03-07 | STMicroelectronics S.r.l. | Manufacturing process for MOS-technology power devices |
| US5701023A (en) * | 1994-08-03 | 1997-12-23 | National Semiconductor Corporation | Insulated gate semiconductor device typically having subsurface-peaked portion of body region for improved ruggedness |
| DE4434108A1 (de) * | 1994-09-23 | 1996-03-28 | Siemens Ag | Verfahren zur Erzeugung eines niederohmigen Kontaktes zwischen einer Metallisierungsschicht und einem Halbleitermaterial |
| US5879968A (en) | 1996-11-18 | 1999-03-09 | International Rectifier Corporation | Process for manufacture of a P-channel MOS gated device with base implant through the contact window |
| JPH11289061A (ja) * | 1998-04-02 | 1999-10-19 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| US6624030B2 (en) * | 2000-12-19 | 2003-09-23 | Advanced Power Devices, Inc. | Method of fabricating power rectifier device having a laterally graded P-N junction for a channel region |
| DE10026742B4 (de) * | 2000-05-30 | 2007-11-22 | Infineon Technologies Ag | In beide Richtungen sperrendes Halbleiterschaltelement |
| US7157785B2 (en) * | 2003-08-29 | 2007-01-02 | Fuji Electric Device Technology Co., Ltd. | Semiconductor device, the method of manufacturing the same, and two-way switching device using the semiconductor devices |
| EP1531497A1 (en) * | 2003-11-17 | 2005-05-18 | ABB Technology AG | IGBT cathode design with improved safe operating area capability |
| JP5195816B2 (ja) * | 2010-05-17 | 2013-05-15 | 富士電機株式会社 | 半導体装置の製造方法 |
Family Cites Families (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5914903B2 (ja) * | 1975-08-05 | 1984-04-06 | 三洋電機株式会社 | イオン注入法を用いた電界効果型トランジスタの製造方法 |
| JPS5522856A (en) * | 1978-08-07 | 1980-02-18 | Toshiba Corp | Semiconductor device and its manufacturing method |
| JPS57134855U (ja) * | 1981-02-17 | 1982-08-23 | ||
| US4466176A (en) * | 1982-08-09 | 1984-08-21 | General Electric Company | Process for manufacturing insulated-gate semiconductor devices with integral shorts |
| JPS6066862A (ja) * | 1983-09-22 | 1985-04-17 | Matsushita Electronics Corp | 縦型ｍｏｓｆｅｔの製造方法 |
| JPS60196974A (ja) * | 1984-03-19 | 1985-10-05 | Toshiba Corp | 導電変調型ｍｏｓｆｅｔ |
| JPS61156882A (ja) * | 1984-12-28 | 1986-07-16 | Toshiba Corp | 二重拡散形絶縁ゲ−ト電界効果トランジスタ及びその製造方法 |
| JPS61216364A (ja) * | 1985-03-20 | 1986-09-26 | Fujitsu Ltd | 半導体装置 |
| US4649629A (en) * | 1985-07-29 | 1987-03-17 | Thomson Components - Mostek Corp. | Method of late programming a read only memory |
| US4843023A (en) * | 1985-09-25 | 1989-06-27 | Hewlett-Packard Company | Process for forming lightly-doped-drain (LDD) without extra masking steps |
| JPS62145860A (ja) * | 1985-12-20 | 1987-06-29 | Mitsubishi Electric Corp | 半導体記憶装置の製造方法 |
| US4748103A (en) * | 1986-03-21 | 1988-05-31 | Advanced Power Technology | Mask-surrogate semiconductor process employing dopant protective region |
| JPS6366967A (ja) * | 1986-09-08 | 1988-03-25 | Hitachi Ltd | 半導体装置およびその製造方法 |
| JPS63284860A (ja) * | 1987-05-15 | 1988-11-22 | Seiko Instr & Electronics Ltd | 半導体装置の製造方法 |
| US4795716A (en) * | 1987-06-19 | 1989-01-03 | General Electric Company | Method of making a power IC structure with enhancement and/or CMOS logic |
| FR2618011B1 (fr) * | 1987-07-10 | 1992-09-18 | Commissariat Energie Atomique | Procede de fabrication d'une cellule de memoire |
| JP2521783B2 (ja) * | 1987-09-28 | 1996-08-07 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| JP2604777B2 (ja) * | 1988-01-18 | 1997-04-30 | 松下電工株式会社 | 二重拡散型電界効果半導体装置の製法 |
| US4835112A (en) * | 1988-03-08 | 1989-05-30 | Motorola, Inc. | CMOS salicide process using germanium implantation |
| JP2706460B2 (ja) * | 1988-03-14 | 1998-01-28 | 富士通株式会社 | イオン注入方法 |
| FR2633618B1 (fr) * | 1988-06-29 | 1991-03-22 | M & T Chemicals Inc | Nouveaux esters renfermant un groupement dithioacetal, leur preparation et leur application a la stabilisation des matieres organiques |
| JPH0251276A (ja) * | 1988-08-12 | 1990-02-21 | Toyota Autom Loom Works Ltd | Ｍｏｓ型半導体装置及びその製造方法 |
-
1988
- 1988-12-01 JP JP63304494A patent/JPH0783122B2/ja not_active Expired - Lifetime
-
1989
- 1989-11-21 FR FR898915248A patent/FR2640080B1/fr not_active Expired - Lifetime
- 1989-11-28 DE DE3939305A patent/DE3939305C2/de not_active Expired - Fee Related
- 1989-12-01 US US07/444,567 patent/US5023191A/en not_active Expired - Fee Related
Also Published As
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| DE3939305A1 (de) | 1990-06-07 |
| US5023191A (en) | 1991-06-11 |
| FR2640080A1 (ja) | 1990-06-08 |
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