JPH0251276A - Ｍｏｓ型半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　　要〕 本発明は、ＭＯＳ型半導体装置及びその製造方法に関し
、浅い接合形成を可能にして特性の安定した微細なＭＯ
Ｓ型半導体装置を実現するため、シリコン基板の凹部内
にゲート？ｉＵ域を形成し、この凹部よりも深い位置ま
でソース及びドレイン領域を形成するようにしたもので
ある。

［産業上の利用分野］ 本発明は、ＭＯＳ型半導体装置及びその製造方法に関す
る。

〔従　来　の　技　術〕

第４図は、従来のＰチャネルＭＯＳ）ランジス夕の断面
構成図である。同図に示すように、Ｎ型のシリコン基板
１の上面には、５ｉｎ２膜からなる厚さ７０ｎｍ程度の
ゲート酸化膜２が形成され、その上には多結晶シリコン
からなる幅３μｍ程度のゲート電極３が形成されている
。更に、シリコン基板１中にゲート酸化膜２を介してボ
ロン（Ｂ）が注入されることにより、−拡ｔ［ＪＩ域で
あるソース領域４及びドレイン領域５が深さＤ＝０．８
μｍ程度に形成されている。

〔発明が解決しようとする課題］ 従来、ＰチャネルＭＯＳＩ−ランジスタのソース及びト
レイン領域４．５を形成するためには、上述したように
、拡散源としてボロンをもちいるのが一般的である。と
ころが、ボロンは飛程距離及び拡１１を係数が大きいた
め、ソース及びドレイン領域４．５の接合深さＤを小さ
く制御することが困難になり、どうしても０．８μｍ程
度まで深く形成せざるを得なくなる。このように接合深
さＤが深くなると、それに応じて横方向にも広く拡散が
進行するため、第４図に示したように、設計上のチャネ
ル長しに比して実効チャネル長Ｌ　ｅ　ｆ　ｆが相当に
小さくなってしまう。このような短チヤネル効果は、素
子の微細化が進んで設計上のチャネル長しが小さくなる
と一層大きな問題となり、これに伴い素子特性（特にス
イッチ素子としてオン、オフの閾値電圧）の大きな変動
を引き起こしてしまう。

本発明は、上記従来の問題点に鑑み、浅い接合形成を可
能にして、素子特性を変動させることなく微細化を実現
できるＭＯＳ型半導体装置及びその製造方法を提供する
ことを目的とする。

〔課題を解決するための手段〕

本発明のＭＯＳ型半導体装置は、ゲート領域として、シ
リコン基板の表面から内部にかけて形成されたゲート電
極、及びその周囲を取り囲んで形成されたゲート絶縁膜
を備える。更に、前記シリコン基板の表面から前記ゲー
ト領域よりも深い位置まで形成されたソース及びドレイ
ン領域を有する。

本発明のＭＯＳ型半導体装置の製造方法は、少なくとも
、以下の５つの工程からなる。

）シリコン基板を選択的にエンチングして、ゲート領域
となる凹部を形成する工程、 １１）前記凹部の内壁を含む前記シリコン基板の全面に
、熱酸化等によりゲート酸化膜を形成する工程、 ｉｉｉ　）前記デーｌ−酸化膜上の全面に、ＣＶＤ等に
よりゲーＩ−電極用の多結、晶シリコン層を形成する工
程、 ｉｖ）前記凹部内の多結晶シリコン層のみを残して、他
の多結晶シリコン層を除去する工程、■）イオン注入法
もしくは熱拡散法等により、ゲート領域の両側のシリコ
ン基板中に前記凹部よりも深い位置まで不純物をドープ
してソース及びドレイン領域を形成する工程。

〔作　　用〕

一般に、拡散距離ＸＪと時間りとの関係は、次式（１）
で表される。

ｘｔ−Ａｒ丁　（Ａ：定数）・・・（１）すなわち、拡
散距離Ｘｊが大きい程、単位時間に対する拡散圧１１ｄ
ｆ　Ｘ　Ｊの変化量が小さくなり、拡散深さの制御がじ
やすいことになる。

本発明は、このような関係を有効に利用している。すな
わち本発明によれば、ソース及びドレイン領域は、シリ
コン基板内に形成されたゲート領域の深さよりも更に深
い位置まで形成されるので、その実際の拡散深さを従来
の拡散深さと同等か或いはそれ以上に大きくすることが
できる。よって、上記の関係から、実際の拡散深さの制
御は従来と同等か或いはそれ以上に容易になる。

一方、このように深く拡散形成されたソース及びドレイ
ン領域のうち、実際にチャネル長に影響を与えるのは、
ゲートＨ域よりも深くまで形成された部分だけであり、
この部分のみの深さが実質上の接合深さとなる。

これらのことから、実質上の接合深さを小さくしたとし
ても、実際の拡散深さは大きく維持できる。しかも、実
質上の接合深さの制御は実際の拡散深さの制御によって
決まる。従って、実際の拡ｔｉｔ深さを大きく制御する
ことにより、実質上の接合深さを小さく制御することが
できるようになる。

このように接合深さを小さく制御することができれば、
それに比例してゲート領域下への横方向拡散を抑えるこ
とができるので、よりチャネル長しに近い実効チャネル
基Ｌ　ｅ　ｆ　ｆを得ることができ、よって素子特性の
安定した微細なＭＯＳ型半導体装置を容易に形成するこ
とができる。

Ｃ実　　施　　例） 以下、本発明の実施例について、図面を参照しながら説
明する。

第１図は、本発明の一実施例に係るＰチャネルＭＯＳ）
ランジスタの製造工程図である。以下、同トランジスタ
の製造方法を、第１図に基づき順に述べていく。

ｉ）まず、第１図（ａ）に示すように、Ｎ型のシリコン
基板１１に対し反応性イオンエツチング等により選択的
にエツチングを施すことにより、例えば深さ０．　６μ
ｍ、幅３μｍ程度のゲート領域用の凹部１２を形成する
。

ｉｉ）第１図（ｂ）に示すように、上記凹部１２の内壁
を含むシリコン基板１１の全面に、熱酸化等により、例
えば厚さ７０ｎｍ程度の５ｉｎ２膜からなるゲート酸化
膜１３を形成する。

■）第１図（Ｃ）に示すように、上記ゲート酸化膜１３
の全面に、ＣＶＤ法等を利用して、四部１２内が充分に
埋まる程度に厚くゲート電極用の多結晶シリコン膜１４
を形成する。

ｉｖ）第１図（ｄ）に示すように、エッチバック法等を
用いることにより、凹部１２内の多結晶シリコン膜１４
ａのみを残して他の多結晶シリコン膜を除去し、シリコ
ン基板１１上面を平坦化する。これにより、ゲート電極
である多結晶シリコン膜工４ａとゲート酸化膜１３とか
らなるゲーＨＵ域１５が得られる。

■）続いて第１図（ｅ）に示すように、ゲート領域１５
の両側のシリコン基板ｌｌ中にボロン（Ｂ）をイオン注
入する。更に、凹部１２の底面よりも例えば０．２μｍ
程度深い位置までボロンを拡散することにより、第１図
げ）に示すように、Ｐ拡散層であるソース及びドレイン
領域１６．１７を形成する。

以上の工程により、本実施例に係るＰチャネルＭＯＳト
ランジスタの基本構造が得られる。第１図（ｆ）に示し
た構造を第２図に拡大して示す。

本実施例によれば、第２図に明らかなように、ソース及
びドレイン領域１６．１７は、ゲート領域１５の底より
も更に深い位置まで形成されるので、その実際の拡散深
さＤｏを従来の拡散深さと同等の０．８μｍ程度か或い
はそれ以上に大きくすることができる。よって、前述し
た式（１）の関係から、実際の拡散深さり。の制御は従
来と同等か或いはそれ以上に容易になる。一方、実質上
の接合深さＤ２は、実際の拡散深さＤｏからゲート領域
１５の深さり、を差し引いた小さな値（例えば０．２μ
ｍ程度）になるが、この接合深さＤ２の制御は実際の拡
散深さＤｏの制御によって決まる。

そのため、実際の拡散深さＤｏを大きく制御することに
より、実質上の接合深さＤ２を小さく制御することが容
易にできるようになる。

このように実効的に浅い接合の制御が容易になると、そ
の接合深さＤ２が小さくなるのに比例して、ゲート領域
１５下への横方向拡散が抑えられるので、よりチャネル
長しに近い実効チャネル基Ｌ　ｅｒｒを得ることができ
る。例えば第４図に示した従来例の接合深さＤと本実施
例の拡散深さＤｏとを等しく０．８μｍとし、本実施例
の接合深さＤ２を０．２ａｍとして、設計上のチャネル
長１７−３μｍに対して得られる実効チャネル基［−ａ
ｆｆを実験的に測定してみたところ、実効チャネル基Ｌ
　ｅ　ｆ　ｆは従来例で１．７２μｍと小さくなるのに
比し、本実施例では２．６８μｍとほぼ３μｍに近く、
よって本実施例ではほとんど短チヤネル効果の影響を受
けないことがわかる。このことから本実施例では、チャ
ネル長りを小さく設計した場合であっても、第３図に示
すように、短チヤネル効果に伴って生じる閾値電圧Ｖ丁
Ｈの変動を従来と比べて極めて小さく抑えることができ
、従って素子特性の安定した微細なＭＯＳＩ−ランジス
ラの設計及び形成が容易になる。

なお、上記実施例ではＰチャネルＭＯＳ＋−ランジスタ
について述べたが、本発明はこれに限らず、Ｎチャネル
ＭＯＳＩ−ランジスタやＣＭＯＳ）ランジスタ等の各種
ＭＯＳ型半導体装置に適用できる。

また、上記実施例で示した具体的数値はほんの一例であ
り、本発明はこれらの数値に限定されるものではない。

〔発明の効果〕

以上説明したように、本発明によれば、実効的に浅い接
合の制御が容易になるので、チャネル長の小さい微細な
ＭＯＳ型半導体装置の設計及び形成が容易になる。しか
も、短チヤネル効果の影響をほとんど受けず、安定した
素子特性が得られる。

【図面の簡単な説明】

第１図（ａ）〜げ）は本発明の一実施例に係るＰチャネ
ルＭＯＳＩ−ランジスタの製造工程図、第２図は同実施
例に係るＰチャネルＭＯＳ）ランジスタの断面構成を示
す第１図（ｆ）の拡大図、第３図は同実施例及び従来例
におけるチャネル長Ｌ　（実効チャネル長し、ｆｆ）と
闇値電圧ＶＴＨとの関係を示す図、 第４図は従来のＰチャネルＭＯＳＬランジスタの断面構
成図である。 １１・・・シリコン基板、 １２・・・凹部、 １３・・・ゲート酸化膜、 １４．１４ａ・・・ポリシリコン膜、 １５・・・ゲート領域、 １６・・・ソース領域、 １７・・・ドレイン領域。

Claims (1)

1. 【特許請求の範囲】 １）シリコン基板（１１）の表面から内部にかけて形成
   されたゲート電極（１４ａ）及びその周囲を取り囲んで
   形成されたゲート酸化膜（１３）からなるゲート領域（
   １５）と、 前記シリコン基板の表面から前記ゲート領域よりも深い
   位置まで形成されたソース及びドレイン領域（１６、１
   ７）とを有することを特徴とするＭＯＳ型半導体装置。 ２）シリコン基板（１１）を選択的にエッチングしてゲ
   ート領域となる凹部（１２）を形成する工程と、 前記凹部の内壁を含む前記シリコン基板の全面にゲート
   酸化膜（１３）を形成する工程と、前記ゲート酸化膜上
   の全面にゲート電極用の多結晶シリコン層（１４）を形
   成する工程と、前記多結晶シリコン層を前記凹部内にの
   み残して除去する工程と、 ゲート領域（１５）の両側のシリコン基板中に前記凹部
   よりも深い位置まで不純物をドープしてソース及びドレ
   イン領域（１６、１７）を形成する工程とを有すること
   を特徴とするＭＯＳ型半導体装置の製造方法。