JP4042177B2 - 半導体装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体装置の製造方法に関し、特に電界効果トランジスタを有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
近年の半導体装置の高集積化と微細化に伴い、絶縁ゲート電界効果トランジスタ、例えばＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor ）のゲート長の短縮化が進んでいる。
【０００３】
従来から使用されているＭＯＳＦＥＴ構造の断面図の例を図１１に示す。図示しない素子分離絶縁膜で区切られた例えばｐ型の半導体基板１０の活性領域上に、例えば酸化シリコンからなるゲート絶縁膜２０を介して例えばｎ型不純物を含有するポリシリコンからなるゲート電極３０が形成されており、その両側部に例えば酸化シリコンからなるＬＤＤサイドウォール絶縁膜２１が形成されている。ゲート電極の両側部の半導体基板１０中には例えばｎ型不純物を高濃度に含有するソース・ドレイン拡散層１２が形成されており、その内側には例えばｎ型不純物を低濃度に含有するＬＤＤ（Lightly Doped Drain ）拡散層が形成されている。
【０００４】
上記のＭＯＳＦＥＴは、ゲート電極３０に電圧を印加し、基板と反対極性の電荷を半導体基板１０表面に誘起し、ソース・ドレイン拡散層１２間の半導体基板１０表面に電流経路となるチャネルを形成し、ドレイン拡散層に与える電圧によってソース拡散層から注入される電荷を電流として取り出すものである。
【０００５】
ゲート電極に印加される電圧が半導体基板１０表面に反転層を誘起するのに必要な電圧、閾値電圧Ｖthよりも低い場合には、ソース拡散層とドレイン拡散層は分離されており、ドレイン電流は流れない。一方で、ゲート電極に印加される電圧が閾値電圧Ｖth以上の場合には、誘起された反転層がチャネルとなり、電流はソース拡散層からドレイン拡散層へと流れることが可能となる。
【０００６】
【発明が解決しようとする課題】
しかしながら、上記のＭＯＳＦＥＴは、半導体装置の高集積化及び微細化に伴ってゲート長が短縮化され、あるゲート長以下になると急激に閾値電圧が低下する傾向が現れる。これはロールオフ（roll-off）と称され、短チャネル効果の代表的な現象として比較的古くから知られている。
【０００７】
このロールオフは、ゲート長が短くなってくると、ゲート電極の下部の反転層を形成するのにゲート電極の電荷だけでなくソース・ドレイン拡散層の電荷も寄与するようになるためであり、チャネル領域がゲート電極直下の部分だけでなく、ソース・ドレイン拡散層の側部の深さ方向にわたって形成され、２次元的に電流が流れるようになり、その結果、より少ないゲート電荷、すなわちより低いゲート電圧で反転層が形成され、閾値電圧Ｖthが小さいほうへシフトする。
【０００８】
上記のロールオフは、ゲート長が異なれば閾値電圧Ｖthがそれぞれ変動することを意味しており、しかも高集積時に多用されるゲート長の短いＭＯＳＦＥＴほど閾値電圧Ｖthの変動が大きくなり、回路設計上、所定の特性を達成する上で問題となる。
【０００９】
上記のロールオフを抑制するためには、接合深さを浅くすることが有効であることが知られている。これにより、ソース・ドレイン空乏層がチャネル側に張り出す量を少なくすることができるからである。例えば、チャネル長が０．２５μｍのｎチャネルＭＯＳＦＥＴにおいては、０．１μｍ以下にソース・ドレイン拡散層深さを浅くする必要であると言われている。
【００１０】
上記の従来例のＭＯＳＦＥＴ構造においては、ソース・ドレイン拡散層の間のゲート中心側に導電性不純物の濃度をソース・ドレイン拡散層よりも低濃度に含有するＬＤＤ拡散層が形成されている。ＬＤＤ拡散層はホットキャリア耐性を高めるために設けられているが、接合深さを浅くする効果もある。しかしながら、半導体装置のさらなる高集積化においては、接合深さをさらに浅くする必要がある。
【００１１】
また、上記の従来例のＭＯＳＦＥＴ構造においては、ゲート電極部分がソース・ドレイン電極取り出し口よりも上部に位置するため、既にトランジスタの形成時点から平坦性がなくなっており、リソグラフィーに対しても大きいデフォーカスのマージンが必要になってくる問題がある。
【００１２】
本発明は上記の問題に鑑みてなされたものであり、従って、本発明の目的は、浅い接合を有することでゲート長を短縮化したときの閾値電圧の変動を抑制し、ゲート長の短い領域まで使用することが可能であり、さらにゲ ト電極およびソース・ドレイン電極の取り出し口の高さを揃えることが可能であるＭＯＳＦＥＴを有する半導体装置の製造方法を提供することである。
【００１３】
【課題を解決するための手段】
上述の目的を達成するため、本発明の半導体装置の製造方法は、半導体層にトレンチ状の下側ゲート電極用凹部を形成する工程と、前記下側ゲート電極用凹部の内壁表面に下側ゲート絶縁膜を形成する工程と、前記下側ゲート電極用凹部に導電体を埋め込んで下側ゲート電極を形成する工程と、前記下側ゲート電極の両側部の半導体基板中に前記下側ゲート電極の膜厚とほぼ同じもしくはそれ以下の膜厚を有する下側ソース・ドレイン領域を形成する工程と、前記半導体層の下側ゲート電極を形成した面上に絶縁膜を形成して半導体基板とする工程と、前記半導体層の前記絶縁膜を形成した面とは反対側の面の前記下側ゲート電極と対向する位置にトレンチ状のゲート電極用凹部を形成する工程と、前記ゲート電極用凹部の内壁表面にゲート絶縁膜を形成する工程と、前記ゲート電極用凹部に導電体を埋め込んでゲート電極を形成する工程と、前記ゲート電極の両側部の半導体基板中に前記ゲート電極の膜厚とほぼ同じもしくはそれ以下の膜厚を有するソース・ドレイン領域を形成する工程とを有する。
【００１４】
上記の本発明の半導体装置の製造方法は、半導体基板にトレンチ状に形成した凹部にゲート電極を埋め込んで形成するものであり、接合の深さを浅くすることが可能で、チャネル領域がゲート電極直下の部分だけでなく、ソース・ドレイン領域の側部の深さ方向にわたって形成されて２次元的に電流が流れるようになることを抑制でき、あるゲート長以下になると急激に閾値電圧が低下するロールオフを抑制することができる電界効果トランジスタを有する半導体装置を製造することができる。ゲート長を短縮化したときの閾値電圧の変動を抑制できるので、ゲート長の短い領域まで使用することが可能である。
【００１５】
さらに、上下に対をなすダブルゲート構造の電界効果トランジスタを有する半導体装置を製造することができる。上部にあるゲート電極と下側ゲート電極とでドレイン電流の変化分と定常分をそれぞれ受け持ち、動作の制御がしやすいトランジスタとすることができる。
【００１６】
上記の本発明の半導体装置の製造方法は、好適には、前記下側ゲート電極用凹部に導電体を埋め込んで下側ゲート電極を形成する工程が、前記半導体基板の表面とほぼ同じ高さを有する下側ゲート電極を形成する工程を含む。ゲート電極とソース・ドレイン電極取り出し口の高さを揃えることで平坦性を有するトランジスタを形成でき、リソグラフィーに対するデフォーカスのマージンを減らすことが可能である。
【００１７】
また、上述の目的を達成するため、本発明の半導体装置の製造方法は、絶縁膜上に下側ゲート電極を形成する工程と、前記下側ゲート電極の上層に下側ゲート絶縁膜を形成する工程と、前記下側ゲート電極の両側部に前記下側ゲート電極の膜厚とほぼ同じもしくはそれ以下の膜厚の下側ソース・ドレイン領域を形成する工程と、前記下側ゲート絶縁膜、及び前記下側ソース・ドレイン領域を被覆して全面に半導体層を形成して半導体基板とする工程と、前記半導体層の前記絶縁膜と接していない面の前記下側ゲート電極と対向する位置にトレンチ状のゲート電極用凹部を形成する工程と、前記ゲート電極用凹部の内壁表面にゲート絶縁膜を形成する工程と、前記ゲート電極用凹部に導電体を埋め込んでゲート電極を形成する工程と、前記ゲート電極の両側部の半導体基板中に前記ゲート電極の膜厚とほぼ同じもしくはそれ以下の膜厚を有するソース・ドレイン領域を形成する工程とを有する。
これにより上下に対をなすダブルゲート構造の電界効果トランジスタを有する半導体装置を製造することができる。上部にあるゲート電極と下側ゲート電極とでドレイン電流の変化分と定常分をそれぞれ受け持ち、動作の制御がしやすいトランジスタとすることができる。
【００１８】
【発明の実施の形態】
以下に、本発明の半導体装置の製造方法の実施の形態について実施例により図面を参照して説明する。
【００１９】
参考例１
図１は、本参考例の半導体装置の断面図である。ｎ型シリコン半導体基板１０上に基板に対して図示しないＬＯＣＯＳ素子分離膜で区切られた領域があり、ｐ型の不純物を含有するウェル１１を有する。その内部に例えば酸化シリコンよりなるゲート絶縁膜２０により囲まれた、例えばポリシリコンよりなるゲート電極３０を有する。ゲート電極３０の両側部にはゲート絶縁膜２０よりも厚膜の例えば酸化シリコンからなる第１絶縁膜２１を有しており、さらにその両側部にｎ型不純物を高濃度に含有するソース・ドレイン拡散層１２を有する。ソース・ドレイン拡散層１２はウェル１１の活性領域に接続しており、その膜厚はゲート電極３０とほぼ同じである。ゲート電極３０、ソース・ドレイン拡散層１２及び半導体基板１０の表面はほぼ同じ高さにあり、平坦化されている。
【００２０】
かかる構造の半導体装置は、電界効果トランジスタの接合の深さを非常に浅いものとすることができ、チャネル領域がゲート電極直下の部分だけでなく、ソース・ドレイン拡散層の側部の深さ方向にわたって形成されて２次元的に電流が流れるようになることを抑制できるので、あるゲート長以下になると急激に閾値電圧が低下するロールオフを抑制することができる。即ち、ゲート長を短縮化したときの閾値電圧の変動を抑制し、ゲート長の短い領域まで使用することが可能である。また、ゲート電極、ソース・ドレイン拡散層及び半導体基板の表面がほぼ同じ高さであるので、ゲート電極とソース・ドレイン電極取り出し口の高さを揃えることで平坦性を有しており、リソグラフィーに対するデフォーカスのマージンを減らすことが可能である。
【００２１】
次に、上記の本参考例の半導体装置の製造方法について説明する。まず、図２（ａ）に示すように、ｎ型シリコン半導体基板１０にＬＯＣＯＳ法などにより図示しない素子分離絶縁膜を形成し、さらにｐ型不純物をイオン注入してｐ型のウェル１１を形成する。
【００２２】
次に、図２（ｂ）に示すように、レジストをパターニングしてマスクとし、ＲＩＥ（反応性イオンエッチング）などのエッチングを行い、ウェル１１の中央部にトレンチＴを形成する。この後、レジストを除去する。
【００２３】
次に、図２（ｃ）に示すように、熱酸化などによりトレンチＴの内壁表面に酸化シリコンよりなるゲート絶縁膜２０を形成する。
【００２４】
次に、図３（ｄ）に示すように、例えば酸素イオンを半導体基板１０に対して斜めに角度をつけて注入して酸化シリコン層を形成し、トレンチＴの両側壁部にゲート絶縁膜２０よりも厚膜の第１絶縁膜２１を形成する。
【００２５】
次に、図３（ｅ）に示すように、例えばＣＶＤ法によりポリシリコンを堆積させ、ＣＭＰ（Chemical Mechanical Polishing ）などの平坦化研磨、あるいはエッチバックなどによりトレンチＴ内部にポリシリコンを埋め込み、ゲート電極３０を形成する。
【００２６】
次に、図１に示すように、レジストをパターニングしてマスクとし、ｎ型不純物を高濃度にイオン注入し、ソース・ドレイン拡散層１２を形成し、電界効果トランジスタを形成する。このとき、ソース・ドレイン拡散層１２形成のイオン注入においては、ソース・ドレイン拡散層１２の膜厚がゲート電極３０とほぼ同じ膜厚となるように制御する。ソース・ドレイン拡散層１２の形成後にレジストを除去する。
【００２７】
上記の半導体装置の製造方法によれば、接合の深さを浅くすることが可能であり、チャネル領域がゲート電極直下の部分にのみ形成されるようになり、チャネル領域がソース・ドレイン拡散層の側部の深さ方向にわたって形成され、２次元的に電流が流れるようになることを抑制でき、あるゲート長以下になると急激に閾値電圧が低下するロールオフを抑制できる電界効果トランジスタを有する半導体装置を製造することができる。ゲート長を短縮化したときの閾値電圧の変動を抑制できるので、ゲート長の短い領域まで使用することが可能である。また、ゲート電極とソース・ドレイン電極取り出し口の高さを揃えることでリソグラフィーに対するデフォーカスのマージンを減らすことが可能な平坦性を有する電界効果トランジスタを有する半導体装置を製造することができる。
【００２８】
参考例２
図４は、本参考例の半導体装置の断面図である。ｎ型シリコン半導体基板１０上に基板に対して図示しないＬＯＣＯＳ素子分離膜で区切られた領域があり、ｐ型の不純物を含有するウェル１１を有する。その内部に例えば酸化シリコンよりなるゲート絶縁膜２０により囲まれた、例えばポリシリコンよりなるゲート電極３０を有する。ゲート電極３０の両側部にはｎ型不純物を高濃度に含有するソース・ドレイン拡散層１２を有する。ソース・ドレイン拡散層１２はウェル１１の活性領域に接続しており、その膜厚はゲート電極３０よりも薄く形成されている。ゲート電極３０、ソース・ドレイン拡散層１２及び半導体基板１０の表面はほぼ同じ高さにあり、平坦化されている。半導体基板１０表面は第２絶縁膜２２により被覆されており、第２絶縁膜２２には、ゲート電極取り出し口Ｇ、ソース・ドレイン電極取り出し口ＳＤが開口されている。
【００２９】
かかる構造の半導体装置は、電界効果トランジスタの接合の深さを非常に浅いものとすることができ、ロールオフを抑制することができ、ゲート長を短縮化したときの閾値電圧の変動を抑制し、ゲート長の短い領域まで使用することが可能である。さらに、ゲート電極の側面もチャネル形成領域とすることができるので、ゲート長が短い構造のトランジスタにおいても有効チャネル長を長くとることが可能となり、装置の微細化、高集積化に有利である。また、ゲート電極、ソース・ドレイン拡散層及び半導体基板の表面がほぼ同じ高さであるので平坦性を有しており、リソグラフィーに対するデフォーカスのマージンを減らすことが可能である。
【００３０】
上記の本参考例の半導体装置の製造方法は、参考例１の半導体装置の製造方法とほぼ同様である。但し、ｎ型シリコン半導体基板１０に対して斜めに酸素イオン注入をして第１絶縁膜を形成する工程を省略し、また、ｎ型不純物のイオン注入によりソース・ドレイン拡散層１２の形成する工程において、ソース・ドレイン拡散層１２の膜厚をゲート電極３０よりも薄く形成するように制御する。
【００３１】
上記の半導体装置の製造方法によれば、接合の深さを浅くすることにより、あるゲート長以下になると急激に閾値電圧が低下するロールオフを抑制でき、さらにゲート電極の側面もチャネル形成領域とすることができるので、ゲート長が短い構造のトランジスタにおいても有効チャネル長を長くとることが可能で装置の微細化、高集積化に有利な電界効果トランジスタを有する半導体装置を製造することができる。また、リソグラフィーに対するデフォーカスのマージンを減らすことが可能な平坦性を有する電界効果トランジスタを有する半導体装置を製造することができる。
【００３２】
参考例３
図５は、本参考例の半導体装置の断面図である。絶縁性基板Ｉの上層にｐ型シリコン半導体層Ｓを有する半導体基板１０上に基板に対して図示しないＬＯＣＯＳ素子分離膜で区切られた領域を有する。その活性領域に例えば酸化シリコンよりなるゲート絶縁膜２０により囲まれた、例えばポリシリコンよりなるゲート電極３０が埋め込まれている。ゲート電極３０の両側部にはゲート絶縁膜２０よりも厚膜の例えば酸化シリコンからなる第１絶縁膜２１を有しており、さらにその両側部にｎ型不純物を高濃度に含有するソース・ドレイン拡散層１２を有する。ソース・ドレイン拡散層１２はｐ型シリコン半導体層Ｓの活性領域に接続しており、その膜厚はゲート電極３０とほぼ同じである。ゲート電極３０、ソース・ドレイン拡散層１２及び半導体基板１０の表面はほぼ同じ高さにあり、平坦化されている。
【００３３】
かかる構造の半導体装置は、絶縁膜の上層に半導体層を有するＳＯＩ構造を有しており、デバイスの寄生容量を小さくすることなどが可能な完全素子分離構造とすることができる。また、接合の深さを浅くすることにより、あるゲート長以下になると急激に閾値電圧が低下するロールオフを抑制できる電界効果トランジスタを有する半導体装置を製造することができる。また、リソグラフィーに対するデフォーカスのマージンを減らすことが可能な平坦性を有する電界効果トランジスタを有する半導体装置を製造することができる。
【００３４】
上記の本参考例の半導体装置の製造方法は、参考例１の半導体装置の製造方法とほぼ同様である。但し、半導体基板１０として、絶縁性基板Ｉとｐ型シリコン半導体層Ｓの積層体を使用する。絶縁性基板Ｉとｐ型シリコン半導体層Ｓの積層体を形成する方法としては、ＣＶＤ法などにより絶縁膜の上層にポリシリコンなどの半導体層を堆積させる方法のほか、絶縁膜と半導体層を張り合わせる方法、ＳＩＭＯＸ法などの半導体層に対してイオン注入により絶縁膜を形成する方法、及びエピタキシャル成長により絶縁膜上に半導体層を形成する方法などを用いることができる。
【００３５】
上記の半導体装置の製造方法によれば、デバイスの寄生容量を小さくすることなどが可能な完全素子分離構造とすることができるＳＯＩ構造を有し、また、接合の深さを浅くすることにより、あるゲート長以下になると急激に閾値電圧が低下するロールオフを抑制できる電界効果トランジスタを有する半導体装置を製造することができる。また、リソグラフィーに対するデフォーカスのマージンを減らすことが可能な平坦性を有する電界効果トランジスタを有する半導体装置を製造することができる。
【００３６】
参考例４
図６は、本参考例の半導体装置の断面図である。絶縁性基板Ｉの上層にｐ型シリコン半導体層Ｓを有する半導体基板１０上に基板に対して図示しないＬＯＣＯＳ素子分離膜で区切られた領域を有する。その活性領域に例えば酸化シリコンよりなるゲート絶縁膜２０により囲まれた、例えばポリシリコンよりなるゲート電極３０が埋め込まれて形成されている。ゲート電極３０の両側部にはｎ型不純物を高濃度に含有するソース・ドレイン拡散層１２を有する。ソース・ドレイン拡散層１２はｐ型シリコン半導体層Ｓの活性領域に接続しており、その膜厚はゲート電極３０よりも薄く形成されている。ゲート電極３０、ソース・ドレイン拡散層１２及び半導体基板１０の表面はほぼ同じ高さにあり、平坦化されている。
【００３７】
かかる構造の半導体装置は、絶縁膜の上層に半導体層を有するＳＯＩ構造を有しており、デバイスの寄生容量を小さくすることなどが可能な完全素子分離構造とすることができる。また、接合の深さを浅くすることにより、あるゲート長以下になると急激に閾値電圧が低下するロールオフを抑制でき、さらにゲート電極の側面もチャネル形成領域とすることができるので、ゲート長が短い構造のトランジスタにおいても有効チャネル長を長くとることが可能で装置の微細化、高集積化に有利な電界効果トランジスタを有する半導体装置である。また、リソグラフィーに対するデフォーカスのマージンを減らすことが可能な平坦性を有する電界効果トランジスタを有する半導体装置である。
【００３８】
上記の本参考例の半導体装置の製造方法は、参考例２の半導体装置の製造方法とほぼ同様である。但し、半導体基板１０として、絶縁性基板Ｉとｐ型シリコン半導体層Ｓの積層体を使用する。絶縁性基板Ｉとｐ型シリコン半導体層Ｓの積層体を形成する方法としては、ＣＶＤ法などにより絶縁膜の上層にポリシリコンなどの半導体層を堆積させる方法のほか、絶縁膜と半導体層を張り合わせる方法、ＳＩＭＯＸ法などの半導体層に対してイオン注入により絶縁膜を形成する方法、及びエピタキシャル成長により絶縁膜上に半導体層を形成する方法などを用いることができる。
【００３９】
上記の半導体装置の製造方法によれば、デバイスの寄生容量を小さくすることなどが可能な完全素子分離構造とすることができるＳＯＩ構造を有し、また、接合の深さを浅くすることにより、あるゲート長以下になると急激に閾値電圧が低下するロールオフを抑制でき、さらにゲート電極の側面もチャネル形成領域とすることができるので、ゲート長が短い構造のトランジスタにおいても有効チャネル長を長くとることが可能で装置の微細化、高集積化に有利な電界効果トランジスタを有する半導体装置を製造することができる。また、リソグラフィーに対するデフォーカスのマージンを減らすことが可能な平坦性を有する電界効果トランジスタを有する半導体装置を製造することができる。
【００４０】
実施例１
図７は、本実施例の半導体装置の断面図である。絶縁性基板Ｉの上層にｐ型シリコン半導体層Ｓを有する半導体基板１０上に基板に対して図示しないＬＯＣＯＳ素子分離膜で区切られた領域を有する。その活性領域に例えば酸化シリコンよりなるゲート絶縁膜２０により囲まれた、例えばポリシリコンよりなるゲート電極３０が埋め込まれている。ゲート電極３０の両側部にはゲート絶縁膜２０よりも厚膜の例えば酸化シリコンからなる第１絶縁膜２１を有しており、さらにその両側部にｎ型不純物を高濃度に含有するソース・ドレイン拡散層１２を有する。ソース・ドレイン拡散層１２はｐ型シリコン半導体層Ｓの活性領域に接続しており、その膜厚はゲート電極３０とほぼ同じである。ゲート電極３０、ソース・ドレイン拡散層１２及び半導体基板１０の表面はほぼ同じ高さにあり、平坦化されている。
【００４１】
さらに、本実施例の半導体装置は、ゲート電極３０の下方のチャネル形成領域（ｐ型シリコン半導体層）の下層に例えば酸化シリコンからなる下側ゲート絶縁膜２０’を有し、さらにその下層に例えばポリシリコンからなる下側ゲート電極３０’を有し、下側ゲート電極３０’の両側部にゲート絶縁膜２０’よりも厚膜の例えば酸化シリコンからなる下側第１絶縁膜２１’を有しており、さらにその両側部にｎ型不純物を高濃度に含有するチャネル形成領域に接続する下側ソース・ドレイン拡散層１２’を有している。
【００４２】
上記の本実施例の半導体装置は、上下に対をなすダブルゲート構造の電界効果トランジスタを有する。上部にあるゲート電極と下側ゲート電極とでドレイン電流の変化分と定常分をそれぞれ受け持つなど、動作の制御がしやすいトランジスタとすることができる。
【００４３】
さらに、本実施例の半導体装置は、絶縁膜の上層に半導体層を有するＳＯＩ構造を有しており、デバイスの寄生容量を小さくすることなどが可能な完全素子分離構造とすることができる。また、接合の深さを浅くすることにより、あるゲート長以下になると急激に閾値電圧が低下するロールオフを抑制できる電界効果トランジスタを有する半導体装置である。また、リソグラフィーに対するデフォーカスのマージンを減らすことが可能な平坦性を有する電界効果トランジスタを有する半導体装置である。
【００４４】
上記の本実施例の半導体装置の製造方法について説明する。まず、図８（ａ）に示すように、参考例１の半導体装置を製造する方法と同様の方法で、ｐ型シリコン半導体層Ｓ中に下側ゲート電極３０’、下側ゲート絶縁膜２０’、下側第１絶縁膜２１’、及びｎ型不純物を高濃度に含有する下側ソース・ドレイン拡散層１２’を形成し、ｐ型シリコン半導体層Ｓに埋め込まれた下側の電界効果トランジスタを形成する。次に電界効果トランジスタを形成した表面を例えばＣＭＰ法などにより研磨し、平坦化する。
【００４５】
次に、図８（ｂ）に示すように、上記の電界効果トランジスタを形成した表面を被覆するようにして絶縁性基板Ｉを密着させた状態で熱処理により融着させ、ＳＯＩ構造を形成する。次に、ｐ型シリコン半導体層Ｓの膜厚が所望の厚さとなるようにｐ型シリコン半導体層Ｓの表面からＣＭＰ法などの研磨を行うか、あるいはエッチバックすることで薄膜化する。
【００４６】
次に、絶縁性基板Ｉを張り合わせた面とは反対側のｐ型シリコン半導体層Ｓの表面に、参考例１の半導体装置の製造方法と同様の方法で、ｐ型シリコン半導体層Ｓ中にゲート電極３０、ゲート絶縁膜２０、第１絶縁膜２１、及びｎ型不純物を高濃度に含有するソース・ドレイン拡散層１２を形成し、先に形成した下側の電界効果トランジスタの下側ゲート電極３０’とゲート電極３０が対向する位置になるようにｐ型シリコン半導体層Ｓに埋め込まれた電界効果トランジスタを形成し、図７に示す半導体装置を形成する。
【００４７】
上記の半導体装置の製造方法によれば、上下に対をなすダブルゲート構造の電界効果トランジスタを有する。上部にあるゲート電極と下側ゲート電極とでドレイン電流の変化分と定常分をそれぞれ受け持つなど、動作の制御がしやすいトランジスタを有する半導体装置を製造することができる。また、デバイスの寄生容量を小さくすることなどが可能な完全素子分離構造とすることができるＳＯＩ構造を有し、接合の深さを浅くすることにより、あるゲート長以下になると急激に閾値電圧が低下するロールオフを抑制でき、リソグラフィーに対するデフォーカスのマージンを減らすことが可能な平坦性を有する電界効果トランジスタを有する半導体装置を製造することができる。
【００４８】
実施例２
図９は、本実施例の半導体装置の断面図である。絶縁性基板Ｉの上層にｐ型シリコン半導体層Ｓを有する半導体基板１０上に基板に対して図示しないＬＯＣＯＳ素子分離膜で区切られた領域を有する。その活性領域に例えば酸化シリコンよりなるゲート絶縁膜２０により囲まれた、例えばポリシリコンよりなるゲート電極３０が埋め込まれている。ゲート電極３０の両側部にｎ型不純物を高濃度に含有するソース・ドレイン拡散層１２を有する。ソース・ドレイン拡散層１２はｐ型シリコン半導体層Ｓの活性領域に接続しており、その膜厚はゲート電極３０よりも薄く形成されている。ゲート電極３０、ソース・ドレイン拡散層１２及び半導体基板１０の表面はほぼ同じ高さにあり、平坦化されている。
【００４９】
さらに、本実施例の半導体装置は、ゲート電極３０の下方のチャネル形成領域（ｐ型シリコン半導体層）の下層に例えば酸化シリコンからなる下側ゲート絶縁膜２０’を有し、さらに下側ゲート絶縁膜２０’の下層に例えばポリシリコンからなる下側ゲート電極３０’を有し、下側ゲート電極３０’の両側部にｎ型不純物を高濃度に含有するチャネル形成領域に接続する下側ソース・ドレイン拡散層１２’を有している。
【００５０】
上記の本実施例の半導体装置は、上下に対をなすダブルゲート構造の電界効果トランジスタを有し、上部にあるゲート電極と下側ゲート電極とでドレイン電流の変化分と定常分をそれぞれ受け持つなど、動作の制御がしやすいトランジスタとすることができる。また、絶縁膜の上層に半導体層を有するＳＯＩ構造を有しており、デバイスの寄生容量を小さくすることなどが可能な完全素子分離構造とすることができる。また、接合の深さを浅くすることにより、あるゲート長以下になると急激に閾値電圧が低下するロールオフを抑制でき、さらにゲート電極の側面もチャネル形成領域とすることができるので、ゲート長が短い構造のトランジスタにおいても有効チャネル長を長くとることが可能で装置の微細化、高集積化に有利な電界効果トランジスタを有する半導体装置である。また、リソグラフィーに対するデフォーカスのマージンを減らすことが可能な平坦性を有する電界効果トランジスタを有する半導体装置である。
【００５１】
上記の本実施例の半導体装置の製造方法について説明する。まず、図１０（ａ）に示すように、絶縁性基板Ｉの上層に例えばＣＶＤ法によりポリシリコン層を堆積させ、パターニングして下側ゲート電極３０’を形成する。次に、例えば熱酸化などにより下側ゲート電極を被覆して酸化シリコンよりなる下側ゲート絶縁膜２０’を形成する。次に、例えばポリシリコンを全面にＣＶＤ法により堆積し、エッチングによりパターニングして、ｎ型不純物を高濃度に含有する下側ソース・ドレイン拡散層１２’を形成し、絶縁性基板Ｉの上層に下側の電界効果トランジスタを形成する。
【００５２】
次に、図１０（ｂ）に示すように、上記の電界効果トランジスタを被覆して全面に例えばＣＶＤ法によりｐ型不純物を含有するポリシリコン堆積させ、ｐ型シリコン半導体層Ｓを形成し、ＳＯＩ構造とする。エピタキシャル成長によりｐ型シリコン半導体層を形成することもできる。次に、ｐ型シリコン半導体層Ｓの表面からＣＭＰ法などの研磨を行うか、あるいはエッチバックし、ｐ型シリコン半導体層Ｓを所望の膜厚とする。
【００５３】
次に、堆積したｐ型シリコン半導体層Ｓの上層に、参考例２の半導体装置の製造方法と同様の方法で、ｐ型シリコン半導体層Ｓ中にゲート電極３０、ゲート絶縁膜２０、及びｎ型不純物を高濃度に含有するソース・ドレイン拡散層１２を形成する。このとき、先に形成した下側の電界効果トランジスタの下側ゲート電極３０’とゲート電極３０が対向する位置になるように、ｐ型シリコン半導体層Ｓに埋め込まれた電界効果トランジスタを形成して、図９に示す半導体装置を形成する。
【００５４】
上記の半導体装置の製造方法によれば、上下に対をなすダブルゲート構造の電界効果トランジスタを有する。上部にあるゲート電極と下側ゲート電極とでドレイン電流の変化分と定常分をそれぞれ受け持つなど、動作の制御がしやすいトランジスタを有する半導体装置を製造することができる。また、デバイスの寄生容量を小さくすることなどが可能な完全素子分離構造とすることができるＳＯＩ構造を有し、接合の深さを浅くすることにより、あるゲート長以下になると急激に閾値電圧が低下するロールオフを抑制でき、さらにゲート電極の側面もチャネル形成領域とすることができるので、ゲート長が短い構造のトランジスタにおいても有効チャネル長を長くとることが可能で装置の微細化、高集積化に有利な電界効果トランジスタを有する半導体装置を製造することができる。また、リソグラフィーに対するデフォーカスのマージンを減らすことが可能な平坦性を有する電界効果トランジスタを有する半導体装置を製造することができる。
【００５５】
また、本発明の半導体装置をＴＦＴ構造に適用する場合には、絶縁膜上にアモルファスシリコン層あるいはポリシリコン層などを形成する通常のＴＦＴ構造の場合に適用することができる。その他、本発明の半導体装置及びその製造方法は、電界効果トランジスタを有する半導体装置であればなんでも適用でき、例えばＤＲＡＭ、ＦＲＡＭ、ＲＯＭなどの半導体記憶装置、あるいはロジックＡ／Ｄコンバータなどの半導体装置やその他の半導体装置に適用することができる。
【００５６】
本発明の半導体装置及びその製造方法は、上記の実施形態に限定されない。例えば、本実施例ではｎチャネル電界効果トランジスタ構造を有する半導体装置について説明しているが、ｐ基板あるいはｐウェルのかわりにｎ基板あるいはｐ基板中のｎウェル中に形成してにｐチャネル型電界効果トランジスタ構造にしてもよい。ｎチャネル型トランジスタ構造の半導体装置とｐチャネル型トランジスタ構造の半導体装置ではｎ型不純物とｐ型不純物を入れ替えれば良い。また、ソース・ドレイン領域としては、シリコン半導体層に導電性不純物を拡散した拡散層のほか、金属電極なども使用することができる。
【００５７】
また、ゲート電極及びダブルゲート構造の際の下側ゲート電極は単層構造としているが、ポリサイドなどの２層以上としてよい。また、本実施形態では、シリコン半導体について、実施例の構造及びその製造方法を示したが、同様に、ゲルマニウムや化合物半導体にも適用が可能である。この他、本発明の要旨を逸脱しない範囲で種々の変更が可能である。
【００５８】
【発明の効果】
本発明の半導体装置の製造方法によれば、接合の深さを浅くすることで、あるゲート長以下になると急激に閾値電圧が低下するロールオフを抑制でき、ゲート長を短縮化したときの閾値電圧の変動を抑制できるので、ゲート長の短い領域まで使用することが可能である電界効果トランジスタを有する半導体装置を製造することができる。また、ゲート電極とソース・ドレイン電極取り出し口の高さを揃えることでリソグラフィーに対するデフォーカスのマージンを減らすことが可能な平坦性を有する電界効果トランジスタを有する半導体装置を製造することができる。
【図面の簡単な説明】
【図１】 図１は本発明の参考例１の半導体装置の断面図である。
【図２】 図２は本発明の参考例１の半導体装置の製造方法を示す断面図であり、（ａ）はウェルの形成工程まで、（ｂ）はトレンチの形成工程まで、（ｃ）はゲート絶縁膜の形成工程までを示す。
【図３】 図３は図２の続きの工程を示し、（ｄ）は第１絶縁膜の形成工程まで、（ｅ）はゲート電極の形成工程までを示す。
【図４】 図４は本発明の参考例２の半導体装置の断面図である。
【図５】 図５は本発明の参考例３の半導体装置の断面図である。
【図６】 図６は本発明の参考例４の半導体装置の断面図である。
【図７】 図７は本発明の実施例１の半導体装置の断面図である。
【図８】 図８は本発明の実施例１の半導体装置の製造方法を示す断面図であり、（ａ）は下側の電界効果トランジスタの形成工程まで、（ｂ）は絶縁膜と半導体層を張り合わせる工程までを示す。
【図９】 図９は本発明の実施例２の半導体装置の断面図である。
【図１０】 図１０は本発明の実施例２の半導体装置の製造方法を示す断面図であり、（ａ）は下側の電界効果トランジスタの形成工程まで、（ｂ）は半導体層の形成工程までを示す。
【図１１】 図１１は従来例の半導体装置の断面図である。
【符号の説明】
１０…半導体基板、１１…ウェル、１２…ソース・ドレイン拡散層、１２’…下側ソース・ドレイン拡散層、２０…ゲート絶縁膜、２０’…下側ゲート絶縁膜、２１…第１絶縁膜、２１’…下側第１絶縁膜、２２…第２絶縁膜、３０…ゲート電極、３０’…下側ゲート電極、Ｔ…ゲート用トレンチ、Ｇ…ゲート電極取り出し口、ＳＤ…ソース・ドレイン電極取り出し口、Ｉ…絶縁性基板、Ｓ…半導体層。
【発明の属する技術分野】
本発明は半導体装置の製造方法に関し、特に電界効果トランジスタを有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
近年の半導体装置の高集積化と微細化に伴い、絶縁ゲート電界効果トランジスタ、例えばＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor ）のゲート長の短縮化が進んでいる。
【０００３】
従来から使用されているＭＯＳＦＥＴ構造の断面図の例を図１１に示す。図示しない素子分離絶縁膜で区切られた例えばｐ型の半導体基板１０の活性領域上に、例えば酸化シリコンからなるゲート絶縁膜２０を介して例えばｎ型不純物を含有するポリシリコンからなるゲート電極３０が形成されており、その両側部に例えば酸化シリコンからなるＬＤＤサイドウォール絶縁膜２１が形成されている。ゲート電極の両側部の半導体基板１０中には例えばｎ型不純物を高濃度に含有するソース・ドレイン拡散層１２が形成されており、その内側には例えばｎ型不純物を低濃度に含有するＬＤＤ（Lightly Doped Drain ）拡散層が形成されている。
【０００４】
上記のＭＯＳＦＥＴは、ゲート電極３０に電圧を印加し、基板と反対極性の電荷を半導体基板１０表面に誘起し、ソース・ドレイン拡散層１２間の半導体基板１０表面に電流経路となるチャネルを形成し、ドレイン拡散層に与える電圧によってソース拡散層から注入される電荷を電流として取り出すものである。
【０００５】
ゲート電極に印加される電圧が半導体基板１０表面に反転層を誘起するのに必要な電圧、閾値電圧Ｖthよりも低い場合には、ソース拡散層とドレイン拡散層は分離されており、ドレイン電流は流れない。一方で、ゲート電極に印加される電圧が閾値電圧Ｖth以上の場合には、誘起された反転層がチャネルとなり、電流はソース拡散層からドレイン拡散層へと流れることが可能となる。
【０００６】
【発明が解決しようとする課題】
しかしながら、上記のＭＯＳＦＥＴは、半導体装置の高集積化及び微細化に伴ってゲート長が短縮化され、あるゲート長以下になると急激に閾値電圧が低下する傾向が現れる。これはロールオフ（roll-off）と称され、短チャネル効果の代表的な現象として比較的古くから知られている。
【０００７】
このロールオフは、ゲート長が短くなってくると、ゲート電極の下部の反転層を形成するのにゲート電極の電荷だけでなくソース・ドレイン拡散層の電荷も寄与するようになるためであり、チャネル領域がゲート電極直下の部分だけでなく、ソース・ドレイン拡散層の側部の深さ方向にわたって形成され、２次元的に電流が流れるようになり、その結果、より少ないゲート電荷、すなわちより低いゲート電圧で反転層が形成され、閾値電圧Ｖthが小さいほうへシフトする。
【０００８】
上記のロールオフは、ゲート長が異なれば閾値電圧Ｖthがそれぞれ変動することを意味しており、しかも高集積時に多用されるゲート長の短いＭＯＳＦＥＴほど閾値電圧Ｖthの変動が大きくなり、回路設計上、所定の特性を達成する上で問題となる。
【０００９】
上記のロールオフを抑制するためには、接合深さを浅くすることが有効であることが知られている。これにより、ソース・ドレイン空乏層がチャネル側に張り出す量を少なくすることができるからである。例えば、チャネル長が０．２５μｍのｎチャネルＭＯＳＦＥＴにおいては、０．１μｍ以下にソース・ドレイン拡散層深さを浅くする必要であると言われている。
【００１０】
上記の従来例のＭＯＳＦＥＴ構造においては、ソース・ドレイン拡散層の間のゲート中心側に導電性不純物の濃度をソース・ドレイン拡散層よりも低濃度に含有するＬＤＤ拡散層が形成されている。ＬＤＤ拡散層はホットキャリア耐性を高めるために設けられているが、接合深さを浅くする効果もある。しかしながら、半導体装置のさらなる高集積化においては、接合深さをさらに浅くする必要がある。
【００１１】
また、上記の従来例のＭＯＳＦＥＴ構造においては、ゲート電極部分がソース・ドレイン電極取り出し口よりも上部に位置するため、既にトランジスタの形成時点から平坦性がなくなっており、リソグラフィーに対しても大きいデフォーカスのマージンが必要になってくる問題がある。
【００１２】
本発明は上記の問題に鑑みてなされたものであり、従って、本発明の目的は、浅い接合を有することでゲート長を短縮化したときの閾値電圧の変動を抑制し、ゲート長の短い領域まで使用することが可能であり、さらにゲ ト電極およびソース・ドレイン電極の取り出し口の高さを揃えることが可能であるＭＯＳＦＥＴを有する半導体装置の製造方法を提供することである。
【００１３】
【課題を解決するための手段】
上述の目的を達成するため、本発明の半導体装置の製造方法は、半導体層にトレンチ状の下側ゲート電極用凹部を形成する工程と、前記下側ゲート電極用凹部の内壁表面に下側ゲート絶縁膜を形成する工程と、前記下側ゲート電極用凹部に導電体を埋め込んで下側ゲート電極を形成する工程と、前記下側ゲート電極の両側部の半導体基板中に前記下側ゲート電極の膜厚とほぼ同じもしくはそれ以下の膜厚を有する下側ソース・ドレイン領域を形成する工程と、前記半導体層の下側ゲート電極を形成した面上に絶縁膜を形成して半導体基板とする工程と、前記半導体層の前記絶縁膜を形成した面とは反対側の面の前記下側ゲート電極と対向する位置にトレンチ状のゲート電極用凹部を形成する工程と、前記ゲート電極用凹部の内壁表面にゲート絶縁膜を形成する工程と、前記ゲート電極用凹部に導電体を埋め込んでゲート電極を形成する工程と、前記ゲート電極の両側部の半導体基板中に前記ゲート電極の膜厚とほぼ同じもしくはそれ以下の膜厚を有するソース・ドレイン領域を形成する工程とを有する。
【００１４】
上記の本発明の半導体装置の製造方法は、半導体基板にトレンチ状に形成した凹部にゲート電極を埋め込んで形成するものであり、接合の深さを浅くすることが可能で、チャネル領域がゲート電極直下の部分だけでなく、ソース・ドレイン領域の側部の深さ方向にわたって形成されて２次元的に電流が流れるようになることを抑制でき、あるゲート長以下になると急激に閾値電圧が低下するロールオフを抑制することができる電界効果トランジスタを有する半導体装置を製造することができる。ゲート長を短縮化したときの閾値電圧の変動を抑制できるので、ゲート長の短い領域まで使用することが可能である。
【００１５】
さらに、上下に対をなすダブルゲート構造の電界効果トランジスタを有する半導体装置を製造することができる。上部にあるゲート電極と下側ゲート電極とでドレイン電流の変化分と定常分をそれぞれ受け持ち、動作の制御がしやすいトランジスタとすることができる。
【００１６】
上記の本発明の半導体装置の製造方法は、好適には、前記下側ゲート電極用凹部に導電体を埋め込んで下側ゲート電極を形成する工程が、前記半導体基板の表面とほぼ同じ高さを有する下側ゲート電極を形成する工程を含む。ゲート電極とソース・ドレイン電極取り出し口の高さを揃えることで平坦性を有するトランジスタを形成でき、リソグラフィーに対するデフォーカスのマージンを減らすことが可能である。
【００１７】
また、上述の目的を達成するため、本発明の半導体装置の製造方法は、絶縁膜上に下側ゲート電極を形成する工程と、前記下側ゲート電極の上層に下側ゲート絶縁膜を形成する工程と、前記下側ゲート電極の両側部に前記下側ゲート電極の膜厚とほぼ同じもしくはそれ以下の膜厚の下側ソース・ドレイン領域を形成する工程と、前記下側ゲート絶縁膜、及び前記下側ソース・ドレイン領域を被覆して全面に半導体層を形成して半導体基板とする工程と、前記半導体層の前記絶縁膜と接していない面の前記下側ゲート電極と対向する位置にトレンチ状のゲート電極用凹部を形成する工程と、前記ゲート電極用凹部の内壁表面にゲート絶縁膜を形成する工程と、前記ゲート電極用凹部に導電体を埋め込んでゲート電極を形成する工程と、前記ゲート電極の両側部の半導体基板中に前記ゲート電極の膜厚とほぼ同じもしくはそれ以下の膜厚を有するソース・ドレイン領域を形成する工程とを有する。
これにより上下に対をなすダブルゲート構造の電界効果トランジスタを有する半導体装置を製造することができる。上部にあるゲート電極と下側ゲート電極とでドレイン電流の変化分と定常分をそれぞれ受け持ち、動作の制御がしやすいトランジスタとすることができる。
【００１８】
【発明の実施の形態】
以下に、本発明の半導体装置の製造方法の実施の形態について実施例により図面を参照して説明する。
【００１９】
参考例１
図１は、本参考例の半導体装置の断面図である。ｎ型シリコン半導体基板１０上に基板に対して図示しないＬＯＣＯＳ素子分離膜で区切られた領域があり、ｐ型の不純物を含有するウェル１１を有する。その内部に例えば酸化シリコンよりなるゲート絶縁膜２０により囲まれた、例えばポリシリコンよりなるゲート電極３０を有する。ゲート電極３０の両側部にはゲート絶縁膜２０よりも厚膜の例えば酸化シリコンからなる第１絶縁膜２１を有しており、さらにその両側部にｎ型不純物を高濃度に含有するソース・ドレイン拡散層１２を有する。ソース・ドレイン拡散層１２はウェル１１の活性領域に接続しており、その膜厚はゲート電極３０とほぼ同じである。ゲート電極３０、ソース・ドレイン拡散層１２及び半導体基板１０の表面はほぼ同じ高さにあり、平坦化されている。
【００２０】
かかる構造の半導体装置は、電界効果トランジスタの接合の深さを非常に浅いものとすることができ、チャネル領域がゲート電極直下の部分だけでなく、ソース・ドレイン拡散層の側部の深さ方向にわたって形成されて２次元的に電流が流れるようになることを抑制できるので、あるゲート長以下になると急激に閾値電圧が低下するロールオフを抑制することができる。即ち、ゲート長を短縮化したときの閾値電圧の変動を抑制し、ゲート長の短い領域まで使用することが可能である。また、ゲート電極、ソース・ドレイン拡散層及び半導体基板の表面がほぼ同じ高さであるので、ゲート電極とソース・ドレイン電極取り出し口の高さを揃えることで平坦性を有しており、リソグラフィーに対するデフォーカスのマージンを減らすことが可能である。
【００２１】
次に、上記の本参考例の半導体装置の製造方法について説明する。まず、図２（ａ）に示すように、ｎ型シリコン半導体基板１０にＬＯＣＯＳ法などにより図示しない素子分離絶縁膜を形成し、さらにｐ型不純物をイオン注入してｐ型のウェル１１を形成する。
【００２２】
次に、図２（ｂ）に示すように、レジストをパターニングしてマスクとし、ＲＩＥ（反応性イオンエッチング）などのエッチングを行い、ウェル１１の中央部にトレンチＴを形成する。この後、レジストを除去する。
【００２３】
次に、図２（ｃ）に示すように、熱酸化などによりトレンチＴの内壁表面に酸化シリコンよりなるゲート絶縁膜２０を形成する。
【００２４】
次に、図３（ｄ）に示すように、例えば酸素イオンを半導体基板１０に対して斜めに角度をつけて注入して酸化シリコン層を形成し、トレンチＴの両側壁部にゲート絶縁膜２０よりも厚膜の第１絶縁膜２１を形成する。
【００２５】
次に、図３（ｅ）に示すように、例えばＣＶＤ法によりポリシリコンを堆積させ、ＣＭＰ（Chemical Mechanical Polishing ）などの平坦化研磨、あるいはエッチバックなどによりトレンチＴ内部にポリシリコンを埋め込み、ゲート電極３０を形成する。
【００２６】
次に、図１に示すように、レジストをパターニングしてマスクとし、ｎ型不純物を高濃度にイオン注入し、ソース・ドレイン拡散層１２を形成し、電界効果トランジスタを形成する。このとき、ソース・ドレイン拡散層１２形成のイオン注入においては、ソース・ドレイン拡散層１２の膜厚がゲート電極３０とほぼ同じ膜厚となるように制御する。ソース・ドレイン拡散層１２の形成後にレジストを除去する。
【００２７】
上記の半導体装置の製造方法によれば、接合の深さを浅くすることが可能であり、チャネル領域がゲート電極直下の部分にのみ形成されるようになり、チャネル領域がソース・ドレイン拡散層の側部の深さ方向にわたって形成され、２次元的に電流が流れるようになることを抑制でき、あるゲート長以下になると急激に閾値電圧が低下するロールオフを抑制できる電界効果トランジスタを有する半導体装置を製造することができる。ゲート長を短縮化したときの閾値電圧の変動を抑制できるので、ゲート長の短い領域まで使用することが可能である。また、ゲート電極とソース・ドレイン電極取り出し口の高さを揃えることでリソグラフィーに対するデフォーカスのマージンを減らすことが可能な平坦性を有する電界効果トランジスタを有する半導体装置を製造することができる。
【００２８】
参考例２
図４は、本参考例の半導体装置の断面図である。ｎ型シリコン半導体基板１０上に基板に対して図示しないＬＯＣＯＳ素子分離膜で区切られた領域があり、ｐ型の不純物を含有するウェル１１を有する。その内部に例えば酸化シリコンよりなるゲート絶縁膜２０により囲まれた、例えばポリシリコンよりなるゲート電極３０を有する。ゲート電極３０の両側部にはｎ型不純物を高濃度に含有するソース・ドレイン拡散層１２を有する。ソース・ドレイン拡散層１２はウェル１１の活性領域に接続しており、その膜厚はゲート電極３０よりも薄く形成されている。ゲート電極３０、ソース・ドレイン拡散層１２及び半導体基板１０の表面はほぼ同じ高さにあり、平坦化されている。半導体基板１０表面は第２絶縁膜２２により被覆されており、第２絶縁膜２２には、ゲート電極取り出し口Ｇ、ソース・ドレイン電極取り出し口ＳＤが開口されている。
【００２９】
かかる構造の半導体装置は、電界効果トランジスタの接合の深さを非常に浅いものとすることができ、ロールオフを抑制することができ、ゲート長を短縮化したときの閾値電圧の変動を抑制し、ゲート長の短い領域まで使用することが可能である。さらに、ゲート電極の側面もチャネル形成領域とすることができるので、ゲート長が短い構造のトランジスタにおいても有効チャネル長を長くとることが可能となり、装置の微細化、高集積化に有利である。また、ゲート電極、ソース・ドレイン拡散層及び半導体基板の表面がほぼ同じ高さであるので平坦性を有しており、リソグラフィーに対するデフォーカスのマージンを減らすことが可能である。
【００３０】
上記の本参考例の半導体装置の製造方法は、参考例１の半導体装置の製造方法とほぼ同様である。但し、ｎ型シリコン半導体基板１０に対して斜めに酸素イオン注入をして第１絶縁膜を形成する工程を省略し、また、ｎ型不純物のイオン注入によりソース・ドレイン拡散層１２の形成する工程において、ソース・ドレイン拡散層１２の膜厚をゲート電極３０よりも薄く形成するように制御する。
【００３１】
上記の半導体装置の製造方法によれば、接合の深さを浅くすることにより、あるゲート長以下になると急激に閾値電圧が低下するロールオフを抑制でき、さらにゲート電極の側面もチャネル形成領域とすることができるので、ゲート長が短い構造のトランジスタにおいても有効チャネル長を長くとることが可能で装置の微細化、高集積化に有利な電界効果トランジスタを有する半導体装置を製造することができる。また、リソグラフィーに対するデフォーカスのマージンを減らすことが可能な平坦性を有する電界効果トランジスタを有する半導体装置を製造することができる。
【００３２】
参考例３
図５は、本参考例の半導体装置の断面図である。絶縁性基板Ｉの上層にｐ型シリコン半導体層Ｓを有する半導体基板１０上に基板に対して図示しないＬＯＣＯＳ素子分離膜で区切られた領域を有する。その活性領域に例えば酸化シリコンよりなるゲート絶縁膜２０により囲まれた、例えばポリシリコンよりなるゲート電極３０が埋め込まれている。ゲート電極３０の両側部にはゲート絶縁膜２０よりも厚膜の例えば酸化シリコンからなる第１絶縁膜２１を有しており、さらにその両側部にｎ型不純物を高濃度に含有するソース・ドレイン拡散層１２を有する。ソース・ドレイン拡散層１２はｐ型シリコン半導体層Ｓの活性領域に接続しており、その膜厚はゲート電極３０とほぼ同じである。ゲート電極３０、ソース・ドレイン拡散層１２及び半導体基板１０の表面はほぼ同じ高さにあり、平坦化されている。
【００３３】
かかる構造の半導体装置は、絶縁膜の上層に半導体層を有するＳＯＩ構造を有しており、デバイスの寄生容量を小さくすることなどが可能な完全素子分離構造とすることができる。また、接合の深さを浅くすることにより、あるゲート長以下になると急激に閾値電圧が低下するロールオフを抑制できる電界効果トランジスタを有する半導体装置を製造することができる。また、リソグラフィーに対するデフォーカスのマージンを減らすことが可能な平坦性を有する電界効果トランジスタを有する半導体装置を製造することができる。
【００３４】
上記の本参考例の半導体装置の製造方法は、参考例１の半導体装置の製造方法とほぼ同様である。但し、半導体基板１０として、絶縁性基板Ｉとｐ型シリコン半導体層Ｓの積層体を使用する。絶縁性基板Ｉとｐ型シリコン半導体層Ｓの積層体を形成する方法としては、ＣＶＤ法などにより絶縁膜の上層にポリシリコンなどの半導体層を堆積させる方法のほか、絶縁膜と半導体層を張り合わせる方法、ＳＩＭＯＸ法などの半導体層に対してイオン注入により絶縁膜を形成する方法、及びエピタキシャル成長により絶縁膜上に半導体層を形成する方法などを用いることができる。
【００３５】
上記の半導体装置の製造方法によれば、デバイスの寄生容量を小さくすることなどが可能な完全素子分離構造とすることができるＳＯＩ構造を有し、また、接合の深さを浅くすることにより、あるゲート長以下になると急激に閾値電圧が低下するロールオフを抑制できる電界効果トランジスタを有する半導体装置を製造することができる。また、リソグラフィーに対するデフォーカスのマージンを減らすことが可能な平坦性を有する電界効果トランジスタを有する半導体装置を製造することができる。
【００３６】
参考例４
図６は、本参考例の半導体装置の断面図である。絶縁性基板Ｉの上層にｐ型シリコン半導体層Ｓを有する半導体基板１０上に基板に対して図示しないＬＯＣＯＳ素子分離膜で区切られた領域を有する。その活性領域に例えば酸化シリコンよりなるゲート絶縁膜２０により囲まれた、例えばポリシリコンよりなるゲート電極３０が埋め込まれて形成されている。ゲート電極３０の両側部にはｎ型不純物を高濃度に含有するソース・ドレイン拡散層１２を有する。ソース・ドレイン拡散層１２はｐ型シリコン半導体層Ｓの活性領域に接続しており、その膜厚はゲート電極３０よりも薄く形成されている。ゲート電極３０、ソース・ドレイン拡散層１２及び半導体基板１０の表面はほぼ同じ高さにあり、平坦化されている。
【００３７】
かかる構造の半導体装置は、絶縁膜の上層に半導体層を有するＳＯＩ構造を有しており、デバイスの寄生容量を小さくすることなどが可能な完全素子分離構造とすることができる。また、接合の深さを浅くすることにより、あるゲート長以下になると急激に閾値電圧が低下するロールオフを抑制でき、さらにゲート電極の側面もチャネル形成領域とすることができるので、ゲート長が短い構造のトランジスタにおいても有効チャネル長を長くとることが可能で装置の微細化、高集積化に有利な電界効果トランジスタを有する半導体装置である。また、リソグラフィーに対するデフォーカスのマージンを減らすことが可能な平坦性を有する電界効果トランジスタを有する半導体装置である。
【００３８】
上記の本参考例の半導体装置の製造方法は、参考例２の半導体装置の製造方法とほぼ同様である。但し、半導体基板１０として、絶縁性基板Ｉとｐ型シリコン半導体層Ｓの積層体を使用する。絶縁性基板Ｉとｐ型シリコン半導体層Ｓの積層体を形成する方法としては、ＣＶＤ法などにより絶縁膜の上層にポリシリコンなどの半導体層を堆積させる方法のほか、絶縁膜と半導体層を張り合わせる方法、ＳＩＭＯＸ法などの半導体層に対してイオン注入により絶縁膜を形成する方法、及びエピタキシャル成長により絶縁膜上に半導体層を形成する方法などを用いることができる。
【００３９】
上記の半導体装置の製造方法によれば、デバイスの寄生容量を小さくすることなどが可能な完全素子分離構造とすることができるＳＯＩ構造を有し、また、接合の深さを浅くすることにより、あるゲート長以下になると急激に閾値電圧が低下するロールオフを抑制でき、さらにゲート電極の側面もチャネル形成領域とすることができるので、ゲート長が短い構造のトランジスタにおいても有効チャネル長を長くとることが可能で装置の微細化、高集積化に有利な電界効果トランジスタを有する半導体装置を製造することができる。また、リソグラフィーに対するデフォーカスのマージンを減らすことが可能な平坦性を有する電界効果トランジスタを有する半導体装置を製造することができる。
【００４０】
実施例１
図７は、本実施例の半導体装置の断面図である。絶縁性基板Ｉの上層にｐ型シリコン半導体層Ｓを有する半導体基板１０上に基板に対して図示しないＬＯＣＯＳ素子分離膜で区切られた領域を有する。その活性領域に例えば酸化シリコンよりなるゲート絶縁膜２０により囲まれた、例えばポリシリコンよりなるゲート電極３０が埋め込まれている。ゲート電極３０の両側部にはゲート絶縁膜２０よりも厚膜の例えば酸化シリコンからなる第１絶縁膜２１を有しており、さらにその両側部にｎ型不純物を高濃度に含有するソース・ドレイン拡散層１２を有する。ソース・ドレイン拡散層１２はｐ型シリコン半導体層Ｓの活性領域に接続しており、その膜厚はゲート電極３０とほぼ同じである。ゲート電極３０、ソース・ドレイン拡散層１２及び半導体基板１０の表面はほぼ同じ高さにあり、平坦化されている。
【００４１】
さらに、本実施例の半導体装置は、ゲート電極３０の下方のチャネル形成領域（ｐ型シリコン半導体層）の下層に例えば酸化シリコンからなる下側ゲート絶縁膜２０’を有し、さらにその下層に例えばポリシリコンからなる下側ゲート電極３０’を有し、下側ゲート電極３０’の両側部にゲート絶縁膜２０’よりも厚膜の例えば酸化シリコンからなる下側第１絶縁膜２１’を有しており、さらにその両側部にｎ型不純物を高濃度に含有するチャネル形成領域に接続する下側ソース・ドレイン拡散層１２’を有している。
【００４２】
上記の本実施例の半導体装置は、上下に対をなすダブルゲート構造の電界効果トランジスタを有する。上部にあるゲート電極と下側ゲート電極とでドレイン電流の変化分と定常分をそれぞれ受け持つなど、動作の制御がしやすいトランジスタとすることができる。
【００４３】
さらに、本実施例の半導体装置は、絶縁膜の上層に半導体層を有するＳＯＩ構造を有しており、デバイスの寄生容量を小さくすることなどが可能な完全素子分離構造とすることができる。また、接合の深さを浅くすることにより、あるゲート長以下になると急激に閾値電圧が低下するロールオフを抑制できる電界効果トランジスタを有する半導体装置である。また、リソグラフィーに対するデフォーカスのマージンを減らすことが可能な平坦性を有する電界効果トランジスタを有する半導体装置である。
【００４４】
上記の本実施例の半導体装置の製造方法について説明する。まず、図８（ａ）に示すように、参考例１の半導体装置を製造する方法と同様の方法で、ｐ型シリコン半導体層Ｓ中に下側ゲート電極３０’、下側ゲート絶縁膜２０’、下側第１絶縁膜２１’、及びｎ型不純物を高濃度に含有する下側ソース・ドレイン拡散層１２’を形成し、ｐ型シリコン半導体層Ｓに埋め込まれた下側の電界効果トランジスタを形成する。次に電界効果トランジスタを形成した表面を例えばＣＭＰ法などにより研磨し、平坦化する。
【００４５】
次に、図８（ｂ）に示すように、上記の電界効果トランジスタを形成した表面を被覆するようにして絶縁性基板Ｉを密着させた状態で熱処理により融着させ、ＳＯＩ構造を形成する。次に、ｐ型シリコン半導体層Ｓの膜厚が所望の厚さとなるようにｐ型シリコン半導体層Ｓの表面からＣＭＰ法などの研磨を行うか、あるいはエッチバックすることで薄膜化する。
【００４６】
次に、絶縁性基板Ｉを張り合わせた面とは反対側のｐ型シリコン半導体層Ｓの表面に、参考例１の半導体装置の製造方法と同様の方法で、ｐ型シリコン半導体層Ｓ中にゲート電極３０、ゲート絶縁膜２０、第１絶縁膜２１、及びｎ型不純物を高濃度に含有するソース・ドレイン拡散層１２を形成し、先に形成した下側の電界効果トランジスタの下側ゲート電極３０’とゲート電極３０が対向する位置になるようにｐ型シリコン半導体層Ｓに埋め込まれた電界効果トランジスタを形成し、図７に示す半導体装置を形成する。
【００４７】
上記の半導体装置の製造方法によれば、上下に対をなすダブルゲート構造の電界効果トランジスタを有する。上部にあるゲート電極と下側ゲート電極とでドレイン電流の変化分と定常分をそれぞれ受け持つなど、動作の制御がしやすいトランジスタを有する半導体装置を製造することができる。また、デバイスの寄生容量を小さくすることなどが可能な完全素子分離構造とすることができるＳＯＩ構造を有し、接合の深さを浅くすることにより、あるゲート長以下になると急激に閾値電圧が低下するロールオフを抑制でき、リソグラフィーに対するデフォーカスのマージンを減らすことが可能な平坦性を有する電界効果トランジスタを有する半導体装置を製造することができる。
【００４８】
実施例２
図９は、本実施例の半導体装置の断面図である。絶縁性基板Ｉの上層にｐ型シリコン半導体層Ｓを有する半導体基板１０上に基板に対して図示しないＬＯＣＯＳ素子分離膜で区切られた領域を有する。その活性領域に例えば酸化シリコンよりなるゲート絶縁膜２０により囲まれた、例えばポリシリコンよりなるゲート電極３０が埋め込まれている。ゲート電極３０の両側部にｎ型不純物を高濃度に含有するソース・ドレイン拡散層１２を有する。ソース・ドレイン拡散層１２はｐ型シリコン半導体層Ｓの活性領域に接続しており、その膜厚はゲート電極３０よりも薄く形成されている。ゲート電極３０、ソース・ドレイン拡散層１２及び半導体基板１０の表面はほぼ同じ高さにあり、平坦化されている。
【００４９】
さらに、本実施例の半導体装置は、ゲート電極３０の下方のチャネル形成領域（ｐ型シリコン半導体層）の下層に例えば酸化シリコンからなる下側ゲート絶縁膜２０’を有し、さらに下側ゲート絶縁膜２０’の下層に例えばポリシリコンからなる下側ゲート電極３０’を有し、下側ゲート電極３０’の両側部にｎ型不純物を高濃度に含有するチャネル形成領域に接続する下側ソース・ドレイン拡散層１２’を有している。
【００５０】
上記の本実施例の半導体装置は、上下に対をなすダブルゲート構造の電界効果トランジスタを有し、上部にあるゲート電極と下側ゲート電極とでドレイン電流の変化分と定常分をそれぞれ受け持つなど、動作の制御がしやすいトランジスタとすることができる。また、絶縁膜の上層に半導体層を有するＳＯＩ構造を有しており、デバイスの寄生容量を小さくすることなどが可能な完全素子分離構造とすることができる。また、接合の深さを浅くすることにより、あるゲート長以下になると急激に閾値電圧が低下するロールオフを抑制でき、さらにゲート電極の側面もチャネル形成領域とすることができるので、ゲート長が短い構造のトランジスタにおいても有効チャネル長を長くとることが可能で装置の微細化、高集積化に有利な電界効果トランジスタを有する半導体装置である。また、リソグラフィーに対するデフォーカスのマージンを減らすことが可能な平坦性を有する電界効果トランジスタを有する半導体装置である。
【００５１】
上記の本実施例の半導体装置の製造方法について説明する。まず、図１０（ａ）に示すように、絶縁性基板Ｉの上層に例えばＣＶＤ法によりポリシリコン層を堆積させ、パターニングして下側ゲート電極３０’を形成する。次に、例えば熱酸化などにより下側ゲート電極を被覆して酸化シリコンよりなる下側ゲート絶縁膜２０’を形成する。次に、例えばポリシリコンを全面にＣＶＤ法により堆積し、エッチングによりパターニングして、ｎ型不純物を高濃度に含有する下側ソース・ドレイン拡散層１２’を形成し、絶縁性基板Ｉの上層に下側の電界効果トランジスタを形成する。
【００５２】
次に、図１０（ｂ）に示すように、上記の電界効果トランジスタを被覆して全面に例えばＣＶＤ法によりｐ型不純物を含有するポリシリコン堆積させ、ｐ型シリコン半導体層Ｓを形成し、ＳＯＩ構造とする。エピタキシャル成長によりｐ型シリコン半導体層を形成することもできる。次に、ｐ型シリコン半導体層Ｓの表面からＣＭＰ法などの研磨を行うか、あるいはエッチバックし、ｐ型シリコン半導体層Ｓを所望の膜厚とする。
【００５３】
次に、堆積したｐ型シリコン半導体層Ｓの上層に、参考例２の半導体装置の製造方法と同様の方法で、ｐ型シリコン半導体層Ｓ中にゲート電極３０、ゲート絶縁膜２０、及びｎ型不純物を高濃度に含有するソース・ドレイン拡散層１２を形成する。このとき、先に形成した下側の電界効果トランジスタの下側ゲート電極３０’とゲート電極３０が対向する位置になるように、ｐ型シリコン半導体層Ｓに埋め込まれた電界効果トランジスタを形成して、図９に示す半導体装置を形成する。
【００５４】
上記の半導体装置の製造方法によれば、上下に対をなすダブルゲート構造の電界効果トランジスタを有する。上部にあるゲート電極と下側ゲート電極とでドレイン電流の変化分と定常分をそれぞれ受け持つなど、動作の制御がしやすいトランジスタを有する半導体装置を製造することができる。また、デバイスの寄生容量を小さくすることなどが可能な完全素子分離構造とすることができるＳＯＩ構造を有し、接合の深さを浅くすることにより、あるゲート長以下になると急激に閾値電圧が低下するロールオフを抑制でき、さらにゲート電極の側面もチャネル形成領域とすることができるので、ゲート長が短い構造のトランジスタにおいても有効チャネル長を長くとることが可能で装置の微細化、高集積化に有利な電界効果トランジスタを有する半導体装置を製造することができる。また、リソグラフィーに対するデフォーカスのマージンを減らすことが可能な平坦性を有する電界効果トランジスタを有する半導体装置を製造することができる。
【００５５】
また、本発明の半導体装置をＴＦＴ構造に適用する場合には、絶縁膜上にアモルファスシリコン層あるいはポリシリコン層などを形成する通常のＴＦＴ構造の場合に適用することができる。その他、本発明の半導体装置及びその製造方法は、電界効果トランジスタを有する半導体装置であればなんでも適用でき、例えばＤＲＡＭ、ＦＲＡＭ、ＲＯＭなどの半導体記憶装置、あるいはロジックＡ／Ｄコンバータなどの半導体装置やその他の半導体装置に適用することができる。
【００５６】
本発明の半導体装置及びその製造方法は、上記の実施形態に限定されない。例えば、本実施例ではｎチャネル電界効果トランジスタ構造を有する半導体装置について説明しているが、ｐ基板あるいはｐウェルのかわりにｎ基板あるいはｐ基板中のｎウェル中に形成してにｐチャネル型電界効果トランジスタ構造にしてもよい。ｎチャネル型トランジスタ構造の半導体装置とｐチャネル型トランジスタ構造の半導体装置ではｎ型不純物とｐ型不純物を入れ替えれば良い。また、ソース・ドレイン領域としては、シリコン半導体層に導電性不純物を拡散した拡散層のほか、金属電極なども使用することができる。
【００５７】
また、ゲート電極及びダブルゲート構造の際の下側ゲート電極は単層構造としているが、ポリサイドなどの２層以上としてよい。また、本実施形態では、シリコン半導体について、実施例の構造及びその製造方法を示したが、同様に、ゲルマニウムや化合物半導体にも適用が可能である。この他、本発明の要旨を逸脱しない範囲で種々の変更が可能である。
【００５８】
【発明の効果】
本発明の半導体装置の製造方法によれば、接合の深さを浅くすることで、あるゲート長以下になると急激に閾値電圧が低下するロールオフを抑制でき、ゲート長を短縮化したときの閾値電圧の変動を抑制できるので、ゲート長の短い領域まで使用することが可能である電界効果トランジスタを有する半導体装置を製造することができる。また、ゲート電極とソース・ドレイン電極取り出し口の高さを揃えることでリソグラフィーに対するデフォーカスのマージンを減らすことが可能な平坦性を有する電界効果トランジスタを有する半導体装置を製造することができる。
【図面の簡単な説明】
【図１】 図１は本発明の参考例１の半導体装置の断面図である。
【図２】 図２は本発明の参考例１の半導体装置の製造方法を示す断面図であり、（ａ）はウェルの形成工程まで、（ｂ）はトレンチの形成工程まで、（ｃ）はゲート絶縁膜の形成工程までを示す。
【図３】 図３は図２の続きの工程を示し、（ｄ）は第１絶縁膜の形成工程まで、（ｅ）はゲート電極の形成工程までを示す。
【図４】 図４は本発明の参考例２の半導体装置の断面図である。
【図５】 図５は本発明の参考例３の半導体装置の断面図である。
【図６】 図６は本発明の参考例４の半導体装置の断面図である。
【図７】 図７は本発明の実施例１の半導体装置の断面図である。
【図８】 図８は本発明の実施例１の半導体装置の製造方法を示す断面図であり、（ａ）は下側の電界効果トランジスタの形成工程まで、（ｂ）は絶縁膜と半導体層を張り合わせる工程までを示す。
【図９】 図９は本発明の実施例２の半導体装置の断面図である。
【図１０】 図１０は本発明の実施例２の半導体装置の製造方法を示す断面図であり、（ａ）は下側の電界効果トランジスタの形成工程まで、（ｂ）は半導体層の形成工程までを示す。
【図１１】 図１１は従来例の半導体装置の断面図である。
【符号の説明】
１０…半導体基板、１１…ウェル、１２…ソース・ドレイン拡散層、１２’…下側ソース・ドレイン拡散層、２０…ゲート絶縁膜、２０’…下側ゲート絶縁膜、２１…第１絶縁膜、２１’…下側第１絶縁膜、２２…第２絶縁膜、３０…ゲート電極、３０’…下側ゲート電極、Ｔ…ゲート用トレンチ、Ｇ…ゲート電極取り出し口、ＳＤ…ソース・ドレイン電極取り出し口、Ｉ…絶縁性基板、Ｓ…半導体層。
Claims (3)
- 半導体層にトレンチ状の下側ゲート電極用凹部を形成する工程と、
前記下側ゲート電極用凹部の内壁表面に下側ゲート絶縁膜を形成する工程と、
前記下側ゲート電極用凹部に導電体を埋め込んで下側ゲート電極を形成する工程と、
前記下側ゲート電極の両側部の半導体基板中に前記下側ゲート電極の膜厚とほぼ同じもしくはそれ以下の膜厚を有する下側ソース・ドレイン領域を形成する工程と、
前記半導体層の下側ゲート電極を形成した面上に絶縁膜を形成して半導体基板とする工程と、
前記半導体層の前記絶縁膜を形成した面とは反対側の面の前記下側ゲート電極と対向する位置にトレンチ状のゲート電極用凹部を形成する工程と、
前記ゲート電極用凹部の内壁表面にゲート絶縁膜を形成する工程と、
前記ゲート電極用凹部に導電体を埋め込んでゲート電極を形成する工程と、
前記ゲート電極の両側部の半導体基板中に前記ゲート電極の膜厚とほぼ同じもしくはそれ以下の膜厚を有するソース・ドレイン領域を形成する工程と
を有する半導体装置の製造方法。 - 前記下側ゲート電極用凹部に導電体を埋め込んで下側ゲート電極を形成する工程が、前記半導体基板の表面とほぼ同じ高さを有する下側ゲート電極を形成する工程を含む
請求項１記載の半導体装置の製造方法。 - 絶縁膜上に下側ゲート電極を形成する工程と、
前記下側ゲート電極の上層に下側ゲート絶縁膜を形成する工程と、
前記下側ゲート電極の両側部に前記下側ゲート電極の膜厚とほぼ同じあるいはそれ以下の膜厚の下側ソース・ドレイン領域を形成する工程と、
前記下側ゲート絶縁膜、及び前記下側ソース・ドレイン領域を被覆して全面に半導体層を形成して半導体基板とする工程と、
前記半導体層の前記絶縁膜と接していない面の前記下側ゲート電極と対向する位置にトレンチ状のゲート電極用凹部を形成する工程と、
前記ゲート電極用凹部の内壁表面にゲート絶縁膜を形成する工程と、
前記ゲート電極用凹部に導電体を埋め込んでゲート電極を形成する工程と、
前記ゲート電極の両側部の半導体基板中に前記ゲート電極の膜厚とほぼ同じもしくはそれ以下の膜厚を有するソース・ドレイン領域を形成する工程と
を有する半導体装置の製造方法。
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