JPH06112480A - 半導体装置並びにその製造方法 - Google Patents
半導体装置並びにその製造方法Info
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- JPH06112480A JPH06112480A JP25616092A JP25616092A JPH06112480A JP H06112480 A JPH06112480 A JP H06112480A JP 25616092 A JP25616092 A JP 25616092A JP 25616092 A JP25616092 A JP 25616092A JP H06112480 A JPH06112480 A JP H06112480A
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- Japan
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Abstract
(57)【要約】
【目的】 ソース及びドレイン領域の浅い接合が不要で
ありかつ短チャネル効果が抑制され、更に高電流駆動能
力を有する半導体装置並びにその製造方法を提供する。 【構成】 Ｐ型の半導体基板の表面領域に溝１３と、溝
１３にゲート酸化膜１６を介してゲート電極１７とを形
成し、ゲート電極１７を挟持する位置にソース４及びド
レイン５を形成した。更に、ソース４及びドレイン５
に、水平方向及び垂直方向でゲート電極１７と接しない
部分Ｘeff を設けた。従って、実効的なソース４及びド
レイン５の不純物領域の深さは垂直方向でゲート電極と
接しない部分Ｘeff に相当し、ソース４及びドレイン５
の不純物領域の深さを浅くする必要が全くなく、短チャ
ネル効果を抑制しかつ超微細化を実現し得る。また、ゲ
ート電極１７のソース４及びドレイン５と接触しない面
によりチャネルを構成し、トランンジスタの占有面積を
増加することなくチャネル幅を増加して高電流駆動能力
を得る。
ありかつ短チャネル効果が抑制され、更に高電流駆動能
力を有する半導体装置並びにその製造方法を提供する。 【構成】 Ｐ型の半導体基板の表面領域に溝１３と、溝
１３にゲート酸化膜１６を介してゲート電極１７とを形
成し、ゲート電極１７を挟持する位置にソース４及びド
レイン５を形成した。更に、ソース４及びドレイン５
に、水平方向及び垂直方向でゲート電極１７と接しない
部分Ｘeff を設けた。従って、実効的なソース４及びド
レイン５の不純物領域の深さは垂直方向でゲート電極と
接しない部分Ｘeff に相当し、ソース４及びドレイン５
の不純物領域の深さを浅くする必要が全くなく、短チャ
ネル効果を抑制しかつ超微細化を実現し得る。また、ゲ
ート電極１７のソース４及びドレイン５と接触しない面
によりチャネルを構成し、トランンジスタの占有面積を
増加することなくチャネル幅を増加して高電流駆動能力
を得る。
Description
【０００１】
【産業上の利用分野】本発明は、超高集積半導体集積回
路に用いられる電界効果トランジスタ等の半導体装置並
びにその製造方法に関するものである。
路に用いられる電界効果トランジスタ等の半導体装置並
びにその製造方法に関するものである。
【０００２】
【従来の技術】従来、超高集積半導体集積回路に用いら
れる半導体装置として例えばプレーナ型ＭＯＳ電界効果
トランジスタが知られている。このプレーナ型ＭＯＳ電
界効果トランジスタは、シリコン基板表面にゲート酸化
膜を形成し、ゲート酸化膜上にゲート電極を形成してい
る。更に、ゲート電極をマスクにしてイオン注入を行
い、ソース及びドレイン領域を形成し、ゲート電極に電
圧を印加することによりシリコン基板表面に反転層を誘
起してチャネルを形成している。
れる半導体装置として例えばプレーナ型ＭＯＳ電界効果
トランジスタが知られている。このプレーナ型ＭＯＳ電
界効果トランジスタは、シリコン基板表面にゲート酸化
膜を形成し、ゲート酸化膜上にゲート電極を形成してい
る。更に、ゲート電極をマスクにしてイオン注入を行
い、ソース及びドレイン領域を形成し、ゲート電極に電
圧を印加することによりシリコン基板表面に反転層を誘
起してチャネルを形成している。
【０００３】
【発明が解決しようとする課題】しかしながら、上述し
たプレーナ型ＭＯＳ電界効果トランジスタでは、チャネ
ル長が短くなるに伴ってドレイン電界がチャネルの電荷
に影響を及ぼし、チャネルのポテンシャルがゲート電圧
のみでは制御できなくなり、スレッショルド電圧が減少
するいわゆる短チャネル効果が顕著となる。
たプレーナ型ＭＯＳ電界効果トランジスタでは、チャネ
ル長が短くなるに伴ってドレイン電界がチャネルの電荷
に影響を及ぼし、チャネルのポテンシャルがゲート電圧
のみでは制御できなくなり、スレッショルド電圧が減少
するいわゆる短チャネル効果が顕著となる。
【０００４】また、チャネル長が短くなるに伴ってソー
ス及びドレイン不純物注入後の熱拡散工程で不純物が横
方向へも拡散するため、所定の実効チャネル長を確保す
るためには、ソース及びドレイン領域の浅い接合が要求
され、ＭＯＳ電界効果トランジスタの微細化の大きな障
害となっている。
ス及びドレイン不純物注入後の熱拡散工程で不純物が横
方向へも拡散するため、所定の実効チャネル長を確保す
るためには、ソース及びドレイン領域の浅い接合が要求
され、ＭＯＳ電界効果トランジスタの微細化の大きな障
害となっている。
【０００５】例えば、ＭＯＳ電界効果トランジスタをサ
ブミクロンから、クオーターミクロン、０．１ミクロン
以下に微細化する場合、短チャネル効果を抑制するため
に０．１μｍ以下の接合深さを有する極浅ソース及びド
レイン領域が必要である。
ブミクロンから、クオーターミクロン、０．１ミクロン
以下に微細化する場合、短チャネル効果を抑制するため
に０．１μｍ以下の接合深さを有する極浅ソース及びド
レイン領域が必要である。
【０００６】このため、ソース及びドレイン不純物注入
前にシリコンイオンやフッ素イオン等をイオン注入する
ことにより単結晶シリコン基板をアモルファス状態にし
てからソース、ドレイン不純物を注入し、不純物の飛程
を単結晶状態のときよりも小さくしたり、ランプアニー
ルにより高昇温速度、短時間アニールなどが検討されて
いる。しかし、これらの努力によって０．１μｍ以下の
浅い接合が形成されても、結晶性が十分に回復しないた
め、接合に逆バイアス電圧が印加されることによって流
れる漏れ電流が大きく、ＭＯＳ電界効果トランジスタの
微細化の大きな障害となっている。
前にシリコンイオンやフッ素イオン等をイオン注入する
ことにより単結晶シリコン基板をアモルファス状態にし
てからソース、ドレイン不純物を注入し、不純物の飛程
を単結晶状態のときよりも小さくしたり、ランプアニー
ルにより高昇温速度、短時間アニールなどが検討されて
いる。しかし、これらの努力によって０．１μｍ以下の
浅い接合が形成されても、結晶性が十分に回復しないた
め、接合に逆バイアス電圧が印加されることによって流
れる漏れ電流が大きく、ＭＯＳ電界効果トランジスタの
微細化の大きな障害となっている。
【０００７】そこで、特公昭６１−４１９６号公報に開
示されているように、ソース、ドレイン及びゲート領域
に溝を形成することにより、平面面積を拡大することな
く、チャネル幅を増大して高い絶縁耐圧を得る電界効果
トランジスタが提案されている（図９参照）。しかし、
この電界効果トランジスタでは構造が微細になるにつれ
て、ソース１、ドレイン２及びゲート３領域に形成する
溝１ａ、２ａ、３ａは一層微細になり、溝を形成する製
造加工が難しくなるという問題点があった。
示されているように、ソース、ドレイン及びゲート領域
に溝を形成することにより、平面面積を拡大することな
く、チャネル幅を増大して高い絶縁耐圧を得る電界効果
トランジスタが提案されている（図９参照）。しかし、
この電界効果トランジスタでは構造が微細になるにつれ
て、ソース１、ドレイン２及びゲート３領域に形成する
溝１ａ、２ａ、３ａは一層微細になり、溝を形成する製
造加工が難しくなるという問題点があった。
【０００８】この発明は、上記のような課題を解消する
ためになされたもので、ソース及びドレイン領域の浅い
接合が不要でありかつ短チャネル効果が抑制され、更に
高電流駆動能力を有する半導体装置並びにその製造方法
を提供することを目的とする。
ためになされたもので、ソース及びドレイン領域の浅い
接合が不要でありかつ短チャネル効果が抑制され、更に
高電流駆動能力を有する半導体装置並びにその製造方法
を提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明は、上述事情に鑑
みなされたもので、本発明に係る半導体装置は、第１導
電型の半導体基体と、第１導電型の半導体基体の表面領
域に設けられた少なくとも１つの溝と、この溝に絶縁膜
を介して形成されたゲート電極と、ゲート電極を挟持す
る位置に形成されかつソース及びドレインを構成する少
なくとも２つの第２導電型不純物領域と、ゲート電極の
第２導電型不純物領域と接触しない面により構成された
チャネルとを備えることを特徴とするものである。
みなされたもので、本発明に係る半導体装置は、第１導
電型の半導体基体と、第１導電型の半導体基体の表面領
域に設けられた少なくとも１つの溝と、この溝に絶縁膜
を介して形成されたゲート電極と、ゲート電極を挟持す
る位置に形成されかつソース及びドレインを構成する少
なくとも２つの第２導電型不純物領域と、ゲート電極の
第２導電型不純物領域と接触しない面により構成された
チャネルとを備えることを特徴とするものである。
【００１０】また、本発明に係る半導体装置は、前記第
２導電型不純物領域に、水平方向及び垂直方向でゲート
電極と接しない部分を形成したことを特徴とするもので
ある。
２導電型不純物領域に、水平方向及び垂直方向でゲート
電極と接しない部分を形成したことを特徴とするもので
ある。
【００１１】更に、本発明に係る半導体装置の製造方法
は、第１導電型の半導体基体の表面領域に少なくとも１
つの溝を形成する第１の工程と、この溝の表面に絶縁膜
を形成する第２の工程と、この溝にゲート電極を形成す
る第３の工程と、ゲート電極を挟持する位置にソース及
びドレインを構成する少なくとも２つの第２導電型不純
物領域を、そのゲート電極と対向する面において、水平
方向及び垂直方向でゲート電極と接しない部分を持つよ
うに形成する第４の工程とからなることを特徴とする。
は、第１導電型の半導体基体の表面領域に少なくとも１
つの溝を形成する第１の工程と、この溝の表面に絶縁膜
を形成する第２の工程と、この溝にゲート電極を形成す
る第３の工程と、ゲート電極を挟持する位置にソース及
びドレインを構成する少なくとも２つの第２導電型不純
物領域を、そのゲート電極と対向する面において、水平
方向及び垂直方向でゲート電極と接しない部分を持つよ
うに形成する第４の工程とからなることを特徴とする。
【００１２】
【作用】上述構成に基づき、本発明における半導体装置
は、第１導電型の半導体基体の表面領域に設けられた少
なくとも１つの溝に絶縁膜を介してゲート電極を形成
し、ゲート電極を挟持する位置に第２導電型のソース及
びドレイン不純物領域を形成し、ゲート電極のソース及
びドレイン不純物領域と接触しない面によりチャネルを
構成したことにより、実効的なソース及びドレイン不純
物領域の深さは垂直方向でゲート電極と接しない部分Ｘ
eff に相当し、ソース及びドレイン不純物領域の深さを
浅くする必要が全くなく、極めて浅い部分Ｘeff が得ら
れることになり、短チャネル効果を抑制しかつ超微細化
を実現し得る。
は、第１導電型の半導体基体の表面領域に設けられた少
なくとも１つの溝に絶縁膜を介してゲート電極を形成
し、ゲート電極を挟持する位置に第２導電型のソース及
びドレイン不純物領域を形成し、ゲート電極のソース及
びドレイン不純物領域と接触しない面によりチャネルを
構成したことにより、実効的なソース及びドレイン不純
物領域の深さは垂直方向でゲート電極と接しない部分Ｘ
eff に相当し、ソース及びドレイン不純物領域の深さを
浅くする必要が全くなく、極めて浅い部分Ｘeff が得ら
れることになり、短チャネル効果を抑制しかつ超微細化
を実現し得る。
【００１３】また、ソース及びドレイン不純物領域を埋
め込んだゲート電極に対して、水平方向にもゲート電極
と接しない部分Ｘeff を有することにより、チャネルを
ソース及びドレイン不純物領域が位置しない両側及び底
面に形成し、トランンジスタの占有面積を増加すること
なくチャネル幅を増大して高電流駆動能力を得る。
め込んだゲート電極に対して、水平方向にもゲート電極
と接しない部分Ｘeff を有することにより、チャネルを
ソース及びドレイン不純物領域が位置しない両側及び底
面に形成し、トランンジスタの占有面積を増加すること
なくチャネル幅を増大して高電流駆動能力を得る。
【００１４】
【実施例】以下、この発明の一実施例を図を用いて説明
する。
する。
【００１５】（１）請求項１及び２記載の発明の実施例 図１は、本発明に係るＮチャネルＭＯＳ電界効果トラン
ジスタを示す斜視図である。
ジスタを示す斜視図である。
【００１６】ＮチャネルＭＯＳ電界効果トランジスタ
は、第１導電型の半導体基体としてのＰ型不純物濃度を
有するシリコン基板に、開口したレジストマスクを介し
て異方性ドライエッチングにより形成した例えば長さＬ
ｔ＝０．５μｍ、幅Ｗｔ＝１．０μｍ、深さＤｔ＝０．
１８μｍの溝１３を有している。更に、溝１３内には、
熱酸化により所定の膜厚（例えば１０ｎｍ）になるよう
にゲート酸化膜１６が形成されている。
は、第１導電型の半導体基体としてのＰ型不純物濃度を
有するシリコン基板に、開口したレジストマスクを介し
て異方性ドライエッチングにより形成した例えば長さＬ
ｔ＝０．５μｍ、幅Ｗｔ＝１．０μｍ、深さＤｔ＝０．
１８μｍの溝１３を有している。更に、溝１３内には、
熱酸化により所定の膜厚（例えば１０ｎｍ）になるよう
にゲート酸化膜１６が形成されている。
【００１７】そして、溝１３内には、ポリシリコンから
なるゲート電極１７が埋め込まれており、ポリシリコン
電極１７を挟持する位置には、第２導電型すなわちＮ型
のソース４の不純物領域及びドレイン５の不純物領域が
形成されている。更に、ソース不純物領域４及びドレイ
ン不純物領域５は、水平方向及び垂直方向でゲート電極
１７よりＸeff だけ大きく形成されており、この部分Ｘ
eff によりゲート電極１７と接しない部分を構成してい
る。なお、Ｘeff を０．０２μｍ以下になるように形成
する。
なるゲート電極１７が埋め込まれており、ポリシリコン
電極１７を挟持する位置には、第２導電型すなわちＮ型
のソース４の不純物領域及びドレイン５の不純物領域が
形成されている。更に、ソース不純物領域４及びドレイ
ン不純物領域５は、水平方向及び垂直方向でゲート電極
１７よりＸeff だけ大きく形成されており、この部分Ｘ
eff によりゲート電極１７と接しない部分を構成してい
る。なお、Ｘeff を０．０２μｍ以下になるように形成
する。
【００１８】以上のように構成したので、チャネルの幅
Ｌｔ（例えば０．５μｍ）が同一のＭＯＳ電界効果トラ
ンジスタに比較して、チャネル長を２Ｄｔ＋Ｗｔ（１．
３６μｍ）に増大して、電流駆動能力を向上し得る。
Ｌｔ（例えば０．５μｍ）が同一のＭＯＳ電界効果トラ
ンジスタに比較して、チャネル長を２Ｄｔ＋Ｗｔ（１．
３６μｍ）に増大して、電流駆動能力を向上し得る。
【００１９】更に、実効的なソース及びドレイン不純物
領域の深さは垂直方向でゲート電極１７と接しない部分
Ｘeff に相当し、ソース不純物領域４及びドレイン不純
物領域５の深さを浅くする必要が全くなく、極めて浅い
部分Ｘeff が得られることになり、短チャネル効果を抑
制しかつ超微細化を行える。
領域の深さは垂直方向でゲート電極１７と接しない部分
Ｘeff に相当し、ソース不純物領域４及びドレイン不純
物領域５の深さを浅くする必要が全くなく、極めて浅い
部分Ｘeff が得られることになり、短チャネル効果を抑
制しかつ超微細化を行える。
【００２０】なお、上述実施例においては、シリコン基
板上にゲート電極１７を埋め込む溝１３が１つのみ形成
されていたが、本発明はゲート電極１７を埋め込む溝の
数に限定されるものではなく、図２に示すように、溝１
３〜ｎの数は複数個でもよい。
板上にゲート電極１７を埋め込む溝１３が１つのみ形成
されていたが、本発明はゲート電極１７を埋め込む溝の
数に限定されるものではなく、図２に示すように、溝１
３〜ｎの数は複数個でもよい。
【００２１】（２）請求項３記載の発明の実施例 図３から図８までは、本発明に係るＣＭＯＳ電界効果ト
ランジスタの製造方法を示す図である。
ランジスタの製造方法を示す図である。
【００２２】図３に示すように、半導体基板１０の所定
領域にＰウエル１１及びＮウエル１２を形成し、開口し
たフォトレジストにより溝１３、１４、１５を形成する
（第１工程）。それから、熱酸化によりゲート酸化膜１
６を所定の膜厚（例えば１０ｎｍ）になるように形成す
る（第２工程）。
領域にＰウエル１１及びＮウエル１２を形成し、開口し
たフォトレジストにより溝１３、１４、１５を形成する
（第１工程）。それから、熱酸化によりゲート酸化膜１
６を所定の膜厚（例えば１０ｎｍ）になるように形成す
る（第２工程）。
【００２３】その後、図４に示すように、減圧ＣＶＤ等
によりポリシリコンをウエハ全面に堆積し、溝１３、１
４、１５が存在することにより生じる段差をレジストや
スピンオングラス膜を塗布することにより平坦化する。
それから、図５に示すように、異方性を有するドライエ
ッチングを施し、溝１３、１４、１５にポリシリコンゲ
ート電極を埋め込む（第３工程）。更に、溝１４の領域
を開口したフォトレジストを介して酸素イオンを注入す
る。
によりポリシリコンをウエハ全面に堆積し、溝１３、１
４、１５が存在することにより生じる段差をレジストや
スピンオングラス膜を塗布することにより平坦化する。
それから、図５に示すように、異方性を有するドライエ
ッチングを施し、溝１３、１４、１５にポリシリコンゲ
ート電極を埋め込む（第３工程）。更に、溝１４の領域
を開口したフォトレジストを介して酸素イオンを注入す
る。
【００２４】なお、ＮＭＯＳ、ＰＭＯＳとも表面チャネ
ル型にする場合は、ポリシリコンにＮＭＯＳ形成領域に
開口したフォトレジストを介してりん等のＮ型不純物を
ドーピングし（図６参照）、ＰＭＯＳ形成領域に開口し
たフォトレジストを介してＰ型不純物をドーピングし
（図７参照）、熱工程を経ることによってＮ型ポリシリ
コンからなるゲート電極１７、素子分離酸化膜１８、Ｐ
型ポリシリコンからなるゲート電極１９を形成する（図
８参照）。
ル型にする場合は、ポリシリコンにＮＭＯＳ形成領域に
開口したフォトレジストを介してりん等のＮ型不純物を
ドーピングし（図６参照）、ＰＭＯＳ形成領域に開口し
たフォトレジストを介してＰ型不純物をドーピングし
（図７参照）、熱工程を経ることによってＮ型ポリシリ
コンからなるゲート電極１７、素子分離酸化膜１８、Ｐ
型ポリシリコンからなるゲート電極１９を形成する（図
８参照）。
【００２５】その後、Ｎ型ソース不純物領域、及びドレ
イン不純物領域を形成する領域を開口したレジストマス
クを介して、例えばヒ素をイオン注入し、Ｐ型ソース不
純物領域、及びドレイン不純物領域を形成する領域を開
口したレジストマスクを介して、例えばホウ素をイオン
注入し、熱拡散を経てソース不純物領域、及びドレイン
不純物領域を形成する（第４工程）。この際、イオン注
入、熱拡散の条件は図１中のＸeff が極めて浅く、ソー
ス不純物領域、及びドレイン不純物領域の深さが溝の深
さよりも若干深くなるように設定する。
イン不純物領域を形成する領域を開口したレジストマス
クを介して、例えばヒ素をイオン注入し、Ｐ型ソース不
純物領域、及びドレイン不純物領域を形成する領域を開
口したレジストマスクを介して、例えばホウ素をイオン
注入し、熱拡散を経てソース不純物領域、及びドレイン
不純物領域を形成する（第４工程）。この際、イオン注
入、熱拡散の条件は図１中のＸeff が極めて浅く、ソー
ス不純物領域、及びドレイン不純物領域の深さが溝の深
さよりも若干深くなるように設定する。
【００２６】
【発明の効果】以上説明したように、本発明によれば、
第１導電型の半導体基体の表面領域に設けられた少なく
とも１つの溝に絶縁膜を介してゲート電極を形成し、ゲ
ート電極を挟持する位置に第２導電型のソース及びドレ
イン不純物領域を形成し、ゲート電極のソース及びドレ
イン不純物領域と接触しない面によりチャネルを構成し
たので、ソース及びドレイン不純物領域のチャネル面か
らの実効的な深さは垂直方向でゲート電極と接しない部
分に相当し、ソース及びドレイン不純物領域の深さを浅
くする必要がなく、短チャネル効果を抑制でき、超微細
化を図ることができる。
第１導電型の半導体基体の表面領域に設けられた少なく
とも１つの溝に絶縁膜を介してゲート電極を形成し、ゲ
ート電極を挟持する位置に第２導電型のソース及びドレ
イン不純物領域を形成し、ゲート電極のソース及びドレ
イン不純物領域と接触しない面によりチャネルを構成し
たので、ソース及びドレイン不純物領域のチャネル面か
らの実効的な深さは垂直方向でゲート電極と接しない部
分に相当し、ソース及びドレイン不純物領域の深さを浅
くする必要がなく、短チャネル効果を抑制でき、超微細
化を図ることができる。
【００２７】また、ソース及びドレイン不純物領域を埋
め込んだゲート電極に対して、水平方向にもゲート電極
と接しない部分を有するので、チャネルをソース及びド
レイン不純物領域が位置しない両側及び底面に形成し
て、トランンジスタの占有面積を増加することなくチャ
ネル幅を増加して高電流駆動能力を得ることができる。
め込んだゲート電極に対して、水平方向にもゲート電極
と接しない部分を有するので、チャネルをソース及びド
レイン不純物領域が位置しない両側及び底面に形成し
て、トランンジスタの占有面積を増加することなくチャ
ネル幅を増加して高電流駆動能力を得ることができる。
【図１】請求項１及び２記載の発明に係るＮチャネルＭ
ＯＳ電界効果トランジスタを示す斜視図である。
ＯＳ電界効果トランジスタを示す斜視図である。
【図２】請求項１及び２記載の発明の他の実施例を示す
平面図である。
平面図である。
【図３】請求項３記載の発明に係るＮチャネルＭＯＳ電
界効果トランジスタの製造工程を示す断面図である。
界効果トランジスタの製造工程を示す断面図である。
【図４】請求項３記載の発明に係るＮチャネルＭＯＳ電
界効果トランジスタの製造工程を示す断面図である。
界効果トランジスタの製造工程を示す断面図である。
【図５】請求項３記載の発明に係るＮチャネルＭＯＳ電
界効果トランジスタの製造工程を示す断面図である。
界効果トランジスタの製造工程を示す断面図である。
【図６】請求項３記載の発明に係るＮチャネルＭＯＳ電
界効果トランジスタの製造工程を示す断面図である。
界効果トランジスタの製造工程を示す断面図である。
【図７】請求項３記載の発明に係るＮチャネルＭＯＳ電
界効果トランジスタの製造工程を示す断面図である。
界効果トランジスタの製造工程を示す断面図である。
【図８】請求項３記載の発明に係るＮチャネルＭＯＳ電
界効果トランジスタの製造工程を示す断面図である。
界効果トランジスタの製造工程を示す断面図である。
【図９】従来の電界効果トランジスタを示す斜視図であ
る。
る。
４ ソース ５ ドレイン １１ Ｐウエル １２ Ｎウエル １３、１４、１５ 溝 １６ ゲート酸化膜 １７、１９ ゲート電極 １８ 素子分離酸化膜
Claims (3)
- 【請求項１】 第１導電型の半導体基体と、 第１導電型の半導体基体の表面領域に設けられた少なく
とも１つの溝と、 この溝に絶縁膜を介して形成されたゲート電極と、 ゲート電極を挟持する位置に形成されかつソース及びド
レインを構成する少なくとも２つの第２導電型不純物領
域と、 ゲート電極の第２導電型不純物領域と接触しない面によ
り構成されたチャネルと、 を備えることを特徴とする半導体装置。 - 【請求項２】 前記第２導電型不純物領域を、その前記
ゲート電極に対向する面に、水平方向及び垂直方向でゲ
ート電極と接しない部分ができるように形成したことを
特徴とする半導体装置。 - 【請求項３】 第１導電型の半導体基体の表面領域に少
なくとも１つの溝を形成する第１の工程と、 この溝の表面に絶縁膜を形成する第２の工程と、 この溝ゲート電極を形成する第３の工程と、 ゲート電極を挟持する位置にソース及びドレインを構成
する少なくとも２つの第２導電型不純物領域に、水平方
向及び垂直方向でゲート電極と接しない部分を形成する
第４の工程と、 からなることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25616092A JPH06112480A (ja) | 1992-09-25 | 1992-09-25 | 半導体装置並びにその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25616092A JPH06112480A (ja) | 1992-09-25 | 1992-09-25 | 半導体装置並びにその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06112480A true JPH06112480A (ja) | 1994-04-22 |
Family
ID=17288741
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25616092A Pending JPH06112480A (ja) | 1992-09-25 | 1992-09-25 | 半導体装置並びにその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06112480A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003086795A (ja) * | 2001-09-11 | 2003-03-20 | Sharp Corp | 半導体装置およびその製造方法と集積回路と半導体システム |
| JP2003101013A (ja) * | 2001-09-26 | 2003-04-04 | Sharp Corp | 半導体装置およびその製造方法および集積回路および半導体システム |
| JP2005260241A (ja) * | 2004-03-12 | 2005-09-22 | Interuniv Micro Electronica Centrum Vzw | 半導体デバイスの製造方法および半導体デバイス |
| JP2009105227A (ja) * | 2007-10-23 | 2009-05-14 | Elpida Memory Inc | 半導体装置及びその製造方法並びにデータ処理システム |
-
1992
- 1992-09-25 JP JP25616092A patent/JPH06112480A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003086795A (ja) * | 2001-09-11 | 2003-03-20 | Sharp Corp | 半導体装置およびその製造方法と集積回路と半導体システム |
| JP2003101013A (ja) * | 2001-09-26 | 2003-04-04 | Sharp Corp | 半導体装置およびその製造方法および集積回路および半導体システム |
| JP2005260241A (ja) * | 2004-03-12 | 2005-09-22 | Interuniv Micro Electronica Centrum Vzw | 半導体デバイスの製造方法および半導体デバイス |
| JP2009105227A (ja) * | 2007-10-23 | 2009-05-14 | Elpida Memory Inc | 半導体装置及びその製造方法並びにデータ処理システム |
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