KR100361602B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

고 내압화 및 저온 저항화를 도모하고, 반도체 기판(101)에 게이트 절연막(108)을 개재하여 형성된 게이트 전극(109)과, 이 게이트 전극(109)에 인접하도록 형성된 LP층(105 ; P형 보디 영역)과, 이 LP층(105) 내에 형성된 N형의 소스 영역(110) 및 채널 영역(112)과, 상기 LP층(105)과 이격된 위치에 형성된 N형의 드레인 영역(111)과, 이 드레인 영역(111)을 둘러싸도록 형성된 LN층(104 ; 드리프트 영역)을 포함하는 반도체 장치에서 상기 LP층(105)이 상기 게이트 전극(109) 하의 활성 영역보다도 상기 드레인 영역(111)측에 형성되고 또한 이 드레인 영역(111)으로부터 상기 활성 영역 전까지 SLN층(106)이 형성되는 것을 특징으로 한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 더 자세하게 말하면, 예를 들면 액정 구동용 IC 등에 이용되는 고전압 소자로서의 LD(Lateral Double Diffused) MOS 트랜지스터 기술에 관한 것이다.
여기서, LDMOS 트랜지스터 구조란, 반도체 기판 표면측에 형성한 확산 영역에 대하여 도전형이 다른 불순물을 확산시켜서 새로운 확산 영역을 형성하고, 이들의 확산 영역의 가로 방향 확산의 차를 실효 채널 길이로서 이용하는 것으로, 짧은 채널이 형성됨으로써 저온저항화에 적합한 소자가 된다.
도 15는 종래의 LDMOS 트랜지스터를 설명하기 위한 단면도로, 예를 들면 N 채널형의 LDMOS 트랜지스터 구조에 대하여 도시한다. 또한, P 채널형 LDMOS 트랜지스터 구조에 대한 설명은 생략하지만, 도전형만 다르고 마찬가지의 구조로 되어 있는 것은 주지한 바와 같다.
도 15에서, 참조 번호 51은 일 도전형, 예를 들면 P형의 반도체 기판이고, 참조 번호 52는 N형 웰 영역으로, 이 N형 웰 영역(52) 내에 LP층(53 ; P형 보디 영역을 구성한다)이 형성됨과 함께, 이 LP층(53) 내에는 N형 확산 영역(54)이 형성되고 또한 상기 N형 웰 영역(52) 내의 LN층(55 ; 드리프트 영역을 구성한다)에 N형 확산 영역(56)이 형성된다. 기판 표면에는 LOCOS 산화막(57) 및 게이트 절연막(58)을 통하여 게이트 전극(59)이 형성되고, 이 게이트 전극(59) 바로 아래의 LP층(53)의 표면 영역에는 채널 영역(60)이 형성된다.
그리고, 상기 N형 확산 영역(54)을 소스 영역, N형 확산 영역(56)을 드레인 영역으로 한다. 또한, 참조 번호 61은 LP층(53)의 전위를 취하기 위한 P형층이고, 참조 번호 62는 층간 절연막이다.
상기 LDMOS 트랜지스터에서는 드리프트 영역을 구성하는 LN층(55)을 확산 형성함으로써, LN층(55) 표면에서의 농도가 높아지고 LN층(55) 표면에서의 전류가 흐르기 쉬워짐과 함께 고내압화를 도모할 수 있다. 그리고, 이러한 구성의 LDMOS 트랜지스터는 표면 완화형(RESURF) LDMOS라고 불리고, 상기 LN층(55)의 드리프트 영역의 도우펀트 농도는 RESURF 조건을 만족하도록 설정된다. 또한, 이와 같은 기술은 특개평 9-139438호 공보 등에 개시되어 있다.
그러나, 도 15에 도시한 바와 같이 상기 LDMOS 트랜지스터의 P형 보디 영역이 되는 LP층(53)의 단부가 게이트 전극(59) 하에서 그 임계치 전압 조정할 수 있는 범위로서 활성 영역 하에 존재하고 있다.
그 때문에, LP층(53)의 단부의 전계 집중과, 게이트 전극(59)으로부터의 전계의 효과가 상승(相乘)하고, 국부 전류 집중을 야기하여 구동 능력을 저하시키는 원인이 되었다.
또한, 드레인 영역이 되는 N형 확산 영역(56)과 게이트 전극(59) 간에 고전압이 인가되기 때문에, 게이트 절연막(58)의 막 두께를 고내압용으로 두껍게 형성해야만 하고 미세화에 지장을 주고 있었다.
도 16은 종래의 반도체 장치의 기본 구성을 설명하기 위한 단면도이다.
참조 번호 151은 일 도전형, 예를 들면 P형의 반도체 기판으로, 이 기판(151) 상에는 도시하지 않은 소자 분리막과 제1, 제2 게이트 절연막(152, 153)이 형성되고, 참조 번호 154는 이 제1 게이트 절연막(152)으로부터 제2 게이트 절연막(153)의 일부에 걸치도록 패터닝 형성된 게이트 전극이다. 또한, 참조 번호 155는 저농도의 소스·드레인 영역이고, 참조 번호 156은 고농도의 소스·드레인 영역이고, LDD(Lightly Doped Drain) 구조를 이루고 있다. 또한, 편의적으로 드레인 영역측만 도시하고 있다. 또한, 참조 번호 157은 상기 소스·드레인 영역(156)에 컨택트 접속되는 소스·드레인 전극이다.
여기서, 본 발명자는 상기 반도체 장치에서 각 전압 Vgs에서의 전계 집중 장소를 디바이스 시뮬레이션에 의해 발견하였다. 그 결과, 저농도의 소스·드레인 영역(155)의 농도 분포의 설정 상황에 따라서 다른 내압 특성을 나타내는 것을 알 수 있었다. 즉, 도 17의 (a), 도 17의 (b)에 도시한 바와 같이, 이 소스·드레인 영역(55)의 표면 농도가 보다 저농도(예를 들면, 5×1016/㎤ 정도)인 경우, 기판 전류 Isub는 전압 Vgs가 증대함에 따라 2개의 피크(double hump 구조)가 생긴다(도 17의 (a) 참조). 또한, 도 17의 (a)는 상기 농도에서의 전압 Vgs에 대한 기판 전류 Isub를 나타내는 특성도(Vds=60V)이고, 도 17의 (b)는 그 전압 Vds에 대한 전류 Ids를 나타내는 특성도이다.
우선, 도 17의 (a)에 도시하는 기판 전류 Isub의 제1 피크(1)는 전압 Vgs< 전압 Vds일 때, 드레인 영역(155)으로부터 게이트 전극(154)을 향하여 전계가 발생함으로써 일어나는 것으로 전계 집중 장소는 도 16에 도시하는 제1 영역(1)이다.
또한, 전압 Vgs=전압 Vds일 때, 드레인 영역(155)과 게이트 전극(154) 간의 전위차는 없어지고 기판 전류 Isub는 최소가 된다.
또한, 전압 Vgs>전압 Vds일 때, 전압 Vgs에 의한 캐리어의 야기에 의해서 도 16에 도시하는 제1 영역(1)의 저항이 작아지며, 도 16에 도시하는 제2 영역(2)에서의 공핍층으로 걸리는 전압이 저항 분할에 의해 커지고, 도 16에 도시하는 제2 영역(2)의 전계가 우세해진다. 따라서, 이 때 기판 전류 Isub는 다시 상승하고, 도 17의 (a)에 도시하는 기판 전류 Isub의 제2 피크(2)가 된다.
이와 같이 저농도의 소스·드레인 영역(155)의 농도 분포가 보다 저농도인 경우에는 기판 전류 Isub의 제1 피크(1)는 낮고 전압 Vgs가 낮은 영역에서의 드레인 내압에 유효하지만, 기판 전류 Isub의 제2 피크(2)는 비교적 높아지므로 전압 Vgs가 높은 영역에서는 내압을 갖지 못한다는 문제가 있었다.
또한, 이 소스·드레인 영역(155)의 표면 농도가 비교적 고농도(예를 들면,1×1017/㎤ 정도)인 경우에는 도 18의 (a)에 도시한 바와 같이 기판 전류 Isub는 임의의 전압 Vgs를 피크로 한 1개의 피크가 생기지만, 전압 Vgs가 낮은 영역에서는 드레인 내압이 갖지 못하는 문제가 있었다. 또한, 도 18의 (a)는 상기 농도에서의 전압 Vgs에 대한 기판 전류 Isub를 나타내는 특성도(Vds=60V)이고, 도 18의 (b)는 그 전압 Vds에 대한 전류 Ids를 나타내는 특성도이다. 이와 같이 저농도의 소스·드레인 영역(155)이 보다 저농도인 경우에는 전압 Vgs가 높은 영역에서의 내압을 가지 못하고(도 17의 (b)의 영역(I) 참조), 저농도의 소스·드레인 영역(155)이 비교적 고농도인 경우에는 전압 Vgs가 낮은 영역에서의 내압을 갖지 못한다(도 18의 (b)의 영역(II) 참조).
그리고 또한, 상기 고내압 MOS 트랜지스터 구조(N 채널형인 경우)에서 전계 완화를 도모하기 위해서 상기 저농도의 소스·드레인 영역(155)의 단부를 제2 게이트 절연막(153) 단부로부터 대략 2㎛ 정도(초과폭 H) 후퇴시킴으로써, 대략 80V 정도의 고내압화를 가능하게 하고 있었다. 즉, 이 초과폭 H 부분의 기생 저항이 증대하고, 이 부분에 드레인 전압이 트랩되기 때문에, 트랜지스터 본체에 걸리는 전계를 감소시킬 수 있어 고내압화를 도모할 수 있는 것이다.
그러나, 현재 개발 중인 95V 프로세스에서는 상기 80V 프로세스에 비하여 전계가 더욱 강해지기 때문에, 상기 저농도의 소스·드레인 영역(155)의 단부를 제2 게이트 절연막(153) 단부에서부터 더욱 후퇴시킬 필요가 생긴다(도 7에 도시하는 화살표 방향).
그러나, 이 때의 초과폭 H 부분의 증대에 의해서 트랜지스터의 3극관 임계치 전압(Vt)이 대략 10V 정도 꽤 커지며 매우 취급하기 어려워진다.
도 1은 본 발명의 제1 실시예의 반도체 장치의 제조 방법을 나타내는 단면도.
도 2는 본 발명의 제1 실시예의 반도체 장치의 제조 방법을 나타내는 단면도.
도 3은 본 발명의 제1 실시예의 반도체 장치의 제조 방법을 나타내는 단면도.
도 4는 본 발명의 제1 실시예의 반도체 장치의 제조 방법을 나타내는 단면도.
도 5는 본 발명의 제1 실시예의 반도체 장치의 제조 방법을 나타내는 단면도.
도 6은 본 발명의 제1 실시예의 반도체 장치의 제조 방법을 나타내는 단면도.
도 7은 본 발명의 제1 실시예의 반도체 장치의 제조 방법을 나타내는 단면도.
도 8은 본 발명의 제2 실시예의 반도체 장치의 제조 방법을 나타내는 단면도.
도 9는 본 발명의 제2 실시예의 반도체 장치의 제조 방법을 나타내는 단면도.
도 10은 본 발명의 제2 실시예의 반도체 장치의 제조 방법을 나타내는 단면도.
도 11은 본 발명의 제2 실시예의 반도체 장치의 제조 방법을 나타내는 단면도.
도 12는 본 발명의 제2 실시예의 반도체 장치의 제조 방법을 나타내는 단면도.
도 13은 본 발명의 제2 실시예의 반도체 장치의 제조 방법을 나타내는 단면도.
도 14는 본 발명의 제3 실시예의 반도체 장치를 나타내는 단면도.
도 15는 종래의 반도체 장치를 나타내는 단면도.
도 16은 종래의 반도체 장치를 나타내는 단면도.
도 17은 종래의 과제를 설명하기 위한 도면.
도 18은 종래의 과제를 설명하기 위한 도면.
<도면의 주요 부분에 대한 부호의 설명>
101 : P형 반도체 기판
102 : 패드 산화막
103 : N형 웰 영역
104 : 저농도의 N형층(LN 층)
105 : 저농도의 P형층(LP 층)
106 : 중농도의 N형층(SLN 층)
106A : 이온 주입층
109 : 게이트 전극
107 : LOCOS 산화막
그래서, 상기 과제에 감안하여 이루어진 것으로, 국부 전류 집중을 저감하고, 신뢰성이 높은 반도체 장치를 제공하는 것을 목적으로 한다.
따라서, 본 발명에서는 저농도의 소스·드레인 영역의 농도 분포를 상기한 각 전압 Vgs에서의 전계 집중 장소에 대응하여 최적화하는 반도체 장치와 그 제조 방법을 제공하는 것을 목적으로 한다.
또한 본 발명에서는 트랜지스터 본체에 걸리는 전계를 증대시키지 않고, 임계치 전압을 저하시킨 반도체 장치와 그 제조 방법을 제공하는 것을 목적으로 한다. 그래서 본 발명의 반도체 장치는 반도체 기판에 게이트 절연막을 통하여 형성된 게이트 전극과, 이 게이트 전극에 인접하도록 형성된 제1 도전형 보디 영역과, 이 제1 도전형 보디 영역 내에 형성된 제2 도전형의 소스 영역 및 채널 영역과, 상기 제1 도전형 보디 영역과 이격된 위치에 형성된 제2 도전형의 드레인 영역과, 이 드레인 영역을 둘러싸도록 형성된 제2 도전형의 드리프트 영역을 포함하는 것으로써, 상기 제1 도전형 보디 영역이 상기 게이트 전극 아래의 활성 영역보다도 상기 드레인 영역측으로 연장되어 형성되고, 또한 이 드레인 영역에서 상기 활성 영역 앞까지 제2 도전형의 불순물층이 형성되어 있는 것을 특징으로 한다.
또한, 그 제조 방법은 제1 도전형의 반도체 기판 내에 제2 도전형 불순물을 이온 주입하여 확산시킴으로써 제2 도전형 웰 영역을 형성하고, 이 제2 도전형 웰영역 내에 제1 도전형 불순물 및 제2 도전형 불순물을 각각 이온 주입하여 확산시킴으로써 저농도의 제1 도전형 불순물층 및 저농도의 제2 도전형 불순물층을 어느 정도 간격을 두고 형성한다. 계속해서, 상기 저농도의 제2 도전형 불순물층으로부터 상기 저농도의 제1 도전형 불순물층의 일부에 걸쳐서 제2 도전형 불순물을 이온 주입하여 이온 주입층을 형성한 후에, 상기 기판 상의 임의의 영역을 선택 산화하여 LOCOS 산화막을 형성함과 함께, 상기 이온 주입이 확산되어 이루어지는 중농도의 제2 도전형 불순물층을 형성한다. 그리고, 상기 LOCOS 산화막 이외의 영역에 게이트 절연막을 형성하고, 이 게이트 절연막으로부터 상기 LOCOS 산화막 상에 걸치도록 게이트 전극을 형성한 후에 상기 저농도의 제1 도전형 불순물층 내에 형성하는 소스 형성 영역 상 및 상기 저농도의 제2 도전형 불순물층 내에 형성하는 드레인 형성 영역 상에 개구를 갖는 레지스트막을 마스크로 하여 제2 도전형 불순물을 주입하여 고농도의 소스·드레인 영역을 형성하는 공정을 포함하는 것을 특징으로 한다.
<발명의 실시예>
이하, 본 발명의 반도체 장치와 그 제조 방법에 따른 제1 실시예에 대하여 도면을 참조하면서 설명한다.
실시예 1
도 1 내지 도 7은 본 발명의 LDMOS 트랜지스터의 제조 방법을 각 공정순으로 나타낸 단면도로, 일례로서 N 채널형의 LDMOS 트랜지스터 구조에 대하여 도시하고 있다. 또한, P 채널형 LDMOS 트랜지스터 구조에 대한 설명은 생략하지만 도전형만다르고 마찬가지의 구조로 되어 있는 것은 주지한 바와 같다.
우선, 도 1에서 P형 반도체 기판(101) 상에 패드 산화막(102)을 형성한 후에 도시하지 않은 레지스트막을 마스크로 상기 기판(101)의 원하는 영역에 N형 불순물을 이온 주입하고, 확산시킴으로써 N형 웰 영역(103)을 형성한다. 또한, 본 공정에서는 N형 불순물로서, 예를 들면 인 이온을 대략 160KeV의 가속 전압으로 5×1012/㎠의 주입 조건으로 행하고, 이 인 이온을 대략 1200℃, 16시간으로 열 확산시키고 있다.
계속해서, 도 2에서 상기 기판(101) 상에 형성한 도시하지 않은 레지스트막을 마스크로 상기 기판(101)의 원하는 영역에 N형 불순물을 이온 주입한다. 또한, 마찬가지로 다른 레지스트막을 마스크로 상기 기판(101)의 원하는 영역에 P형 불순물을 이온 주입한다. 그리고, 상기 이온 주입한 각 불순물을 확산시킴으로써 저농도의 N형층[104 ; 이하, LN층(104)이라고 칭한다] 및 저농도의 P형층[105 ; 이하, LP층(105)이라고 칭한다]을 형성한다. 여기서, 상기 LN층(104)은 드리프트 영역을 구성하고 상기 LP층(105)은 P형 보디 영역을 구성하게 된다. 또한, 본 공정에서는 N형 불순물로서, 예를 들면 인 이온을 대략 100KeV의 가속 전압으로 4×1012/㎠의 주입 조건으로 행하고 또한 P형 불순물로서, 예를 들면 붕소 이온을 대략 80KeV의 가속 전압으로 1.2×1013/㎠의 주입 조건으로 행하고 이 각 이온을 대략 1100℃, 4시간으로 열 확산시키고 있다.
다음에, 도 3에서 상기 기판(101) 상에 형성한 도시하지 않은 레지스트막을마스크로 상기 저농도의 LN층(104)으로부터 저농도의 LP층(105)에 걸쳐서[후술하는 게이트 전극(109) 하의 일부에까지 들어가도록] N형 불순물을 이온 주입하여 이온 주입층(106A)을 형성한다. 또한, 본 공정에서는 N형 불순물로서, 예를 들면 인 이온을 대략 100KeV의 가속 전압으로 4×1012/㎠의 주입 조건으로 행하고 있다.
또한, 도 4에서 상기 기판(101) 상에 형성한 도시하지 않은 실리콘 질화막을 마스크로 하여 상기 기판 표면의 임의의 영역을 선택 산화하여 대략 800㎚ 정도의 막 두께의 LOCOS 산화막[후술하는 게이트 절연막(108)과 함께 게이트 절연막으로서의 역할을 다하는 LOCOS 산화막(107A) 및 소자 분리막으로서의 LOCOS 산화막(107B)]을 형성함과 함께, 상기 이온 주입층(106A)이 확산되어 중농도의 N형층[106 ; 이하, SLN층(106)이라고 칭한다]을 형성한다.
또한, 도 5에서 상기 LOCOS 산화막(107) 이외의 상기 기판(101) 상에 대략 45㎚ 정도의 막 두께의 게이트 절연막(108)을 열산화법에 의해 형성한다. 또한, 자세하게는 후술하지만 LP층(105)으로 활성 영역을 완전하게 덮음으로써 드레인 영역(111)-게이트 전극(109) 간에 고전압이 인가되지 않기 때문에, 소스 영역(110)-기판(Sub ; 101) 간에 고전압이 인가되지 않은 경우, 해당 게이트 절연막(108)의 막 두께는 5V계의 MOS 트랜지스터의 게이트 절연막 막 두께와 같은 정도로 좋고 따라서 동일 공정으로 형성할 수 있다.
그리고, 상기 기판(101) 상에 도전막을 형성한 후에 이 도전막을 게이트 절연막(108)으로부터 상기 LOCOS 산화막(107A) 상에 걸치도록 패터닝하여 게이트 전극(109)을 대략 400㎚ 정도의 막 두께로 형성한다. 또한, 본 실시예의 게이트 전극(109)은 POCl3을 열 확산원으로 하여 인 도핑하고 도전화를 도모한 폴리실리콘막으로 구성되어 있다. 더 자세하게 말하면, 이 폴리실리콘막 상에 텅스텐 실리사이드(WSix)막 등이 적층되어 이루어지는 폴리사이드 전극으로 해도 된다. 또한, 도시한 설명은 생략하지만 해당 게이트 전극(109) 하의 채널 영역(112)에는 임계치(Vt) 조정용 P형 불순물(예를 들면, 붕소 이온)이 이온 주입되어 있다.
또한, 도 6에서 상기 LP층(105 ; P형 보디 영역) 내에 형성하는 소스 형성 영역 상 및 상기 LN층(104 ; 드리프트 영역) 내에 형성하는 드레인 형성 영역 상에 개구를 갖는 레지스트막(도시되지 않음)을 마스크로 하여 N형 불순물을 주입하여 N형 확산 영역[110 ; 이하, 소스 영역(110)이라고 칭한다] 및 N형 확산 영역[111 ; 이하, 드레인 영역(111)이라고 칭한다]을 형성한다. 또한, 본 공정에서는, 예를 들면 인 이온을 대략 70KeV의 가속 전압으로, 1×1014/㎠의 주입량으로 주입하고 또한, 예를 들면 비소 이온을 대략 80KeV의 가속 전압으로, 6×1015/㎠의 주입량으로 주입함으로써, 소위 DDD 구조의 소스·드레인 영역을 형성하고 있다. 더 자세하게 말하면, 상기 소스·드레인 영역(110, 111)은 상기 DDD 구조뿐만아니라, 소위 LDD 구조라도 상관없다.
또한, 상기 LP층(105 ; P형 보디 영역)의 전위를 취하기 위해서 상기 소스 영역(110)에 인접하는 위치에 고농도의 P형층(113)을 형성한다. 또한, 본 공정에서는 P형 불순물로서, 예를 들면 붕소 이온을 대략 30KeV의 가속 전압으로,2×1015/㎠의 주입량으로 이온 주입함으로써 해당 P형층(113)을 형성하고 있다.
이하, 도 7에 도시한 바와 같이, 종래 구성과 마찬가지로 층간 절연막(114)을 통하여 소스 전극(115), 드레인 전극(116)을 형성한 후에 도시하지 않은 패시베이션막을 형성하여 반도체 장치를 완성시킨다.
이상 설명한 바와 같이, 본 발명에서는 P형 보디 영역으로서의 LP층(105)의 단부를 활성 영역 단부(도 7에 점선으로 나타내는 F단)보다도 드레인 영역(111) 방향까지 연장시켜서, 이 연장시킨 영역에 대응하도록 상기 LN층(104)으로부터 LOCOS 산화막(107A)을 통하여 F단에까지 도달하는 전류 경로로서의 얕은 SLN층(106)을 형성하고 있다. 또한, 본 실시예에서는 상기 SLN층(106)의 깊이는 완전 공핍화가 가능한 1㎛약으로 하고 있다. 더 자세하게 말하면, 해당 SLN층(106)이 전류 경로로서의 중개의 역할만 하면 깊게 형성하여도 상관없지만, 본 발명에서는 깊이는 얕고 농도는 높게 형성함으로써 보다 구동 능력을 향상시킬 수 있다.
이와 같이 본 발명에서는 전계 집중 개소인 LP단부를 전계 집중 상승(相乘) 효과 외의 범위까지 가짐으로써, 국부 전류 집중을 회피하고 본 반도체 장치의 구동 능력을 향상시킬 수 있다.
또한, SLN층(106)이 표면 완화형(RESURF)으로서의 책임을 다하고, 전계 집중이 완화하고 드레인 내압을 승압할 수 있다. 또한, 이 SLN층(106)은 얕기 때문에 그 농도가 높아도 완전 공핍화하고 상기 RESURF 효과를 다하기 위해서 SLN층(106)은 높게할 수 있어 저온저항화가 가능해지며 구동 능력을 향상시킬 수 있다.
그리고, 상기한 것은 게이트 전극과의 전계 집중 개소를 분산시키는 것으로도 이어진다.
더 자세하게 말하면, LP층(105)에서 활성 영역 전체를 덮을 수 있어 드레인 영역-게이트 전극 간에 고전압이 인가되지 않고, 예를 들면 게이트 전극(109)의 입력 전압이 5V 신호인 경우, 게이트 절연막(108)의 막 두께를 5V계와 같은 정도로까지 얇게 할 수 있어 구동 능력 향상이 도모한다.
본 발명에 따르면, P형 보디 영역의 단부를 활성 영역 단부보다도 드레인 영역 방향까지 연장시키고 또한 드리프트 영역으로부터 상기 활성 영역에까지 도달하는 전류 경로를 형성함으로써 전계 집중 개소를 분산시킬 수 있어 국부 전류 집중을 회피할 수 있고 반도체 장치의 구동 능력을 향상시킬 수 있다.
또한, P형 보디 영역에 의해 활성 영역 전체를 덮음으로써 드레인 영역-게이트 전극 간에 고전압이 인가되지 않고, 예를 들면 게이트 전극의 입력 전압이 5V 신호인 경우, 게이트 절연막의 막 두께를 5V계와 같은 정도로까지 얇게 할 수 있어 구동 능력을 향상시킬 수 있다.
이하, 본 발명의 반도체 장치와 그 제조 방법에 따른 제2 실시예에 대하여 도면을 참조하면서 상세하게 설명한다.
실시예 2
도 13에서, 참조 번호 1은 일 도전형, 예를 들면 P형의 반도체 기판(농도 : 대략 3×1014/㎤)으로, 이 기판(1) 상에는 도시하지 않은 소자 분리막[선택산화막(9)을 포함한다]과 게이트 산화막(10)이 형성되고, 참조 번호 11은 이 게이트 산화막(10) 상에 패터닝 형성된 게이트 전극이다. 또한, 참조 번호 13, 14는 저농도의 소스·드레인 영역이고, 참조 번호 15, 16은 고농도의 소스·드레인 영역이고, LDD(Lightly Doped Drain) 구조의 반도체 장치(MOS 트랜지스터)를 구성하고 있다.
그리고, 본 발명의 특징은 상기 저농도의 소스·드레인 영역(13, 14)이 상기 선택 산화막(9)의 단부에서부터 후퇴한 기판 표층 위치에 형성된 제1 불순물 영역(13A, 14A)과, 상기 게이트 산화막(10)과 선택 산화막(9)과의 경계선 근방에 인접하도록 형성되며, 상기 제1 불순물 영역(13A, 14A)보다도 또한 저농도의 제2 불순물 영역(13B, 14B)으로 구성되어 있는 것으로, 각 전압 Vgs에서의 전계 집중 장소에 대응하여 저농도의 소스·드레인 영역을 구성하고 있기 때문에, 각 종 내압에 대응할 수 있다. 즉, 종래(도 16, 도 17)의 제1 영역(1)을 저농도의 제2 불순물 영역(13B, 14B ; 표면 농도 : 대략 5×1016/㎤)으로 형성하고 저Vgs 내압을 갖고, 제2 영역(2)을 제2 불순물 영역(13B, 14B)보다도 높은 저농도의 제1 불순물 영역(13A, 14A ; 표면 농도 : 대략 1×1017/㎤)으로 형성하여 고Vgs 내압을 갖는다.
더 자세하게 말하면, 제1 불순물 영역(13A, 14A)의 확산 깊이 Xj는 대략 1.5㎛ 정도이고, 제2 불순물 영역(13B, 14B)의 확산 깊이 Xj는 대략 0.5㎛ 정도로 하는 것으로, 제2 불순물 영역(13B, 14B)에서의 표면 완화형(RESURF) 구조를 실현할 수 있어 고내압 특성을 가질 수 있다. 이러한 RESURF 기술은 특개평 9-139438호공보 등에 개시되어 있다.
이하, 상기 반도체 장치의 제조 방법에 대하여 설명한다.
우선, 도 8에서 상기 기판(1 ; 농도 : 대략 3×1014/㎤) 상에 더미 산화막(2)을 형성한 후에 제1 레지스트막[제1 불순물 영역(13A, 14A) 형성용 ; 3]을 마스크로 하여 제1 불순물(예를 들면, 인 이온, 비소 이온이라도 좋다)을 이온 주입하여 제1 이온 주입층(4)을 형성한다. 본 공정에서는, 예를 들면 인 이온을 대략 100KeV의 가속 전압이고 5×1012/㎠의 주입량으로 이온 주입하고 있다.
또한, 도 9에 도시한 바와 같이 제2 레지스트막[5 ; 제2 불순물 영역(13B, 14B) 형성용]을 마스크로 하여 기판 표층에 제2 불순물(예를 들면, 비소 이온, 인 이온이라도 상관없다)을 이온 주입하여 제2 이온 주입층(6)을 형성한다. 본 공정에서는, 예를 들면 비소 이온을 대략 160KeV의 가속 전압으로, 2×1012/㎠의 주입량으로 이온 주입하고 있다.
다음에 도 10에 도시한 바와 같이 상기 기판(1) 상의 패드 산화막(7) 상에 형성한 개구를 갖는 실리콘 질화막(8)을 마스크로 기판 표면을 열산화하고, 이 기판(1) 상에 선택 산화막(9) 및 소자 분리막을 형성한다. 또한, 이 열 처리 전에 저농도층 형성용 확산 공정이 실시되고, 상기 제1 및 제2 이온 주입층(4, 6)은 기판 내에 확산되어 제1 및 제2 이온 주입층[4A, 6A ; 후술하는 저농도의 소스·드레인 영역(13, 14)]이 된다.
또한, 도 11에 도시한 바와 같이 기판 표면을 열산화하여 상기 선택산화막(9) 이외의 기판 영역에 게이트 산화막(10)을 형성한다. 계속해서, 전면에 도전막(예를 들면, 인 도핑된 폴리실리콘막, 그 폴리실리콘막과 텅스텐 실리사이드막으로 이루어지는 적층막이라도 된다)을 형성한 후에 이 도전막을 패터닝하여 상기 게이트 산화막(10)으로부터 상기 선택 산화막(9)의 일부에 걸치도록 게이트 전극(11)을 형성한다. 또한, 상기 선택 산화막(9) 및 게이트 전극(11)을 마스크로 하여 기판 표층에 제3 불순물(예를 들면, 비소 이온, 인 이온이라도 좋다)을 이온 주입하여 제3 이온 주입층(12)을 형성한다. 본 공정에서는, 예를 들면 비소 이온을 대략 80KeV의 가속 전압으로 6×1015/㎠의 주입량으로 이온 주입하고 있다.
그 후, 도 12에 도시한 바와 같이 어닐링 처리를 실시함으로써 상기 기판 표층에 이온 주입된 상기 제1, 제2 및 제3 불순물을 확산시켜서 제1, 제2 불순물 농도 분포를 갖는 저농도의 소스·드레인 영역(13A, 14A ; 표면 농도 : 대략 1×1017/㎤, 13B, 14B ; 표면 농도 : 대략 5×1016/㎤)과, 제3 불순물 농도 분포를 갖는 고농도의 소스·드레인 영역(15, 16 ; 농도 : 대략 5×1020/㎤)을 형성한다.
그리고, 도 13에 도시한 바와 같이 전면에 형성한 층간 절연막(도시하지 않음)을 개재하여 고농도의 소스·드레인 영역(15, 16)에 컨택트하는 소스·드레인 전극(17, 18)을 형성하여 반도체 장치가 완성한다.
이상 설명한 바와 같이, 본 발명에서는 각 전압 Vgs에서의 전계 집중 장소에 대응하여 저농도의 소스·드레인 영역(13, 14)을 형성함으로써, 각 종 내압에 대응할 수 있다. 또한, 종래 구성으로는 대략 80V 정도였던 내압을 본 발명 구성에서는 대략 95V 정도까지 올릴 수 있었다.
또한, 본 실시예의 설명에서는, P형 반도체층(기판 혹은 웰 영역 등) 상에 N 채널형 MOS 트랜지스터를 형성한 일례를 소개하였지만, N형 반도체층(기판 혹은 웰 영역 등) 기판 상에 P 채널형 MOS 트랜지스터를 형성하는 경우도 마찬가지이다.
또한, 본 실시예의 설명에서는 소스·드레인 영역의 양측에 선택 산화막(9)을 통하여 게이트 전극(11)을 형성하고 있지만, 한쪽에만(예를 들면, 드레인 영역측) 선택 산화막(9)을 통하여 게이트 전극(11)을 형성하는 것이어도 된다.
본 발명에 따르면, 각 전압 Vgs에서의 전계 집중 장소에 대응하여 저농도의 소스·드레인 영역을 제1 불순물 영역 및 제2 불순물 영역으로 구성한 것으로, 각종 내압에 대응할 수 있다. 또한 RESURF 구조로 채용함으로써 또 다른 고내압화를 도모할 수 있다.
실시예 3
다음에 본 발명의 제3 실시예에 대하여 설명한다.
본 발명의 반도체 장치는 상기 제2 실시예의 반도체 장치에서의 저농도의 N형 불순물 영역(13C, 14C)을 저농도의 소스·드레인 영역(13A, 14A)보다도 깊게 형성한 것을 특징으로 한다. 즉, 도 14에 도시한 바와 같이 P형의 반도체 기판(1) 상에 형성된 게이트 산화막(10)과, 이 게이트 산화막(10)보다도 막 두께가 두꺼운 선택 산화막(9)과, 상기 게이트 산화막(10) 상에 형성되고 또한 선택 산화막(9) 상에 일부가 걸치도록 형성된 게이트 전극(11)과, 상기 게이트 전극(11)에 인접하는선택 산화막(9)의 일 단부에서부터 후퇴한 기판 표층에 형성된 N형의 저농도의 소스·드레인 영역(13A, 14A)과, 상기 선택 산화막(9)의 타단부에 인접하도록 기판 표층에 형성된 N형의 고농도의 소스·드레인 영역(15, 16)을 가짐으로써, 상기 선택 산화막(9)의 일단부로부터 저농도의 소스·드레인 영역(13A, 14A) 단부에 걸쳐서 임계치 전압 강하용의 또한 저농도의 N형 불순물 영역(13C, 14C)이 형성되어 있는 것을 특징으로 한다.
또한, 그 제조 방법은 도 8에 도시한 바와 같이 P형의 반도체 기판 표층에 제1 레지스트막(3)을 마스크로 하여 N형의 제1 불순물을 이온 주입한 후에, 도 9에 도시한 바와 같이 제2 레지스트막(5)을 마스크로 하여 기판 표층에 N형의 제2 불순물을 이온 주입하고, 도 10에 도시한 바와 같이 제1 및 제2 불순물을 확산한다. 다음에, 상기 기판 상에 개구를 갖는 실리콘 질화막(8)을 형성한 후에, 이 실리콘 질화막(8)을 마스크로 기판 표면을 열산화하여 이 기판 상에 선택 산화막(9)을 형성한다. 계속해서, 기판 표면을 열산화하여 상기 선택 산화막(9) 이외의 기판 영역에 게이트 산화막(10)을 형성한 후에 이 게이트 산화막(10)으로부터 상기 선택 산화막(9)의 일부에 걸치도록 게이트 전극(11)을 형성한다. 다음에, 상기 선택 산화막(9) 및 게이트 전극(11)을 마스크로 하여 기판 표층에 N형의 제3 불순물을 이온 주입한다. 그리고, 어닐링 처리를 실시함으로써 상기 기판 표층에 이온 주입한 상기 제1 및 제3 불순물을 확산시켜서 상기 선택 산화막(9)의 일 단부에서부터 후퇴한 기판 표층에 저농도의 N형 소스·드레인 영역(13A, 14A)을 형성함과 함께, 선택 산화막(9)의 타단부에 인접하도록 기판 표층에 고농도의 N형 소스·드레인영역(15, 16)을 형성하고, 또한 제2 불순물을 확산시켜서 상기 선택 산화막(9)의 일단부로부터 저농도의 소스·드레인 영역(13A, 14A) 단부에 걸쳐서 임계치 전압 강하용 저농도의 N형 불순물 영역(13C, 14C)을 형성하는 공정을 포함한 것을 특징으로 한다.
도 14에서, 참조 번호 1은 일 도전형, 예를 들면 P형의 반도체 기판(농도 : 대략 3×1014/㎤)이고, 이 기판(1) 상에는 도시하지 않은 소자 분리막[선택 산화막(9)을 포함한다]과 게이트 산화막(10)이 형성되고, 참조 번호 11은 이 게이트 산화막(10) 상에 패터닝 형성된 게이트 전극이다. 또한, 참조 번호 13A, 14A는 저농도의 소스·드레인 영역(표면 농도 : 대략 1×1017/㎤)이고, 참조 번호 15, 16은 고농도의 소스·드레인 영역(표면 농도 : 대략 5×1020/㎤)이고, LDD(Lightly Doped Drain) 구조의 반도체 장치(MOS 트랜지스터)를 구성하고 있다.
그리고, 본 발명의 반도체 장치의 특징은 고내압화를 도모하기 위해서 제2 게이트 산화막을 구성하는 선택 산화막(9)의 단부에서부터 후퇴한 위치에 저농도의 소스·드레인 영역(13A, 14A)을 배치하여 이루어지는 상기 반도체 장치에 있어서, 3극관 임계치 전압(Vt)을 강하하기 위한, 소위 채널 중개용 저농도의 불순물 영역(13C, 14C ; 표면 농도 : 대략 5×1016/㎤)을 상기 선택 산화막(9)의 단부로부터 저농도의 소스·드레인 영역(13A, 14A)에 걸치도록 형성한 것이다.
그리고, 본 디바이스 구조에 따르면 트랜지스터 본체에 걸리는 전계를 증대시키지 않고 임계치 전압(Vt)을 통상 디바이스와 동등한 임계치 전압(Vt)까지 강하할 수 있었다. 또한, 예를 들면 대략 95V의 고내압 MOS 트랜지스터에서는 임계치 전압(Vt)을 대략 1.5V정도(종래 구조에서는 대략 10V 정도)에까지 강하할 수 있었다.
여기서, 상기 불순물 영역(13C, 14C)의 확산 깊이 Xj는 상술한 바와 같이 임계치 전압(Vt)의 저감 효과만을 목적으로 하고 있어 엄밀한 관리는 필요없고 제조 공정이 복잡화하지는 않는다.
제조 방법에 대해서는 상기 제2 실시예와 거의 마찬가지이다.
이상 설명한 바와 같이 본 발명에서는 종래(도 16)의 저농도의 소스·드레인 영역(155)의 단부를 제2 게이트 절연막(153) 단부에서부터 후퇴시켜서 고내압화를 가능하게 한 반도체 장치에서 선택 산화막(9)으로부터 저농도의 소스·드레인 영역(13A, 14A)에 걸치도록 채널 중개용 N형 불순물 영역(13C, 14C)을 형성한 것으로, 임계치 전압을 강하할 수 있다.
또한, 본 실시예의 설명에서는 P형 반도체층(기판 혹은 웰 영역 등) 상에 N 채널형 MOS 트랜지스터를 형성한 일례를 소개하였지만, N형 반도체층(기판 혹은 웰 영역 등) 기판 상에 P 채널형 MOS 트랜지스터를 형성하는 경우도 마찬가지이다.
또한, 본 실시예의 설명에서는 소스·드레인 영역의 양측에 선택 산화막(9)을 통하여 게이트 전극(11)을 형성하고 있지만, 한쪽에만(예를 들면, 드레인 영역측) 선택 산화막(9)을 개재하여 게이트 전극(11)을 형성하는 것이어도 상관없다.
본 발명에 따르면, 임계치 전압 강하(채널 중개)용 저농도의 불순물 영역을 제2 게이트 산화막으로부터 저농도의 소스·드레인 영역에 걸치도록 형성한 것으로, 트랜지스터 본체에 걸리는 전계를 증대시키지 않고 임계치 전압을 저하시킬 수 있다.

Claims (14)

  1. 반도체 기판에 게이트 절연막을 개재하여 형성된 게이트 전극과, 이 게이트 전극에 인접하도록 형성된 제1 도전형 보디 영역과, 이 제1 도전형 보디 영역 내에 형성된 제2 도전형의 소스 영역 및 채널 영역과, 상기 제1 도전형 보디 영역과 이격된 위치에 형성된 제2 도전형의 드레인 영역과, 이 드레인 영역을 둘러싸도록 형성된 제2 도전형의 드리프트 영역을 포함하는 반도체 장치에 있어서,
    상기 제1 도전형 보디 영역이 상기 게이트 전극 아래의 활성 영역보다도 상기 드레인 영역측으로 연장되어 형성되며, 또한 이 드레인 영역에서 상기 활성 영역 근방까지 제2 도전형의 불순물층이 형성되어 있는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 제2 도전형의 불순물층 농도는 상기 제2 도전형의 드리프트 영역 농도보다도 높고, 상기 제2 도전형의 드레인 영역 농도보다도 낮은 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서, 상기 게이트 절연막은 제1 절연막과, 상기 제1 절연막보다도 두꺼운 선택 산화막으로 이루어지는 제2 절연막으로 이루어지며, 상기 게이트 전극은 상기 제1 절연막 상으로부터 상기 제2 절연막 상으로 타고 넘어가도록 형성되며, 상기 제2 도전형의 불순물층은 상기 제2 절연막의 저면에 접하도록 배치되어있는 것을 특징으로 하는 반도체 장치.
  4. 제2항에 있어서, 상기 게이트 절연막은 제1 절연막과, 상기 제1 절연막보다도 두꺼운 선택 산화막으로 이루어지는 제2 절연막으로 이루어지고, 상기 게이트 전극은 상기 제1 절연막 상으로부터 상기 제2 절연막 상으로 타고 넘어가도록 형성되고, 상기 제2 도전형의 불순물층은 상기 제2 절연막의 저면을 덮도록 배치되어 있는 것을 특징으로 하는 반도체 장치.
  5. 제4항에 있어서, 상기 제2 도전형의 불순물층은 상기 제2 절연막의 저면 전체를 덮도록 배치되어 있는 것을 특징으로 하는 반도체 장치.
  6. 제5항에 있어서, 상기 제2 도전형의 불순물층은 상기 제1 도전형 보디 영역으로부터 상기 게이트 절연막의 엣지보다도 소스측에서 종단하도록 형성되어 있는 것을 특징으로 하는 반도체 장치.
  7. 반도체 장치의 제조 방법에 있어서,
    제1 도전형의 반도체 기판 내에 제2 도전형 불순물 이온을 주입하고 제2 도전형 웰 영역을 형성하는 공정;
    상기 제2 도전형 웰 영역 내에 제1 도전형 불순물 및 제2 도전형 불순물 이온을 각각 주입하여 확산시킴으로써 저농도의 제1 도전형 불순물층 및 저농도의제2 도전형 불순물층을 어느 정도 간격을 두고 형성하는 공정;
    상기 저농도의 제2 도전형 불순물층으로부터 상기 저농도의 제1 도전형 불순물층의 일부에 걸쳐서 제2 도전형 불순물을 이온 주입한 이온 주입층을 형성하는 공정;
    상기 기판 상의 임의의 영역을 선택 산화하여 LOCOS 산화막을 형성함과 함께, 상기 이온 주입층이 확산되어 이루어지는 중농도의 제2 도전형 불순물층을 형성하는 공정;
    상기 LOCOS 산화막 이외의 영역에 게이트 절연막을 형성하고, 이 게이트 절연막으로부터 상기 LOCOS 산화막 상에 걸치도록 게이트 전극을 형성하는 공정; 및
    상기 저농도의 제1 도전형 불순물층 내에 형성하는 소스 형성 영역 상 및 상기 저농도의 제2 도전형 불순물층 내에 형성하는 드레인 형성 영역 상에 개구를 갖는 레지스트막을 마스크로 하여 제2 도전형 불순물을 주입하여 고농도의 소스·드레인 영역을 형성하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 반도체 기판 상에 형성된 제1 절연막과, 상기 제1 절연막보다도 막 두께가 두꺼운 제2 절연막과, 상기 제1 절연막 상에 형성되고, 또한 제2 절연막 상에 일부가 걸치도록 형성된 게이트 전극과, 상기 게이트 전극에 인접하도록 기판 표층에 형성된 저농도 및 고농도의 불순물 영역으로 이루어지는 LDD 구조의 소스·드레인 영역을 포함하는 반도체 장치에 있어서,
    상기 저농도의 소스·드레인 영역이 상기 제2 절연막 단부에서부터 후퇴한 기판 표층 위치에 형성된 제1 불순물 영역; 및
    상기 제1 절연막과 제2 절연막과의 경계선 근방에 인접하도록 형성되고, 상기 제1 불순물 영역보다도 저농도의 제2 불순물 영역
    을 포함하는 것을 특징으로 하는 반도체 장치.
  9. 제8항에 있어서, 상기 제2 절연막 하측에 형성된 상기 제2 불순물 영역은 상기 제1 불순물 영역보다도 얕게 형성되어 있는 것을 특징으로 하는 반도체 장치.
  10. 반도체 장치의 제조 방법에 있어서,
    반도체 기판 표층에 제1 레지스트막을 마스크로 하여 제1 불순물을 이온 주입하는 공정;
    제2 레지스트막을 마스크로 하여 기판 표층에 제2 불순물을 이온 주입하는 공정;
    상기 기판 상에 개구를 갖는 내산화성막을 형성한 후에 이 내산화성막을 마스크로 기판 표면을 열산화하여 이 기판 상에 선택 산화막을 형성하는 공정;
    기판 표면을 열산화하여 상기 선택 산화막 이외의 기판 영역에 게이트 산화막을 형성하는 공정;
    전면에 도전막을 형성한 후에 이 도전막을 패터닝하여 상기 게이트 산화막으로부터 상기 선택 산화막의 일부에 걸치도록 게이트 전극을 형성하는 공정;
    상기 선택 산화막 및 게이트 전극을 마스크로 하여 기판 표층에 제3 불순물을 이온 주입하는 공정; 및
    어닐링 처리를 실시함으로써 상기 기판 표층에 이온 주입된 상기 제1, 제2 및 제3 불순물을 확산시켜서 제1 및 제2 불순물 농도 분포를 갖는 저농도의 소스·드레인 영역과, 제3 불순물 농도 분포를 갖는 고농도의 소스·드레인 영역을 형성하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제10항에 있어서, 상기 저농도의 소스·드레인 영역은,
    상기 제2 절연막의 단부에서부터 후퇴한 기판 표층 위치에 형성된 제1 불순물 영역; 및
    상기 제1 절연막과 제2 절연막과의 경계선 근방에 인접하도록 형성되며, 상기 제1 불순물 영역보다도 저농도의 제2 불순물 영역
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제10항에 있어서, 상기 제2 절연막의 하측에 형성된 상기 제2 불순물 영역은 상기 제1 불순물 영역보다도 얕게 형성되어 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 일 도전형의 반도체 기판 상에 형성된 제1 절연막과, 상기 제1 절연막보다도막 두께가 두꺼운 제2 절연막과, 상기 제1 절연막 상에 형성되고 또한 제2 절연막 상에 일부가 걸치도록 형성된 게이트 전극과, 상기 게이트 전극에 인접하는 제2 절연막의 일 단부에서부터 후퇴한 기판 표층에 형성된 역도전형의 저농도의 소스·드레인 영역과, 상기 제2 절연막의 타단부에 인접하도록 기판 표층에 형성된 역도전형의 고농도의 소스·드레인 영역을 포함하는 반도체 장치에 있어서,
    상기 제2 절연막의 일단부로부터 저농도의 소스·드레인 영역 단부에 걸쳐서, 임계치 전압 강하용 저농도의 역도전형 불순물 영역이 형성되어 있는 것을 특징으로 하는 반도체 장치.
  14. 반도체 장치의 제조 방법에 있어서,
    일 도전형의 반도체 기판 표층에 제1 레지스트막을 마스크로 하여 역도전형의 제1 불순물을 이온 주입한 후에 제2 레지스트막을 마스크로 하여 기판 표층에 역도전형의 제2 불순물을 이온 주입하여 제1 및 제2 불순물을 확산하는 공정;
    상기 기판 상에 개구를 갖는 내산화성막을 형성한 후에 이 내산화성막을 마스크로 기판 표면을 열산화하여 이 기판 상에 선택 산화막을 형성하는 공정;
    기판 표면을 열산화하여 상기 선택 산화막 이외의 기판 영역에 게이트 산화막을 형성하는 공정;
    전면에 도전막을 형성한 후에 이 도전막을 패터닝하여 상기 게이트 산화막으로부터 상기 선택 산화막의 일부에 걸치도록 게이트 전극을 형성하는 공정;
    상기 선택 산화막 및 게이트 전극을 마스크로 하여 기판 표층에 역도전형의제3 불순물을 이온 주입하는 공정; 및
    어닐링 처리를 실시하여 상기 기판 표층에 이온 주입된 상기 제1 및 제3 불순물을 확산시켜서 상기 선택 산화막의 일 단부에서부터 후퇴한 기판 표층에 저농도의 역도전형 소스·드레인 영역을 형성함과 함께 선택 산화막의 타단부에 인접하도록 기판 표층에 고농도의 역도전형 소스·드레인 영역을 형성하고, 또한 제2 불순물을 확산시켜서 상기 선택 산화막의 일단부로부터 저농도의 소스·드레인 영역 단부에 걸쳐서, 임계치 전압 강하용 역도전형 불순물 영역을 형성하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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