JP5296287B2 - 半導体装置 - Google Patents

Description

この発明は、スイッチングデバイスとして用いられる半導体装置に関し、特にオン抵抗の劣化を伴わずＥＳＤ（Ｅｌｅｃｔｒｉｃ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）耐量などのサージ耐量の高い横型ＭＯＳＦＥＴの構成に関する。

図１２は、従来の半導体装置の要部断面図である。この半導体装置はスイッチングデバイスの一つであるｎチャネル横型ＭＯＳＦＥＴである。
ｐ半導体基板１の表面層にｎウェル領域２を形成し、ｎウェル領域２の表面に電極１４を形成する。ｎウェル領域２の表面層にｐウェル領域３を形成し、そのｐウェル領域３の表面層にｎソース領域４とｐコンタクト領域５を形成する。さらにｎソース領域４とｐコンタクト領域５の表面にソース電極１１を形成する。
また、ｐウェル領域３表面層にｎソース領域４と離してｎオフセット領域９を形成し、ｎオフセット領域の表面層にｎドレイン領域８を形成し、その表面にドレイン電極１０を形成する。このドレイン電極１０を通常、電極１４と同電位に接続する。
ｎオフセット領域９とｎソース領域４に挟まれたｐウェル領域３表面にはゲート酸化膜６を介してゲート電極７を形成し、このゲート電極７はＬＯＣＯＳ酸化膜１２上まで延在し、フィールドプレート７ａとなる。

また、ゲート電極７のドレイン側端とｎドレイン領域８との間にはｎドレイン領域８側のゲート電極直下の電界を緩和する等の目的でＬＯＣＯＳ酸化膜１２を形成する。また、ｐ形半導体基板１の裏面は通常ソース電極１１と同電位に接続される裏面電極１３を形成する。
図１２において、ソース電極１１に対しドレイン電極１０に正の電圧を印加する場合について説明する。
ゲート電極７にゲート閾値以下の電圧が印加されている場合は、ｐウェル領域３とｎオフセット領域９間のｐｎ接合が逆バイアスされた状態であるため電流は流れない。つまりオフ状態となる。
一方、ゲート電極７にゲート閾値以上の電圧を印加するとゲート電極７直下のｐウェル領域３表面には反転層が形成され、ｎドレイン領域８からｎオフセット領域９およびｐウェル領域３の表面反転層を順に経由してｎソース領域４に至る経路で電流が流れ、よく知られたＭＯＳＦＥＴのスイッチング動作を行うことができる。

尚、この様な構造の横型ＭＯＳＦＥＴはｐウェル領域３内のｎオフセット領域９をＭＯＳＦＥＴの主電流が流れるドリフト領域として使用するが、逆バイアス時には空乏化させる必要があるため、ｎオフセット領域９の深さを十分にとることは困難である。
したがって、数１００Ｖ以上の高耐圧の場合はもとより、数１０Ｖ以下の比較的低耐圧の場合でも単位面積あたりの不純物総量を適量にするいわゆるＲＥＳＵＲＦ（Ｒｅｄｕｃｅｄ Ｓｕｒｆａｃｅ Ｆｉｅｌｄ）構造を適用することが有効である。この場合、ｎオフセット領域９の単位面積あたりの不純物総量はＲＥＳＵＲＦ条件である１．０×１０¹²ｃｍ^-2程度である。
また、ｐウェル領域３も十分深く形成できない場合は、ｐウェル領域３とｎオフセット領域９間と、ｐウェル領域３とｎウェル領域２間のｐｎ接合からそれぞれ伸びる空乏層によりｎオフセット領域９直下のｐウェル領域３を完全に空乏化するいわゆるダブルＲＥＳＵＲＦ条件にすることが有効である。この場合ｎオフセット領域９直下のｐウェル領域３の不純物総量は２．０×１０¹²ｃｍ^-2程度である。

この様な構造の横型ＭＯＳＦＥＴはｎウェル領域２でｐ半導体基板１と電位的に分離することが可能で、ドレイン電極１０およびソース電極１１の電位に対する自由度が高いため、複数のハイサイドＭＯＳＦＥＴ、ローサイドＭＯＳＦＥＴ等を同一チップ内に集積する場合などに有効である。
また、図１３に低オン抵抗および高サージ耐量を兼ね備えた横型ＭＯＳＦＥＴの断面構造を示す（特許文献１など）。
基本的な構造は、前記の図１２の横型ＭＯＳＦＥＴと同様であるが、異なるのはｎドレイン領域８下にｐウェル領域３が形成されておらず、ｎオフセット領域９とｎウェル領域２が接続されている点である。この様な構造の横型ＭＯＳＦＥＴの動作は前記の図１２に示す横型ＭＯＳＦＥＴと同じである。

ｎオフセット領域９とｎウェル領域２をＡ部で接続することで、ｎドレイン領域８直下はｐ半導体基板１−ｎウェル領域２−ｎオフセット領域９のｐｎダイオード構造となり、図１２のようなｐ半導体基板１−ｎウェル領域２−ｐウェル領域３−ｎオフセット領域９による寄生サイリスタが構成されないため、高サージ耐量とすることができる。このｎオフセット領域９とｎウェル領域２を接続するＡ部の面積は小さくてよいために、接続箇所であるＡ部は、通常はｎドレイン領域８の直下でｎドレイン領域８より小さな面積である。ｎドレイン領域８はＬＯＣＯＳ酸化膜１２をマスクとして形成し、ＬＯＣＯＳ酸化膜１２をＬＯＣＯＳ酸化膜用マスク４２を用いて形成する。また、ｐウェル領域３をｐウェル形成用マスク４１を用いて形成する。そのため、ＬＯＣＯＳ酸化膜用マスク４２の開口部端４２ａは、ｐウェル領域用マスク４１の開口部端４１ａより内側に位置させる。その結果、ｐウェル領域３の横方向拡散領域はｎドレイン領域８直下に位置し、ＬＯＣＯＳ酸化膜１２下のｐウェル領域３の横方向の不純物濃度は一定である。従って、ｎオフセット領域９の横方向の不純物濃度はｎドレイン領域８と接する箇所までは少なくとも一定となる。尚、図中のマスク４１、マスク４２は実際はｐ半導体基板１の表面に形成されるレジストマスクや窒化膜マスクであるがここでは基板上での開口部の位置関係を示すためにｐ半導体基板１の上方に太い横線で示した。

図１４は、図１２および図１３の横型ＭＯＳＦＥＴのＸ−Ｘ線に沿った不純物プロフィルを示す図である。前記したように、ｎオフセット領域９の横方向の不純物濃度はｎドレイン領域８と接する箇所までは少なくとも一定である。
特開平２００４−３１５１９号公報

前記の図１２に示す横型ＭＯＳＦＥＴでは、ＥＳＤ耐量などのサージ耐量が非常に小さくパワーＩＣ等に搭載された場合、特に車載用素子に要求される１０ｋＶ〜１５ｋＶ以上のサージ電圧を満たすことはできない。
また、前記の図１３に示す横型ＭＯＳＦＥＴではｎドレイン領域８下でｎオフセット領域９とｎウェル領域２を接する様に形成されていることから、高いサージ電圧が印加された場合にそのエネルギーをｐ半導体基板１とｎウェル領域２からなる寄生ｐｎダイオードで吸収することでサージ耐量の向上を果たしていると考えられる。
しかし、車載用に用いられるパワーＩＣに要求されるＥＳＤ耐量を満たすには不十分なため同一基板上にダイオードなどの保護素子を形成し横型ＭＯＳＦＥＴの保護を行う必要がある。

この様な保護素子を用いたサージ保護を行う場合には両デバイスの耐圧特性の関係が重要である。図１２および図１３に示す様な横型ＭＯＳＦＥＴの耐圧特性は、アバランシェ電流が大きくなると負性抵抗を示す。通常保護素子の耐圧は被保護素子であるＭＯＳＦＥＴの耐圧よりも低く設計されているものの、サージ電圧の様な高電圧が印加されると保護素子に非常に大きなアバランシェ電流が流れるため保護素子自身の動作抵抗からアバランシェ電流と動作抵抗の積である過大なサージ電圧が横型ＭＯＳＦＥＴに印加される。この様な場合、図１６示すように負性抵抗の領域までアバランシェ電流が流れて、横型ＭＯＳＦＥＴが破壊に至ることがある。
また、保護素子の動作抵抗を小さくすることでサージ電圧を吸収し、横型ＭＯＳＦＥＴの耐圧以下に抑えたり、アバランシェ電流を負性抵抗の領域まで流さない様にすることはできるが、その場合は大きな面積の保護素子が必要となる。

図１５は、図１２の横型ＭＯＳＦＥＴの電界強度分布を示す図である。これは、ゲート電圧をしきい電圧以下としてドレイン電極に正の電圧を印加した場合の電界分布図である。
図１６は、図１２の横型ＭＯＳＦＥＴの耐圧波形図である。
図１５および図１６において、横型ＭＯＳＦＥＴのソース側（ｐウェル領域３とｎオフセット領域９のｐｎ接合）で電界が高いことに加え、ｎオフセット領域９が空乏化した状態ではドレイン側（ｎオフセット領域９とｎドレイン領域８の接合）でも電界が高くなる。
この状態でアバランシェ電流が増加すると、電界のピーク位置は変わらず特にドレイン側の電界が上昇しｄＥ／ｄＸが増加する（図１５のｅからｇへ向かってｄＥ／ｄＸが増加する）。ｄＥ／ｄＸが増加すると、ドレイン側（ドレイン領域８付近のｎオフセット領域９）では衝突電離速度が増加してアバランシェ電流が増加する。このアバランシェ電流のうち、ｎオフセット領域９に流入する正孔でｎオフセット領域９中央付近の正味の電荷量（電子量−正孔量）が減少して、ｎオフセット領域９中央付近の電界はポアソンの方程式に従って低くなる。

電圧はこの電界の場所による積分値であることから、ｎオフセット領域９中央付近の電界が低くなったことで電圧は低下する。つまり、アバランシェ電流が増加するにもかかわらず電圧が低下するという第１の負性抵抗領域（図１６）を示す。
さらに、アバランシェ電流を増加させると寄生バイポーラトランジスタの２次降伏による第２の負性抵抗領域（図１６）を示す。
従来の横型ＭＯＳＦＥＴでは前記の第１の負性抵抗を示すアバランシェ電流が小さく、サージ電圧が印加されると、横型ＭＯＳＦＥＴは第１の負性抵抗領域に突入し、引き続き第２の負性抵抗領域に突入して破壊する。
また、図１３の横型ＭＯＳＦＥＴの場合は、図１２の横型ＭＯＳＦＥＴと比べてサージ耐量は向上しているが、第１の負性抵抗領域があるため、二次降伏による第２の負性抵抗領域に突入する前に第１の負性抵抗領域に突入して、大きなアバランシェ電流を流すことはできないため、前記したような車載用素子に要求されるＥＳＤ耐量などのサージ耐量を満足させることは困難である。

この発明の目的は、前記の課題を解決して、第１の負性抵抗領域が無い、高サージ耐量の半導体装置を提供することにある。

前記の目的を達成するために、第１導電型の半導体基板と、前記半導体基板の表面層に選択的に形成される第２導電型の第１ウェル領域と、前記第１ウェル領域の表面層に選択的に形成される第１導電型の第２ウェル領域と、前記第２ウェル領域の表面層から前記第１ウェル領域の表面層に渡って選択的に形成される第２導電型の第１のオフセット領域と、前記第１のオフセット領域と重なる領域を有しドレイン側に形成された第２導電型の第２のオフセット領域と、前記第２のオフセット領域の表面層に選択的に形成される第２導電型のドレイン領域と、前記第１のオフセット領域と離れて前記第２ウェル領域の表面層に選択的に形成される第２導電型のソース領域と、前記ソース領域と前記第１のオフセット領域に挟まれた前記第２ウェル領域上にゲート絶縁膜を介して形成されるゲート電極と、前記ドレイン領域上に形成される第１主電極と、前記ソース領域上に形成される第２主電極とを有する半導体装置において、
前記第１のオフセット領域が、前記ソース領域側に不純物濃度の低い第１の箇所を有し、前記第２のオフセット領域の前記第１のオフセット領域と重なる領域には、前記第１の箇所側に不純物濃度が第１の箇所より高く、且つ、前記ドレイン領域側に向かって不純物濃度が増加し、前記ドレイン領域に接して形成される濃度勾配領域からなる第２の箇所を有し、前記第２の箇所の横方向の長さが前記ドレイン領域の縦方向の拡散深さより大きく、前記第２の箇所が前記第２ウェル領域の上方に位置しており、前記第２の箇所は、前記第２のオフセット領域の横方向拡散領域である構成とする。

また、前記第２の箇所が前記第１の箇所に隣接して形成されるとよい。

また、前記絶縁膜が、第１の箇所上にのみに形成されるとよい。

この本発明によれば、オフセット領域に濃度勾配を設け、この濃度勾配領域の長さ（第２のｎオフセット領域の長さＭ）を、ドレイン領域の拡散深さＮより大きくすることで、寄生バイポーラトランジスタの２次降伏による第２の負性抵抗領域に突入する前の低いアバランシェ電流で生じる第１の負性抵抗領域をなくすることができる。
第１の負性抵抗領域をなくすることで、サージ電圧が素子に印加されたとき、大きなアバランシェ電流を流すことができて、横型ＭＯＳＦＥＴのＥＳＤ耐量などのサージ耐量を向上させることができる。
また、ダイオードなどをサージ保護素子として用いて、本発明の横型ＭＯＳＦＥＴと組合せて形成したパワーＩＣなどの場合、本発明の横型ＭＯＳＦＥＴと保護素子との耐圧差が大きくなることでサージ耐量を向上させることができると共に、横型ＭＯＳＦＥＴに過大な電圧が印加されても負性抵抗領域に至るまでのアバランシェ電流を大きくできるため、パワーＩＣとしてのサージ耐量を向上させることができる。

この発明の最良の形態は、ドレイン領域に向かってオフセット領域の不純物濃度を増大させることで、サージ電圧印加時に寄生バイポーラトランジスタの二次降伏突入まで大きなアバランシェ電流を流せるようになり、サージ耐量の向上を図ることができる。
以下の実施例では第１導電型をｐ型、第２導電型をｎ型としているがこれらを逆にしても構わない。また、図１２および図１３と同一部位には同一符号を付した。

図１は、この発明の第１実施例の半導体装置の要部断面図である。この半導体装置は、横型ＭＯＳＦＥＴを例に挙げた。
ｐ半導体基板１の表面にｎウェル領域２を形成し、ｎウェル領域２の表面層にｐウェル領域３を形成し、ｐウェル領域３表面層にｎソース領域４とｐコンタクト領域５を形成する。さらに、ｎソース領域４とｐコンタクト領域５上に渡ってソース電極１１を形成する。
また、ｐウェル領域３の表面層からｎウェル領域２の表面層に渡ってｎオフセット領域９を形成し、このｎオフセット領域９の表面層にｎドレイン領域８を形成し、このｎドレイン領域８と接してｎオフセット領域９上にＬＯＣＯＳ酸化膜１２を形成する。ｎドレイン領域８上にドレイン電極１０を形成する。

このｐウェル領域３のｎドレイン領域８側はｐウェル領域３の横方向拡散によりｎドレイン領域８側に向かって不純物濃度が低くなる。ｐウェル領域３の不純物濃度が低くなるために、ｎオフセット領域９はｎドレイン領域８側に向かって不純物濃度が高くなる第２のｎオフセット領域１５が形成される。
つまり、ｎオフセット領域９は、ｎソース領域４側に形成され、不純物濃度が一定で低い第１のｎオフセット領域９ａと、ｎドレイン領域８側に向かって不純物濃度が高くなる第２のｎオフセット領域１５で構成される。
さらに、第１のｎオフセット領域９ａとｎソース領域４に挟まれたｐウェル３領域上にゲート酸化膜６を介してゲート電極７を形成する。このゲート電極７はＬＯＣＯＳ酸化膜１２上まで延在し、フィールドプレート７ａとなる。

また、第１のｎオフセット領域９ａのゲート電極７側の端部と第２のｎオフセット領域１５のｎドレイン領域８側の端部との間のｎオフセット領域９上には、電界を緩和するために前記したＬＯＣＯＳ酸化膜１２を形成する。また、ｐ半導体基板１の裏面はソース電極１１と同電位に接続する裏面電極１３を形成する。
第２のオフセット領域の長さＭをｎドレイン領域８の縦方向の拡散深さＮより大きくすることで、後述するようにサージ耐量を向上させることができる。
図２は、図１の半導体装置の製造方法を示す図で、同図（ａ）から同図（ｃ）は工程順に示した要部製造工程断面図である。図中の第１マスク２１、第２マスク２２および第３マスク２３は実際はｐ半導体基板１の表面に形成されるレジストマスクや窒化膜マスクであるが、ここでは基板上での開口部の位置関係を示すためにｐ半導体基板１の上方に太い横線で示した。

ｐ半導体基板１の表面層にｎウェル領域２を形成し、ｎウェル領域２の表面層に第１マスク２１（例えば、レジストマスク）を用いてイオン注入と熱処理でｐウェル領域３を形成し、ｐウェル領域３の表面層とｎウェル領域２の表面層に渡って第２マスク２２（例えば、レジストマスク）を用いてイオン注入と熱処理でｎオフセット領域９を形成し、ｎオフセット領域９の表面に第３マスク２３（窒化膜マスク）を用いてＬＯＣＯＳ酸化膜１２を形成する。このＬＯＣＯＳ酸化膜１２のドレイン形成領域側の端部Ｅとｐウェル領域３の横方向拡散深さの先端部Ｆとをほぼ一致させるため、ｐウェル領域３形成用の第１マスクの開口部端２１ａはＬＯＣＯＳ酸化膜１２形成用の第２マスクの開口部端２３ａより内側に位置させ、その距離Ｌはｐウェル領域３の横方向拡散深さＷにほぼ等しくする。つまり、第１マスクの開口部端２１ａと第２マスクの開口部端２３ａの距離Ｌをｐウェル領域３の横方向拡散深さＷとほぼ同じにする（同図（ａ））。

つぎに、ＬＯＣＯＳ酸化膜１２を形成し、ゲート絶縁膜６を形成し、このゲート絶縁膜６を介してゲート電極７を形成し、このゲート電極７をＬＯＣＯＳ酸化膜１２上に延在させてフィールドプレート７ａを形成し、図示しないレジストをマスクとしてｎドレイン領域８をｎオフセット領域９の表面層に形成し、ｎオフセット領域９と離してｐウェル領域３の表面層にゲート電極７と図示しないレジストをマスクにｎソース領域４を形成し、このｎソース領域に接してｐコンタクト領域５を形成する（同図（ｂ））。
つぎに、ｎドレイン領域８上にドレイン電極１０を形成し、ｎソース領域４上とｐコンタクト領域５上に渡ってソース電極１１を形成し、ｐ半導体基板１の裏面に図示しない裏面電極１３を形成する（同図（ｃ））。
同図（ａ）において、ｐウェル領域３を形成するためのｐ型不純物は横方向にも拡散し、第１マスク２１下のｐウェル領域３は横方向に不純物濃度が小さくなる。この横方向の拡散深さＬは通常縦方向拡散の拡散深さＴの０．８倍程度である。

図３は、図１の横型ＭＯＳＦＥＴのＸ−Ｘ線に沿った不純物プロフィルを示す図である。ここでＸ−Ｘ線は表面に沿う線であり、ここで示す不純物プロフィルの不純物濃度は基板表面での不純物濃度の一例である。
ｐウェル領域３の不純物濃度は３×１０¹⁶ｃｍ^-3であり、第１のｎオフセット領域９ａの不純物濃度は５×１０¹⁶ｃｍ^-3であり、第２のｎオフセット領域１５のｎドレイン領域８側の端部の不純物濃度は８×１０¹⁶ｃｍ^-3であり、ｎドレイン領域８とｎソース領域４の不純物濃度は９×１０¹⁹ｃｍ^-3である。
第１のｎオフセット領域９の不純物濃度は、ｎオフセット領域９を形成するためのｎ型不純物の濃度（８×１０¹⁶ｃｍ^-3）からｐウェル領域３を形成するためのｐ型不純物の濃度（３×１０¹⁶ｃｍ^-3）を差し引いた濃度となる。ｐウェル領域３を形成するｐ型不純物の濃度は第１マスクの開口部端２１ａからドレイン形成領域側に向かって（横方向で）３×１０¹⁶ｃｍ^-3から０ｃｍ^-3まで減少する。そのため、反対に第２のｎオフセット領域１５の不純物濃度は第１マスクの開口部端２１ａからドレイン形成領域側に向かって５×１０¹⁶ｃｍ^-3から８×１０¹⁶ｃｍ^-3に増大することになる。

つまり、ｎオフセット領域９は、横方向の不純物濃度が５×１０¹⁶ｃｍ^-3と一定となる第１のｎオフセット領域９ａと、不純物濃度がｎドレイン領域側に向かって５×１０¹⁶ｃｍ^-3から８×１０¹⁶ｃｍ^-3に増大する第２のｎオフセット領域１５で構成される。この第２のｎオフセット領域１５は９×１０¹⁹ｃｍ^-3と濃度の高いｎドレイン領域８と接続する。
この第２のオフセット領域の長さＭは、図２（ｂ）に示すようにｐウェル領域３の横方向拡散が始まる位置３ａからｎドレイン領域８の端部８ａまでの距離であり、これはｐウェル領域３の横方向拡散深さＷとほぼ等しくなる。この第２のオフセット領域の長さＭをｎドレイン領域８の縦方向の拡散深さＮより大きくすることで、第２のｎオフセット領域３の不純物濃度をｎドレイン領域８側に向かって、ｎドレイン領域８の横方向拡散濃度の勾配Ｇより、緩い勾配Ｈで徐々に増大する。第２のｎオフセット領域１５の不純物濃度が緩い勾配Ｈで増加することで、第２のｎオフセット領域１５内での電界のピークをｎドレイン領域８側に移動させてそのピーク値を抑制し、図５で示す第１の負性抵抗領域を無くして、２次降伏による第２の負性抵抗領域に突入するまで大きなアバランシェ電流を流せるようにする。負性抵抗領域に突入するアバランシェ電流が増大することで、高サージ耐量の横型ＭＯＳＦＥＴとすることができる。また、負性抵抗領域に突入するアバランシェ電圧も高くすることができる。

この図１に示す横型ＭＯＳＦＥＴのオン動作は、従来の図１２に示す横型ＭＯＳＦＥＴと同様であり、ゲート電極にしきい電圧以上の電圧が印加された場合、ｎドレイン領域８からｎオフセット領域９とゲート電極７直下のｐウェル３表面反転層とｎソース領域４を経由する経路でオン電流が流れる。
図４は、図１の横型ＭＯＳＦＥＴの電界分布を示す図である。これは、ゲート電圧をしきい電圧以下としてドレイン電極１０に正の電圧を印加した場合の電界分布図である。比較のために点線で図１２の横型ＭＯＳＦＥＴの電界分布も示した。
図５は、図１の横型ＭＯＳＦＥＴの耐圧波形図である。比較のために、点線で図１２の横型ＭＯＳＦＥＴの耐圧波形も示した。
図４、図５において、図１の横型ＭＯＳＦＥＴは、ｎオフセット領域９のドレイン側に濃度勾配を持たせることでｎドレイン側に電界のピーク位置が移動することで、電界のピークを抑え、ｄＥ／ｄＸを大きく増加させることがなくなる。ｄＥ／ｄＸが大きく増加せずに電界のピーク位置がｈ点からｊ点へとドレイン側に移動することで、ｎオフセット領域９の中央付近の電界の低下が少なくなる。また、高電界領域がドレイン側に広がることで、図５のように電圧を増大しながらアバランシェ電流をｈ点からｊ点へと増大させることができる。さらにアバランシェ電流を増大させると、寄生バイポーラトランジスタの二次降伏による第２の負性抵抗領域に突入する。

つまり、第１の負性抵抗領域を無くし、寄生トランジスタが二次降伏に突入するまで、電圧を増大させながらアバランシェ電流を増大させることができる。
本発明の横型ＭＯＳＦＥＴは単体でのサージ耐量を向上させることができると共に、ダイオードなどのサージ保護素子と本発明の横型ＭＯＳＦＥＴとを組合せてパワーＩＣを形成する場合においても、保護素子との耐圧差（＝本発明の横型ＭＯＳＦＥＴの耐圧−保護素子の耐圧）が大きくなりサージ耐量を向上させることができる。
また、保護素子の動作抵抗が大きく保護素子の耐圧（アバランシェ電圧）が横型ＭＯＳＦＥＴの耐圧（アバランシェ電圧）より高くなって、本発明の横型ＭＯＳＦＥＴに過大な電圧が印加された場合でも、本発明の横型ＭＯＳＦＥＴは負性抵抗領域に突入するアバランシェ電流が大きく、またアバランシェ電圧を大きくできることから、パワーＩＣとしてのサージ耐量を向上させることができる。

図６は、この発明の第２実施例の半導体装置の要部断面図である。この半導体装置は、横型ＭＯＳＦＥＴを例に挙げた。
第１実施例と異なる点は、ＬＯＣＯＳ酸化膜１２ａと離してｎドレイン領域８を形成し、ＬＯＣＯＳ酸化膜１２ａが形成されない箇所に、ｎドレイン領域８側に向かって不純物濃度が高くなる第２のｎオフセット領域１５をｎドレイン領域８と接するように形成している点である。尚、ＬＯＣＯＳ酸化膜１２ａの先端と第２のｎオフセット領域１５の左側の端部が重なっても構わない。
図７は、図６の半導体装置の製造方法を示す図で、同図（ａ）から同図（ｃ）は工程順に示した要部製造工程断面図である。図中の第４マスク２４、第５マスク２５、第６マスク２６および第７マスク２７は実際はｐ半導体基板１の表面に形成されるレジストマスクや窒化膜マスクであるが、ここでは基板上での開口部の位置関係を示すためにｐ半導体基板１の上方に太い横線で示した。

ｐ半導体基板１の表面層にｎウェル領域２を形成し、ｎウェル領域２の表面層に第４マスク２４（例えば、レジストマスク）を用いてイオン注入と熱処理でｐウェル領域３を形成し、ｐウェル領域３の表面層に第５マスク２５（例えば、レジストマスク）を用いてイオン注入と熱処理でｎオフセット領域９を形成し、ｎオフセット領域９の表面に第６マスク２６（窒化膜マスク）を用いてＬＯＣＯＳ酸化膜１２ａを形成する。ＬＯＣＯＳ酸化膜１２ａ形成用の第６マスクの開口部端２６ａはｐウェル領域３形成用の第４マスクの開口部端２４ａより内側に位置させ、第２のｎオフセット領域１５の表面にＬＯＣＯＳ酸化膜１２ａが形成されないようにする。（同図（ａ））。
つぎに、ＬＯＣＯＳ酸化膜１２を形成し、ゲート絶縁膜６を形成し、このゲート絶縁膜６を介してゲート電極７を形成し、このゲート電極７をＬＯＣＯＳ酸化膜１２上に延在させてフィールドプレート７ａを形成し、このＬＯＣＯＳ酸化膜１２ａに接しないないように、またｎドレイン領域８の横方向拡散深さの先端部８ａとｐウェル領域３の横方向拡散深さの先端部３ｂの位置がほぼ一致するように形成された第７マスク２７（例えば、レジストマスク）を用いてｎドレイン領域８を形成し、ｎオフセット領域９と離してｐウェル領域３の表面層に第７マスクとゲート電極７をマスクとしてｎソース領域４を形成し、このｎソース領域と接してｐコンタクト領域５を形成する（同図（ｂ））。

つぎに、ｎドレイン領域８上にドレイン電極１０を形成し、ｎソース領域４上からｐコンタクト領域５上に渡ってソース電極１１を形成し、ｐ半導体基板１の裏面に図示しない裏面電極１３を形成する（同図（ｃ））。
通常知られているように、ＬＯＣＯＳ酸化膜があるとその下の半導体領域の不純物がＬＯＣＯＳ酸化膜に引き寄せられて場所的に不純物濃度に乱れが生じる。第２実施例のようにＬＯＣＯＳ酸化膜１２ａがない第２のｎオフセット領域１５の不純物濃度は場所的に乱れることがなく、第１実施例と比べて高サージ耐量化を図ることができる。

図８は、この発明の第３実施例の半導体装置の要部断面図である。この半導体装置は、横型ＭＯＳＦＥＴを例に挙げた。
基本的な構造は第１実施例と同様であるが、第１実施例と異なる点はｎドレイン領域８を含む様に第１のｎオフセット領域９ａよりも不純物濃度が高い高濃度のｎオフセット領域１６を形成し、このｎオフセット領域１６形成時の不純物の横方向拡散により第２のオフセット領域１６ａが濃度勾配領域となる点である。第２のｎオフセット領域１６ａの不純物濃度がｐウェル領域３の不純物濃度とは独立して決定できる。そのため、第２のｎオフセット領域１６ａの不純物濃度の範囲を広く設定することができて、第１実施例と比べて、電界分布・耐圧特性およびサージ耐量の向上を図ることが容易になる。
また、図１２に示したように、ｐウェル領域３を点線１８のように延ばし、この延ばしたｐウェル領域の表面層にｎオフセット領域９を形成しても構わない。この場合は、ｎウェル領域２の表面に電極１４を形成し、ドレイン電極１０と電気的に接続する。

また、第２のｎオフセット領域１６ａの縦方向の拡散深さを点線１７で示すように第１のｎオフセット領域９ａの拡散深さと違えても構わない。
図９は、図８の半導体装置の製造方法を示す図で、同図（ａ）から同図（ｃ）は工程順に示した要部製造工程断面図である。図中の第８マスク２８、第９マスク２９、第１０マスク３０および第１１マスク３１は実際はｐ半導体基板１の表面に形成されるレジストマスクや窒化膜マスクであるが、ここでは基板上での開口部の位置関係を示すためにｐ半導体基板１の上方に太い横線で示した。
ｐ半導体基板１の表面層にｎウェル領域２を形成し、ｎウェル領域２の表面層に第８マスク２８（例えば、レジストマスク）を用いてイオン注入と熱処理でｐウェル領域３を形成し、ｐウェル領域３の表面層とｎウェル領域２の表面層に渡って第９マスク２９（例えば、レジストマスク）を用いてｎオフセット領域９を形成するための第１のイオン注入と熱処理と、第１０マスク（例えば、レジストマスク）を用いて、高濃度のｎオフセット領域１６を形成するためのイオン注入と熱処理を行う。ｎオフセット領域９の表面および高濃度のｎオフセット領域１６の表面に第１１マスク３１（窒化膜マスク）を用いてＬＯＣＯＳ酸化膜１２を形成する（同図（ａ））。

つぎに、ゲート絶縁膜６を形成し、このゲート絶縁膜６を介してゲート電極７を形成し、このゲート電極７をＬＯＣＯＳ酸化膜１２上に延在させてフィールドプレート７ａを形成し、ＬＯＣＯＳ酸化膜１２をマスクとしてｎドレイン領域８を高濃度のｎオフセット領域１６の表面層に形成し、ｎオフセット領域９と離してｐウェル領域３の表面層にゲート電極７と図示しないレジストをマスクにｎソース領域４を形成し、このｎソース領域と接してｐコンタクト領域５を形成する。ｎオフセット領域９が第１のｎオフセット領域９ａとなり、高濃度のｎオフセット領域１６の横方向拡散深さの端部とｎドレイン領域８の端部の間が第２のｎオフセット領域１６ａとなる。この第２のｎオフセット領域の長さＭをｎドレイン領域８の拡散深さＮより大きくする（同図（ｂ））。
つぎに、ｎドレイン領域８上にドレイン電極１０を形成し、ｎソース領域４上とｐコンタクト領域５上に渡ってソース電極１１を形成し、ｐ半導体基板１の裏面に図示しない裏面電極１３を形成する（同図（ｃ））。

図１０は、図８の横型ＭＯＳＦＥＴのＸ−Ｘ線に沿った不純物プロフィルを示す図である。この不純物濃度は表面での不純物濃度で一例である。
ｐウェル領域３の不純物濃度は３×１０¹⁶ｃｍ^-3であり、第１のｎオフセット領域９ａの不純物濃度は３×１０¹⁶ｃｍ^-3であり、第２のｎオフセット領域１５のｎドレイン領域８側の端部の不純物濃度は１×１０¹⁷ｃｍ^-3であり、ｎドレイン領域８とｎソース領域４の不純物濃度は９×１０¹⁹ｃｍ^-3である。
第１のｎオフセット領域９より高濃度のｎオフセット領域１６を形成するとき、この高濃度のｎオフセット領域１６の第１０マスクの下に横方向拡散で形成された第２のｎオフセット領域１６ａは第１のｎオフセット領域９ａに向かって不純物濃度は低下する。
第１実施例の場合は、ｐウェル領域３の不純物濃度の低下によって、第２のｎオフセット領域１５の不純物濃度を増大させるため、その増大幅を大きくすることが困難であったが、第３実施例の場合は、ｐウェル領域３の不純物濃度と独立して第２のｎオフセット領域１６ａの不純物濃度を任意に決めることができる利点がある。また、第２のｎオフセット領域１６ａを、場所をずらして第１のｎオフセット領域９ａ側からｎドレイン領域８側に向かってドーズ量を増大させて複数回イオン注入を行い、その後熱処理することで形成すると、図１０の点線１８で示すように、緩やかにｎドレイン領域８側に向かって不純物濃度を増大させることができる。

図１１は、この発明の第４実施例の半導体装置の要部断面図である。この半導体装置は、横型ＭＯＳＦＥＴを例に挙げた。
基本的な構造は第２実施例と同様であるが、第２実施例と異なる点はｎドレイン領域８を含む様に第１のｎオフセット領域９ａよりも不純物濃度が高い高濃度のｎオフセット領域１６を形成し、このｎオフセット領域１６形成時の不純物の横方向拡散により第２のオフセット領域１６ａが濃度勾配領域となる点である。第２のｎオフセット領域１６ａの不純物濃度がｐウェル領域３の不純物濃度とは独立して決定できる。そのため、第２のｎオフセット領域１６ａの不純物濃度の範囲を広く設定することができ、第２実施例と比べて、電界分布・耐圧特性およびサージ耐量の向上を図ることが容易になる。
第２実施例で説明したように、ＬＯＣＯＳ酸化膜１２ａがない第２のｎオフセット領域１６ａの不純物濃度は、場所的に乱れることがなく、高サージ耐量化を図ることができる。

尚、この横型ＭＯＳＦＥＴの製造方法は、第２実施例と第３実施例の製造方法を組み合わせた製造方法となるので説明は省略する。また、図８で説明したようにｎオフセット領域９および高濃度のｎオフセット領域１６をｐウェル領域３の表面層に形成しても構わない。また、第１のｎオフセット領域９ａと第２のｎオフセット領域１６ａの縦方向の拡散深さは違っても構わない。

この発明の第１実施例の半導体装置の要部断面図 図１の半導体装置の製造方法を示す図で、（ａ）から（ｃ）は工程順に示した要部製造工程断面図 図１の横型ＭＯＳＦＥＴのＸ−Ｘ線に沿った不純物プロフィルを示す図 図１の横型ＭＯＳＦＥＴの電界分布を示す図 図１の横型ＭＯＳＦＥＴの耐圧波形図 この発明の第２実施例の半導体装置の要部断面図 図６の半導体装置の製造方法を示す図で、（ａ）から（ｃ）は工程順に示した要部製造工程断面図 この発明の第３実施例の半導体装置の要部断面図 図８の半導体装置の製造方法を示す図で、（ａ）から（ｃ）は工程順に示した要部製造工程断面図 図８の横型ＭＯＳＦＥＴのＸ−Ｘ線に沿った不純物プロフィルを示す図 この発明の第４実施例の半導体装置の要部断面図 従来の半導体装置の要部断面図 低オン抵抗および高サージ耐量を兼ね備えた従来の横型ＭＯＳＦＥＴの要部断面図 図１２および図１３の横型ＭＯＳＦＥＴのＸ−Ｘ線に沿った不純物プロフィルを示す図 図１２の横型ＭＯＳＦＥＴの電界強度分布を示す図 図１２の横型ＭＯＳＦＥＴの耐圧波形図

符号の説明

１ ｐ型半導体基板
２ ｎウェル領域
３ ｐウェル
４ ｎソース領域
５ ｐコンタクト領域
６ ゲート絶縁膜
７ ゲート電極
７ａ フィールドプレート
８ ｎドレイン領域
９ ｎオフセット領域
９ａ 第１のｎオフセット領域
１０ ソース電極
１１ ドレイン電極
１２、１２ａ ＬＯＣＯＳ酸化膜
１３ 裏面電極
１４ 電極
１５、１６ａ 第２のオフセット領域
１６ 高濃度のｎオフセット領域
Ｍ 第２のオフセット領域の長さ
Ｎ ｎドレイン領域の縦方向の拡散深さ
Ｗ ｐウェル領域の横方向の拡散深さ
Ｔ ｐウェル領域の縦方向の拡散深さ

Claims (2)

1. 第１導電型の半導体基板と、前記半導体基板の表面層に選択的に形成される第２導電型の第１ウェル領域と、前記第１ウェル領域の表面層に選択的に形成される第１導電型の第２ウェル領域と、前記第２ウェル領域の表面層から前記第１ウェル領域の表面層に渡って選択的に形成される第２導電型の第１のオフセット領域と、前記第１のオフセット領域と重なる領域を有しドレイン側に形成された第２導電型の第２のオフセット領域と、前記第２のオフセット領域の表面層に選択的に形成される第２導電型のドレイン領域と、前記第１のオフセット領域と離れて前記第２ウェル領域の表面層に選択的に形成される第２導電型のソース領域と、前記ソース領域と前記第１のオフセット領域に挟まれた前記第２ウェル領域上にゲート絶縁膜を介して形成されるゲート電極と、前記ドレイン領域上に形成される第１主電極と、前記ソース領域上に形成される第２主電極とを有する半導体装置において、
   前記第１のオフセット領域が、前記ソース領域側に不純物濃度の低い第１の箇所を有し、前記第２のオフセット領域の前記第１のオフセット領域と重なる領域には、前記第１の箇所側に不純物濃度が第１の箇所より高く、且つ、前記ドレイン領域側に向かって不純物濃度が増加し、前記ドレイン領域に接して形成される濃度勾配領域からなる第２の箇所を有し、前記第２の箇所の横方向の長さが前記ドレイン領域の縦方向の拡散深さより大きく、前記第２の箇所が前記第２ウェル領域の上方に位置しており、
   前記第２の箇所は、前記第２のオフセット領域の横方向拡散領域であることを特徴とする半導体装置。
2. 前記第２の箇所が前記第１の箇所に隣接して形成されることを特徴とする請求項１に記載の半導体装置。
   

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