KR101232935B1 - Ｌｄｍｏｓ반도체 소자 - Google Patents

Ｌｄｍｏｓ반도체 소자 Download PDF

Info

Publication number
KR101232935B1
KR101232935B1 KR1020100116671A KR20100116671A KR101232935B1 KR 101232935 B1 KR101232935 B1 KR 101232935B1 KR 1020100116671 A KR1020100116671 A KR 1020100116671A KR 20100116671 A KR20100116671 A KR 20100116671A KR 101232935 B1 KR101232935 B1 KR 101232935B1
Authority
KR
South Korea
Prior art keywords
region
guard ring
type
well region
type well
Prior art date
Application number
KR1020100116671A
Other languages
English (en)
Other versions
KR20120055139A (ko
Inventor
고철주
Original Assignee
주식회사 동부하이텍
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 동부하이텍 filed Critical 주식회사 동부하이텍
Priority to KR1020100116671A priority Critical patent/KR101232935B1/ko
Priority to US13/089,005 priority patent/US8754474B2/en
Publication of KR20120055139A publication Critical patent/KR20120055139A/ko
Application granted granted Critical
Publication of KR101232935B1 publication Critical patent/KR101232935B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/765—Making of isolation regions between components by field effect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823456—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different shapes, lengths or dimensions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823493—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the wells or tubs, e.g. twin tubs, high energy well implants, buried implanted layers for lateral isolation [BILLI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H01L29/1083—Substrate region of field-effect devices of field-effect transistors with insulated gate with an inactive supplementary region, e.g. for preventing punch-through, improving capacity effect or leakage current
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

본 발명에 따른 LDMOS 반도체 소자는 기판과, 상기 기판 상에 형성된 게이트, 소스, 드레인 영역과, 상기 드레인 영역의 일측에 형성된 웰 영역과, 상기 웰 영역의 일측에 형성되어 상기 웰 영역과 전기적으로 연결 형성된 가드링 영역을 포함한다.
상기와 같은 발명은 가드링을 플로팅 타입 구조로 형성함으로써, 방출되는 전자의 흡수 효율을 높여 LDMOS 반도체 소자에 발생되는 노이즈를 완전히 제거할 수 있는 효과가 있다.

Description

ＬＤＭＯＳ반도체 소자{LDMOS SEMICONDUCTOR DEVICE}
실시예는 LDMOS 반도체 소자에 관한 것이다.
일반적으로 사용되는 전력 모스 전계효과 트랜지스터(MOSFET)는 바이폴라 트랜지스터에 비해 높은 입력 임피던스를 갖기 때문에 전력 이득이 크고 게이트 구동 회로가 간단하며, 유니폴라 소자이기 때문에 턴-오프되는 동안 소수 캐리어에 의한축적 또는 재결합에 의해 발생되는 시간 지연이 없는 등의 장점을 가진다.
따라서, 스위칭 모드 전력 공급장치, 램프 안정화 및 모터 구동회로에의 응용이 점차 확산되고 있는 추세이다.
이와 같은 전력 MOSFET으로는 플래너 확산(Planar diffusion) 기술을 이용한 DMOSFET(Double Diffused MOSFET) 구조가 널리 사용되고 있으며, 대표적인 것이 LDMOSFET(Lateral Double Diffused MOSFET) 트랜지스터이다.
LDMOSFET의 경우 로우 사이드에서 드레인이 기판보다 낮을 경우, P-N 접합이 순방향(Forward)으로 동작하고, 이로 인해 노이즈가 발생된다.
상기와 같은 노이즈를 제거하기 위해 LDMOSFET에는 싱글 타입 또는 더블 타입의 딥 웰 가드링(Guardring)이 구비되어 있으며, 플로팅 타입 구조를 사용하여 노이즈를 제거하기도 한다.
하지만, 싱글 타입 가드링의 경우 전자(electron)를 완전히 막아주기에는 부족하며, 더블 타입 가드링의 경우, 전자를 수집하는 능력은 탁월하나 칩 사이즈가 상당히 커지는 문제점이 발생된다.
또한, 플로팅 타입 구조는 중전류가 주입되었을 경우는 효과적으로 전자를 수집할 수 있으나, 고전류가 주입될 경우 전자 수집 능력이 현저하게 떨어지는 문제점이 발생된다.
실시예는 LDMOS 반도체 소자에서 발생되는 노이즈를 효과적으로 방지하기 위한 LDMOS 반도체 소자를 제공하는 것을 그 목적으로 한다.
일 실시예에 따른 LDMOS 반도체 소자는 기판과, 상기 기판 상에 형성된 게이트, 소스, 드레인 영역과, 상기 드레인 영역의 일측에 형성된 웰 영역과, 상기 웰 영역의 일측에 형성되어 상기 웰 영역과 전기적으로 연결 형성된 가드링 영역을 포함한다.
또한, 일 실시예에 따른 LDMOS 반도체 소자는 기판과, 상기 기판 상에 형성된 게이트 영역과, 상기 게이트 영역의 일측에 형성된 소스 영역과, 상기 게이트 영역의 타측에 형성된 드레인 영역과, 상기 드레인 영역의 일측에 형성된 P형 웰과, 상기 P형 웰의 적어도 일측에 구비된 가드링을 포함하는 가드링 영역을 포함한다.
실시예에 따른 LDMOS 반도체 소자는 가드링을 플로팅 타입 구조로 형성함으로써, 방출되는 전자의 흡수 효율을 높여 LDMOS 반도체 소자에 발생되는 노이즈를 완전히 제거할 수 있는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 가드링이 형성된 LDMOS 반도체 소자를 나타낸 단면도,
도 2는 본 발명의 일 실시예에 따른 LDMOS 반도체 소자의 전자 이동을 나타낸 모식도,
도 3은 본 발명일 실시예에 따른 LDMOS 반도체 소자의 전류 이득을 나타낸 그래프,
도 4는 본 발명의 또 다른 실시예에 따른 가드링이 형성된 LDMOS 반도체 소자를 나타낸 단면도, 및
도 5는 본 발명의 또 다른 실시예에 따른 LDMOS 반도체 소자의 전자 이동을 나타낸 모식도.
이하에서는, 본 실시예에 대하여 첨부되는 도면을 참조하여 상세하게 살펴보도록 한다.
도 1은 본 발명의 일 실시예에 따른 가드링이 형성된 LDMOS 반도체 소자를 나타낸 단면도이고, 도 2는 본 발명의 일 실시예에 따른 LDMOS 반도체 소자의 전자 이동을 나타낸 모식도이고, 도 3은 본 발명일 실시예에 따른 LDMOS 반도체 소자의 전류 이득을 나타낸 그래프이고, 도 4는 본 발명의 또 다른 실시예에 따른 가드링이 형성된 LDMOS 반도체 소자를 나타낸 단면도이고, 도 5는 본 발명의 또 다른 실시예에 따른 LDMOS 반도체 소자의 전자 이동을 나타낸 모식도이다.
도 1을 참조하면, 본 발명에 따른 LDMOS 반도체 소자는 기판(100)과, 상기 기판(100) 상에 형성된 게이트(120), 소스(140), 드레인 영역(160)과, 상기 드레인 영역(160)의 일측에 형성된 웰 영역(220)과, 상기 웰 영역(220)의 일측에 형성되어 상기 웰 영역(220)과 전기적으로 연결 형성된 가드링 영역(200)을 포함한다.
기판(P-SUB, 100)은 P형의 웨이퍼로서, 상기 기판(100) 상에는 N형 매몰층(NBL, N-Buried Layer, 300)과 P형 에피층(P-EPI, epitacial layer, 320)을 포함한다.
매몰층(300)은 드레인 영역에 전압이 가해졌을 때, P형 바디(340)로부터 확장되는 공핍 영역(depletion layer)의 넓이를 감소시켜 실질적으로 펀치 스루(punch through) 전압을 올려주는 역할을 한다.
기판(100)의 일측에는 게이트(120), N형 소스(140), N형 드레인 영역(160)이 형성된다. 게이트 영역(120)은 기판(100) 상에 형성된 소자 분리막(180)과 일부가 중첩되도록 형성되며, 게이트 영역(120)의 일측에는 소스 영역(140)이 형성된다.
여기서, 상기 소스 영역(140)은 P형 바디(P-Body, 340)에 내포되며 바디(340)와의 컨택(contact)을 양호하게 하기 위해 P형 불순물층(360)을 더 포함할 수 있다.
드레인 영역(160)은 게이트 영역(120)의 타측에 형성되며, 드레인 영역(160)은 N형 얕은 웰(Shallow NWELL, SNWELL)에 N+ 이온이 주입된 구조로 형성될 수 있다. 여기서, 드레인 영역(160)은 N형의 HV(High Voltage)-WELL(380)에 의해 둘러싸여 있으며, HV-WELL(380)은 드레인 영역(160)과 함께 바디(340)를 더 포함할 수 있다.
또한, 기판(100) 상의 타측에는 LV(Low-Voltage) 소자(400)가 형성되며, LV 소자(400)는 N형 딥 웰(N-WELL)에 의해 둘러싸여 형성될 수 있다.
LV 소자(400)와 드레인 영역(160) 사이에는 본 발명에 따른 N형 웰 영역(220)과 가드링 영역(200)이 순차적으로 인접하여 형성된다. N형 웰 영역(220)은 가드링 영역(200)과 전기적으로 연결되며, 가드링 영역(200)은 P형 웰 영역(260)과 그의 양측에 구비된 가드링(240)을 포함할 수 있다. 여기서, N형 웰 영역(220) 및 가드링 영역(200)의 양측에는 기판(100)과 접지되는 P형 웰(460)이 더 형성될 수 있다.
상기와 같은 구조는 N형 웰 영역(220) 및 가드링 영역(200)이 드레인 영역(160)으로부터 방출되는 전자들을 충분히 흡수할 수 있으며, 전자들이 LV 소자(400)에 흘러 노이즈가 발생되는 것을 방지할 수 있는 효과가 있다.
N형 웰 영역(220)은 N형 얕은 웰(SN-WELL) 내에 N+ 이온이 형성된 구조를 가지며, N형 얕은 웰은 HV-WELL(380)에 의해 둘러싸여 있다. P형 웰 영역(260)은 P형 얕은 웰(SP-WELL) 내에 P+ 이온이 주입되어 있는 구조를 가지며, P형 웰 영역(260)은 N형 웰 영역(220)과 전기적으로 연결된다. 이로부터 N형 웰 영역(220)에 흡수된 전자는 P형 웰 영역(260)으로 이동될 수 있다.
P형 웰 영역(260)의 양측에는 가드링(240)이 형성된다. 가드링(240)은 N+ 이온이 주입된 구조를 가지며, P형 웰 영역(260)과 소자 분리막(180)에 의해 인접 형성된다. 상기와 같은 P형 웰 영역(260) 및 가드링(240)은 HV-WELL(380)에 의해 둘러싸여 있다.
상기와 같은 가드링(240)은 드레인 영역(160)으로부터 방출된 전자를 흡수하는 동시에 P형 웰 영역(260)으로부터 방출된 전자를 흡수하여 전자가 LV 소자(400)로 흐르는 것을 방지할 수 있다.
보다 구체적으로, 도 2에 도시된 바와 같이, 드레인 영역으로부터 방출된 전자(e)의 일부는 N형 웰 영역(220)에 흘러 들어가고, 나머지 전자(e)는 N형 웰 영역(220)을 지나게 된다. N형 웰 영역(220)에 흘러간 전자는 가드링 영역(200) 즉, P형 웰 영역(260)으로 이동한 후 P형 웰 영역(260)으로부터 방출된다.
상기와 같이, P형 웰 영역(260)에서 방출된 전자(e)는 P형 웰 영역(260)의 양측에 형성된 가드링(240)에 재흡수되고, 이로부터 전자(e)가 가드링 영역(200)을 벗어나지 못하게 된다.
반면, N형 웰 영역(220)에 흡수되지 못해 N형 웰 영역(220)을 지나간 전자(e)는 N형 웰 영역(220)의 일측에 형성된 가드링 영역(200)에 충분히 흡수되어 가드링 영역(200)을 벗어나지 못하게 된다.
상기와 같이, 드레인 영역으로부터 방출된 전자(e)는 2중으로 전자(e)를 흡수하는 구조로 형성되었기 때문에 전자(e)의 흡수 효율이 뛰어나며, 종래 딥(deep) 구조의 가드링을 사용하지 않아도 그 이상의 효과를 이룰 수 있는 효과가 있다.
도 3에 도시된 바와 같이, 본 발명에 따른 가드링 구조를 가지는 LDMOS 반도체 소자의 Ic/Ie에 따른 기생 NPN의 전류이득(Hfe)을 살펴보면, 종래 싱글 가드링 구조(종래1)와 플로팅 타입 구조(종래3)에 비해 효과가 뛰어남을 알 수 있다. 반면, 종래 이중 가드링 구조(종래2)와는 거의 유사한 경향을 보였다.
하지만, 이중 가드링의 구조(종래2)의 경우 LDMOS 반도체 소자에서 차지하는 사이즈가 상당히 넓기 때문에 본 발명에 따른 LDMOS 반도체 소자는 이중 구조의 가드링을 가지는 종래 LDMOS 반도체 소자에 비해 소자의 사이즈를 상당히 줄일 수 있는 효과가 있다.
상기에서는 본 발명에 따른 가드링을 P형 웰 영역의 양측에 형성된 것으로 도시되었으나, 이에 한정되지 않고, 적어도 일측 또는 양측에 2개 이상으로 형성될 수 있음은 물론이다.
상기에서는 1개의 N형 웰 영역과 가드링 영역이 형성된 것으로 도시하였으나, 이에 한정되지 않고 다음과 같이 구성될 수 있다.
도 4에 도시된 바와 같이, 본 발명에 따른 가드링이 형성된 LDMOS 반도체 소자는 기판(100)과, 상기 기판(100) 상의 일측에 형성된 게이트(120), 소스(140), 드레인 영역(160)과, 상기 기판(100) 상의 타측에 형성된 LV 소자(400)와, 상기 드레인 영역(160)과 LV 소자(400) 사이에 형성된 가드링 영역(200)과, 상기 가드링 영역(200)의 양측에 전기적으로 연결되어 형성된 N형 웰 영역(220)을 포함한다.
여기서, 게이트(120), 소스(140), 드레인 영역(160)과 LV 소자(400)는 앞서 설명한 실시예의 구조와 중복되므로 그 설명은 생략한다.
가드링 영역(200)은 P+ 이온이 주입된 P형 웰 영역(260)과 P형 웰 영역(260)의 양측에 형성된 가드링(240)을 포함한다. 가드링(240)은 N+ 이온이 주입되어 형성되어 있으며, 가드링(240)과 P형 웰 영역(260)은 소자 분리막(180)에 의해 분리 형성된다. 여기서, 가드링(240)의 개수는 한정되지 않으며 3개 이상이 형성될 수 있다.
상기와 같이 형성된 P형 웰 영역(260) 및 가드링(240)은 HV-WELL(380)에 의해 둘러싸여 있다.
가드링 영역(200)의 일측 및 타측에는 N형 웰 영역(220a, 220b)이 각각 구비되며, 각각의 N형 웰 영역(220a, 220b)은 가드링 영역(200)의 P형 웰 영역(260)과 전기적으로 연결 형성된다. 각각의 N형 웰 영역(220a, 220b)은 각각 N형 얕은 웰에 N+ 이온이 주입된 구조를 가지며, N형 얕은 웰은 HV-WELL(380)에 의해 둘러싸여 있다.
상기에서는 각각의 N형 웰 영역(220a, 220b)은 하나의 선으로 전기적으로 연결 형성된 것으로 도시되었으나, 이에 한정되지 않으며 별도의 선으로 전기적으로 연결될 수 있다.
도 5에 도시된 바와 같이, 드레인 영역으로부터 방출된 전자(e)의 일부는 제1 N형 웰 영역(220a)에 흡수되고, 나머지는 제1 N형 웰 영역(220a)에 흡수되지 못하고 지나가게 된다. 제1 N형 웰 영역(220a)에 흡수된 전자(e)는 가드링 영역(200) 예컨대, P형 웰 영역(260)으로 이동되고, P형 웰 영역(260)으로부터 방출된 전자(e)는 P형 웰 영역(260)의 양측에 형성된 가드링(240)에 재흡수된다.
반면, 제1 N형 웰 영역(220a)에 흡수되지 못한 전자(e)는 제1 N형 웰 영역(220a)을 지나 가드링 영역(220)에 흡수되고, 가드링 영역(220)에 흡수되지 못한 나머지 소수의 전자(e)는 제2 N형 웰 영역(220b)에 흡수된다. 제2 N형 웰 영역(220b)에 흡수된 전자(e)는 가드링 영역(200)의 P형 웰 영역(260)으로 이동되고, P형 웰 영역(260)으로부터 방출된 전자(e)는 P형 웰 영역(260)의 양측에 형성된 가드링(240)에 재흡수된다.
상기와 같은 구조는 드레인 영역으로부터 방출된 전자(e)를 완전히 차단할 수 있으며, 이로부터 LDMOS 반도체 소자의 노이즈 차단 효과를 극대화시킬 수 있는 효과가 있다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 기판 120: 게이트
140: 소스 160: 드레인
200: 가드링 영역 220: P형 웰 영역
300: 매몰층 340: 바디

Claims (15)

  1. 기판;
    상기 기판 상에 형성된 게이트, 소스, 드레인 영역;
    상기 드레인 영역의 일측에 형성된 N형 얕은 웰 영역; 및
    상기 N형 얕은 웰 영역의 일측에 형성되어 상기 N형 얕은 웰 영역과 전기적으로 연결 형성된 가드링 영역;및
    상기 가드링 영역은 상기 N형 얕은 웰 영역과 전기적으로 연결되는 P형 웰과, 상기 P형 웰 양측에 N+ 이온이 주입되어 형성된 가드링;을 포함하고,
    상기 드레인 영역에서 방출된 전자의 일부는 상기 N형 얕은 웰 영역으로 흡수되고, 상기 P형 웰 영역으로 이동한 후 방출되어 상기 가드링에 재흡수되는 이중 구조를 가지는 것을 특징으로 하는 LDMOS 반도체 소자.
  2. 삭제
  3. 청구항 1에 있어서,
    상기 가드링 영역의 주위에는 가드링 영역을 포함하는 HV-WELL이 더 형성되는 LDMOS 반도체 소자.
  4. 청구항 3에 있어서,
    상기 HV-WELL의 하부에는 매몰층이 더 형성된 LDMOS 반도체 소자.
  5. 삭제
  6. 청구항 1에 있어서,
    상기 P형 웰과 가드링 사이에는 소자 분리막이 더 형성된 LDMOS 반도체 소자.
  7. 청구항 1에 있어서,
    상기 N형 얕은 웰 영역은 N형 불순물이 주입되어 있고, 상기 N형 얕은 웰 영역 내에 형성된 N+ 불순물 영역으로 이루어지는 LDMOS 반도체 소자.
  8. 청구항 1에 있어서,
    상기 N형 얕은 웰 영역 및 가드링 영역의 양측에는 기판에 접지된 P형 웰 영역이 더 형성된 LDMOS 반도체 소자.
  9. 청구항 1에 있어서,
    상기 게이트 영역 및 드레인 영역의 주위에는 게이트 영역 및 드레인 영역을 포함하는 HV-WELL이 더 형성되는 LDMOS 반도체 소자.
  10. 기판;
    상기 기판 상에 형성된 게이트 영역;
    상기 게이트 영역의 일측에 형성된 소스 영역;
    상기 게이트 영역의 타측에 형성된 드레인 영역; 및
    상기 드레인 영역의 일측에 형성된 P형 웰과, 상기 P형 웰의 적어도 일측에 N+ 이온이 주입된 가드링을 포함하는 가드링 영역;
    상기 가드링 영역의 일측에 형성된 상기 가드링 영역과 전기적으로 연결된 제1 N형 웰 영역; 및
    상기 가드링 영역 타측에 형성된 상기 제1 N형 웰 영역과 하나의 선 또는 별도의 선으로 가드링 영역에 연결되어 있는 제2 N형 웰 영역;을 포함하고
    상기 드레인 영역으로부터 방출된 전자의 일부는 상기 제1 N형 웰 영역에 흡수된 후 상기 가드링 영역의 상기 P형 웰 영역으로 이동된 후 방출되어 상기 P형 웰 영역 양측에 형성된 가드링에 재흡수되는 이중 구조를 가지는 것을 특징으로 하는 LDMOS 반도체 소자.
  11. 삭제
  12. 삭제
  13. 청구항 10에 있어서,
    상기 제1 웰 영역은 N형 불순물이 주입된 N형 얕은 웰 영역과, 상기 N형 얕은 웰 영역 내에 형성된 N+ 불순물 영역으로 이루어지는 LDMOS 반도체 소자.
  14. 삭제
  15. 삭제
KR1020100116671A 2010-11-23 2010-11-23 Ｌｄｍｏｓ반도체 소자 KR101232935B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020100116671A KR101232935B1 (ko) 2010-11-23 2010-11-23 Ｌｄｍｏｓ반도체 소자
US13/089,005 US8754474B2 (en) 2010-11-23 2011-04-18 LDMOS semiconductor device having guardring region disposed at side of well region

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100116671A KR101232935B1 (ko) 2010-11-23 2010-11-23 Ｌｄｍｏｓ반도체 소자

Publications (2)

Publication Number Publication Date
KR20120055139A KR20120055139A (ko) 2012-05-31
KR101232935B1 true KR101232935B1 (ko) 2013-02-15

Family

ID=46063543

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100116671A KR101232935B1 (ko) 2010-11-23 2010-11-23 Ｌｄｍｏｓ반도체 소자

Country Status (2)

Country Link
US (1) US8754474B2 (ko)
KR (1) KR101232935B1 (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9437673B2 (en) * 2014-02-05 2016-09-06 Alpha And Omega Semiconductor Incorporated Floating guard ring for HV interconnect
TWI613712B (zh) * 2016-12-23 2018-02-01 新唐科技股份有限公司 半導體裝置及其製造方法
CN114188317A (zh) * 2020-09-15 2022-03-15 恩智浦有限公司 具有保护区和二极管电路的集成电路
KR20220124347A (ko) 2021-03-03 2022-09-14 주식회사 디비하이텍 고전압 반도체 소자
KR20220143251A (ko) 2021-04-16 2022-10-25 주식회사 디비하이텍 반도체 소자 및 제조방법
KR20220153835A (ko) 2021-05-12 2022-11-21 주식회사 디비하이텍 고전압 반도체 소자 및 제조방법
KR20230082182A (ko) 2021-12-01 2023-06-08 주식회사 디비하이텍 고전압 반도체 소자 및 제조방법
KR20230149433A (ko) 2022-04-20 2023-10-27 주식회사 디비하이텍 반도체 소자 및 제조방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20100064262A (ko) * 2008-12-04 2010-06-14 주식회사 동부하이텍 반도체 소자 및 이의 제조 방법
KR20100079705A (ko) * 2008-12-31 2010-07-08 주식회사 동부하이텍 수평형 디모스 소자

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3163839B2 (ja) * 1993-05-20 2001-05-08 富士電機株式会社 半導体集積回路
US5556796A (en) * 1995-04-25 1996-09-17 Micrel, Inc. Self-alignment technique for forming junction isolation and wells
KR100253372B1 (ko) * 1997-12-08 2000-04-15 김영환 반도체 소자 및 그 제조방법
US6306700B1 (en) * 2000-08-07 2001-10-23 United Microelectronics Corp. Method for forming high voltage devices compatible with low voltages devices on semiconductor substrate
US6747294B1 (en) * 2002-09-25 2004-06-08 Polarfab Llc Guard ring structure for reducing crosstalk and latch-up in integrated circuits
US7019377B2 (en) * 2002-12-17 2006-03-28 Micrel, Inc. Integrated circuit including high voltage devices and low voltage devices
US6924531B2 (en) * 2003-10-01 2005-08-02 Taiwan Semiconductor Manufacturing Company, Ltd. LDMOS device with isolation guard rings
US7791161B2 (en) * 2005-08-25 2010-09-07 Freescale Semiconductor, Inc. Semiconductor devices employing poly-filled trenches
KR100690924B1 (ko) * 2005-12-21 2007-03-09 삼성전자주식회사 반도체 집적 회로 장치와 그 제조 방법
US7808069B2 (en) * 2008-12-31 2010-10-05 Taiwan Semiconductor Manufacturing Co., Ltd. Robust structure for HVPW Schottky diode
US8344416B2 (en) * 2009-05-15 2013-01-01 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuits using guard rings for ESD, systems, and methods for forming the integrated circuits

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20100064262A (ko) * 2008-12-04 2010-06-14 주식회사 동부하이텍 반도체 소자 및 이의 제조 방법
KR20100079705A (ko) * 2008-12-31 2010-07-08 주식회사 동부하이텍 수평형 디모스 소자

Also Published As

Publication number Publication date
KR20120055139A (ko) 2012-05-31
US20120126322A1 (en) 2012-05-24
US8754474B2 (en) 2014-06-17

Similar Documents

Publication Publication Date Title
KR101232935B1 (ko) Ｌｄｍｏｓ반도체 소자
US10229993B2 (en) LDMOS transistors including resurf layers and stepped-gates, and associated systems and methods
JP5641131B2 (ja) 半導体装置およびその製造方法
CN106847894B (zh) 具有与栅极自对准的体扩散的ldmos器件
US7238987B2 (en) Lateral semiconductor device and method for producing the same
CN106898650B (zh) 具有渐变主体掺杂的ldmos器件
US9048132B2 (en) Lateral double diffused metal oxide semiconductor device and method for manufacturing the same
US9673188B2 (en) Integrated electrostatic discharge (ESD) clamping for an LDMOS transistor device having a bipolar transistor
US7608907B2 (en) LDMOS gate controlled schottky diode
US11183495B2 (en) Power semiconductor devices
US8441070B2 (en) Semiconductor device and method of manufacturing semiconductor device
US8455953B2 (en) Semiconductor device and method of manufacturing semiconductor device
US8692327B2 (en) Lateral double diffused metal oxide semiconductor device and method for manufacturing the same
JP2014138091A (ja) 半導体装置およびその製造方法
KR101571615B1 (ko) 반도체 장치 및 반도체 장치의 제조 방법
Zhu et al. Implementation of high-side, high-voltage RESURF LDMOS in a sub-half micron smart power technology
JP4952042B2 (ja) 半導体装置
US11594630B2 (en) Rugged LDMOS with reduced NSD in source
JP5296287B2 (ja) 半導体装置
JP7281807B2 (ja) 半導体装置およびその製造方法
US10475785B2 (en) Semiconductor device
KR100790247B1 (ko) Ｌｄｍｏｓ 트랜지스터 및 이의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20170105

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20180108

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20190115

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20191219

Year of fee payment: 8