KR101571615B1 - 반도체 장치 및 반도체 장치의 제조 방법 - Google Patents

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Abstract

본 발명은 BLDD 구조를 고내압화시켜, 핫캐리어 열화를 충분히 억제할 수 있는 드레인 영역을 갖고, 높은 ESD 내성을 실현할 수 있는 반도체 장치, 반도체 장치의 제조 방법을 제공하는 것이다. 반도체 기판 내에 형성되는 소스 영역 및 드레인 영역과, 이 소스 영역 및 드레인 영역 사이에 형성되는 채널 영역을 갖는 MOS 트랜지스터를 구비하는 반도체 장치를 형성한다. 이때, 채널 영역에 주입된 P형 불순물로부터 방출되어서 전기 전도에 기여하는 정공의 농도는, 소스 영역에 가까운 측보다도 드레인 영역에 가까운 측에서 낮게, 드레인 영역은, N형의 불순물이 주입된 드리프트 영역을 포함하고, 드리프트 영역이, 반도체 기판의 표면 근방을 제외하고, 드레인 영역으로부터 채널 영역측으로 연장되도록 구성한다.

Description

반도체 장치 및 반도체 장치의 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은, 핫캐리어 열화의 억지 및 ESD로부터의 보호에 착안한 반도체 장치 및 반도체 장치의 제조 방법에 관한 것이다.
반도체 집적 회로의 입출력 단자에는, 단자 전극(이하, PAD라고 기재한다)으로부터 인가되는 정전 방전(이하, ESD(Electrostatic Discharge)라고 기재한다)으로부터 내부 회로를 보호하기 위한 보호 소자(이하, ESD 보호 소자라고 기재한다)가 필요하게 된다.
도 5는, 종래의 반도체 집적 회로의 ESD 보호 소자를 예시한 도면이다. 도 5에 도시한 구성은, MOS 트랜지스터의 소스(1), 벌크(2), 드레인(3)을 바이폴라 트랜지스터로서 동작시킴으로써, 내부 회로에 사용하는 MOS 트랜지스터를 ESD 보호 소자로서도 이용하는 것이다. 또한, 도면 중에 부호(4)를 부여하여 도시한 것은 MOS 트랜지스터의 게이트이다.
회로 소자로서 사용되는 MOS 트랜지스터를 ESD 보호 소자로서 사용하면, ESD 보호 전용의 소자를 형성할 필요가 없어져서 반도체 집적 회로의 제조 프로세스를 단공정화할 수 있다.
또한, 출력단의 MOS 트랜지스터로서 드레인이 직접 PAD에 연결되는 케이스는, MOS 트랜지스터 자체에 ESD 내성이 있으면, 그 MOS 트랜지스터가 보호 소자로서도 기능하여, 별도의 ESD 보호 소자를 배치할 필요가 없다. 이로 인해, MOS 트랜지스터와 ESD 보호 소자를 겸용하는 것은, 칩 면적의 이용 효율의 관점으로부터도 바람직하다. 특히, 출력단의 MOS 트랜지스터로서 사용하는 것이 많은, 고내압 MOS 트랜지스터에서는 큰 이점이 된다.
한편, MOS 트랜지스터에는, 회로 동작의 관점으로부터 미세화, 고내압화가 요구된다. 최근과 같이 미세화, 고내압화된 MOS 트랜지스터의 ESD 내성은 현저하게 저하되어, ESD 보호 소자로서는 성립되지 않게 되어 오고 있다. 이와 같은 경향은, 특히, 발열량이 큰 고내압 MOS 트랜지스터에서 현저하고, 15V 이상의 드레인 내압이 요구되는 반도체 집적 회로에서는, ESD 보호 전용의 소자를 별도 형성하는 것이 주류로 되어 있다.
드레인 내압이 높은 MOS 트랜지스터를, 회로 소자로서도 ESD 보호 소자로서도 기능시키는 것이 곤란한 이유의 하나로, NMOS 트랜지스터의 핫캐리어 열화를 들 수 있다. 고내압의 NMOS 트랜지스터에서는 드레인 내압이나 핫캐리어 수명을 확보하기 위해서 드레인 영역(3) 내에 저농도의 드리프트 영역(6)을 형성하여, 드레인 전계를 완화할 필요가 있다. 도 6은, 드리프트 영역(6)과 드레인 영역(3)의 관계를 나타내는 도면이다. 또한, 도면 중에 부호(5)를 부여하여 도시한 것은, 드리프트 영역(6)보다도 고농도의 고농도 영역이다.
저농도의 드리프트 영역(6)에서는, MOS 트랜지스터가 바이폴라 동작에 들어갔을 때에 커크 효과(베이스 푸쉬 아웃 효과)가 일어나기 쉽고, ESD가 발생했을 때에 고농도 영역(5)과의 경계부에서 전계 집중에 의한 열 파괴가 일어나기 쉽다. 커크 효과를 억제하기 위해서는, 드리프트 영역(6) 전체의 불순물 농도를 가능한 한 짙게 형성하고, 또한, 도 7에 도시한 바와 같이, 드레인 영역(3) 내에 드리프트 영역(6)의 불순물 농도와 고농도 영역(5)의 불순물 농도의 중간의 불순물 농도를 갖는 중농도 영역(7)을 형성하여, 드레인 영역(3) 내의 농도 구배를 완만하게 하는 것이 필요해진다.
그러나, 드리프트 영역(6)을 고농도화하는 것은 핫캐리어 수명을 짧게 하는 것으로 이어지고, 여기에서 핫캐리어 수명과 ESD 내성의 트레이드 오프가 발생된다. 이 트레이드 오프 관계는, 게이트 절연막이 얇은 경우에 보다 현저해진다. 높은 드레인 내압이 필요한 MOS 트랜지스터이어도, 게이트 전극에 대해서는 그다지 높은 전압이 필요하지 않는 케이스가 있어, 그 경우, MOS 트랜지스터의 온 저항을 내리기 위해서 게이트 절연막을 얇게(예를 들어 SiO2:12㎚ 정도) 형성하는 것이 요구된다. 게이트 절연막을 얇게 형성하는 경우, MOS 트랜지스터의 임계값을 제어하기 위해서 채널 영역에 임계값 제어용의 불순물을 비교적 고농도로 주입하는 것이 필요하게 된다.
단, 채널 영역의 불순물 농도를 고농도로 하면, 채널 영역과 드레인 영역에서는 불순물이 반대의 도전형이므로, 도 8에 도시한 바와 같이, 고불순물 농도의 채널 영역(8)과 드레인 영역(6)이 인접하는 경계부(PN 접합부)에 있어서 불순물의 농도 구배가 극도로 커진다. 불순물 농도 구배가 급준화하면, 전자의 가속이 촉진되어서 임펙트 이온의 발생이 현저해져, 핫캐리어 열화가 심하게 된다. 이로 인해, 높은 드레인 내압을 갖는 NMOS 트랜지스터에서도, 특히 게이트 절연막이 얇은 경우에는 ESD 내성과 핫캐리어 수명을 양립시키는 것이 보다 어렵게 된다.
이상과 같이, 15V 이상의 드레인 내압을 갖는 NMOS 트랜지스터를 회로 소자로서도 ESD 보호 소자로서도 기능시키기 위해서는, 핫캐리어에 의한 특성 열화를 최소한으로 억제하는 드레인 구조를 만들어, 가능한 한 고농도의 드리프트 영역을 형성하는 것이 필요해진다.
특허문헌 1에는, 핫캐리어 열화를 저감시키는 방법으로서, BLDD 구조(확산층 아래에 저농도의 확산층을 더 설치한 구조)의 MOS 트랜지스터를 들 수 있다. 특허문헌 1에 기재된 발명은, MOS 트랜지스터 동작 시에 있어서, 드레인 전류를 기판 표면으로부터 우회시켜서 흘림으로써, 핫캐리어의 발생 위치를 기판 표면으로부터 멀리하여, 발생한 핫캐리어가 게이트 절연막이나 사이드 월에 주입되는 것을 억제하는 것을 목적으로 하고 있다.
또한, 핫캐리어 열화를 저감하기 위한 다른 방법으로서는, 게이트 전극 하부의 채널 영역의 불순물 농도를, 소스측보다도 드레인측에서 저농도로 하는 방법이 있다. 이렇게 함으로써, 드레인 영역을 형성하는 PN 접합부에 있어서의 전계가 완화되어, 임펙트 이온화를 억제할 수 있다. 이 방법은 예를 들어 특허문헌 2에 기재되어 있다.
일본 특허 공개 소62-293774호 공보 일본 특허 출원 공개 제2009-245998호 공보
그러나, BLDD 구조는 드레인 내압이 10V 정도의 트랜지스터에 사용되는 구조이며, 15V 이상의 드레인 내압을 가진 MOS 트랜지스터에는, 그대로 적용할 수 없다.
또한, BLDD 구조를 단순하게 고내압화한 것 만으로는, 게이트 절연막이 얇은(SiO2:12㎚ 정도) 고내압 MOS 트랜지스터에서 충분한 ESD 내성이 얻어질 때까지 드리프트 영역을 고농도화했을 경우에, 핫캐리어 열화에 대하여 충분한 대책은 되지 않는다.
이상, 설명한 바와 같이, 종래의 BLDD 구조에서는, ESD 내성과 핫캐리어 수명의 트레이드 오프가 가장 엄격해지는, 게이트 절연막이 얇은(SiO2:12㎚ 정도) 고내압 MOS 트랜지스터의 경우에는, 충분한 ESD 내성과 핫캐리어 수명을 동시에 실현할 수 없었다.
또한, 특허문헌 2에 기재된 방법에서도, 어느 정도의 핫캐리어 열화를 억제할 수는 있지만, 기재된 제조 방법에서는 BLDD 구조와 같이 전류를 우회시키는 효과까지 초래할 수 없다. 따라서 이 구조에서도 충분한 ESD 내성과 핫캐리어 수명을 동시에 실현할 수 없었다.
본 발명은, 이상의 점에 감안하여 이루어진 것으로, 15V 이상의 드레인 내압을 확보한 채, BLDD 구조와 같이 전류를 우회시키는 효과를 갖게 하고, 또한, 드레인을 형성하는 PN 접합부의 전계를 완만하게 할 수 있는 반도체 장치 및 반도체 장치의 제조 방법을 제공하는 것을 목적으로 한다. 본 기술의 적용에 의해, 핫캐리어 열화를 충분히 억제하면서, 높은 ESD 내성을 실현하는 것이 가능해진다.
상기 과제를 해결하기 위해서, 본 발명의 일 형태의 반도체 장치는, 반도체 기판(예를 들어 도 1에 도시한 반도체 기판(1)) 내에 형성되는 소스 영역(예를 들어 도 1에 도시한 소스 영역 S) 및 드레인 영역(예를 들어 도 1에 도시한 드레인 영역 D)과, 소스 영역 및 드레인 영역과의 사이에 형성되는 채널 영역(예를 들어 도 1에 도시한 채널 영역 C)을 갖는 MOS 트랜지스터를 구비하는 반도체 장치로서, 채널 영역에 주입된, 제1 극성을 갖는 제1 불순물로부터 방출되고, 상기 채널 영역에 있어서 전기 전도에 기여하는 하전 입자(예를 들어 P형 불순물로부터 방출된 정공)의 농도는, 소스 영역에 가까운 측보다도 드레인 영역에 가까운 측에서 낮고, 드레인 영역은, 제2 극성을 갖는 제2 불순물(예를 들어 N형 불순물)이 주입된 드리프트 영역(예를 들어 도 1에 도시한 드리프트 영역(105))을 포함하고, 드리프트 영역은, 반도체 기판의 표면 근방을 제외하고, 드레인 영역으로부터 채널 영역측으로 연장되는 것을 특징으로 한다.
상기 양태에 있어서, 본 발명의 반도체 장치는, MOS 트랜지스터의 드레인 내압보다 낮은 다른 MOS 트랜지스터(예를 들어 도 3c에 도시한 저내압 MOS 트랜지스터)를 더 구비하고, 드리프트 영역에 전체가 포함되고, 제2 극성의 농도가 드리프트 영역보다도 높은 고농도 영역(예를 들어 도 3c의 (a)에 도시한 고농도 영역(103))과, 상기 제2 극성의 불순물 농도가 드리프트 영역보다도 높고, 또한, 고농도 영역보다도 낮은 중농도 영역(예를 들어 도 3c의 (a)에 도시한 중농도 영역(104))을 포함하고, 중농도 영역은, 고농도 영역의 적어도 일부를 포함하도록 하여도 된다.
상기 양태에 있어서, 본 발명의 반도체 장치는, 중농도 영역이, 다른 MOS 트랜지스터의 소스 영역과 드레인 영역의 중농도 영역과 동시에 형성되고, 고농도 영역은, 다른 MOS 트랜지스터의 소스 영역과 드레인 영역의 고농도 영역과 동시에 형성할 수 있다.
본 발명의 일 형태의 반도체 장치의 제조 방법은, 반도체 기판 내에 소스 영역 및 드레인 영역을 갖는 MOS 트랜지스터를 구비하는 반도체 장치의 제조 방법으로서, 반도체 기판에 제1 극성을 갖는 제1 불순물을 주입하고, 반도체 기판의 표면에 제1 극성을 갖는 제1 불순물 확산 영역을 형성하는 공정과, 제1 불순물 확산 영역 위에 게이트 전극을 형성하는 공정과, 드레인 영역 및 이 드레인 영역에 인접하는 게이트 전극 상면의 일부를 통하여, 제2 극성을 갖는 제2 불순물을 주입하는 공정과, 게이트 전극에 대해서, 그 하방이고, 또한, 드레인 영역 측의 단부에, 제1 불순물 확산 영역보다도 제1 불순물로부터 방출되어서 전기 전도에 기여하는 하전 입자의 농도가 낮은 제2 불순물 확산 영역을 형성하는 공정과, 제2 불순물 확산 영역의 하부에, 채널 영역 측으로 연장되는 제2 극성을 갖는 드리프트 영역을 형성하는 공정을 포함하는 것을 특징으로 한다.
상기 양태에 있어서, 본 발명의 반도체 장치의 제조 방법은, 드리프트 영역에, 제2 불순물을 주입하고, 불순물 농도가 제1 불순물 확산 영역보다도 높은 중농도 영역을 형성하는 공정과, 중농도 영역에 제2 불순물을 주입하여, 불순물 농도가 중농도 영역보다도 높은, 고농도 영역을 형성하는 공정을 포함하도록 하여도 된다.
상기 양태에 있어서, 본 발명의 반도체 장치의 제조 방법은, 중농도 영역을 형성하는 공정에 있어서는, MOS 트랜지스터의 드레인 내압보다 낮은 다른 MOS 트랜지스터의 소스 영역과 드레인 영역의 중농도 영역(예를 들어 도 3c의 (b)에 도시한 소스/드레인(314))을 동시에 형성하고, 고농도 영역을 형성하는 공정에 있어서는, 다른 MOS 트랜지스터의 소스 영역과 드레인 영역의 고농도 영역(예를 들어 도 3c의 (b)에 도시한 소스/드레인(313))을 동시에 형성하도록 하여도 된다.
본 발명에 따르면, 채널 영역의 극성의 농도가 소스 영역측보다도 드레인 영역측에서 낮아져 있으므로, 드레인 단부에 있어서의 핫캐리어의 발생을 억제할 수 있다. 또한, 드리프트 영역이 반도체 기판의 표면 근방을 제외하고, 드레인 영역으로부터 채널 영역측으로 연장되어 있으므로, 드레인 영역 근방에서 전류가 기판 표면을 우회한 경로를 흐름으로써, 핫캐리어의 발생 위치가 기판 표면으로부터 멀어져, 발생한 핫캐리어가 게이트 절연막이나 사이드 월로 날아 들어가는 것을 방지할 수 있다.
핫캐리어 열화의 억제는 드리프트 영역을 고농도화하는 것을 가능하게 하므로, 본 발명에 따르면, 드레인 내압이 15V 이상인 고내압 MOS 트랜지스터에 있어서도 ESD 내성과 핫캐리어 수명의 조건을 충족하는 반도체 장치 및 반도체 장치의 제조 방법을 제공할 수 있다.
또한, 본 발명에 따르면, 드리프트 영역에 전체가 포함되어, 불순물 농도가 드리프트 영역보다도 높고, 또한, 고농도 영역보다도 낮은 중농도 영역을 포함하므로, ESD 발생시의 커크 효과를 보다 효과적으로 억제할 수 있다.
또한, 본 발명의 반도체 장치의 제조 방법에 따르면, 저농도층을 형성하는 공정에 있어서 제1 극성의 불순물이 게이트 전극의 단부 아래로 주입되어서 게이트 전극 아래의 제2 극성의 농도를 저하시키므로, 새롭게 마스크 공정을 추가하지 않고 채널 영역 중에 제2 극성의 농도가 낮은 부위를 형성할 수 있다.
또한, 본 발명의 반도체 장치의 제조 방법에 따르면, 본 발명의 반도체 장치와 다른 LDD형의 MOS 트랜지스터를 동일 기판 위에 형성하는 경우, 중농도 영역과 고농도 영역을, LDD 구조 중의 저농도의 소스 드레인, 고농도의 소스 드레인과 동일한 이온 주입에 있어서 형성할 수 있다.
이와 같은 본 발명에 따르면, 상상 공정수의 증가를 억제하고, 보다 간단하게 본 발명의 반도체 장치를 제조할 수 있다.
도 1은 본 발명의 일 실시 형태의 반도체 장치를 설명하기 위한 단면도이다.
도 2는 도 1에 도시한 고내압 MOS 트랜지스터의 동작 시의 전류 경로를 시뮬레이션에 의해 구한 결과를 도시한 도면이다.
도 3a는 도 1에 도시한 고내압 MOS 트랜지스터의 제조 방법을 설명하기 위한 도면이다.
도 3b는 도 3a에 도시한 고내압 MOS 트랜지스터의 제조 공정에 계속해서 실행되는 고내압 MOS 트랜지스터의 제조 공정을 설명하기 위한 도면이다.
도 3c는 도 3b에 도시한 고내압 MOS 트랜지스터의 제조 공정에 계속해서 실행되는 고내압 MOS 트랜지스터의 제조 공정을 설명하기 위한 도면이다.
도 4는 본 발명의 일 실시 형태의 고내압 MOS 트랜지스터의 TLP 평가 결과이다.
도 5는 종래의 반도체 집적 회로의 ESD 보호 소자를 예시한 도면이다.
도 6은 고내압 MOS 트랜지스터의 드리프트 영역과 드레인 영역의 관계를 나타내는 도면이다.
도 7은 드레인 영역 내의 농도 구배를 완만하게 한 예를 나타낸 도면이다.
도 8은 도 5에 도시한 MOS 트랜지스터에 있어서, 채널 영역과 드레인 영역이 인접하는 경계부에 있어서의 불순물의 농도 구배가 극도로 커지는 것을 설명하기 위한 도면이다.
이하, 본 발명의 반도체 장치 및 반도체 장치의 제조 방법의 일 실시 형태에 대해서 설명한다. 또한, 본 실시 형태는, 얇은 게이트 절연막을 이용한 고내압 MOS 트랜지스터에 있어서 충분한 ESD 내성을 확보하기 위해서는, BLDD 구조 이상으로 핫캐리어 열화를 억제하는 드레인 구조를 만들고, 또한, 커크 효과를 억제하기 위해서 가능한 한 고농도의 드리프트 영역을 형성하면 되는 것에 착안하여 이루어진 것이다.
[반도체 장치]
도 1은, 본 실시 형태의 반도체 장치를 설명하기 위한 단면도이다. 도시한 반도체 장치(이하, 고내압 MOS 트랜지스터라고 기재한다)는, 본 실시 형태의 반도체 장치를 게이트 절연막이 얇은(SiO2:12㎚ 정도) 고내압의 MOS 트랜지스터에 적용한 것이다.
도 1에 도시한 구성에서는, 반도체 기판(1)에 P웰(106)이 형성되어 있고, 고내압 MOS 트랜지스터는 N 채널의 MOS 트랜지스터가 된다. 채널 영역 C 위에는 게이트 절연막을 통하여 게이트 전극(101)이 형성되어 있고, 게이트 전극(101)의 측면에는 스페이서(102)가 형성되어 있고, 고내압 MOS 트랜지스터의 소스 영역 S측은 LDD(Lightly Doped Drain) 구조로 되어 있다.
본 실시 형태의 고내압 MOS 트랜지스터는, 반도체 기판(1) 내에 형성되는 소스 영역 S 및 드레인 영역 D와, 소스 영역과 드레인 영역 사이에 형성되는 채널 영역 C를 구비하는 MOS 트랜지스터이다. 그리고, 드레인 영역 D는, N형의 불순물이 주입된 드리프트 영역(105)과, 드리프트 영역(105)에 전체가 포함되고, 드리프트 영역(105)보다도 N형의 불순물 농도가 높은 고농도 영역(103)을 포함하고 있다.
또한, 드리프트 영역(105)은, 반도체 기판(1)의 표면 근방을 제외하고, 드레인 영역 D로부터 채널 영역 C측으로 연장되어 있다. 반도체 기판(1)의 표면 근방은, 기판 최표면으로부터 0.1㎛ 정도의 깊이에 있는 범위로 한다.
또한, 채널 영역 C에 있어서의, P형의 불순물로부터 방출되어서 채널 영역 C에 있어서의 전기 전도에 기여하는 정공의 농도(이하, 본 명세서에서는 「P형 농도」라고도 기재한다)는, 소스 영역 S에 가까운 측보다도 드레인 영역 D에 가까운 측에서 낮아져 있다. 채널 영역 C 중, P형 농도가 상대적으로 높은 영역을 고농도 채널 영역(108), P형 농도가 상대적으로 낮은 영역을 저농도 채널 영역(107)으로 하여 도면 중에 도시한다.
또한, 도 1에 도시한 반도체 장치는, 드리프트 영역(105)에 전체가 포함되고, N형 불순물 농도가 드리프트 영역(105)보다도 높고, 또한, 고농도 영역(103)보다도 낮은 중농도 영역(104)을 더 포함하고 있다. 중농도 영역(104)은, 고농도 영역(103)의 적어도 일부를 포함하고 있다.
도 1에 도시한 바와 같이, 드리프트 영역(105)이 고농도 영역(103) 전체를 포함하고, 드리프트 영역(105)이 반도체 기판의 표면 근방을 제외하고, 드레인 영역으로부터 채널 영역 C측으로 연장되는 구조에 따르면, BLDD 구조와 같이, 동작 시의 전류가 기판 표면을 우회하여 흐르도록 할 수 있다. 단, BLDD 구조와는 달리, 드리프트 영역(105)이 고농도 영역(103)을 완전하게 덮은 구조로 함으로써, 일반적인 BLDD 구조보다도 고내압화를 도모할 수 있다.
또한, 드레인측에서 채널 영역 C의 P형 농도를 소스측보다도 낮게 하는 구성에 따르면, 채널 영역 C와 드리프트 영역(105)과의 PN 접합부의 전계를 저감할 수 있으므로, 발생하는 핫캐리어의 양을 일반적인 BLDD 구조보다도 저감할 수 있다.
이와 같은 본 실시 형태에 따르면, 비교적 고농도의 N형 드리프트 영역을 형성하는 것이 가능하게 되고, ESD 발생시의 커크 효과를 억제할 수 있다.
또한, 중농도 영역(104)이 고농도 영역(103)의 적어도 일부를 포함하는 구성에 따르면, 커크 효과를 보다 효과적으로 억제할 수 있다. 특히, 도 1에 도시한 구성에서는, 중농도 영역(104)이 고농도 영역(103)의 반도체 기판(1) 표면에 가까운 영역만을 덮고 있다. 이와 같은 구성은, 가장 커크 효과가 일어나기 쉬운 장소인 반도체 기판의 표면 부근을 드리프트 영역/중농도 영역/고농도 영역의 3중 구조로 한 것이다. 단, 중농도 영역(104)을, 고농도 영역(103) 전체를 덮도록 형성하여도 되고, 이와 같이 한 경우에는, 커크 효과를 보다 억제할 수 있다.
이상 설명한 드레인 영역 D의 N형 불순물의 농도는, 이하와 같다.
드리프트 영역:1×1017 내지 5×1017㎝-3 정도,
중농도 영역:3×1017 내지 1×1018㎝-3 정도
고농도 영역:1×1020 내지 1×1021㎝-3 정도
또한, 본 실시 형태에서는, N형 불순물에 의한 카운터 도프에 의해, 채널 영역에 주입되어 있는 비교적 고농도의 P형 극성의 농도를 저감함으로써 저농도 채널 영역(107)을 형성할 수 있다. 카운터 도프는 드리프트 영역(105)을 형성하기 위한 이온 주입 공정을 이용하여 행할 수 있다. 이로 인해, 본 실시 형태는, 저농도 채널 영역(107)의 형성에 새로운 프로세스의 공정을 추가할 필요가 없다. 또한, 저농도 채널 영역(107) 형성의 프로세스에 대해서는 이하에 상술한다.
도 2는, 도 1에 도시한 고내압 MOS 트랜지스터의 동작 시의 전류 경로를 시뮬레이션에 의해 구한 결과를 도시한 도면이다. 도 2에 따르면, 전류 I가, 게이트 전극의 드레인 측단부의 바로 아래에서 반도체 기판 표면을 우회하여 드레인으로부터 채널로 유입하는 것을 알았다. 즉, 본 실시 형태는, 이상의 구성에 의해, ESD 내성을 높이는 것과, 필요한 핫캐리어 수명을 만족시키는 것을 양립시킨 고내압 MOS 트랜지스터를 실현할 수 있다.
또한, 본 실시 형태의 반도체 장치는, 예를 들어 SSRM(Scanning Spreading Resistance Microscopy), SCM(Scanning Capacitance Microscopy), SIMS(Secondary Ion Mass Spectrometry) 등의 해석에 의해, 그 농도 분포나 드레인 형상을 측정할 수 있다.
[반도체 장치의 제조 방법]
다음으로, 본 실시 형태의 반도체 장치의 제조 방법을 설명한다. 도 3a, 3b, 3c는, 도 1에 도시한 고내압 MOS 트랜지스터의 제조 방법을 설명하기 위한 도면이다. 고내압 MOS 트랜지스터는, 저내압 MOS 트랜지스터와 함께 집적 회로를 구성하는 경우도 많다. 이로 인해, 본 실시 형태에서는, 하나의 기판 위에서 본 실시 형태의 고내압 MOS 트랜지스터와 저내압 MOS 트랜지스터를 제조하는 예를 들어서 고내압 MOS 트랜지스터의 제조 방법을 설명한다.
도 3a의 (a)에 도시한 바와 같이, 본 실시 형태에서는, 우선, 기판에 예를 들어 붕소 등의 P형의 이온을 주입하여 P웰(106a, 106b)을 형성한다. P웰(106a)은 고내압 MOS 트랜지스터용, P웰(106b)은 저내압 MOS 트랜지스터용의 웰층이며, 양자의 농도는 MOS 트랜지스터의 동작 조건 등에 따라서 동일한 농도이어도 되고, 다른 것이어도 된다.
P웰(106a, 106b)의 형성 후 혹은 전에, 기판 표면에 LOCOS(LOCal Oxidation of Silicon)(301)를 형성함으로써 소자 분리가 되어, 고내압 MOS 트랜지스터가 형성되는 영역 A와, 저내압 MOS 트랜지스터가 형성되는 영역 B가 형성된다. 영역 A, 영역 B 표면을 포함하는 채널 영역은, P웰 영역(106a, 106b)보다도 고농도의 P형 영역으로 되어 있다. 채널 영역의 불순물 농도는, 고내압 MOS 트랜지스터, 저내압 MOS 트랜지스터에 적절한 임계값에 맞춰서 결정된다.
영역 A, 영역 B의 전체면에 N형 폴리실리콘층(302)이 형성된다. N형 폴리실리콘층(302)은, 후에 행해지는 드리프트 영역으로의 불순물(이온) 주입에 있어서, 이온의 일부가 N형 폴리실리콘층(302)을 관통하는 두께로 조정해 둘 필요가 있다. 본 실시 형태에서는, 예를 들어 막 두께 350㎚의 N형 폴리실리콘층을 이용하는 것으로 하였다. 그러나, N형 폴리실리콘층(302)의 두께는, 이온 주입의 에너지나, 도 1에 도시한 채널 영역 C, 저농도 채널 영역(107)의 불순물 농도에 의해 적절하게 결정된다.
또한, N형 폴리실리콘층(302)이 형성되기 직전에, 영역 A, 영역 B에는 게이트 절연막이 형성되어 있다. 본 실시 형태의 게이트 절연막은, 약 12㎚의 얇은 산화막이다.
다음으로, 본 실시 형태에서는, N형 폴리실리콘층(302) 위에 도포된 레지스트를 노광하여 레지스트 패턴을 형성하고, 레지스트 패턴 위로부터 에칭함으로써 도 3a의 (b)에 도시하는 게이트 전극(101, 303)을 형성한다.
다음으로, 본 실시 형태에서는, 게이트 전극(101)의 적어도 한쪽의 측에, N형의 불순물을 주입하여 불순물 농도가 비교적 낮은 드리프트 영역을 형성한다. 본 실시 형태에서는, 드리프트 영역의 불순물 농도를 이후 농도 CD로 기재한다. 본 실시 형태에서는, 드리프트 영역 형성의 이온 주입에, 인(P) 이온을 이용하는 것으로 한다.
도 3a의 (c)에 도시한 바와 같이, 드리프트 영역(105)을 형성하는 이온 주입은, 영역 B와 영역 A의 일부를 레지스트 패턴(304)으로 커버하여 행해진다. 이로 인해, 본 실시 형태에서는, 고내압 MOS 트랜지스터의 드레인 측에만 드리프트 영역이 형성된다.
이때, 본 실시 형태에서는, 채널 영역 C(기판 표면)가 비교적 고농도의 P형으로 되어 있는 것을 이용하고, 기판의 최표면(표면으로부터 0.1um 정도)은 고농도의 P형을 유지시킨 채, 최표면보다도 깊은 부위만이 N형화하도록 이온 주입을 행한다. 또한, 이 이온 주입에서는, 이온 주입의 도즈량, 가속 에너지, 주입 각도를 적정하게 조정하고, P 이온이 게이트 전극(101)을 관통하여 게이트 전극(101) 아래로 도달하는 조건으로 한다.
이러한 이온 주입은, 예를 들어, P 이온을 이하의 조건으로 주입했을 경우에 실현할 수 있다.
에너지:300keV
이온 주입량:1.8×1013㎝-2
주입 각도:45°
이와 같은 이온 주입 조건을 이용함으로써, 드리프트 영역을 형성하는 이온 주입에 있어서, 도 3b의 (a)에 도시한 바와 같이, 게이트 전극(101) 상면의 레지스트로 덮어져 있지 않은 영역을 P 이온이 관통하여 게이트 전극(101) 아래의 채널 영역 C에 도달한다. 이러한 공정에 의해, 본 실시 형태에서는, 비교적 고농도의 P형의 채널 영역 중, 드레인 근방의 영역(드레인 영역 단부로부터 채널 영역을 향하여 0.5㎛ 정도)만을 N형 이온에 의한 카운터 도프에 의해, P형 이온으로부터 방출되어서 전기 전도에 기여하는 정공의 농도를, P웰(106a)의 P형 농도와 동일한 정도로까지 저농도화할 수 있다. 저농도화된 영역은, 도 1에 도시한 저농도 채널 영역(107)이 된다. 또한, 카운터 도프의 주입량을 증가시켜서, 저농도 채널 영역이었던 개소가 N형화 되어버린 경우라도, 그 N형의 농도가 비교적 저농도이면 P형일 때와 동일한 효과를 얻을 수도 있다.
다음으로, 본 실시 형태에서는, 도 3b의 (b)에 도시한 바와 같이, 드리프트 영역(105)이 되는 영역의 표면을 N형화하는 것, 및, 드리프트 영역을 고농도화하는 것을 목적으로 하고, 도 3a의 (c), 3b의 (a)에 도시한 이온 주입에 이어서 P 이온을 얕게 주입한다. 드리프트 영역의 농도는, 이상의 2회의 이온 주입에 의해 형상을 유지한 채 조절할 수 있다. 즉, ESD 내성을 강하게 하기 위해서 드리프트 영역을 짙게 하고 싶으면, 2회째에 주입하는 P 이온 주입량을 증가시키면 된다.
또한, 도 3b의 (b)에 도시한 이온 주입은, 예를 들어, 이하의 조건에 의해 실현할 수 있다.
에너지:70keV
이온 주입량:5.0×1012㎝-2
각도:7°
이상의 실시예에 의해, 도 1에 도시한 바와 같이, 반도체 기판의 표면 근방을 제외하고, 드레인 영역 D로부터 채널 영역 C측으로 연장되도록 드리프트 영역(105)을 형성할 수 있다.
다음으로, 본 실시 형태에서는, 도 3b의 (c)에 도시한 바와 같이, 게이트 전극(101), 게이트 전극(303)의 양쪽의 측에, N형의 불순물인 P 이온을 주입하여, 불순물 농도가 드리프트 영역(105)의 농도 CD보다도 높은 농도(농도 CM이라고 한다)의 중농도 영역(104)을 형성한다.
본 실시 형태에서는, 저내압 MOS 트랜지스터의 저농도의 소스, 드레인을 형성하는 이온 주입에 선행하여, 도 3b의 (c)에 도시한 영역 A에 레지스트 패턴(305)을 형성한다. 그리고, 레지스트 패턴(305)의 위로부터 저내압 MOS 트랜지스터의 저농도의 소스, 드레인을 형성하는 P 이온 주입을 행함으로써, 드리프트 영역(105)에 전체가 포함되는 중농도 영역(104)이 형성된다.
이때, 영역 B에서는, 불순물 농도가 2단계가 되어 있는 LDD 구조의 소스, 드레인 중 저농도의 소스 또는 드레인(이후, 소스/드레인이라고 기재한다)(314)이 형성된다. 즉, 도 3b의 (c)에 도시한 이온 주입은, 저내압 MOS 트랜지스터의 소스/드레인(314)을 형성하기 위한 이온 주입과, 고내압 MOS 트랜지스터의 도 1에 도시한 중농도 영역(104)을 형성하기 위한 이온 주입을 한번에 행할 수 있다.
또한, 중농도 영역(104)을 형성하는 이온 주입은, 예를 들어, 이하의 조건에 의해 행해진다.
에너지:100keV
이온 주입량:2.0×1013㎝-2
각도:45°
다음으로, 본 실시 형태에서는, 도 3c의 (a)에 도시한 바와 같이, 중농도 영역(104) 중에 N형의 불순물 As를 주입하여, 불순물 농도가 중농도 영역의 불순물 농도 CM보다도 높은 농도 CH의 고농도 영역(103)을 형성한다. 즉, 본 실시 형태에서는, 게이트 전극(101, 303)의 주위를 둘러싸는 절연막의 스페이서(102)를 형성한다. 그리고, 영역 A에는 레지스트 패턴(306)을 형성한 후, 영역 A, 영역 B에 중농도 영역의 형성시보다도 고밀도의 As 이온을 주입한다. 이 이온 주입에 의해, 중농도 영역(104)의 농도 CM보다도 높은 불순물 농도 CH를 갖는 고농도 영역(103)이 형성된다.
또한, 영역 B에 있어서는, 소스/드레인(314)보다도 불순물 농도가 높은 저내압 MOS 트랜지스터의 소스/드레인(313)이 형성된다. 즉, 도 3c의 (a)에 도시한 이온 주입은, 저내압 MOS 트랜지스터의 소스/드레인(313)을 형성하기 위한 이온 주입과, 고내압 MOS 트랜지스터의 도 1에 도시한 고농도 영역(103)을 형성하기 위한 이온 주입을 한번에 행할 수 있다.
또한, 고농도 영역(103)을 형성하는 이온 주입은, 예를 들어, 이하의 조건에 의해 행해진다.
에너지:60keV
이온 주입량:3.0×1015㎝-2
각도:7°
다음으로, 본 실시 형태에서는, 주입된 불순물을 활성화시키기 위해서 열처리를 행한다. 열처리 후, 도 3c의 (b)에 도시한 바와 같이, 층간 절연막(315), 콘택트 홀(316), 금속 배선(310, 311)을 형성함으로써, 저내압 MOS 트랜지스터와 고내압 MOS 트랜지스터는 다른 소자와 전기적으로 접속된다. 이상의 공정에 의해, 본 실시 형태의 반도체 장치인 고내압 MOS 트랜지스터를 제조할 수 있다.
도 4는, 본 실시 형태의 충분한 핫캐리어 수명을 확보한 고내압 MOS 트랜지스터가, 높은 ESD 내성을 갖는 것을 나타낸다, 본 실시 형태의 고내압 MOS 트랜지스터의 TLP(Transmission Line Pulse)에 의한 평가 결과이다. 도 4의 종축은 TLP 전류이고, 횡축은 TLP 전압이다. 고내압 MOS 트랜지스터는 게이트 절연막 두께가 12㎚, 드레인 내압이 18V인 것이다.
또한, 본 실시 형태는, 이상 설명한 구성에 한정되는 것은 아니다. 예를 들어, 이상 설명한 실시 형태 1에서는, 고내압 MOS 트랜지스터와 LDD 구조를 갖는 저내압 MOS 트랜지스터를 동일 기판 위에 제조하는 예를 나타냈지만, 본 실시 형태의 고내압 MOS 트랜지스터는, PMOS 트랜지스터, 바이폴라 트랜지스터, 저항 소자, 캐패시터 등 다른 소자를 동일 기판 위에 형성하는 것도 가능하다.
또한, 고내압 MOS 트랜지스터의 도 3c의 (b)에 도시한 콘택트부에, 필요에 따라서 실리사이드층을 형성하여도 된다.
또한, 본 발명의 범위는, 도시되어 기재된 예시적인 실시 형태에 한정되는 것은 아니며, 본 발명이 목적으로 하는 것과 균등한 효과를 초래하는 모든 실시 형태도 포함한다. 또한, 본 발명의 범위는, 특허 청구 범위에 의해 구획되는 발명의 특징의 조합에 한정되는 것이 아니라, 모든 개시된 각각의 특징 중 특정한 특징의 모든 원하는 조합에 의해 구획될 수 있다.
본 발명은, 고내압이 요구되는 MOS 트랜지스터에 있어서, ESD 핫캐리어 열화의 억지 및 ESD로부터의 보호가 요구되는 것이면, 어떤 MOS 트랜지스터에도 적용할 수 있다.
101, 303 : 게이트 전극
102 : 스페이서
103 : 고농도 영역
104 : 중농도 영역
105 : 드리프트 영역
106, 106a, 106b : P웰
107 : 저농도 채널 영역
108 : 고농도 채널 영역
302 : N형 폴리실리콘층
304, 305, 306 : 레지스트 패턴
310, 311 : 금속 배선
313, 314 : 소스/드레인
315 : 층간 절연막
316 : 콘택트 홀

Claims (8)

  1. 반도체 기판 내에 형성되는 소스 영역 및 드레인 영역과, 그 소스 영역 및 드레인 영역 사이에 형성되는 채널 영역을 갖는 MOS 트랜지스터를 구비하는 반도체 장치로서,
    상기 채널 영역에 주입된, 제1 극성을 갖는 제1 불순물로부터 방출되고, 상기 채널 영역에 있어서 전기 전도에 기여하는 하전 입자의 농도는, 상기 소스 영역에 가까운 측보다도 상기 드레인 영역에 가까운 측에서 낮고,
    상기 드레인 영역은,
    제2 극성을 갖는 제2 불순물이 주입된 드리프트 영역을 포함하고,
    상기 드리프트 영역은,
    상기 반도체 기판의 표면 근방을 제외하고, 상기 드레인 영역으로부터 상기 채널 영역측으로 연장되어 있고,
    상기 드리프트 영역은, 상기 채널 영역의 직하까지 연장되어 있고,
    상기 드리프트 영역에 전체가 포함된, 제2 극성의 불순물 농도가 상기 드리프트 영역보다도 높은 고농도 영역을 포함하는 것
    을 특징으로 하는 반도체 장치.
  2. 반도체 기판 내에 형성되는 소스 영역 및 드레인 영역과, 그 소스 영역 및 드레인 영역 사이에 형성되는 채널 영역을 갖는 MOS 트랜지스터를 구비하는 반도체 장치로서,
    상기 채널 영역에 주입된, 제1 극성을 갖는 제1 불순물로부터 방출되고, 상기 채널 영역에 있어서 전기 전도에 기여하는 하전 입자의 농도는, 상기 소스 영역에 가까운 측보다도 상기 드레인 영역에 가까운 측에서 낮고,
    상기 드레인 영역은,
    제2 극성을 갖는 제2 불순물이 주입된 드리프트 영역을 포함하고,
    상기 드리프트 영역은,
    상기 반도체 기판의 표면 근방을 제외하고, 상기 드레인 영역으로부터 상기 채널 영역측으로 연장되어 있고,
    상기 장치는,
    상기 MOS 트랜지스터의 드레인 내압보다 낮은 다른 MOS 트랜지스터를 더 구비하고,
    상기 드리프트 영역에 전체가 포함되고, 제2 극성의 불순물 농도가 상기 드리프트 영역보다도 높은 고농도 영역과,
    상기 제2 극성의 불순물 농도가 상기 드리프트 영역보다도 높고, 또한, 상기 고농도 영역보다도 낮은 중농도 영역을 포함하고,
    상기 중농도 영역은, 상기 고농도 영역의 적어도 일부를 포함하고 있는 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서,
    상기 중농도 영역은, 상기 다른 MOS 트랜지스터의 소스 영역과 드레인 영역의 중농도 영역과 동시에 형성되고,
    상기 고농도 영역은, 상기 다른 MOS 트랜지스터의 소스 영역과 드레인 영역의 고농도 영역과 동시에 형성된 것을 특징으로 하는 반도체 장치.
  4. 반도체 기판 내에 소스 영역 및 드레인 영역을 갖는 MOS 트랜지스터를 구비하는 반도체 장치의 제조 방법으로서,
    상기 반도체 기판에 제1 극성을 갖는 제1 불순물을 주입하고, 상기 반도체 기판의 표면에 제1 극성을 갖는 제1 불순물 확산 영역을 형성하는 제1 불순물 확산 영역 형성 공정과,
    상기 제1 불순물 확산 영역 위에 게이트 전극을 형성하는 게이트 전극 형성 공정과,
    상기 드레인 영역 및 그 드레인 영역에 인접하는 상기 게이트 전극의 상면의 일부를 통하여, 제2 극성을 갖는 제2 불순물을 주입하는 제2 불순물 주입 공정과,
    상기 게이트 전극에 대해서, 그 하방이고, 또한, 상기 드레인 영역 측의 단부에, 상기 제1 불순물 확산 영역보다도 상기 제1 불순물로부터 방출되어서 전기 전도에 기여하는 하전 입자의 농도가 낮은 제2 불순물 확산 영역을 형성하는 제2 불순물 확산 영역 형성 공정과,
    상기 제2 불순물 확산 영역의 직하에, 상기 반도체 기판의 표면 근방을 제외하고, 상기 드레인 영역으로부터 채널 영역 측으로 연장되는 제2 극성을 갖는 드리프트 영역을 형성하는 드리프트 영역 형성 공정과,
    상기 드리프트 영역에 전체가 포함되도록, 제2 극성의 불순물 농도가 상기 드리프트 영역보다도 높은 고농도 영역을 형성하는 고농도 영역 형성 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 반도체 기판 내에 소스 영역 및 드레인 영역을 갖는 MOS 트랜지스터를 구비하는 반도체 장치의 제조 방법으로서,
    상기 반도체 기판에 제1 극성을 갖는 제1 불순물을 주입하고, 상기 반도체 기판의 표면에 제1 극성을 갖는 제1 불순물 확산 영역을 형성하는 공정과,
    상기 제1 불순물 확산 영역 위에 게이트 전극을 형성하는 공정과,
    상기 드레인 영역 및 그 드레인 영역에 인접하는 상기 게이트 전극의 상면의 일부를 통하여, 제2 극성을 갖는 제2 불순물을 주입하는 공정과,
    상기 게이트 전극에 대해서, 그 하방이고, 또한, 상기 드레인 영역 측의 단부에, 상기 제1 불순물 확산 영역보다도 상기 제1 불순물로부터 방출되어서 전기 전도에 기여하는 하전 입자의 농도가 낮은 제2 불순물 확산 영역을 형성하는 공정과,
    상기 제2 불순물 확산 영역의 하부에, 채널 영역 측으로 연장되는 제2 극성을 갖는 드리프트 영역을 형성하는 공정과,
    상기 드리프트 영역에, 상기 제2 불순물을 주입하여, 불순물 농도가 제1 불순물 확산 영역보다도 높은 중농도 영역을 형성하는 공정과,
    상기 중농도 영역에 상기 제2 불순물을 주입하여, 불순물 농도가 상기 중농도 영역보다도 높은, 고농도 영역을 형성하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제5항에 있어서,
    상기 중농도 영역을 형성하는 공정에 있어서는, 상기 MOS 트랜지스터의 드레인 내압보다 낮은 다른 MOS 트랜지스터의 소스 영역과 드레인 영역의 중농도 영역을 동시에 형성하고,
    상기 고농도 영역을 형성하는 공정에 있어서는, 상기 다른 MOS 트랜지스터의 소스 영역과 드레인 영역의 고농도 영역을 동시에 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제4항에 있어서,
    상기 제2 불순물 주입 공정은,
    상기 드레인 영역 및 그 드레인 영역에 인접한 상기 게이트 전극의 상면의 일부를 통해 상기 제1 불순물 확산 영역에 제2 극성을 갖는 제2 불순물을 주입하는 공정인 반도체 장치의 제조 방법.
  8. 제4항에 있어서,
    상기 제2 불순물 주입 공정은,
    상기 반도체 기판의 표면에 형성된 상기 제1 극성을 갖는 상기 제1 불순물 확산 영역의 극성을 유지한 채로, 상기 제1 불순물 확산 영역보다 깊은 부위가 제2 극성이 되도록, 상기 드레인 영역 및 그 드레인 영역에 인접하는 상기 게이트 전극의 상면의 일부를 통해, 제2 극성을 갖는 제2 불순물을 제1 주입 에너지에 의해 주입하는 제1 주입 공정과,
    상기 제1 주입 공정 후에, 상기 드레인 영역의 제1 불순물 확산 영역에 상기 제2 극성을 갖는 제2 불순물을 상기 제1 주입 에너지보다 작은 제2 주입 에너지에 의해서 주입하고, 상기 드레인 영역의 제1 불순물 확산 영역의 극성을 상기 제2 극성으로 하는 제2 주입 공정
    을 포함하는 반도체 장치의 제조 방법.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9472511B2 (en) * 2014-01-16 2016-10-18 Cypress Semiconductor Corporation ESD clamp with a layout-alterable trigger voltage and a holding voltage above the supply voltage
CN105448983B (zh) * 2014-07-30 2020-07-07 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法和电子装置
US9978864B2 (en) * 2015-12-03 2018-05-22 Vanguard International Semiconductor Corporation Semiconductor device and method for manufacturing the same
JP6656968B2 (ja) 2016-03-18 2020-03-04 エイブリック株式会社 Ｅｓｄ保護素子を有する半導体装置
CN108389906B (zh) * 2017-02-03 2023-01-10 联华电子股份有限公司 高压金属氧化物半导体晶体管元件
CN113257914A (zh) * 2020-05-25 2021-08-13 台湾积体电路制造股份有限公司 半导体器件及其制造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000164854A (ja) 1998-11-30 2000-06-16 Matsushita Electric Works Ltd 半導体装置及びその製造方法
JP2009245998A (ja) * 2008-03-28 2009-10-22 Fujitsu Microelectronics Ltd 半導体装置及びその製造方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62293774A (ja) 1986-06-13 1987-12-21 Matsushita Electric Ind Co Ltd Ｍｏｓ型半導体装置
JPH07122740A (ja) 1993-10-20 1995-05-12 Mitsubishi Electric Corp 半導体装置
JPH07240515A (ja) 1994-01-07 1995-09-12 Fuji Electric Co Ltd 横型電界効果トランジスタおよびその製造方法
JP3055424B2 (ja) 1994-04-28 2000-06-26 株式会社デンソー Ｍｉｓ型半導体装置の製造方法
KR0161398B1 (ko) 1995-03-13 1998-12-01 김광호 고내압 트랜지스터 및 그 제조방법
JP3831598B2 (ja) * 2000-10-19 2006-10-11 三洋電機株式会社 半導体装置とその製造方法
JP4030269B2 (ja) * 2001-03-06 2008-01-09 三洋電機株式会社 半導体装置とその製造方法
JP2005223145A (ja) 2004-02-05 2005-08-18 Asahi Kasei Microsystems Kk 半導体装置及びその製造方法
JP4482428B2 (ja) 2004-11-12 2010-06-16 川崎マイクロエレクトロニクス株式会社 半導体集積回路の製造方法および半導体集積回路
TWI270978B (en) * 2005-07-04 2007-01-11 Powerchip Semiconductor Corp Non-volatile memory and fabricating method thereof
US7602037B2 (en) * 2007-03-28 2009-10-13 Taiwan Semiconductor Manufacturing Co., Ltd. High voltage semiconductor devices and methods for fabricating the same
JP5332781B2 (ja) 2009-03-19 2013-11-06 富士通セミコンダクター株式会社 半導体装置の製造方法
JP5471320B2 (ja) 2009-11-09 2014-04-16 富士通セミコンダクター株式会社 半導体装置とその製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000164854A (ja) 1998-11-30 2000-06-16 Matsushita Electric Works Ltd 半導体装置及びその製造方法
JP2009245998A (ja) * 2008-03-28 2009-10-22 Fujitsu Microelectronics Ltd 半導体装置及びその製造方法

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