JP6656968B2 - Esd保護素子を有する半導体装置 - Google Patents
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Description
なお、以下の説明ではP型MOSトランジスタに関しても言及する。P型MOSトランジスタをPMOSと略記する。
また、上記特許文献1のようなESD保護対策を行った場合、回路規模が大きくなってしまうという問題が発生する。
MOSトランジスタを有する半導体装置において、ESD保護素子としてNMOSのゲート電位をグラウンド電位やウェル電位とするオフトランジスタを有し、オフトランジスタのドレインアクティブ領域内にN型とP型のドレイン領域を有し、P型ドレイン領域の電位はPウェルまたはP型半導体基板の電位とし、ドレインアクティブ領域内のPN接合による接合耐圧をESD保護素子の耐圧とする。
ドレインアクティブ領域内のP型領域はPMOSのドレインエクステンション領域の濃度と等しいことを特徴とする。
ドレインアクティブ領域内のP型領域はPMOSのドレイン高濃度領域の濃度と等しいことを特徴とする。
ドレインアクティブ領域内のP型領域は、ドレインアクティブ領域のW端ではない所望の領域に設けられることを特徴とする。
ドレインアクティブ領域内のP型領域は、ドレインアクティブ領域のW端、かつ、所望の領域に設けられることを特徴とする。
NMOSを用いたESD保護素子が示してある。ESD保護素子は、N型高濃度ソース領域101と、外部出力端子に接続されたN型高濃度ドレイン領域102を備え、ゲート電極104と、N型高濃度ドレイン領域102と両側から接するようにP型ドレイン領域103が設けられている。このN型高濃度ソース領域101とN型高濃度ドレイン領域102は一般的に1022cm-3程度の不純物濃度を有している。また、上記のNMOSは1015〜1017cm-3程度の不純物濃度のPウェル、またはP型半導体基板106の中に形成され、5〜30nm程度のゲート絶縁膜を有している。ここで、ゲート電極104はPウェル、またはP型半導体基板106と同電位としており、いわゆるオフトランジスタである。また、P型ドレイン領域103も、Pウェル、またはP型半導体基板106と接触しており、これらPウェル、またはP型半導体基板106と同電位となっている。
外部接続端子から+電荷が入ってきた場合、ESD保護素子のN型高濃度ドレイン領域102の電位が上昇する。一方、P型ドレイン領域103の電位はPウェル、またはP型半導体基板106に接続されている為、ドレイン領域内にてPN接合によるアバランシェブレイクダウンが発生し、電子、正孔対が発生する。ここで発生した正孔は、Pウェル、またはP型半導体基板106を通り、ソース側の低電位に向かって流れていく。その際、そこで流れた電流と、Pウェル、またはP型半導体基板106が有する抵抗によって、電圧上昇が発生する。その電圧上昇がN型高濃度ソース領域101の電位よりもある程度高くなると、N型高濃度領域からPウェル、またはP型半導体基板106に向かってダイオードの順方向に電子が注入されることになり、その電子はN型高濃度ドレイン領域に到達し、NMOSのドレイン、ソース間で電流が流れる、いわゆる寄生バイポーラ動作となる。この寄生バイポーラ動作によってESDのサージを外部接続端子に接続されたドレイン領域からソース側の端子に放出していくことで、内部領域にESDのサージを到達させずに、保護素子にて保護することが可能になる。
なお、上記説明では、P型ドレイン領域103を両W端へ配置するとしたが、片側のW端だけに配置してもよい。
102 N型高濃度ドレイン領域
103 P型ドレイン領域
104 ゲート電極
105 ドレインアクティブ領域
Claims (3)
- ESD保護素子を有する半導体装置であって、
所定の動作電圧と内部領域内の素子を有し、
前記ESD保護素子はPウェルあるいはP型半導体基板に設けられたN型MOSトランジスタからなり、
前記N型MOSトランジスタのゲート電極は、前記Pウェルの電位であるウェル電位あるいは前記P型半導体基板の電位であるグラウンド電位となるように、前記Pウェルあるいは前記P型半導体基板に接続されており、
前記N型MOSトランジスタのドレインアクティブ領域内にN型高濃度ドレイン領域およびP型ドレイン領域が隣接して配置され、PN接合を構成しており、
前記P型ドレイン領域は、前記ドレインアクティブ領域のW方向の両側の端部に接していない領域に、前記ゲート電極の縁から前記ゲート電極に対向する前記ドレインアクティブ領域の他の端部まで設けられており、
前記P型ドレイン領域の電位は前記Pウェルまたは前記P型半導体基板の電位であり、
前記ESD保護素子の耐圧は前記ドレインアクティブ領域内の前記PN接合における接合耐圧であることを特徴とするESD保護素子を有する半導体装置。 - ESD保護素子を有する半導体装置であって、
所定の動作電圧と内部領域内の素子を有し、
前記ESD保護素子はPウェルあるいはP型半導体基板に設けられたN型MOSトランジスタからなり、
前記N型MOSトランジスタのゲート電極は、前記Pウェルの電位であるウェル電位あるいは前記P型半導体基板の電位であるグラウンド電位となるように、前記Pウェルあるいは前記P型半導体基板に接続されており、
前記N型MOSトランジスタのドレインアクティブ領域内にN型高濃度ドレイン領域およびP型ドレイン領域が隣接して配置され、PN接合を構成しており、
前記P型ドレイン領域は、前記ドレインアクティブ領域のW方向の両方の端部に接して、前記ゲート電極の縁に沿って設けられており、
前記P型ドレイン領域の電位は前記Pウェルまたは前記P型半導体基板の電位であり、
前記ESD保護素子の耐圧は前記ドレインアクティブ領域内の前記PN接合における接合耐圧であることを特徴とするESD保護素子を有する半導体装置。 - ESD保護素子を有する半導体装置であって、
所定の動作電圧と内部領域内の素子を有し、
前記ESD保護素子はPウェルあるいはP型半導体基板に設けられたN型MOSトランジスタからなり、
前記N型MOSトランジスタのゲート電極は、前記Pウェルの電位であるウェル電位あるいは前記P型半導体基板の電位であるグラウンド電位となるように、前記Pウェルあるいは前記P型半導体基板に接続されており、
前記N型MOSトランジスタのドレインアクティブ領域内にN型高濃度ドレイン領域およびP型ドレイン領域が隣接して配置され、PN接合を構成しており、
前記N型高濃度ドレイン領域は、周囲を全て前記P型ドレイン領域により取り囲まれており、
前記P型ドレイン領域の電位は前記Pウェルまたは前記P型半導体基板の電位であり、
前記ESD保護素子の耐圧は前記ドレインアクティブ領域内の前記PN接合における接合耐圧であることを特徴とするESD保護素子を有する半導体装置。
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