TW201816977A - 靜電放電防護元件 - Google Patents

靜電放電防護元件 Download PDF

Info

Publication number
TW201816977A
TW201816977A TW105134261A TW105134261A TW201816977A TW 201816977 A TW201816977 A TW 201816977A TW 105134261 A TW105134261 A TW 105134261A TW 105134261 A TW105134261 A TW 105134261A TW 201816977 A TW201816977 A TW 201816977A
Authority
TW
Taiwan
Prior art keywords
region
doped region
doped
conductivity type
protection element
Prior art date
Application number
TW105134261A
Other languages
English (en)
Other versions
TWI682518B (zh
Inventor
林恒裕
范桂枝
邱厚荏
趙美玲
唐天浩
Original Assignee
聯華電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 聯華電子股份有限公司 filed Critical 聯華電子股份有限公司
Priority to TW105134261A priority Critical patent/TWI682518B/zh
Priority to US15/365,602 priority patent/US10163895B2/en
Publication of TW201816977A publication Critical patent/TW201816977A/zh
Application granted granted Critical
Publication of TWI682518B publication Critical patent/TWI682518B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0259—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements
    • H01L27/0262—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements including a PNP transistor and a NPN transistor, wherein each of said transistors has its base coupled to the collector of the other transistor, e.g. silicon controlled rectifier [SCR] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
    • H01L27/027—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements specially adapted to provide an electrical current path other than the field effect induced current path
    • H01L27/0274—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements specially adapted to provide an electrical current path other than the field effect induced current path involving a parasitic bipolar transistor triggered by the electrical biasing of the gate electrode of the field effect transistor, e.g. gate coupled transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

靜電放電防護元件設置在基底上，包括基礎摻雜區域，是第一導電型，位在該基底中。第一內摻雜區域是第二導電型，位在該基礎摻雜區域中。汲極區域是該第二導電型，位在該第一內摻雜區域，連接到第一電極端。插入摻雜區是該第一導電型，位在該汲極區域中。第二內摻雜區域是該第二導電型，位在該基礎摻雜區域中。源極區域是該第二導電型，位在該第二內摻雜區域中。基底表面摻雜區域是該第一導電型，位在該基底中鄰近或接觸於該源極區域。閘極結構，位於該基底上在該汲極區域與該源極區域之間。該基底表面摻雜區域與該源極區域連接到第二電極端。

Description

靜電放電防護元件
本發明是有關於一種半導體元件，且特別是有關於靜電放電防護元件。
以半導體元件為基礎的積體電路(Integrated Circuit, IC)，其是電子裝置的一部分。電子裝置在實際的使用上，一般都需要靜電放電防護。當靜電的累積程度大於一個程度遇到電位差就會產生靜電放電。此靜電放電所產生的瞬間電流/電壓會進入到內部的積體電路，很可能會造成積體電路的損壞。
依照工業的標準，積體電路應可以承受的靜電放電防護標準，以人體放電模式 (Human-Body Model, HBM)是2kV，而在機器放電模式(Machine Model, MM)是200V。因此，積體電路的設計一般會包含靜電放電(Electrostatic Discharge, ESD)防護元件，以防止由於靜電放電所產生的大量靜電，進入到積體電路造成內部電路損傷，達到保護的效果。
在靜電放電防護元件的設計，其需要考慮在人體放電模式與機器放電模式都能符合要求的標準。靜電放電防護元件的設計仍是有需要繼續研發。
本發明提供靜電放電防護元件可以達到人體放電模式與機器放電模式所要求的標準。
依據一實施例，本發明的一種靜電放電防護元件設置在基底上。靜電放電防護元件包括基礎摻雜區域是第一導電型，位在該基底中。第一內摻雜區域是第二導電型，位在該基礎摻雜區域中。汲極區域是該第二導電型，位在該第一內摻雜區域，連接到第一電極端。插入摻雜區是該第一導電型，位在該汲極區域中。第二內摻雜區域是該第二導電型，位在該基礎摻雜區域中。源極區域是該第二導電型，位在該第二內摻雜區域中。基底表面摻雜區域是該第一導電型。閘極結構位於該基底上在該汲極區域與該源極區域之間。該基底表面摻雜區域與該源極區域連接到第二電極端，該閘極結構連接到該第二電極端或是不同於該第二電極端的電壓端。其中該第一導電型與該第二導電型相反。
依據一實施例，於上述的靜電放電防護元件，該插入摻雜區可以是與基底表面摻雜區域相同摻雜濃度，也可以使用其他電路的光罩，而得到不同摻雜濃度。
依據一實施例，於上述的靜電放電防護元件，該汲極區域與該源極區域的摻雜濃度高於該第一內摻雜區域與該第二內摻雜區域的摻雜濃度。
依據一實施例，於上述的靜電放電防護元件，該插入摻雜區沒有連接到該第一電極端。
依據一實施例，於上述的靜電放電防護元件，該閘極結構位在該基底上，對應於該第一內摻雜區域與該第二內摻雜區域之間的分離區域。
依據一實施例，於上述的靜電放電防護元件，該基底表面摻雜區域，且接觸於該基礎摻雜區域，其中該基礎摻雜區域是高電壓摻雜井或是摻雜井。
依據一實施例，於上述的靜電放電防護元件，該插入摻雜區與該基底表面摻雜區域可以是相同摻雜濃度，也可以使用其他電路的光罩，而得到不同摻雜濃度。
依據一實施例，於上述的靜電放電防護元件，更包括多個淺溝渠隔離單元在該基底中，至少對該汲極區域與該基礎摻雜區域隔離。
依據一實施例，於上述的靜電放電防護元件，更包括多個淺溝渠隔離單元在該基底中，僅隔離該汲極區域的外邊以及該源極區域的外邊。
依據一實施例，本發明的一種靜電放電防護元件包括基底，是第一導電型。內摻雜區域是第二導電型，位在該基底中。汲極區域是該第二導電型，位在該內摻雜區域，連接到第一電極端。插入摻雜區是該第一導電型，位在該汲極區域中。摻雜井是該第一導電型，位在該內摻雜區域中。源極區域是該第二導電型，位在該摻雜井中。基底表面摻雜區域是該第一導電型，位在該摻雜井中鄰近於或接觸該源極區域。閘極結構位於該基底上在該汲極區域與該源極區域之間。該基底表面摻雜區域與該源極區域連接到第二電極端。該閘極結構連接到該第二電極端或是不同於該第二電極端的電壓端。該第一導電型與該第二導電型相反。
依據一實施例，於上述的靜電放電防護元件，該插入摻雜區與該基底表面摻雜區域可以是相同摻雜濃度，也可以使用其他電路的光罩，而得到不同摻雜濃度。
依據一實施例，於上述的靜電放電防護元件，該汲極區域與該源極區域的摻雜濃度高於該內摻雜區域的摻雜濃度。
依據一實施例，於上述的靜電放電防護元件，該插入摻雜區沒有連接到該第一電極端。
依據一實施例，於上述的靜電放電防護元件，該閘極結構位在該基底上，對應於該汲極區域與該摻雜井之間的分離區域。
依據一實施例，於上述的靜電放電防護元件，該基底表面摻雜區域與該源極區域接觸或隔離。
依據一實施例，於上述的靜電放電防護元件，該內摻雜區域是輕摻雜區域。
依據一實施例，於上述的靜電放電防護元件，更包括多個淺溝渠隔離單元在該基底中，至少對該汲極區域與該基底隔離。
依據一實施例，本發明的一種靜電放電防護元件設置在基底上。靜電放電防護元件包括摻雜井，是第一導電型位在該基底中。內摻雜區域是第二導電型，位在該摻雜井中。汲極區域是該第二導電型，位在該內摻雜區域，連接到第一電極端。插入摻雜區是該第一導電型，位在該汲極區域中。源極區域是該第二導電型，位在該摻雜井中。基底表面摻雜區域是該第一導電型，位在該基底中鄰近或接觸於該源極區域。閘極結構位於該基底上在該汲極區域與該源極區域之間。該源極區域與該基底表面摻雜區域連接到第二電極端，該閘極結構連接到該第二電極端或是不同於該第二電極端的電壓端。該第一導電型與該第二導電型相反。
依據一實施例，本發明的一種靜電放電防護元件該插入摻雜區與該基底表面摻雜區域可以是相同摻雜濃度，也可以使用其他電路的光罩，而得到不同摻雜濃度。
依據一實施例，本發明的一種靜電放電防護元件該汲極區域與該源極區域的摻雜濃度高於該內摻雜區域的摻雜濃度。
依據一實施例，本發明的一種靜電放電防護元件該插入摻雜區沒有連接到該第一電極端。
依據一實施例，本發明的一種靜電放電防護元件該閘極結構位在該基底上，對應於該內摻雜區域與該源極區域之間的分離區域。
依據一實施例，本發明的一種靜電放電防護元件該基底表面摻雜區域，是與該摻雜井接觸。
依據一實施例，本發明的一種靜電放電防護元件該內摻雜區域是輕摻雜區域。
依據一實施例，本發明的一種靜電放電防護元件更包括多個淺溝渠隔離單元在該基底中，至少對該汲極區域與該摻雜井隔離。
基於上述，本發明在汲極區域中加入不同導電型的插入摻雜區，構成的二極體元件，形成另外增加一個靜電放電路徑，可以提升汲極區域的靜電放電防護能力。如此，本發明例如可以達到工業標準所要求的抗靜電放電的能力。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
本發明針已對半導體積體電路的靜電放電防護元件進行探討，以能更清楚了解靜電放電防護元件失敗的因素。
圖1是依照本發明，一種包含靜電放電元件的積體電路示意圖。參閱圖1，積體電路一般會包括在輸入端的靜電放電保護電路30、在中間的中間電路40、以及在輸出端的靜電放電保護電路50。整體的中間電路40會包還主要功能的內部電路42。輸入端由輸入端點32接收信號。輸出端由輸出端點52輸出信號。然而，當靜電放電發生時，靜電放電所產生的大量電荷也會由輸入端點32或輸出端點52進入到積體電路。如果靜電放電的電荷沒有被適當引導離開，就可能會進入到中間電路40造成損壞。然而，如果靜電放電元件的結構設計不佳，也不能承受靜電放電電流，仍是會損壞。如此，中間電路40沒有靜電放電保護電路30和50的保護，更加容易被靜電放電的發生而損壞。
因此，靜電放電保護電路30例如包括NMOS電晶體34以及PMOS電晶體36，連接於輸入端點32。靜電放電保護電路50例如包括NMOS電晶體54以及PMOS電晶體56，連接於輸出端點52。所以本發明考慮其中一個情形，靜電放電電流/電壓如箭頭路徑所示，從輸入端點32或輸出端點52進入，而通過NMOS電晶體34或NMOS電晶體54到達系統低電壓VSS，以釋放靜電放電電荷。而類似的靜電放電情形，也可能發生於 PMOS電晶體36或PMOS電晶體56。
本發明的描述，會先以NMOS電晶體34來探討以及提出因應的結構。類似NMOS電晶體34的結構，也可以修改PMOS電晶體36的結構。以下舉一些實施例來說明本發明，但是本發明不侷限所舉的實施例。
圖2是依照本發明一實施例，一種靜電放電防護元件的上視示意圖。圖3是依照本發明一實施例，一種靜電放電防護元件，在圖2沿I-I線的剖面結構示意圖。參閱圖2與圖3，首先描述本發明靜電放電防護元件的一實施例的結構。靜電放電防護元件包括基礎摻雜區域100是第一導電型，位在基底90中。基礎摻雜區域100於一實施例，例如是高電壓摻雜井，或是一般的摻雜井，當作MOS元件的基礎。第一內摻雜區域102是第二導電型，位在基礎摻雜區域100中。汲極區域104是第二導電型，位在第一內摻雜區域102內，連接到第一電極端。第一電極端例如是陽極。插入摻雜區106是第一導電型，位在汲極區域104中。於此，插入摻雜區106與汲極區域104的導電型是相反，而構成二極體元件200，其作用會增加產生另一個靜電放電路徑，使得本發明靜電放電防護元件更有效率，也避免靜電放電防護元件損毀。
靜電放電防護元件還包括第二內摻雜區域110，是第二導電型，位在基礎摻雜區域100中。源極區域108是第二導電型，位在第二內摻雜區域110中。基底表面摻雜區域112是第一導電型，位在基礎摻雜區域100中鄰近或接觸於源極區域108。另外於一實施例，在基底表面摻雜區域112下方，也就是在基底表面摻雜區域112與基礎摻雜區域100之間例如還可以有一個摻雜區域113，其可以調整從基底表面摻雜區域112到基礎摻雜區域100的摻雜濃度逐漸變化。又例如應用在高電壓元件的使用時，此P型的摻雜區域113一般又稱為高電壓P型區域(HVPF，high-voltage P-type field)。閘極結構114位於基底90上，在汲極區域104與源極區域108之間。基底表面摻雜區域112與源極區域108例如連接到第二電極端。第二電極端例如是陰極端。閘極結構114可以連接到陰極端，又或是不同於陰極端的電壓端。本實施例的閘極結構114也是連接到陰極端為例。第一導電型與第二導電型相反。第一導電型例如是P導電型，第二導電型例如是N導電型。又或是，第一導電型例如是N導電型，第二導電型例如是P導電型。
更詳細而言，於一實施例的靜電放電防護元件，插入摻雜區106的摻雜濃度可以是與基底表面摻雜區域相同摻雜濃度，也可以使用其他電路的光罩，而得到不同摻雜濃度。於一實施例的靜電放電防護元件，汲極區域104與源極區域108的摻雜濃度高於第一內摻雜區域102與第二內摻雜區域110的摻雜濃度。於一實施例的靜電放電防護元件，插入摻雜區106沒有連接到第一電極端，例如陽極端。另外，插入摻雜區106可以延伸到第一內摻雜區域102中，而與之接觸。然而，插入摻雜區106也可以不延伸到第一內摻雜區域102。
於一實施例的靜電放電防護元件，閘極結構114位在基底90上，對應於第一內摻雜區域102與第二內摻雜區域110之間的分離區域。於一實施例的靜電放電防護元件，基底表面摻雜區域112，基礎摻雜區域100例如是高電壓摻雜井或是摻雜井。於一實施例的靜電放電防護元件，第二內摻雜區域110與第一內摻雜區域102是摻雜井或是有摻雜濃度的雙擴散汲極(Double Diffused Drain, DDD)井。
於一實施例的靜電放電防護元件，插入摻雜區106與基底表面摻雜區域112可以是相同摻雜濃度。也就是從半導體製程而言，例如可以使用相同的光罩，而同時進行插入摻雜區106與基底表面摻雜區域112的摻雜，如此省去插入摻雜區106的摻雜製程的成本，然而本發明不限於此。例如，插入摻雜區106也可以使用其他電路的光罩，而得到不同摻雜濃度。
於一實施例的靜電放電防護元件，其更包括多個淺溝渠隔離單元116在基底90中，至少對汲極區域104與該基礎摻雜區域100隔離。實際上，溝渠隔離單元116可依據實際需要設置，本發明不限定溝渠隔離單元116的設置方式。例如，淺溝渠隔離單元116在基底90中，也可僅隔離汲極區域104的外邊以及源極區域108的外邊，如後面圖10所示。
圖4是依照本發明一實施例，靜電放電防護元件的放電機制示意圖。參閱圖4，以下描述本發明的靜電放電防護元件，所產生的放電機制。如果不包含插入摻雜區106的設置，則靜電放電防護元件的汲極區域104會經由第一內摻雜區域102與基礎摻雜區域100構成npn雙載子電晶體的放電路徑，如細箭頭路徑所示。本發明經過研究後發現在此情形，靜電放電電流會較集中於汲極區域104與淺溝渠隔離單元116相鄰的邊緣，容易導致靜電放電保護作用的電晶體損壞。
本發明提出在汲極區域104內設置插入摻雜區106而構成二極體元件200，除原先細箭頭所示之靜電放電路徑，還可以促成另一個靜電放電路徑，如粗箭頭路徑所示，因此減緩在汲極區域104中電流集中的現象，更有效增加靜電放電防護效率，也避免在汲極區域104的電流集中現象，降低靜電放電防護元件的損壞。本發明基於插入摻雜區106所產生靜電放電分流的機制，應可被了解，不再詳細描述。以下描述在此概念下的多種結構變化，但是本發明不限於所舉的多個實施例。
圖5是依照本發明一實施例，一種靜電放電防護元件的上視示意圖。參閱圖5，插入摻雜區106的設置是在汲極區域104的範圍內即可。圖5中所繪示有X標示的是接觸墊。插入摻雜區106可以在接觸墊外圍。相比較於圖2，圖5的實施例，僅設置一個插入摻雜區106，而圖2的實施例設置二個插入摻雜區106。於此，插入摻雜區106的數量不限於一個或是二個。就一個插入摻雜區106的情形，其例如設置在汲極區域104範圍內，而位於接觸墊上端邊緣。
圖6是依照本發明一實施例，一種靜電放電防護元件的上視示意圖。參閱圖6，類似圖5的插入摻雜區106，其也可以設置在汲極區域104範圍內，而位於接觸墊下端邊緣。
圖7是依照本發明一實施例，一種靜電放電防護元件的上視示意圖。參閱圖7，就一個插入摻雜區106的設置方式，其也可以設置在接觸墊之間。由於接觸墊一般是陣列的方式，因此插入摻雜區106例如位於接觸墊的陣列的中間。
圖8是依照本發明一實施例，一種靜電放電防護元件的上視示意圖。參閱圖8，如果插入摻雜區106的數量是多個，例如二個，則相比較於圖5的實施例，其插入摻雜區106也可以設置在接觸墊陣列之間。
換句話說，插入摻雜區106的數量與位置可以依實際設計變化，且不需要侷限於所舉的實施例。
以下描述靜電放電防護元件的不同結構變化。圖9是依照本發明一實施例，一種靜電放電防護元件的剖面結構示意圖。參閱圖9，本實施例的靜電放電防護元件，是以側向擴散(Lateral Diffused) NMOS的結構為例。此LDNMOS的靜電放電防護元件，是直接以基底為基礎摻雜結構的設計。
以下較詳細描述本實施例的靜電放電防護元件，其包括基底(p-sub) 300，是第一導電型。內摻雜區域302是第二導電型，位在基底300中。汲極區域304是第二導電型，位在內摻雜區域302，連接到第一電極端，例如陽極端。插入摻雜區306是第一導電型，位在汲極區域304中。摻雜井310該第一導電型，位在內摻雜區域302中。源極區域308是第二導電型，位在摻雜井310中。基底表面摻雜區域312是第一導電型，位在摻雜井310中鄰近或接觸於源極區308。閘極結構314位於基底300上，在汲極區域304與源極區域308之間。基底表面摻雜區域312與源極區域308連接到第二電極端，例如陰極端。閘極結構314可以連接到第二電極端，又或是也可以連接到不同於該第二電極端的電壓端(bias terminal)。第一導電型與第二導電型相反。本實施例的靜電放電防護元件也包含多個淺溝渠隔離單元316在基底300中，至少對汲極區域304與基底300隔離。實際上，溝渠隔離單元316可依據實際需要設置，本發明不限定溝渠隔離單元316的設置方式。例如，淺溝渠隔離單元316在基底300中，例如隔離汲極區域304的外邊。另外，本實施例的基底表面摻雜區域312例如是與源極區域308相鄰接觸，因此，一部分的淺溝渠隔離單元316在源極區域308和基底表面摻雜區域312的外邊。
圖10是依照本發明一實施例，一種靜電放電防護元件的剖面結構示意圖。參閱圖10，本實施例的靜電放電防護元件例如是根據圖3的結構，但是摻雜區域的摻雜濃度做調整，不需要使用於高電壓的操作，而例如是雙擴散汲極的NMOS元件。
靜電放電防護元件包括基礎摻雜區域400是第一導電型，位在基底中。於本實施例，基礎摻雜區域400當作MOS元件的基礎。第一內摻雜區域402是第二導電型，位在基礎摻雜區域400中。本實施例的第一內摻雜區域402不需要在高電壓操作時所需要的高電壓摻雜井。汲極區域404是第二導電型，位在第一內摻雜區域402，連接到第一電極端。第一電極端例如是陽極。插入摻雜區406是第一導電型，位在汲極區域404中。於此，插入摻雜區406與汲極區域404的導電型是相反，構成二極體元件，其作用會增加產生另一個靜電放電路徑，使得本發明靜電放電元件更有效率，也避免靜電放電防護元件損毀。
靜電放電防護元件還包括第二內摻雜區域410，是第二導電型，位在基礎摻雜區域400中。源極區域408是第二導電型，位在第二內摻雜區域410中。基底表面摻雜區域412是第一導電型，位在基底的基礎摻雜區域400中鄰近或接觸於源極區域408。另外於一實施例，在基底表面摻雜區域412下方，也就是在基底表面摻雜區域412與基礎摻雜區域400之間例如還可以有一個摻雜區域413，其可以調整從基底表面摻雜區域412到基礎摻雜區域400的摻雜濃度的逐漸變化。閘極結構414位於基底的基礎摻雜區域400上，在汲極區域404與源極區域408之間。基底表面摻雜區域412與源極區域408例如連接到第二電極端。第二電極端例如是陰極端。閘極結構414可以連接到陰極端，又或是不同於陰極端的電壓端。
於本實施例，第一內摻雜區域402與第二內摻雜區域410例如可以是淺摻雜即可，而不需要是高電壓操作下的摻雜程度。另外，淺溝渠隔離單元416的位置是依實際需求設置。本實施例的淺溝渠隔離單元416，例如是設置在汲極區域404與源極區域408外邊，而在汲極區域404與源極區域408的內邊沒有設置淺溝渠隔離單元416。
圖11是依照本發明一實施例，一種靜電放電防護元件的剖面結構示意圖。參閱圖11，本實施例的靜電放電防護元件例如是汲極延伸(Drain-Extended，DE) NMOS元件，然而本發明不限於所舉的實施例。在本實施例的靜電放電防護元件，以在基底中的摻雜井500為基礎。摻雜井500是第一導電型的摻雜區域。在摻雜井500會型成多個摻雜結構，如以下的描述。
靜電放電防護元件包括摻雜井500，是第一導電型位在基底中。內摻雜區域502是第二導電型，位在摻雜井500中。汲極區域504是第二導電型，位在內摻雜區域502中，連接到第一電極端。第一電極端例如是陽極端。插入摻雜區506是第一導電型，位在汲極區域504中。源極區域508是第二導電型，位在摻雜井500中。基底表面摻雜區域512是第一導電型，位在摻雜井500中鄰近或接觸於源極區域508。閘極結構514位於基底上在汲極區域504與源極區域508之間。源極區域508與基底表面摻雜區域512連接到第二電極端，例如是陰極端。閘極結構514可以連接到第二電極端，又或是連接到不同於第二電極端的電壓端。第一導電型與第二導電型相反。例如，第一導電型是P導電型，第二導電型是N導電型。
關於內摻雜區域502的摻雜濃度，例如是輕摻雜，其中例如可以是汲極延伸(DE)的NMOS元件。然而，本發明不限於所舉實施例。
另外，淺溝渠隔離單元516的位置是依實際需求設置。本實施例的淺溝渠隔離單元516，例如是設置在汲極區域504與源極區域508外邊，而在汲極區域504與源極區域508的內邊沒有設置淺溝渠隔離單元516。又淺溝渠隔離單元516例如也可以隔離於基底表面摻雜區域512與源極區域508之間。
圖12是依照本發明一實施例，一種靜電放電防護元件的剖面結構示意圖。參閱圖12，本發明的靜電放電防護元件也可以應用在PMOS的元件結構。於一實施例，圖12的靜電放電防護元件，與圖3靜電放電防護元件，其摻雜結構是相同，但是摻雜區域的導電型相反。換句話說，本實施例的第一導電型例如是N導電型，而第二導電型相反於第一導電型，即是P導電型。本實施例的摻雜結構如圖3所描述，不再重述。
又關於結構的佈局，其也不限於前面如圖2所舉的實施例。圖13是依照本發明一實施例，一種靜電放電防護元件的上視結構示意圖。參閱圖13，本實施例的源極區域108，相比較於圖2源極區域108，例如是在汲極區域104的單邊設置。
圖14是依照本發明一實施例，一種靜電放電防護元件的剖面結構示意圖。參閱圖14，本實施例以圖3的結構為例來說明閘極結構114的連接方式。本實施例的閘極結構114，如先前已提及，可以不是連接到第二電極端，其例如是陰極端，但是可以連接到另外的電壓端(bias terminal)。
圖15是依照本發明一實施例，一種靜電放電防護元件的剖面結構示意圖。參閱圖15，本實施例是以圖3的結構為基礎，針對淺溝渠隔離單元的設置描述其它的變化其一。本實施例的淺溝渠隔離單元相比較於圖3的淺溝渠隔離單元，其數量域位置可以有不同的變化。本實施例的源極區域108，可以不需要淺溝渠隔離單元116隔離。換句話說，本實施例的淺溝渠隔離單元116例如是隔離汲極區域114的兩邊即可。
綜上所述，本發明提出在汲極區域中加入不同導電型的插入摻雜區，而構成二極體元件，構成另外增加一個靜電放電路徑，可以提升對汲極區域的靜電防護效率。如此，本發明例如可以達到工業標準所要求的抗靜電放電的能力。
本發明除了可以應用在高電壓操作時的靜電放電作用，有可以一般性應用到其他用於靜電放電的MOS元件的結構，以降低靜電放電防護元件的損壞機率。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
30‧‧‧靜電放電保護電路
32‧‧‧輸入端點
34、36、54、56‧‧‧電晶體
40‧‧‧中間電路
42‧‧‧內部電路
50‧‧‧靜電放電保護電路
52‧‧‧輸出端點
90、300‧‧‧基底
100、400‧‧‧基礎摻雜區域
102、110、302、402、410、502‧‧‧內摻雜區域
104、304、404、504‧‧‧汲極區域
106、306、406、506‧‧‧插入摻雜區
108、308、408、508‧‧‧源極區域
112、312、412、512‧‧‧基底表面摻雜區域
113、413‧‧‧摻雜區域
114、314、414、514‧‧‧閘極結構
116、316、416、516‧‧‧淺溝渠隔離單元
200‧‧‧二極體
310‧‧‧摻雜井
500‧‧‧摻雜井
圖1是依照本發明，一種包含靜電放電防護元件的積體電路示意圖。 圖2是依照本發明一實施例，一種靜電放電防護元件的上視示意圖。 圖3是依照本發明一實施例，一種靜電放電防護元件，在圖2沿I-I線的剖面結構示意圖。 圖4是依照本發明一實施例，靜電放電防護元件的放電機制示意圖。 圖5是依照本發明一實施例，一種靜電放電防護元件的上視示意圖。 圖6是依照本發明一實施例，一種靜電放電防護元件的上視示意圖。 圖7是依照本發明一實施例，一種靜電放電防護元件的上視示意圖。 圖8是依照本發明一實施例，一種靜電放電防護元件的上視示意圖。 圖9是依照本發明一實施例，一種靜電放電防護元件的剖面結構示意圖。 圖10是依照本發明一實施例，一種靜電放電防護元件的剖面結構示意圖。 圖11是依照本發明一實施例，一種靜電放電防護元件的剖面結構示意圖。 圖12是依照本發明一實施例，一種靜電放電防護元件的剖面結構示意圖。 圖13是依照本發明一實施例，一種靜電放電防護元件的上視結構示意圖。 圖14是依照本發明一實施例，一種靜電放電防護元件的剖面結構示意圖。 圖15是依照本發明一實施例，一種靜電放電防護元件的剖面結構示意圖。

Claims (26)

  1. 一種靜電放電防護元件，設置在基底上，包括： 基礎摻雜區域，是第一導電型，位在該基底中； 第一內摻雜區域，是第二導電型，位在該基礎摻雜區域中; 汲極區域，是該第二導電型，位在該第一內摻雜區域，連接到第一電極端; 插入摻雜區，是該第一導電型，位在該汲極區域中; 第二內摻雜區域，是該第二導電型，位在該基礎摻雜區域中; 源極區域，是該第二導電型，位在該第二內摻雜區域中; 基底表面摻雜區域，是該第一導電型，位在該基礎摻雜區域中鄰近或接觸於該源極區域; 第三摻雜區域，是該第一導電型，位在該基礎摻雜區域與該基底表面摻雜區域之間; 隔離結構，至少在該汲極區域的外邊對該汲極區域隔離; 以及 閘極結構，位於該基底上在該汲極區域與該源極區域之間， 其中該基底表面摻雜區域與該源極區域連接到第二電極端，該閘極結構連接到該第二電極端或是不同於該第二電極端的電壓端， 其中該第一導電型與該第二導電型相反。
  2. 如申請專利範圍第1項所述靜電放電防護元件，其中該插入摻雜區的摻雜濃度是與該基底表面摻雜區域相同摻雜濃度，或是不同摻雜濃度。
  3. 如申請專利範圍第1項所述靜電放電防護元件，其中該汲極區域與該源極區域的摻雜濃度高於該第一內摻雜區域與該第二內摻雜區域的摻雜濃度。
  4. 如申請專利範圍第1項所述靜電放電防護元件，其中該插入摻雜區沒有連接到該第一電極端。
  5. 如申請專利範圍第1項所述靜電放電防護元件，其中該閘極結構位在該基底上，對應於該第一內摻雜區域與該第二內摻雜區域之間的分離區域。
  6. 如申請專利範圍第1項所述靜電放電防護元件，其中該基底表面摻雜區域是利用該第三摻雜區域調整從該基底表面摻雜區域到該基礎摻雜區域的摻雜濃度的逐漸變化，其中該基礎摻雜區域是高電壓摻雜井或是摻雜井。
  7. 如申請專利範圍第1項所述靜電放電防護元件，其中該插入摻雜區與該基底表面摻雜區域是相同摻雜濃度，或是不同摻雜濃度。
  8. 如申請專利範圍第1項所述靜電放電防護元件，其中該隔離結構包括多個淺溝渠隔離單元在該基底中，至少對該汲極區域與該基礎摻雜區域隔離。
  9. 如申請專利範圍第1項所述靜電放電防護元件，其中該隔離結構包括多個淺溝渠隔離單元在該基底中，僅隔離該汲極區域的外邊以及該源極區域的外邊。
  10. 一種靜電放電防護元件，包括： 基底，是第一導電型; 內摻雜區域，是第二導電型，位在該基底中; 汲極區域，是該第二導電型，位在該內摻雜區域，連接到第一電極端; 插入摻雜區，是該第一導電型，位在該汲極區域中; 摻雜井，是該第一導電型，位在該內摻雜區域中; 源極區域，是該第二導電型，位在該摻雜井中; 基底表面摻雜區域，是該第一導電型，位在該摻雜井中鄰近或接觸於該源極區域; 以及 閘極結構，位於該基底上在該汲極區域與該源極區域之間， 其中該基底表面摻雜區域與該源極區域連接到第二電極端，該閘極結構連接到該第二電極端或是不同於該第二電極端的電壓端， 其中該第一導電型與該第二導電型相反。
  11. 如申請專利範圍第10項所述靜電放電防護元件，其中該插入摻雜區與該基底表面摻雜區域是相同摻雜濃度，或是不同摻雜濃度。
  12. 如申請專利範圍第10項所述靜電放電防護元件，其中該插入摻雜區的摻雜濃度高於該摻雜井的摻雜濃度。
  13. 如申請專利範圍第10項所述靜電放電防護元件，其中該汲極區域與該源極區域的摻雜濃度高於該內摻雜區域的摻雜濃度。
  14. 如申請專利範圍第10項所述靜電放電防護元件，其中該插入摻雜區沒有連接到該第一電極端。
  15. 如申請專利範圍第10項所述靜電放電防護元件，其中該閘極結構位在該基底上，對應於該汲極區域與該摻雜井之間的分離區域。
  16. 如申請專利範圍第10項所述靜電放電防護元件，其中該基底表面摻雜區域與該源極區域接觸或隔離。
  17. 如申請專利範圍第10項所述靜電放電防護元件，其中該內摻雜區域是輕摻雜區域。
  18. 如申請專利範圍第10項所述靜電放電防護元件，更包括多個淺溝渠隔離單元在該基底中，至少對該汲極區域與該基底隔離。
  19. 一種靜電放電防護元件，設置在基底上，包括： 摻雜井，是第一導電型，位在該基底中； 內摻雜區域，是第二導電型，位在該摻雜井中; 汲極區域，是該第二導電型，位在該內摻雜區域，連接到第一電極端; 插入摻雜區，是該第一導電型，位在該汲極區域中; 源極區域，是該第二導電型，位在該摻雜井中; 基底表面摻雜區域，是該第一導電型，位在該摻雜井中鄰近或接觸於該源極區域; 以及 閘極結構，位於該基底上在該汲極區域與該源極區域之間， 其中該源極區域與該基底表面摻雜區域連接到第二電極端，該閘極結構連接到該第二電極端或是不同於該第二電極端的電壓端， 其中該第一導電型與該第二導電型相反。
  20. 如申請專利範圍第19項所述靜電放電防護元件，其中該插入摻雜區與該基底表面摻雜區域是相同摻雜濃度，或是不同摻雜濃度。
  21. 如申請專利範圍第19項所述靜電放電防護元件，其中該插入摻雜區的摻雜濃度高於該摻雜井的摻雜濃度。
  22. 如申請專利範圍第19項所述靜電放電防護元件，其中該汲極區域與該源極區域的摻雜濃度高於該內摻雜區域的摻雜濃度。
  23. 如申請專利範圍第19項所述靜電放電防護元件，其中該插入摻雜區沒有連接到該第一電極端。
  24. 如申請專利範圍第19項所述靜電放電防護元件，其中該閘極結構位在該基底上，對應於該內摻雜區域與該源極區域之間的分離區域。
  25. 如申請專利範圍第19項所述靜電放電防護元件，其中該內摻雜區域是輕摻雜區域。
  26. 如申請專利範圍第19項所述靜電放電防護元件，更包括多個淺溝渠隔離單元在該基底中，至少對該汲極區域與該摻雜井隔離。
TW105134261A 2016-10-24 2016-10-24 靜電放電防護元件 TWI682518B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW105134261A TWI682518B (zh) 2016-10-24 2016-10-24 靜電放電防護元件
US15/365,602 US10163895B2 (en) 2016-10-24 2016-11-30 Electrostatic discharge protection device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW105134261A TWI682518B (zh) 2016-10-24 2016-10-24 靜電放電防護元件

Publications (2)

Publication Number Publication Date
TW201816977A true TW201816977A (zh) 2018-05-01
TWI682518B TWI682518B (zh) 2020-01-11

Family

ID=61969822

Family Applications (1)

Application Number Title Priority Date Filing Date
TW105134261A TWI682518B (zh) 2016-10-24 2016-10-24 靜電放電防護元件

Country Status (2)

Country Link
US (1) US10163895B2 (zh)
TW (1) TWI682518B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200074581A (ko) * 2018-12-17 2020-06-25 에스케이하이닉스 주식회사 Esd 보호 장치
US11817447B2 (en) * 2019-12-10 2023-11-14 Samsung Electronics Co., Ltd. Electrostatic discharge protection element and semiconductor devices including the same

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6169001B1 (en) 1999-02-12 2001-01-02 Vanguard International Semiconductor Corporation CMOS device with deep current path for ESD protection
US6605493B1 (en) * 2001-08-29 2003-08-12 Taiwan Semiconductor Manufacturing Company Silicon controlled rectifier ESD structures with trench isolation
US6621133B1 (en) * 2002-05-09 2003-09-16 United Microelectronics Corp. Electrostatic discharge protection device
US7372083B2 (en) * 2005-08-09 2008-05-13 Taiwan Semiconductor Manufacturing Company, Ltd. Embedded silicon-controlled rectifier (SCR) for HVPMOS ESD protection
US8022498B1 (en) * 2007-03-26 2011-09-20 Synopsys, Inc. Electrostatic discharge management apparatus, systems, and methods
TWI645534B (zh) 2015-03-06 2018-12-21 聯華電子股份有限公司 半導體靜電放電保護元件
US9853446B2 (en) * 2015-08-27 2017-12-26 Qualcomm Incorporated Integrated circuit (IC) package comprising electrostatic discharge (ESD) protection
US10090291B2 (en) * 2016-04-26 2018-10-02 United Microelectronics Corp. Electrostatic discharge protection semiconductor device and layout structure of ESD protection semiconductor device

Also Published As

Publication number Publication date
US20180114787A1 (en) 2018-04-26
US10163895B2 (en) 2018-12-25
TWI682518B (zh) 2020-01-11

Similar Documents

Publication Publication Date Title
US9728512B2 (en) Electro static discharge clamping device
JP2010016177A (ja) 静電気放電保護素子
JP2010182727A (ja) 半導体装置
JP2016001696A (ja) 半導体装置および集積回路
US11239229B2 (en) Self-biased bidirectional ESD protection circuit
US20150129977A1 (en) Semiconductor electrostatic discharge protection apparatus
US8736022B2 (en) Semiconductor device with a diode-type ESD protection circuit
TW201630148A (zh) 靜電放電保護器件
TWI682518B (zh) 靜電放電防護元件
JP2009049296A (ja) 半導体装置
TWI506784B (zh) 半導體元件
TWI652768B (zh) 高靜電放電耐受力之靜電保護元件佈局結構
KR20120017667A (ko) Ｅｓｄ 보호 소자와 그 제조 방법 및 그 보호 소자를 포함하는 전기전자장치
JP2007019413A (ja) 保護回路用半導体装置
TWI744187B (zh) 半導體電路及其製造方法
US9337077B2 (en) Semiconductor device
TWI538160B (zh) 靜電放電保護裝置及其應用
US10546849B2 (en) Semiconductor structure for electrostatic discharge protection
JP2009038099A (ja) 半導体装置
JP2013191767A (ja) Ｅｓｄ保護トランジスタ素子
TW201919295A (zh) 高壓靜電保護電路及其低壓基極觸發靜電電流放電電路
JP5511370B2 (ja) 半導体装置
US8686507B2 (en) System and method for I/O ESD protection with floating and/or biased polysilicon regions
US8319286B2 (en) System and method for input pin ESD protection with floating and/or biased polysilicon regions
CN107564902A (zh) 集成电路及其具自我静电保护的输出缓冲器布局结构