CN107564902A - 集成电路及其具自我静电保护的输出缓冲器布局结构 - Google Patents

Abstract

本发明公开了一种集成电路及其具自我静电保护的输出缓冲器布局结构，该集成电路包含多个输出缓冲器，各该输出缓冲器包含有一标准金氧半(metal－oxide－semiconductor；MOS)元件区域及一静电防护增强型MOS元件区域；其中，在该静电防护增强型MOS元件区域中的各MOS元件，其源极杂质掺杂区距近其栅极区的一侧与该栅极区的相对一侧保持一间隙，使该MOS元件中源极区的串联杂散电阻提高，让静电电流自MOS元件更底层的路径宣泄，以加强其静电防护能力。

Description

集成电路及其具自我静电保护的输出缓冲器布局结构

技术领域

本发明关于一种集成电路的输出缓冲器，尤指一种具自我静电保护的输出缓冲器的布局结构。

背景技术

一般来说，使用MOS制程的集成电路(Integrated Circuit；IC)，其MOS元件容易因受到静电高压放电而损坏。如图9所示，该集成电路50的一内部集成电路单元51会透过多个输出缓冲器511(output buffer)分别连接多个输出接垫52(output pad)，且各该输出缓冲器系由MOS元件组成，即包含有PMOS元件(PMOS1～PMOSn)及NMOS元件(NMOS1～NMOSn)(如图10所示)。由于该输出缓冲器511用以连接至该输出接垫52，当静电对该输出接垫52高压放电时，其MOS元件最容易被静电的高压放电损坏；因此，目前集成电路50于电路布局时，各该输出缓冲器511会外接一静电防护电路512，当该输出接垫52接触静电源时，可快速将静电高压放电电荷自电源的高、低电位端VDD、VSS渲泄掉，避免损坏该输出缓冲器511的PMOS元件(PMOS1～PMOSn)或NMOS元件(NMOS1～NMOSn)。

但不同集成电路50的使用环境不同，如电源管理集成电路50用于电源电路上，其输出缓冲器51的PMOS元件或NMOS元件的布局尺寸需变大，如图11所示，各PMOS元件或NMOS元件均包含多个MOS元件M1～Mn，以可输出更大的输出电流。如此一来，各该输出缓冲器511再加上其静电防护电路512的布局面积将会过大，且静电防护电路不易保护输出缓冲器电路元件，造成该内部集成电路单元51的布局和增加抗静电的难度，因此有必要提出改善方案。

发明内容

有鉴于上述一般集成电路的输出缓冲器因增加静电防护电路作为静电保护手段，而占用过大的电路布局面积的技术缺点，本发明提供一种集成电路及其具自我静电保护的输出缓冲器布局结构，令该集成电路的各该输出缓冲器具有自我静电保护，免除静电防护电路的设置。

欲达上述目的所使用的主要技术手段系令该集成电路包含一内部集成电路单元、多个输出接垫及多个具自我静电保护的输出缓冲器；其中该多个输出缓冲器分别连接至该多个输出接垫与该内部集成电路单元之间，且各该输出缓冲器的布局结构包含有：

一标准金氧半(MOS)元件区域，包含有多个第一MOS元件，各该第一MOS元件的栅极区共同连接至该内部集成电路；以及

一静电防护增强型MOS元件区域，包含有多个第二MOS元件，各该第二MOS元件的栅极区共同连接至该内部集成电路；其中各该第二MOS元件源极区的杂质掺杂区近该多晶硅区的一侧与该多晶硅区的一相对侧之间保持一间隙。

由上述可知，由于输出缓冲器由多个MOS元件构成，本发明输出缓冲器的多个MOS元件拆分成第一及第二MOS元件，其中各该第一MOS元件维持原制程标准的布局结构，但改变各该第二MOS元件的布局结构，使其源极区串联杂散电阻提高，让静电电流自MOS元件更底层的路径宣泄，以增强静电耐受度(ESD tolerance)；因此，本发明的输出缓冲器可不必额外设置静电防护电路，本发明的集成电路可节省静电防护电路的布局空间。

欲达上述目的所使用的主要技术手段令该具自我静电保护的输出缓冲器布局结构包含有：

一标准金属氧化物半导体元件区域，包含有多个第一MOS元件；以及

一静电防护增强型MOS元件区域，包含有多个第二MOS元件；其中各该第二MOS元件源极区的杂质掺杂区近其多晶硅区的一侧与该多晶硅区的一相对侧之间保持一间隙。

由上述可知，由于该输出缓冲器由多个MOS元件构成，本发明输出缓冲器的多个MOS元件拆分成第一及第二MOS元件，其中各该第一MOS元件维持原制程标准的布局结构，但改变各该第二MOS元件的布局结构，使其源极区串联杂散电阻提高，让静电电流自MOS元件更底层的路径宣泄，以增强静电耐受度，而具有自我静电防护功效。

附图说明

图1为一包含本发明输出缓冲器的集成电路的一布局示意图。

图2为本发明单一输出缓冲器的一电路图。

图3为本发明单一输出缓冲器的一布局示意图。

图4A为本发明输出缓冲器的第一较佳实施例的一局部电路布局示意图。

图4B为本发明输出缓冲器的另一局部电路布局示意图。

图5A为图4A的一局部纵剖结构图。

图5B为图5A的局部放大图。

图5C为图4A的另一局部纵剖结构图。

图6A为本发明输出缓冲器的第二较佳实施例的一局部电路布局示意图。

图6B为图6A中BB区域的放大图。

图7为图6的一局部纵剖结构图。

图8为图6的另一局部纵剖结构图。

图9为既有一集成电路的一布局示意图。

图10为图9集成电路中的一输出缓冲器的一电路图。

图11为图10输出缓冲器的一局部电路布局示意图。

其中，附图标记：

10 集成电路 100 基板

101 P型阱 102 多晶硅区

103、103a 杂质掺杂区 104、104a 杂质掺杂区

105 接触层 107 金属硅化物层

108 轻掺杂区 109 金属硅化物扩散层分隔罩

101’ N型阱

11 内部集成电路单元 111 输出缓冲器

111a、111a’ PMOS布局范围 111b NMOS布局范围

12 输入输出环 121 输出接垫121

50 集成电路 51 内部集成电路单元

511 输出缓冲器 512 静电防护电路

52 输出接垫

具体实施方式

本发明针对集成电路各输出接垫所连接一输出缓冲器进行改良，特别是针对电源管理集成电路的大尺寸输出缓冲器，使该输出接垫可直接连接该输出缓冲器而不必设置一静电防护电路，并具自我静电保护功能。以下以数个实施例详加说明之。

首先请参阅图1所示，为本发明一集成电路10的布局示意图，该集成电路10包含有一内部集成电路单元11及一输入输出环12，该输入输出环12可围绕于该内部集成电路单元11四周，但不以此为限，本实施例的该输入输出环12包含有一高电位接垫VDD、一低电位接垫VSS、多个输入接垫I/P及多个输出接垫121等。该集成电路10进一步包含有多个输出缓冲器111，以连接于该内部集成电路单元11与该对应的输出接垫121之间。

请配合参阅图2所示，各该输出缓冲器111连接至一对应的输出接垫121，并主要由MOS元件构成；于本实施例，各该输出缓冲器111包含有多个并联的第一PMOS元件MP1、多个并联的第一NMOS元件MN1及多个并联的第二NMOS元件MN2；于本实施例，各该输出缓冲器111进一步包含多个并联的第二PMOS元件MP2，且该第二PMOS元件MP2并联至该第一PMOS元件MP1，而该第二NMOS元件MN2并联至该第一NMOS元件MN1。该多个并联的第一及第二PMOS元件MP1、MP2的栅极G共同连接至该内部集成电路11，其源极S共同连接至该高电位接垫VDD；又该多个并联的第一及第二NMOS元件MN1、MN2的栅极G共同连接至该内部集成电路11，其源极S共同连接至该低电位接垫VSS或系统电源接地端，其漏极D共同连接至该多个第一及第二PMOS元件MP1、MP2的漏极D，再共同连接至对应的该输出接垫121。

请配合图3所示，为单一输出缓冲器111于该集成电路10上的一布局范围A的布局结构，该布局范围A包含有一PMOS布局范围111a及一NMOS布局范围111b；其中该PMOS布局范围111a可包含有单一标准MOS元件区域Ap1，或可包含有标准MOS元件区域Ap1及一静电防护增强型MOS元件区域Ap2；其中，该标准MOS元件区域Ap1形成有该多个第一PMOS元件MP1，该静电防护增强型MOS元件区域Ap2则形成有上述该第二PMOS元件MP2。其中该NMOS布局范围111b包含有一标准MOS元件区域An1及一静电防护增强型MOS元件区域An2，该标准MOS元件区域An1形成有该多个第一NMOS元件MN1，该静电防护增强型MOS元件区域An2则形成有上述该第二NMOS元件MN2。

再请配合参阅4A所示，为该PMOS布局范围111a或该NMOS布局范围111b的其中一种多指型布局结构，其中该静电防护增强型MOS元件区域Ap2、An2位于该PMOS或NMOS布局范围111a、111b中间位置，其余为该标准MOS元件区域Ap1、An1。再如图4B所示，该PMOS或NMOS布局范围111a’、111b’的另一种多指型布局结构，即包含有三个静电防护增强型MOS元件区域Ap2/An2，分别位于该PMOS或NMOS布局范围111a、111b中间及二侧位置，其余为该标准MOS元件区域Ap1、An1；此外，该PMOS或NMOS布局范围111a’、111b’也可只包含有二个静电防护增强型MOS元件区域Ap2/An2，分别位于该PMOS或NMOS布局范围111a’、111b’的二侧位置。由于静电容易损坏该多指型布局结构的中间或二侧PMOS或NMOS元件，本发明将静电防护增强型MOS元件区域Ap2/An2对应于容易受静电损坏的位置，可有效排除静电。该多指型布局结构包含有并排的多个多晶硅区(Poly)作为MOS元件的栅极区(GATE)，各多晶硅区的二侧分别形成有二杂质掺杂区，作为MOS元件的漏极区(DRAIN)及源极区(SOURCE)，以构成PMOS及NMOS元件；其中两相邻PMOS元件或两相邻NMOS元件共用一漏极区及一源极区，但该标准MOS元件区域Ap1/An1中的第一PMOS元件MP1及第一NMOS元件MN1与该静电防护增强型MOS元件区域Ap2/An2中的第二PMOS元件MP2及第二NMOS元件MN2并不相同，以下进一步说明之。

请参阅图5A及图5B所示，为图4A所示的该NMOS布局范围111b的剖面结构，该集成电路10使用一P型基板100，于对应该NMOS布局范围111b形成有一P型阱101，该P型阱101对应该标准MOS元件区域的漏极区、及源极区分别形成有N型极性的杂质掺杂区103、104，各杂质掺杂区103、104上再形成有接触层105；该多晶硅区102则形成于此二个N型极性的杂质掺杂区103、104之间，以构成该第一NMOS元件MN1。又该P型阱101对应图4A所示的该静电防护增强型MOS元件区域An2的漏极区形成有N型极性的杂质掺杂区103a，而对应源极区亦形成有N型极性的杂质掺杂区104a，各N型极性的杂质掺杂区103a、104a上再形成有接触层105；该多晶硅区102则形成于此二个N型极性的杂质掺杂区103a、104a之间，以构成该第二NMOS元件MN2。该第二NMOS元件MN2与该第一NMOS元件MN1差别在于：该第二NMOS元件MN2的源极区的杂质掺杂区104a近该多晶硅区102的一侧与该多晶硅区102的一相对侧之间保持一间隙d3，以产生一阻值较大的源极区串联杂散电阻Rs，且该第二NMOS元件MN2的漏极区的杂质掺杂区103a宽度W2较第一NMOS元件MN1的漏极区的杂质掺杂区103宽度W1宽(W2>W1)，故第二NMOS元件MN2于触发导通时可抵抗较大静电电流，并产生一阻值较大的漏极区串联杂散电阻Rd。如以标准制程所提供的布局规则来说，该第二NMOS元件MN2的漏极区的接触层105一侧与最近多晶硅区102的一长侧距离D2会大于该第一NMOS元件MN1的漏极区的接触层105一侧与最近多晶硅区102的一长侧距离D1。此外，本发明可进一步依集成电路设计需求，令该第二NMOS元件的源极区的接触层一侧与最近多晶硅区的一侧距离大于该第一NMOS元件的源极区的接触层一侧与最近多晶硅区的一侧距离。

再请配合参阅图6A及7所示，为图4A所示的该NMOS布局范围111b的另一个剖面结构，采用0.35um以下的具有金属硅化物扩散层分隔制程(Silicided-Diffusion BlockingProcess)成形该第一及第二NMOS元件MN1、MN2。与图5A差异在于，在形成该接触层105之前，各该第一NMOS元件MN1的二个N型极性的杂质掺杂区103、104、各该第二NMOS元件MN2中对应源极区的N型极性的杂质掺杂区104a，以及各该第二NMOS元件MN2中对应漏极区的接触层105位置的N型极性的杂质掺杂区103a上进一步形成有一金属硅化物层107，再于各该金属硅化物层107上形成该接触层105。如此，各该第一NMOS元件MN1的漏极区及源极区的串联杂散电阻Rd及Rs可有效变小，其操作速度得以提升。由于该第二NMOS元件MN2的漏极区并未被全面覆盖金属硅化物层107，即各该第二MOS元件MN2的该漏极区的杂质掺杂区103a上的金属硅化物层107一侧至该多晶硅区102一侧之间未有金属硅化物层，故不因串联杂散电阻Rd及Rs变小而造成静电防护耐受度减弱。如以标准制程所提供的布局规则来说，在进行各该第二NMOS元件MN2的电路布局时，如图6B所示，几项使用该金属硅化物扩散层分隔制程的金属硅化物扩散层分隔罩(Silicided-Diffusion Blocking Mask)的布局参数可调整出适当的静电防护耐受度，包含有：该第二NMOS元件MN2的漏极区的接触层105的一侧与该金属硅化物扩散层分隔罩109最近的一长侧距离参数B1、该金属硅化物扩散层分隔罩109一短侧与该P型阱101最近一侧的间距参数B2，以及该金属硅化物扩散层分隔罩一外长侧与第二NMOS元件MN2的多晶硅区102重迭的距离B3(overlap rule)，此一重迭距离是免于制程中对准偏移的预留距离。

请配合参阅图8，为本发明高压输出缓冲器111的第一及第二NMOS元件MN1、MN2的结构，由于使用于高压环境，故相较图5A所示的第一及第二NMOS元件MN1、MN2，进一步于各该第一及第二NMOS元件MN1、MN2的漏极区的N型极性的杂质掺杂区103、103a周边形成有一N型极性的杂质轻掺杂区108，其杂质浓度较N型极性的杂质掺杂区103、103a杂质浓度低，防止受高压电场而崩溃。

以上图5A、图5B、图7及图8已说明第一及第二NMOS元件结构，而本领域的技术人员可由第一及第二NMOS元件MN1、MN2结构，了解本发明该PMOS布局范围111a的第一及第二PMOS元件MP1、MP2结构，在此不再详述；惟主要差异如图5C所示，于该P型基板100上对应该PMOS布局范围形成有一N型阱101’，再于该N型阱101’中形成多指型架的第一及第二PMOS元件MP1、MP2的多晶硅区102、漏极区与源极的P+杂质的杂质掺杂区103、104、103a、104a。

综上所述，因应用于如电源管理集成电路的输出缓冲器尺寸相较其它处理数字信号的输出缓冲器体积较大，是由多个MOS元件构成，本发明输出缓冲器的多个MOS元件拆分成第一及第二MOS元件，其中各该第一MOS元件维持原制程标准的布局结构，但改变各该第二MOS元件的布局结构，以增强静电耐受度(ESD tolerance)，即主要于源极区的杂质掺杂区近该多晶硅区的一侧与该多晶硅区的一相对侧之间保持一间隙，以产生一阻值较大的源极区串联杂散电阻，让静电电流自MOS元件更底层的路径宣泄，加强其静电防护能力，由于第二MOS元件的源极系连接至高或低电位接垫，故也不影响其正常运作时的电路特性；因此，本发明的输出缓冲器可不必额外设置静电防护电路，本发明的集成电路可节省静电防护电路的布局空间。

Claims (20)

1.一种集成电路，包括一内部集成电路单元、多个输出接垫及多个具自我静电保护的输出缓冲器；其中该多个输出缓冲器分别连接至该多个输出接垫与该内部集成电路单元之间，且各该输出缓冲器的布局结构包含有：

一标准金氧半元件区域，包含有多个第一MOS元件，各该第一MOS元件的栅极区共同连接至该内部集成电路；以及

一静电防护增强型MOS元件区域，包含有多个第二MOS元件，各该第二MOS元件的栅极区共同连接至该内部集成电路；其中各该第二MOS元件源极区的杂质掺杂区近其多晶硅区的一侧与该多晶硅区的一相对侧之间保持一间隙。

2.如权利要求1所述的集成电路，其特征在于，各该第二MOS元件漏极区的接触层一侧与其多晶硅区最近的一长侧的间距大于各该第一MOS元件的漏极区的接触层一侧与其多晶硅区最近的一长侧的间距。

3.如权利要求2所述的集成电路，其特征在于：

各该第一MOS元件的漏极区与源极区的杂质掺杂区上分别形成有一金属硅化物层，该漏极区与源极区的接触层分别形成于对应的金属硅化物层上；以及

各该第二MOS元件的源极区的杂质掺杂区上形成有一金属硅化物层，而其漏极区的杂质掺杂区上对应该接触层位置形成有一金属硅化物层，该漏极区与源极区的接触层分别形成于对应的金属硅化物层上；其中各该第二MOS元件的该漏极区的杂质掺杂区上的金属硅化物层一侧至该多晶硅区一侧之间未有金属硅化物层。

4.如权利要求3所述的集成电路，其特征在于，各该第二MOS元件的源极接触层一侧与其多晶硅区最近的一长侧的间距大于各该第一MOS元件的源极接触层一侧与其多晶硅区最近的一长侧的间距。

5.如权利要求1至4中任一所述的集成电路，其特征在于：

该标准MOS元件区域的该多个第一MOS元件，包含有多个并联的第一PMOS元件及多个并联的第一NMOS元件；以及

该静电防护增强型MOS元件区域的该多个第二MOS元件，包含有多个并联的第二PMOS元件及多个并联的第二NMOS元件。

6.如权利要求5所述的集成电路，其特征在于，该多个第一PMOS元件与该多个第二PMOS元件并联，并构成一多指型PMOS布局结构；其中各该第一及第二PMOS元件漏极区的杂质掺杂区的杂质极性为P型。

7.如权利要求5所述的集成电路，其特征在于，该多个第一NMOS元件与该多个第二NMOS元件并联，并构成一多指型NMOS布局结构；其中各该第一及第二NMOS元件漏极区的杂质掺杂区的杂质极性为N型。

8.如权利要求6所述的集成电路，其特征在于，该多个第一NMOS元件与该多个第二NMOS元件并联，并构成一多指型NMOS布局结构；其中各该第一及第二NMOS元件漏极区的杂质掺杂区的杂质极性为N型。

9.如权利要求8所述的集成电路，其特征在于：

该多个第二PMOS元件位在该多指型PMOS布局结构的中间位置或二侧位置；以及

该多个第二NMOS元件位在该多指型NMOS布局结构的中间位置或二侧位置。

10.如权利要求9所述的集成电路，其特征在于：

各该第二PMOS元件漏极区的P型杂质掺杂区周边分别有一P型极性的杂质轻掺杂区，其杂质浓度较P型极性的杂质掺杂区杂质浓度低；以及

各该第二NMOS元件漏极区的N型杂质掺杂区周边分别有一N型极性的杂质轻掺杂区，其杂质浓度较N型极性的杂质掺杂区杂质浓度低。

11.一种具自我静电保护的输出缓冲器布局结构，其特征在于，包括：

一标准金属氧化物半导体元件区域，包含有多个第一MOS元件；以及

一静电防护增强型MOS元件区域，包含有多个第二MOS元件；其中各该第二MOS元件源极区的杂质掺杂区近其多晶硅区的一侧与该多晶硅区的一相对侧之间保持一间隙。

12.如权利要求11所述的输出缓冲器布局结构，其特征在于，各该第二MOS元件漏极区的接触层一侧与其多晶硅区最近的一长侧的间距大于各该第一MOS元件的漏极区的接触层一侧与其多晶硅区最近的一长侧的间距。

13.如权利要求12所述的输出缓冲器布局结构，其特征在于：

各该第一MOS元件的漏极区与源极区的杂质掺杂区上分别形成有一金属硅化物层，该漏极区与源极区的接触层分别形成于对应的金属硅化物层上；以及

各该第二MOS元件的源极区的杂质掺杂区上形成有一金属硅化物层，而其漏极区的杂质掺杂区上对应该接触层位置形成有一金属硅化物层，该漏极区与源极区的接触层分别形成于对应的金属硅化物层上；其中各该第二MOS元件的该漏极区的杂质掺杂区上的金属硅化物层一侧至该多晶硅区一侧之间未有金属硅化物层。

14.如权利要求13所述的输出缓冲器布局结构，其特征在于，各该第二MOS元件的源极接触层一侧与其多晶硅区最近的一长侧的间距大于各该第一MOS元件的源极接触层一侧与其多晶硅区最近的一长侧的间距。

15.如权利要求11至14中任一所述的输出缓冲器布局结构，其特征在于：

该标准MOS元件区域的该多个第一MOS元件，包含有多个并联的第一PMOS元件及多个并联的第一NMOS元件；以及

该静电防护增强型MOS元件区域的该多个第二MOS元件，包含有多个并联的第二PMOS元件及多个并联的第二NMOS元件。

16.如权利要求15所述的输出缓冲器布局结构，其特征在于，该多个第一PMOS元件与该多个第二PMOS元件并联，并构成一多指型PMOS布局结构；其中各该第一及第二PMOS元件漏极区的杂质掺杂区的杂质极性为P型。

17.如权利要求15所述的输出缓冲器布局结构，其特征在于，该多个第一NMOS元件与该多个第二NMOS元件并联，并构成一多指型NMOS布局结构；其中各该第一及第二NMOS元件漏极区的杂质掺杂区的杂质极性为N型。

18.如权利要求16所述的输出缓冲器布局结构，其特征在于，该多个第一NMOS元件与该多个第二NMOS元件并联，并构成一多指型NMOS布局结构；其中各该第一及第二NMOS元件漏极区的杂质掺杂区的杂质极性为N型。

19.如权利要求18所述的输出缓冲器布局结构，其特征在于：

该多个第二PMOS元件位在该多指型PMOS布局结构的中间位置或二侧位置；以及

该多个第二NMOS元件位在该多指型NMOS布局结构的中间位置或二侧位置。

20.如权利要求19所述的输出缓冲器布局结构，其特征在于：

各该第二PMOS元件漏极区的P型杂质掺杂区周边分别有一P型极性的杂质轻掺杂区，其杂质浓度较P型极性的杂质掺杂区杂质浓度低；以及

各该第二NMOS元件漏极区的N型杂质掺杂区周边分别有一N型极性的杂质轻掺杂区，其杂质浓度较N型极性的杂质掺杂区杂质浓度低。