TWI596737B - 靜電放電保護器件 - Google Patents

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    • H01L29/8611—Planar PN junction diodes

Description

靜電放電保護器件
本發明係有關於一種用於積體電路(Integrated Circuit,IC)的保護器件，特別是有關於一種用於積體電路的靜電放電(Electrostatic Discharge，ESD)保護器件。
半導體積體電路產業經歷了快速的增長。IC材質和設計中的技術進步造就了一代又一代的積體電路，其中，每一代比上一代具有更小以及更複雜的電路。這些電路可能對靜電放電電流敏感。因此，靜電放電保護器件被用來防止和減少由ESD電流給積體電路造成的損壞。傳統上，一些靜電放電保護器件具有過大的寄生電容(parasitic capacitance)，這些過大的寄生電容會顯著降低被保護電路的射頻(RF)性能。
因此，雖然現有的靜電放電保護器件通常能夠適合它們的預期目的，即具有靜電放電保護功能，但不能在各個方面完全令人滿意，如會降低射頻性能。
有鑑於此，本發明的目的之一在於提供一種靜電放電保護器件，以解決上述問題。
本發明提供一種靜電放電保護器件，其包括一半導 體基板和形成於該半導體基板中的一對第一阱區，其中，該對第一阱區具有第一導電型且被該半導體基板的至少一個部分分開。此外，該靜電放電保護器件還包括形成於該半導體基板的至少一個部分的第一部分中的第一摻雜區，且具有與該第一導電型相對的第二導電型。此外，該靜電放電保護器件還包括一對第二摻雜區和一對絕緣層，該對第二摻雜區分別形成於該對第一阱區之一中，具有該第一導電型；該對絕緣層分別形成於該半導體基板的第二部分之上，以分別覆蓋該第一摻雜區的一部分和該對第二摻雜區之一的一部分。
本發明提供的上述靜電放電保護器件在其尺寸減小時，仍能夠提供靜電放電保護而不顯著降低與其連接的積體電路的射頻性能。
100、200、200’、200”、200'''、200''''‧‧‧靜電放電保護器件
106、206‧‧‧隔離元件
104、204、204’、205‧‧‧阱區
110、210‧‧‧摻雜區
112、212‧‧‧絕緣層
108、208‧‧‧摻雜區
102、202‧‧‧半導體基板
202A‧‧‧子部分
通過閱讀後續的詳細描述和實施例可以更全面地理解本發明，該實施例參照附圖給出，其中：第1圖係根據本發明實施例的一種靜電放電保護器件的示意剖視圖。
第2圖係根據本發明另一實施例的一種靜電放電保護器件的示意剖視圖。
第3圖係第2圖所示的靜電放電保護器件的示意俯視圖。
第4圖係根據本發明再一實施例的一種靜電放電保護器件的示意剖視圖。
第5圖係第4圖所示的靜電放電保護器件的示意俯視圖。
第6圖係根據本發明又一實施例的一種靜電放電保護器件的示意剖視圖。
第7圖係第6圖所示的靜電放電保護器件的示意俯視圖。
第8圖係根據本發明又一實施例的一種靜電放電保護器件的示意剖視圖。
第9圖係第8圖所示的靜電放電保護器件的示意俯視圖。
第10圖和第11圖係根據本發明又一實施例的一種靜電放電保護器件的不同部分的示意剖視圖。
第12圖係第10圖和第11圖所示的靜電放電保護器件的示意俯視圖。
以下描述為本發明實施的較佳實施例。以下實施例僅用來例舉闡釋本發明的技術特徵，並非用來限制本發明的範疇。在通篇說明書及申請專利範圍當中使用了某些詞彙來指稱特定的元件。所屬領域具有通常知識者應可理解，製造商可能會用不同的名詞來稱呼同樣的元件。本說明書及申請專利範圍並不以名稱的差異來作為區別元件的方式，而是以元件在功能上的差異來作為區別的基準。在以下描述和申請專利範圍當中所提及的術語“包含”和“包括”為開放式用語，故應解釋成“包含，但不限定於...”的意思。此外，術語“耦接”意指間接或直接的電氣連接。因此，若文中描述一個裝置耦接至另一裝置，則代表該裝置可直接電氣連接於該另一裝置，或者透過其它裝置或連接手段間接地電氣連接至該另一裝置。
第1圖係表示一種示例性的靜電放電保護器件100 的示意剖視圖，該靜電放電(ESD)保護器件100可被應用至具有射頻(Radio Frequency,RF)功能的積體電路中。第1圖所示的靜電放電保護器件100係用於描述發明人所發現的間題的一種實施例，並不用於限制本申請的範圍。
如第1圖所示，靜電放電保護器件100包括半導體基板(semiconductor substrate)102和形成於該半導體基板102的一部分中的阱區(well region)104。此外，一對隔離元件(a pair of isolation element，也可以稱作隔離元件對)106的每一個均形成於半導體基板102的一部分和阱區104的一部分中，以限定(define)靜電放電保護器件100的有效區域(active area)A。此外，摻雜區(doped region)108形成於阱區104的中間部分中，以及，複數個摻雜區110(如第1圖所示的一對摻雜區110)分別形成於阱區104的其中一個末端部分中。此外，一對絕緣層(a pair of insulating layer，也可以稱作絕緣層對)112分別形成於阱區104的一部分之上，以使得該對絕緣層112的每一個設於在摻雜區108和複數個摻雜區110的其中一個之間的這部分阱區之上。該對絕緣層112的每一個覆蓋及物理接觸摻雜區108的一部分、其中一個摻雜區110的一部分以及在摻雜區108和該摻雜區110之間的這部分阱區，其中，該摻雜區108和該摻雜區110分別與該絕緣層112相鄰。在一種示例中，絕緣層112分別形成於半導體基板202的第二部分之上，以覆蓋該摻雜區208的一部分和該對摻雜區110之一的一部分。該第二部分與上述第一部分可以部分重疊，或者，該第二部分為上述第一部分的其中一部分，具體地，本發 明實施例不作限制。
在一實施例中，例如，半導體基板102可以是具有導電型(如P型)的矽基板(silicon substrate)。此外，阱區104和摻雜區110可以具有第一導電型(如N型或P型)，以及，摻雜區108可以具有與該第一導電型相對的第二導電型(如P型或N型)。摻雜區108和110中的摻雜濃度(dopant concentration)可以大於阱區104中的摻雜濃度，以及，阱區104中的摻雜濃度大於半導體基板102的摻雜濃度。此時，第1圖所示的靜電放電保護器件100因此提供具有P-N結或N-P結的二極管結構，該P-N結或N-P結形成於摻雜區108和阱區104之間。摻雜區108可以是與接墊(pad)或電路(兩者均未示出)電氣連接的節點，以及，複數個摻雜區110的每一個可以是與電路或接墊(兩者均未示出)電氣連接的另一節點。因此，靜電放電保護器件100可以防止或減少靜電放電電流給其連接的電路造成的損壞。
然而，考慮到靜電放電保護器件100的尺寸不斷減小的趨勢，在靜電放電保護器件100的摻雜區108和阱區104之間形成的PN結或NP結還會提供增大的(increased)寄生電容，該寄生電容大到足以顯著降低與其連接的積體電路的射頻(RF)性能(未示出)的程度。
第2圖和第3圖係表示一種示例性的靜電放電保護器件200的示意圖，可以應用該靜電放電保護器件200來保護具有射頻功能的積體電路。第2圖係沿第3圖中線2-2的示意剖視圖，以及，第3圖係第2圖所示的靜電放電保護器件200 的示意俯視圖。雖然靜電放電保護器件200的尺寸進一步減小，但第2圖和第3圖所示的靜電放電保護器件200仍能夠具有減小的(reduced)或較小的寄生電容，且還能夠提供靜電放電保護而不降低與其連接的積體電路的射頻性能。
如第2圖所示，該示例性的靜電放電保護器件200包括半導體基板202和一對阱區(a pair of well regions)204(“一對第一阱區”)，該對阱區204分別形成於半導體基板202的一部分中(如第2圖左方所示的阱區204和第2圖右方所示的阱區204)。該對阱區204彼此之間被該對阱區204之間的這部分半導體基板202分開。應當說明的是，該對阱區204之間的這部分半導體基板(即分離該對阱區204的這部分半導體基板)為半導體基板202的至少一個部分，該至少一個部分可以是半導體基板202的一個部分或複數個部分，具體地，本發明實施例對此不作限制。在一種示例中，如第2圖、第4圖以及第6圖所示，阱區204之間的這部分半導體基板為半導體基板202的一個部分或一部分。在另一種示例中，如第8圖以及第12圖所示，阱區204之間的這部分半導體基板為半導體基板202的複數個部分。此外，可選的阱區250(第二阱區)形成於半導體基板202的第三部分中，該第三部分位於該對阱區204和該對阱區204之間的這部分半導體基板(半導體基板202的至少一個部分)之下。此外，一對隔離元件(a pair of isolation elements)206分別形成於半導體基板202的一部分(第四部分)或者形成於該第四部分和阱區204的一部分中，以限定靜電放電保護器件200的有效區域B。在一種示例中，該第四部 分與該對阱區204之一的第二側壁相鄰，該第二側壁與摻雜區208不相鄰。在另一種示例中，該隔離元件為淺溝槽隔離元件(Shallow Trench Isolation(STI)element)。此外，摻雜區208(第一摻雜區)形成於該半導體基板的第一部分中，該第一部分為上述至少一個部分的其中一部分。此外，複數個摻雜區210(如第2圖所示的一對第二摻雜區210)，分別形成於該對阱區204之一中。在一種示例中，摻雜區208形成於該對阱區204之間的這部分半導體基板202的中間部分中，以及，複數個摻雜區210(如第2圖所示的一對摻雜區210)分別形成於該對阱區204的其中一個末端部分中。此外，複數個絕緣層212(如第2圖所示的一對絕緣層212)分別形成於阱區204的一部分之上，以使得該對絕緣層212的每一個設於相應阱區204的該部分及摻雜區208和其中一個摻雜區210之間的這部分半導體基板之上。該對絕緣層212的每一個覆蓋及物理接觸與其相鄰的摻雜區208和210的一部分、該相鄰的摻雜區208和210之間的這部分半導體基板以及該相鄰的摻雜區208和210之間的這部分阱區。在一種示例中，絕緣層212為氧化層(oxide layer)，如反抗保護氧化層(Resist Protection Oxide，RPO)。
在一實施例中，例如，半導體基板202可以是具有導電型(如P型)的矽基板。此外，阱區204、阱區250以及摻雜區210可以具有第一導電型(如N型)，以及，摻雜區208可以具有與該第一導電型相對的第二導電型(如P型)。摻雜區208和210中的摻雜濃度可以大於阱區204和250中的摻雜濃度，以及，阱區204和250中的摻雜濃度大於半導體基板202 中的摻雜濃度。
在另一實施例中，例如，半導體基板202可以是具有導電型(如P型)的矽基板。此外，可以省略阱區250，以及，阱區204和摻雜區210可以具有第一導電型(如P型)，摻雜區208可以具有與該第一導電型相對的第二導電型(如N型)。此時，能夠省略該可選的阱區250，以及，摻雜區208和210中的摻雜濃度可以大於阱區204中的摻雜濃度，阱區204中的摻雜濃度大於半導體基板202中的摻雜濃度。
如第3圖所示，從靜電放電保護器件的頂部看，形成於阱區204之間的半導體基板202之該部分具有條狀結構(stripe-like configuration)。此外，從靜電放電保護器件的頂部看，阱區204以及摻雜區208和210也具有條狀結構。隔離元件206環繞(surround)阱區204、摻雜區208和210以及形成於阱區204之間的半導體基板202的該部分。
此時，第2圖和第3圖所示的靜電放電保護器件200提供了具有P-N結或N-P結的二極體結構，其中，該P-N結由形成於阱區204之間的半導體基板202的該部分和其相鄰的阱區204構成(made of)，該N-P結由摻雜區208和形成於阱區204之間的半導體基板202之該部分構成。由於阱區204之間的半導體基板202的該部分的摻雜濃度小於摻雜區208的摻雜濃度，因此，能夠減小第2圖和第3圖所示的靜電放電保護器件之二極體結構的寄生電容。摻雜區208可以是與接墊或電路(兩者均未示出)電氣連接的節點，以及，複數個摻雜區210中的每一個可以是與電路或接墊(兩者均未示出)電氣連 接的另一節點。因此，雖然靜電放電保護器件200的尺寸不斷減小的趨勢在繼續，但靜電放電保護器件200仍能夠防止及減少ESD電流給該靜電放電保護器件連接的電路所造成的損壞，而不顯著降低與該靜電放電保護器件連接的積體電路(未示出)的射頻性能。
第4圖和第5圖係表示另一示例性的靜電放電保護器件200’的示意圖，可以應用該靜電放電保護器件200’來保護具有射頻功能的積體電路。第4圖是沿第5圖中線4-4的示意剖視圖，以及，第5圖是第4圖所示的靜電放電保護器件200’的示意俯視圖。第4圖和第5圖所示的靜電放電保護器件200’係基於第2圖和第3圖所示的靜電放電保護器件200進行的修改，因此，為了簡化目的，下面將僅描述靜電放電保護器件200’和靜電放電保護器件200之間的差異。雖然靜電放電保護器件200’的尺寸進一步減小，但第4圖和第5圖所示的靜電放電保護器件200’仍能夠具有減小的寄生電容，且還能夠提供靜電放電保護而不降低與其連接的積體電路(未示出)的射頻性能。
與第2圖和第3圖所示的靜電放電保護器件200不同的是，第4圖和第5圖所示的該示例性的靜電放電保護器件200’中的該對阱區204分別進一步向摻雜區208延伸，從而使得摻雜區208的側壁(sidewall)與該對阱區204中的每一個的相應側壁(第一側壁，該第一側壁與摻雜區208相鄰)物理接觸，以及，該對阱區204彼此之間仍被摻雜區208下方的這部分半導體基板202隔離開。
第6圖和第7圖係表示另一示例性的靜電放電保護 裝置200”的示意圖，可以應用該靜電放電保護裝置200”來保護具有射頻功能的積體電路。第6圖是沿第7圖中線6-6的示意剖視圖，以及，第7圖是第6圖所示的靜電放電保護器件200”的示意俯視圖。第6圖和第7圖所示的靜電放電保護器件200”係基於第2圖和第3圖所示的靜電放電保護裝置200進行的修改，因此，為了簡化目的，下面將僅描述靜電放電保護器件200”和靜電放電保護裝置200之間的差異。雖然靜電放電保護器件200”的尺寸進一步減小，但第6圖和第7圖所示的靜電放電保護器件200”仍能夠具有減小的寄生電容，且還能夠提供靜電放電保護而不降低與其連接的積體電路(未示出)的射頻性能。
與第2圖和第3圖所示的示例性的靜電放電保護器件200不同的是，第6圖和第7圖所示的該示例性的靜電放電保護器件200”中的阱區204分別進一步向摻雜區208及其一部分的下方延伸，從而使得該對阱區204中的每一個與摻雜區208的部分側壁和部分底面物理接觸(該部分側壁和該部分底面與該每一個相鄰)，但該對阱區204彼此之間仍被摻雜區208下方的這部分半導體基板202隔離開。
第8圖和第9圖係表示另一示例性的靜電放電保護器件200'''的示意圖，可以應用該靜電放電保護器件200'''來保護具有射頻功能的積體電路。第8圖是沿第9圖中線8-8的示意剖視圖，以及，第9圖是第8圖所示的靜電放電保護器件200'''的示意俯視圖。第8圖和第9圖所示的靜電放電保護器件200'''係基於第6圖和第7圖所示的靜電放電保護裝置200” 進行的修改，因此，為了簡化目的，下面將僅描述靜電放電保護器件200”和靜電放電保護裝置200'''之間的差異。雖然靜電放電保護器件200'''的尺寸進一步減小，但第8圖和第9圖所示的靜電放電保護器件200'''仍能夠具有減小的寄生電容，且還能夠提供靜電放電保護而不降低與其連接的積體電路(未示出)的射頻性能。
與第6圖和第7圖所示的靜電放電保護器件200”不同的是，在第8圖和第9圖所示的靜電放電保護器件200'''中，附加的(additional)阱區204’(第三阱區)形成於阱區204之間的半導體基板202的該部分之一部分中，以將阱區204之間的半導體基板202的該部分分離成兩個子部分202A。如第9圖所示，阱區204’和子部分202A呈條狀結構。阱區204’與阱區204相同，且能夠在阱區204的製造(fabrication)期間同時形成。在其它實施例中，複數個附加的阱區204’可以形成於阱區204之間的半導體基板202的該部分的不同部分中，以將阱區204之間的半導體基板202的該部分分離成兩個以上的子部分202A(未示出)。應當說明的是，附加的阱區204’的個數並不限制於第8圖和第9圖所示的個數。
類似地，在其它實施例中，第8圖和第9圖所示的至少一個附加的阱區204’也能夠形成於第2圖至第6圖所示的阱區204之間的半導體基板202的該部分的一部分中，以將阱區204之間的半導體基板202的該部分分離成兩個或兩個以上的子部分202A。應當說明的是，附加的阱區204’的個數也不限制於第8圖和第9圖所示的個數。換句話說，本發明對第三 阱區204’的數量並不作限制，即可以是一個或複數個。在一示例中，至少一個阱區204’形成於半導體基板位於摻雜區208之下的部分中，以使得該對阱區204被該半導體基板的複數個子部分202A分隔開。
第10圖至第12圖係表示另一示例性的靜電放電保護器件200''''的示意圖，可以應用該靜電放電保護器件200''''來保護具有射頻功能的積體電路。第10圖和第11圖係根据本发明又一实施例的一种靜電放電保護器件的不同部分的剖面示意圖，其中，第10圖係沿第12圖中線10-10的剖面示意圖，第11圖係沿第12圖中線11-11的剖面示意圖，以及，第12圖係第10圖和第11圖所示的靜電放電保護器件200''''的示意俯視圖。第10圖至第12圖所示的靜電放電保護器件200''''係基於第6圖和第7圖所示的靜電放電保護裝置200”進行的修改，因此，為了簡化目的，下面將僅描述靜電放電保護器件200''''和靜電放電保護裝置200”之間的差異。雖然靜電放電保護器件200''''的尺寸進一步減小，但第10圖至第12圖所示的靜電放電保護器件200''''仍能夠具有減小的寄生電容，且還能夠提供靜電放電保護而不降低與其連接的積體電路(未示出)的射頻性能。
與第6圖和第7圖所示的靜電放電保護器件200”不同的是，在第10圖至第12圖所示的靜電放電保護器件200''''中，從靜電放電保護器件200''''的頂部看，阱區204之間的半導體基板202的該部分(即摻雜區208之下的該半導體基板202的複數個部分)不是呈條狀結構，而是呈段狀結構 (segment-like configuration)。請參見第12圖，其中，被分開的複數個段分別為半導體基板202的不同部分，如線10-10穿過被分開的複數個段的其中一個段，線11-11穿過複數個阱區204’的其中一個阱區。因此，複數個附加的阱區204’(見第11圖和第12圖)形成於阱區204之間的半導體基板202的該部分的一部分中，以將阱區204之間的半導體基板202的該部分分離成複數個分離的段(separated segment)。參見第11圖和第12圖，複數個附加的阱區204’中的每一個與該對阱區204物理接觸且具有該第一導電型，以使得該對阱區204被半導體基板202的複數個分離的段分開。阱區204’與阱區204相同，並且可以在阱區204的製造過程中同時形成。
儘管已經對本發明實施例及其優點進行了詳細說明，但應當理解的是，在不脫離本發明的精神以及申請專利範圍所定義的範圍內，可以對本發明進行各種改變、替換和變更。所描述的實施例在所有方面僅用於說明的目的而並非用於限制本發明。本發明的保護範圍當視所附的申請專利範圍所界定者為准。所屬領域具有通常知識者皆在不脫離本發明之精神以及範圍內做些許更動與潤飾。
202‧‧‧半導體基板
204、250‧‧‧阱區
206‧‧‧隔離元件
208、210‧‧‧摻雜區
212‧‧‧絕緣層

Claims (15)

  1. 一種靜電放電保護器件，其中，包括：一半導體基板；一對第一阱區，形成於該半導體基板中，其中，該對第一阱區具有第一導電型且被該半導體基板的至少一個部分分開；一第一摻雜區，形成於該半導體基板的第一部分中，具有與該第一導電型相對的第二導電型，其中，該第一部分為分開該對第一阱區的該至少一個部分的其中一部分；一對第二摻雜區，分別形成於該對第一阱區之一中，具有該第一導電型；以及一對絕緣層，分別形成於該半導體基板的第二部分之上，以覆蓋該第一摻雜區的一部分和該對第二摻雜區之一的一部分；其中，該第一摻雜區與該對第二摻雜區之間沒有設置隔離元件；其中，該第一摻雜區與該對第二摻雜區之間的部分由該對絕緣層來覆蓋。
  2. 如申請專利範圍第1項所述之靜電放電保護器件，其中，該第一導電型為P型以及該第二導電型為N型，且該半導體基板具有該第一導電型。
  3. 如申請專利範圍第1項所述之靜電放電保護器件，其中，該靜電放電保護器件還包括：一第二阱區，形成於該半導體基板的第三部分中，該第三 部分位於該對第一阱區和分開該對第一阱區的該至少一個部分之下，其中，該第二阱區具有該第一導電型。
  4. 如申請專利範圍第3項所述之靜電放電保護器件，其中，該第一導電型為N型以及該第二導電型為P型，且該半導體基板具有該第二導電型。
  5. 如申請專利範圍第1項所述之靜電放電保護器件，其中，從該靜電放電保護器件的頂部看，該半導體基板位於該第一摻雜區之下的部分具有條狀結構。
  6. 如申請專利範圍第1項所述之靜電放電保護器件，其中，從該靜電放電保護器件的頂部看，該半導體基板位於該第一摻雜區之下的部分包括複數個分離的段。
  7. 如申請專利範圍第1項所述之靜電放電保護器件，其中，該絕緣層為氧化層。
  8. 如申請專利範圍第1項所述之靜電放電保護器件，其中，該第一摻雜區的側壁與該對第一阱區之一的第一側壁物理隔離，其中，該第一側壁與該第一摻雜區相鄰。
  9. 如申請專利範圍第1項所述之靜電放電保護器件，其中，該第一摻雜區的側壁與該對第一阱區之一的第一側壁物理接觸，其中，該第一側壁與該第一摻雜區相鄰。
  10. 如申請專利範圍第1項所述之靜電放電保護器件，其中，該對第一阱區分別進一步向該第一摻雜區的一部分的下方延伸，以使得該對第一阱區的每一個均與該第一摻雜區中與該第一阱區相鄰的部分側壁和部分底面物理接觸。
  11. 如申請專利範圍第1項所述之靜電放電保護器件，其中， 該靜電放電保護器件還包括：至少一第三阱區，形成於該半導體基板位於該第一摻雜區之下的部分中，以使得該對第一阱區彼此之間被該半導體基板的複數個部分分開。
  12. 如申請專利範圍第3項所述之靜電放電保護器件，其中，該靜電放電保護器件還包括：至少一第三阱區，形成於該半導體基板位於該第一摻雜區之下的部分中且與該第二阱區接觸，以使得該對第一阱區彼此之間被該半導體基板的複數個部分分開。
  13. 如申請專利範圍第11項或第12項所述之靜電放電保護器件，其中，該至少一第三阱區中的每一個與該對第一阱區物理接觸且具有該第一導電型。
  14. 如申請專利範圍第1項所述之靜電放電保護器件，其中，該靜電放電保護器件還包括：一隔離元件，設置於該半導體基板的第四部分中，該第四部分與該對第一阱區之一的一側壁相鄰，其中，該側壁與該第一摻雜區不相鄰。
  15. 如申請專利範圍第14項所述之靜電放電保護器件，其中，該隔離元件為淺溝槽隔離元件。
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