KR101712629B1 - Ｅｓｄ 보호 소자와 그 제조 방법 및 그 보호 소자를 포함하는 전기전자장치 - Google Patents

Ｅｓｄ 보호 소자와 그 제조 방법 및 그 보호 소자를 포함하는 전기전자장치 Download PDF

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Abstract

본 발명의 사상은 ESD 회로 내의 기생 저항을 감소시킴으로써, ESD 내성을 향상시킬 수 있고, 그에 따라, ESD 내성을 소정 범위 내에서 유지시키면서 ESD 보호 회로의 사이즈를 감소시킬 수 있는 더블 다이오드 구조를 갖는 ESD 보호 소자와 그 제조 방법 및 그 보호 소자를 포함하는 전기전자장치를 제공한다. 그 ESD 보호 소자는 기판 내에 형성되고, 제1 도전형을 갖는 외부 웰; 상기 외부 웰 내에 형성되고, 제2 도전형을 갖는 내부 웰; 및 상기 내부 웰의 상부 영역에 형성되는 제1 및 제2 도전형 고농도 도핑영역과 상기 외부 웰의 상부 영역에 형성되는 제1 도전형 고농도 도핑 영역을 구비한 고농도 도핑 영역;을 포함하고, 상기 제2 도전형 고농도 도핑 영역과 상기 내부 웰의 제1 도전형 고농도 도핑 영역 사이와, 상기 제2 도전형 고농도 도핑 영역과 상기 외부 웰의 제1 도전형 고농도 도핑 영역 사이에는 소자 분리 구조체가 형성되어 있지 않으며, 상기 내부 웰과 상기 외부 웰의 상기 제1 도전형 고농도 도핑 영역에는 동일 전원에 의한 전압이 인가될 수 있다.

Description

ＥＳＤ 보호 소자와 그 제조 방법 및 그 보호 소자를 포함하는 전기전자장치{ESD(Electrostatic Discharge) protection device, method of fabricating the same device, and electrical and electronic apparatus comprising the same device}
본 발명은 정전기(Electrostatic Discharge: ESD) 보호 구조를 갖는 반도체 소자에 관한 것으로, 특히 3중 웰(Triple Well) 구조를 통해 ESD 보호 구조를 ESD 보호 구조를 구현한 반도체 소자 및 그 제조 방법에 관한 것이다.
반도체 소자는 여러 가지 원인에 의해 순간 전압이 3000V 이상이 되는 높은 전압의 ESD에 노출되는데, 이러한 상황에서는 반도체 소자 내의 모스(MOS: Metal Oxide Semiconductor) 트랜지스터 소자의 게이트 절연막 파괴나 접합 스팡이킹 등이 발생하여 소자가 완전히 파괴되거나 미세하게 손상을 받아 소자의 신뢰성에 심각한 영향을 미치게 되므로 반도체 소자의 개발 단계에서 이를 방지하는 것이 상당히 중요한 문제로 대두하고 있다.
이러한 정전기, 즉 ESD에 의한 손상을 방지하기 위하여 ESD 보호 회로를 사용하는데, 근본적으로 ESD 특성을 개선하기 위해서는 보호 회로의 크기를 크게 형성하면 된다. 그러나 최근 전자장치들이 고집적화 됨에 따라 칩 사이즈도 계속 감소하고 있는 추세이다. 그에 따라, ESD 보호 회로의 사이즈도 동일하게 감소시켜야 하나, ESD 내성을 그대로 유지하면서 그 사이즈를 감소시켜야 한다는 점에서 많은 어려움을 겪고 있다.
본 발명의 사상이 해결하고자 하는 과제는 ESD 회로 내의 기생 저항을 감소시킴으로써, ESD 내성을 향상시킬 수 있고, 그에 따라, ESD 내성을 소정 범위 내에서 유지시키면서 ESD 보호 회로의 사이즈를 감소시킬 수 있는 ESD 보호 소자와 그 제조 방법 및 그 보호 소자를 포함하는 전기전자장치를 제공하는 데에 있다.
상기 과제를 해결하기 위하여, 본 발명의 사상은 기판 내에 형성되고, 제1 도전형을 갖는 외부 웰; 상기 외부 웰 내에 형성되고, 제2 도전형을 갖는 내부 웰; 및 상기 내부 웰의 상부 영역에 형성되는 제1 및 제2 도전형 고농도 도핑영역과 상기 외부 웰의 상부 영역에 형성되는 제1 도전형 고농도 도핑 영역을 구비한 고농도 도핑 영역;을 포함하고, 상기 제2 도전형 고농도 도핑 영역과 상기 내부 웰의 제1 도전형 고농도 도핑 영역 사이와, 상기 제2 도전형 고농도 도핑 영역과 상기 외부 웰의 제1 도전형 고농도 도핑 영역 사이에는 소자 분리 구조체가 형성되어 있지 않으며, 상기 내부 웰과 상기 외부 웰의 상기 제1 도전형 고농도 도핑 영역에는 동일 전원에 의한 전압이 인가되는 것을 특징으로 하는 ESD(Electrostatic Discharge) 보호 소자를 제공한다.
본 발명의 일 실시예에 있어서, 상기 내부 웰의 상기 제1 도전형과 상기 내부 웰이 제1 다이오드를 구성하고, 상기 내부 웰과 상기 외부 웰이 제2 다이오드를 구성하되, 상기 제2 다이오드는 상기 제1 다이오드와 반대의 순방향 특성을 가지며, 상기 제1 다이오드 및 상기 제2 다이오드가 더블 다이오드 구조를 형성할 수 있다.
상기 내부 웰의 상기 제1 도전형 고농도 도핑 영역이 상기 내부 웰의 중앙부에 배치되고, 상기 제2 도전형 고농도 도핑 영역이 상기 내부 웰의 상기 제1 도전형 고농도 도핑 영역을 둘러싸는 구조로 형성되며, 상기 외부 웰의 상기 제1 도전형 고농도 도핑 영역은 상기 제2 도전형 농도 도핑 영역을 둘러싸는 구조로 형성될 수 있다.
본 발명의 일 실시예에 있어서, 상기 기판은 P형 기판이고, 상기 외부 웰은 N형 웰이며, 상기 내부 웰은 P형 웰이며, 상기 P형 웰 내에는 제1 N형 고농도 도핑 영역 및 제1 P형 고농도 도핑 영역이 형성되고, 상기 N형 웰 내에는 제2 N형 고농도 도핑 영역이 형성될 수 있다. 상기 P형 웰 내에서, 상기 제1 N형 고농도 도핑 영역은 상기 P형 웰의 중심 부분으로 형성되며, 상기 제1 P형 고농도 도핑 영역은 상기 제1 N형 고농도 도핑 영역을 둘러싸도록 형성되며, 상기 제2 N형 고농도 도핑 영역은 상기 제1 P형 고농도 도핑 영역을 둘러싸도록 형성될 수 있다.
상기 P형 웰, N형 웰 및 고농도 도핑 영역이 형성된 상기 기판 전면으로 적어도 하나의 절연층이 형성되어 있고, 상기 절연층 상에는 상기 고농도 도핑 영역과 전기적으로 콘택하는 메탈 전극들이 형성되며, 상기 메탈 전극들 중 상기 제1 P형 고농도 도핑 영역과 콘택하는 메탈 전극에는 접지 전압이 인가되며, 상기 제1 N형 고농도 도핑 영역 및 상기 제2 N형 고농도 도핑 영역과 콘택하는 메탈 전극에는 입출력 신호 전압이 인가될 수 있다.
또한, 본 발명의 사상은 상기 과제를 해결하기 위하여, P형 기판 내에 형성된 N형 웰; 상기 N형 웰 내에 형성된 P형 웰; 및 상기 P형 웰의 상부 영역에 형성되는 제1 N형 및 제1 P형 고농도 도핑 영역과 상기 N형 웰의 상부 영역에 형성되는 제2 N형 고농도 도핑 영역을 구비한 고농도 도핑 영역;을 포함하고, 상기 제1 N형 및 제1 P형 고농도 도핑 영역 사이와, 상기 제1 P형 및 제2 N형 고농도 도핑 영역 사이에는 소자 분리 구조체가 형성되어 있지 않으며, 상기 P형 웰 내에서, 상기 제1 N형 고농도 도핑 영역은 상기 P형 웰의 중앙부에 배치되며, 상기 제1 P형 고농도 도핑 영역은 상기 제1 N형 고농도 도핑 영역을 둘러싸도록 형성되며, 상기 제2 N형 고농도 도핑 영역은 상기 제1 P형 고농도 도핑 영역을 둘러싸도록 형성되는 것을 특징으로 하는 ESD 보호 소자를 제공한다.
본 발명의 일 실시예에 있어서, 상기 N형 웰으로부터 소정 간격 이격되어 상기 기판 내에 형성된 외부 P형 웰; 및 상기 외부 P형 웰 내에 형성된 내부 N형 웰;을 더 포함하고, 상기 내부 N형 웰 내에는 제3 N형 고농도 도핑 영역 및 제2 P형 고농도 도핑 영역이 형성되고, 상기 외부 P형 웰 내에는 제3 P형 고농도 도핑 영역이 형성될 수 있다.
상기 P형 웰, N형 웰, 내부 N형 웰, 외부 P형 웰, 및 고농도 도핑 영역이 형성된 기판 전면으로 적어도 하나의 절연층이 형성되어 있고, 상기 절연층 상에는 상기 고농도 도핑 영역과 전기적으로 콘택하는 메탈 전극들이 형성되며, 상기 메탈 전극들 중 상기 제1 P형 고농도 도핑 영역과 콘택하는 메탈 전극에는 접지 전압이 인가되며, 상기 메탈 전극들 중 상기 제3 N형 고농도 도핑 영역과 콘택하는 메탈 전극에 전원 전압이 인가되며, 상기 제1 N형 고농도 도핑 영역, 상기 제2 N형 고농도 도핑 영역, 상기 제2 P형 고농도 도핑 영역 및 상기 제3 P형 고농도 도핑 영역과 콘택하는 메탈 전극에는 입출력 신호 전압이 인가될 수 있다.
더 나아가, 본 발명의 사상은 상기 과제를 해결하기 위하여, 더블 웰 영역이 정의된 기판을 준비하는 단계; 상기 더블 웰 영역 내부를 제외한 상기 기판 상에 소자 분리 구조체를 형성하는 단계; 상기 더블 웰 영역에 제2 도전형 웰이 제1 도전형 웰 내에 포함되도록 웰들을 형성하는 단계; 상기 제2 도전형 웰의 상부 영역에 제1 및 제2 도전형 고농도 도핑영역과, 상기 제1 도전형 웰의 상부 영역에 제1 도전형 고농도 도핑 영역이 구비되도록 고농도 도핑 영역을 형성하는 단계; 및 상기 고농도 도핑 영역에 전기적으로 콘택하는 메탈 전극을 형성하는 단계;를 포함하고, 상기 웰들을 형성하는 단계 전에, 상기 기판 상에 소자 분리 구조체를 형성하되, 상기 제2 도전형 고농도 도핑 영역과 상기 제2 도전형 웰의 제1 도전형 고농도 도핑 영역 사이와, 상기 제2 도전형 고농도 도핑 영역과 상기 제1 도전형 웰의 제1 도전형 고농도 도핑 영역 사이에는 소자 분리 구조체를 형성하지 않으며, 상기 메탈 전극을 형성하는 단계에서, 상기 제1 도전형 웰과 상기 제2 도전형 웰의 상기 제1 도전형 고농도 도핑 영역에 동일 전원에 의한 전압이 인가되도록 메탈 배선을 형성하는 것을 특징으로 하는 ESD 보호 소자 제조방법을 제공한다.
본 발명의 일 실시예에 있어서, 상기 웰들을 형성하는 단계 및 상기 고농도 도핑 영역을 형성하는 단계에서, 상기 제2 도전형 웰의 상기 제1 도전형과 상기 제2 도전형 웰이 제1 다이오드를 구성하고, 상기 제2 도전형 웰과 상기 제2 도전형 웰이 제2 다이오드를 구성하되 상기 제2 다이오드가 상기 제1 다이오드와 반대의 순방향 특성을 가지도록 도핑되는 이온의 도전형을 조절하며, 상기 제1 다이오드 및 상기 제2 다이오드가 더블 다이오드 구조를 형성할 수 있다.
상기 메탈 전극을 형성하는 단계 전에, 상기 제1 도전형 웰, 제2 도전형 웰 및 고농도 도핑 영역이 형성된 기판 전면으로 적어도 하나의 절연층을 형성하는 단계;를 포함할 수 있다. 또한, 상기 소자 분리 구조체의 상면은 상기 제1 도전형 웰 및 상기 제2 도전형 웰의 상면보다 더 낮게 형성되며, 상기 절연층을 형성하는 단계에서, 상기 소자 분리 구조체 상의 상기 절연층 상면은 상기 제1 도전형 웰 또는 제2 도전형 웰 상의 상기 절연층 상면보다 낮게 형성될 수 있다.
한편, 본 발명의 사상은 상기 과제를 해결하기 위하여, 상기 ESD 보호 소자; 및 상기 기판 내에 형성되고, 상기 ESD 보호 소자와 전기적으로 연결되며 상기 ESD 보호 소자에 의해 보호를 받는 보호 대상 소자;를 포함하는 전기전자장치를 제공한다.
본 발명의 일 실시예에 있어서, 상기 보호 대상 소자는 CMOS 트랜지스터를 포함하고, 상기 ESD 보호 소자에 인가되는 입출력 신호 전압이 상기 CMOS 트랜지스터의 게이트에 인가될 수 있다.
본 발명의 사상에 의한 ESD 보호 소자와 그 제조 방법 및 그 보호 소자를 포함하는 전기전자장치는 더블 다이오드 형성을 위한 더블 웰 내에 STI 또는 LOCOS 등과 같은 어떠한 소자 분리 구조체를 형성하지 않음으로써, P+ 액티브 영역 또는 N+ 액티브 영역에 전류가 몰려 병목 현상에 의해 열이 발생하고 그에 따라 기생 저항이 증가하는 문제를 해결할 수 있다.
또한, 그러한 기생 저항 증가 문제를 해결함으로써, ESD 내성을 소정 범위 내로 유지하면서, ESD 보호 소자의 사이즈를 감소시킬 수 있고, 그에 따라, 전체 칩 사이즈 감소에 크게 기여할 수 있다.
도 1은 본 발명의 일 실시예에 따른 ESD 보호 소자를 포함한 전기전자장치에 대한 등가 회로도이다.
도 2는 본 발명의 일 실시예에 따른 더블 다이오드 구조를 포함한 ESD 보호 소자에 대한 레이아웃이다.
도 3은 도 2의 ESD 보호 소자에 대한 레이아웃의 I-I 부분을 절단하여 보여주는 단면도이다.
도 4는 본 발명의 일 실시예에 따른 ESD 보호 소자와 관련하여, 더블 웰 내에 소자 분리 구조체를 포함한 구조와 포함하지 않은 구조에 대한 전류 흐름을 개념적으로 보여주는 단면도이다.
도 5는 본 발명의 일 실시예에 따른 ESD 보호 소자와 관련하여, 더블 웰 내에 소자 분리 구조체를 포함한 구조와 포함하지 않은 구조에 대한 ESD MM(Machine Model) 펄스 인가에 따른 열 발생 현상을 보여주는 시뮬레이션 사진이다.
도 6은 본 발명의 일 실시예에 따른 ESD 보호 소자와 관련하여, 더블 웰 내에 소자 분리 구조체를 포함한 구조와 포함하지 않은 구조에 대한 다이오드의 순방향 전류 특성을 보여주는 그래프이다.
도 7은 본 발명의 일 실시예에 따른 ESD 보호 소자와 관련하여, 더블 웰 내에 소자 분리 구조체를 포함한 구조와 포함하지 않은 구조에 대한 다이오드의 역방향 전류 특성을 보여주는 그래프이다.
도 8은 본 발명의 일 실시예에 따른 ESD 보호 소자와 관련하여, 더블 웰 내에 소자 분리 구조체를 포함한 구조와 포함하지 않은 구조에 대한 격자 온도 특성을 보여주는 그래프이다.
도 9는 본 발명의 일 실시예에 따른 더블 다이오드 구조를 적어도 2개 포함한 ESD 보호 소자에 대한 단면도이다.
도 10은 본 발명의 일 실시예에 따른 ESD 보호 소자 및 보호 대상 소자를 포함한 전기전자장치에 대한 단면도이다.
도 11 ~ 도 16은 본 발명의 일 실시예에 따른 ESD 보호 소자를 제조하는 과정을 보여주는 단면도들이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 이하의 설명에서 어떤 구성 요소가 다른 구성 요소의 상부에 존재한다고 기술될 때, 이는 다른 구성 요소의 바로 위에 존재할 수도 있고, 그 사이에 제3의 구성 요소가 개재될 수도 있다. 또한, 도면에서 각 구성 요소의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되었고, 설명과 관계없는 부분은 생략되었다. 도면상에서 동일 부호는 동일한 요소를 지칭한다. 한편, 사용되는 용어들은 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 ESD 보호 소자를 포함한 전기전자장치에 대한 등가 회로도이다.
도 1을 참조하면, 본 실시예에 따른 전기전자장치는 ESD 보호 소자(100) 및 보호 대상 소자(200)를 포함한다.
ESD 보호 소자(100)는 기본적으로 적어도 2개의 더블 다이오드(DD: Double Diode)를 포함하여 형성될 수 있다. 본 실시예의 전기전자장치에서는 2개의 더블 다이오드가 도시되고 있지만, 더블 다이오드는 쌍을 이루면서 다수 개 형성될 수도 있다. 예컨대, 보호 대상 소자가 다수 개이고, 한 쌍의 2개의 더블 다이오드를 통해 ESD 보호가 부족하거나 회로의 구조상 연결관계가 힘든 경우에, 다른 한 쌍의 더블 다이오드를 해당 보호 대상 소자 근처에 별도로 형성할 수도 있다.
더블 다이오드(DD) 각각은 2개의 다이오드(d1, d2)가 동일 방향으로 병렬로 연결된 구조를 가질 수 있다. 또한 더블 다이오드(DD) 중 하부의 제1 더블 다이오드(DD1)의 다이오드(d1, d2)는 애노드(Anode) 단자에 그라운드 전압(Vss)이 연결되고, 캐소드(Cathode) 단자에는 보호 대상 소자(200)로 입출력 신호 전압을 인가하는 패드(10)가 연결될 수 있다. 한편, 상부의 제2 더블 다이오드(DD2)의 다이오드(d1, d2)는 애노드 단자에 패드(10)가 연결되고, 캐소드 단자에 전원 전압(Vdd)이 연결될 수 있다. 결국, 패드(10)는 제1 더블 다이오드(DD1)의 캐소드 단자와 제2 더블 다이오드(DD2)의 애노드 단자로 연결되며, 또한 입출력 신호 전압 인가를 위해 보호 대상 소자(200)에도 연결된다.
한편, 회로 개념상으로는 더블 다이오드(DD)는 병렬로 동일 방향으로 배치되게 되나, 기판 내에 형성되는 수직 구조의 더블 다이오드(DD)의 개념에서는 2개의 다이오드가 반대 방향으로 직렬 연결되는 것처럼 도시될 수 있다.
위와 같은 구조의 ESD 보호 소자(100)는 갑작스러운 정전기, 즉 ESD 인가시에 다음과 같이 보호 대상 소자(200)를 보호한다. 즉, 플러스(+) 정전기가 인가된 경우, 플러스 정전기는 제2 더블 다이오드(DD2)의 순방향으로 흘러 전원 전압(Vdd)이 인가되는 단자로 빠져나가게 되고, 한편, 마이너스(-) 정전기가 인가된 경우에 제1 더블 다이오드(DD1)의 순방향으로 흘러 그라운드 전압(Vss)이 인가되는 단자로 빠져나가게 된다. 플러스 또는 마이너스 정전기에 대한 전류 흐름 방향이 화살표 표시되어 있다. 여기서, 정전기로부터의 보호의 개념은 정전기에 대한 전류 패스(path)가 패드와 그라운드 전압 또는 전원 전압 단자 사이로만 형성되고 보호 대상 소자(200)로는 형성되지 않는다는 개념으로 이해하는 것이 좀더 바람직하다.
보호 대상 소자(200)는 전기전자장치에 이용되는 어떠한 전기전자소자가 해당할 수 있다. 예컨대, DRAM, 플래시 등의 다양한 메모리 소자, 제어부들을 구성하는 로직 소자, 데이터 통신을 위한 인터페이스 소자 등이 해당 될 수 있다. 또한, 보호 대상 소자(200)는 정전기에 의해 손상이 발생하기 쉬운 MOS 트랜지스터 구조를 포함한 전기전자소자일 수 있다.
본 실시예에 따른 전기전자장치는 ESD 보호 소자(100)를 포함함으로써, 순간적인 정전기가 인가되는 경우에도, ESD 보호 소자(100)를 통해 정전기를 방출하여 보호 대상 소자(200)를 정전기로부터 보호할 수 있다. 한편, 본 도면에서는 도시하지는 않았지만, 보호 대상 소자(200)를 정전기로부터 좀더 안전하게 보호하기 위하여 보호 대상 소자(200) 전단에 저항 소자를 추가시킬 수 있다.
도 2는 본 발명의 일 실시예에 따른 더블 다이오드 구조를 포함한 ESD 보호 소자에 대한 레이아웃이다.
도 2를 참조하면, 본 실시예의 ESD 보호 회로에 포함된 더블 다이오드(DD)는 고농도 도핑 영역들(140) 및 2개의 웰(122, 124)로 구성된 더블 웰(120)을 포함한다. 고농도 도핑 영역들(140)은 중심으로 P형 웰(124) 내의 내부 N형 고농도(N+) 도핑 영역(142) 및 내부 P형 고농도(P+) 도핑 영역(144)과 N형 웰(122) 내의 외부 N형 고농도 도핑 영역(146)을 포함할 수 있다. 여기서, 내부 N형 고농도 도핑 영역(142)은 P형 웰(124)과 도전형이 다르므로 일종의 정션 영역으로 볼 수 있다. 한편, 이러한 P형 고농도 도핑 영역이나 N형 고농도 도핑 영역을 P형 고농도 액티브 영역 또는 N형 고농도 액티브 영역이라고 한다.
더블 웰(120)은 기판 내에 형성된 N형(N-) 웰(122), 및 N형 웰(122) 내부로 형성된 P형(P-) 웰(124)을 포함할 수 있다. 더블 웰 구조는 도 3 이하에서 좀더 상세히 기술한다.
P형 웰 내의 내부 N형 고농도 도핑 영역 (142)는 P형 웰(124) 중앙 상부에 형성되며, 한쪽 방향으로 기다란 타원형 또는 직사각형 구조를 가질 수 있다. 내부 P형 고농도 도핑 영역(144)은 N형 웰(122)과 P형 웰(124) 경계 부분 상부로 배치되며, 내부 N형 고농도 도핑 영역(142)을 둘러싸는 구조를 가질 수 있다. 한편, 외부 N형 고농도 도핑 영역(146)은 N형 웰(122) 상부에 형성되며, 내부 N형 고농도 도핑 영역(142) 및 내부 P형 고농도 도핑 영역(144)을 둘러싸는 구조를 가질 수 있다. 또는, 외부 N형 고농도 도핑 영역(146)은 P형 웰(124)의 상부 면을 둘러싸는 구조를 가진다고 볼 수도 있다.
더블 다이오드의 고농도 도핑 영역들(140)의 구조가 본 실시예에 도시된 구조에 한정되는 것은 아니다. 즉, 다양한 구조의 고농도 도핑 영역들(140)이 더블 다이오드에 형성될 수 있음은 물론이다.
한편, 내부 N형 고농도 도핑 영역 (142)의 폭은 내부 P형 고농도 도핑 영역(144) 또는 외부 N형 고농도 도핑 영역(146)의 폭보다 2배 이상 넓게 형성될 수 있다. 그러나 본 실시예에서의 고농도 도핑 영역들(140)의 사이즈가 그에 한정되는 것은 아니다. 즉, 내부 N형 고농도 도핑 영역 (142)의 폭이 내부 P형 고농도 도핑 영역(144)의 폭의 2배 이하로 형성될 수 있음은 물론이다.
도 3은 도 2의 ESD 보호 소자에 대한 레이아웃의 I-I' 부분을 절단하여 보여주는 단면도이다.
도 3을 참조하면, 본 실시예의 ESD 보호 소자(100)는 기판(110), 더블 웰(120), 고농도 도핑 영역(140) 및 메탈 전극(170)을 포함한다.
기판(110)은 P형(P-) 기판일 수 있다. 더블 웰(120)은 기판(110) 내에 형성된 N형 웰(122) 및 N형 웰 내에 형성된 P형 웰(124)을 포함할 수 있다. 이러한 더블 웰(120), 또는 N형 웰(122)은 기판(110) 상부 영역으로 형성되어 더블 웰(120) 영역을 한정하는 소자 분리 구조체(150)에 의해 주변의 다른 소자와 구별될 수 있다. 소자 분리 구조체(150)는 예컨대 STI(shallow trench isolation) 또는 LOCOS(local oxidation of silicon)일 수 있다.
고농도 도핑 영역(140)은 N형 웰(122) 및 P형 웰(124)의 상부 영역으로 형성된 다수의 N형 고농도 도핑 영역 및 P형 고농도 도핑 영역을 포함할 수 있다. 구체적으로, P형 웰(124)의 상부 영역으로는 내부 N형 고농도 도핑영역(142) 및 내부 P형 고농도 도핑 영역(144)이 형성될 수 있다. 또한, N형 웰(122)의 상부 영역으로 외부 N형 고농도 도핑 영역(146)이 형성될 수 있다. 여기서, 내부 N형 고농도 도핑영역(142)은 정션 영역을 형성함은 전술한 바와 같다.
도시된 바와 같이 내부 N형 고농도 도핑영역(142) 및 내부 P형 고농도 도핑 영역(144) 사이와, 내부 P형 고농도 도핑 영역(144) 및 외부 N형 고농도 도핑 영역(146) 사이에는 어떤 형태의 소자 분리 구조체도 형성되지 않는다. 다시 말해서, 더블 웰(120) 내부에는 어떤 형태의 소자 분리 구조체도 형성되지 않는다. 다만, 더블 웰(120)을 다른 주변 소자와 구별시키는 소자 분리 구조체(150)는 더블 웰(120) 경계 부분에 형성될 수 있다.
더블 웰(120)과 고농도 도핑 영역들(140)은 더블 다이오드를 형성할 수 있다. 즉, 도시된 바와 같이, 내부 N형 고농도 도핑영역(142)과 P형 웰(124)는 N형 고농도 도핑영역 방향을 순방향으로 하는 제1 다이오드(d1)를 형성할 수 있고, P형 웰(124)와 N형 웰(122)는 N형 웰(122) 방향을 순방향으로 하는 제2 다이오드(d2)를 형성할 수 있다. 그에 따라, 더블 다이오드는 기판(110) 내의 수직 구조 상으로 서로 반대의 순방향을 갖는 2개의 다이오드가 직렬로 연결된 구조로 형성될 수 있다.
메탈 전극(170)은 더블 웰(120), 소자 분리 구조체(150) 및 고농도 도핑 영역들(140)이 형성된 기판 전면으로 형성된 절연층(160) 상에 형성될 수 있다. 이러한 메탈 전극(170)은 고농도 도핑 영역들(140)과 전기적으로 연결되는데, 절연층(160)을 관통하는 메탈 콘택(172)을 통해 고농도 도핑 영역들(140)과 연결될 수도 있고, 오른쪽 메탈 전극(170a)과 같이 바로 고농도 도핑 영역들(140)과 연결될 수도 있다.
본 실시예에서, 절연층(160)이 2개의 층, 즉 제1 절연층(162)와 제2 절연층(164)을 포함하지만, 절연층(160)은 단일층으로 형성될 수도 있고, 3개 이상의 층으로도 형성될 수 있음은 물론이다.
한편, 전술한 바와 같이 본 실시예에서의 ESD 보호 소자의 더블 웰(120) 내에는 소자 분리 구조체가 형성되지 않는다. 그에 따라, 더블 웰(120) 내의 기판(110) 상면 및 절연층(160)이 평평하게 형성되며, 더블 웰(120) 내의 절연층(160) 상면이 소자 분리 구조체(150) 상부의 절연층(160) 상면보다 소정 높이(h)만큼 더 높을 수 있다.
그와 같은 이유는 일반적으로 소자 분리 구조체(150), 특히 STI 형성 시에, 트렌치 매립과 평탄화 공정을 진행한 후에 습식 식각 등을 진행하게 되는데, 이러한 습식 식각에 의해 트렌치 상부의 소정 부분이 제거되어 주변 기판 상면보다 낮아 지기 때문이다.
본 실시예의 ESD 보호 소자(100)는 더블 웰(120) 내부에 소자 분리 구조체를 형성하지 않음으로써, 더블 다이오드의 전기적인 특성을 향상시킬 수 있다. 즉, 소자 분리 구조체가 존재하는 경우 전류 흐름의 경로가 길어지고, 또한 어느 한 고농도 도핑 영역으로 전류가 몰려 발생하는 병목 현상이 발생할 수 있다. 이와 같이 병목 현상이 발생하는 부분에서는 열이 발생하여 저항이 높아지거나 콘택 부분이 녹아 물리적인 손상이 발생할 수 있다. 그에 따라, 더블 다이오드 또는 ESD 보호 소자의 기생저항이 증가하게 되고, 이러한 기생 저항은 ESD 보호 소자의 ESD 내성을 약하게 한다.
그러나 본 실시예에의 ESD 보호 소자(100)는 더블 웰 내부에 소자 분리 구조체가 존재하지 않기 때문에 전류 흐름 경로가 짧고 또한 병목 현상도 발생하지 않을 수 있다. 그에 따라, 기생저항을 낮출 수 있고, ESD 내성을 향상시킬 수 있다. 이러한 본 실시예의 ESD 보호 소자(100)의 기생 저항 내지 ESD 내성에 대한 설명은 도 4 ~ 도 8에 대한 설명 부분에서 좀더 상세히 설명한다.
도 4는 본 발명의 일 실시예에 따른 ESD 보호 소자와 관련하여, 더블 웰 내에 소자 분리 구조체를 포함한 구조와 포함하지 않은 구조에 대한 전류 흐름을 개념적으로 보여주는 단면도이다.
도 4를 참조하면, 왼쪽에 도시된 ESD 보호 소자는 소자 분리 구조체(150), 예컨대 STI를 더블 웰(120) 부분에 포함하고, 오른쪽에 도시된 ESD 보호 소자는 소자 분리 구조체(150)를 더블 웰(120) 부분에 포함하지 않는다. 그에 따라, 화살표로 표시된 바와 같이 오른쪽의 ESD 보호 소자는 전류 흐름 경로가 왼쪽의 ESD 보호 소자보다 짧다. 또한, 오른쪽의 ESD 보호 소자에서는 소자 분리 구조체(150)에 의해 내부 P형 고농도 도핑 영역 부분에서 발생하는 병목 현상도 효과적으로 제거될 수 있다.
참고로, 화살표는 내부 P형 고농도 도핑 영역에 고전압을 인가하고 내부 N형 고농도 도핑 영역 및 외부 N형 고농도 도핑 영역에 저전압을 인가할 때의 전류 방향을 나타낸다. 만약, 인가하는 전압을 반대로 하면 전류 방향도 반대로 되게 됨은 물론이다.
도 5는 본 발명의 일 실시예에 따른 ESD 보호 소자와 관련하여, 더블 웰 내에 소자 분리 구조체를 포함한 구조와 포함하지 않은 구조에 대한 ESD MM(Machine Model) 펄스 인가에 따른 열 발생 현상을 보여주는 시뮬레이션 사진이다.
도 5를 참조하면, 왼쪽의 시뮬레이션 사진은 소자 분리 구조체(150)에 의해 내부 P형 고농도 도핑 영역 부분에서 발생하는 병목 현상으로 인해 내부 P형 고농도 도핑 영역 부분에 열이 발생하고 있음을 보여준다.
실제로 전자 제품의 단품 ESD 평가시에도 MM 펄스 인가 후 물리적 손상(Physical Damage) 발생도 P형 고농도 도핑 영역에서 발생하고 있음이 확인되고 있다. 이러한 물리적 손상은 P형 고농도 도핑 영역에 병목현상으로 열이 발생하고 그러한 열에 의해 콘택 전극과의 콘택 부분이 녹기 때문으로 해석할 수 있다.
한편, 오른쪽의 시뮬레이션 사진의 경우는 내부 P형 고농도 도핑 영역에 거의 열이 발생되지 않음을 보여준다. 이러한 시뮬레이션의 결과에 따라, 본 실시예의 ESD 보호 소자, 즉 더블 웰 내에 어떠한 소자 분리 구조체를 형성하지 않은 구조의 ESD 보호 소자는 열에 의한 물리적 손상이나 기생 저항의 상승 문제를 효과적으로 해결할 수 있을 것으로 판단된다.
도 6은 본 발명의 일 실시예에 따른 ESD 보호 소자와 관련하여, 더블 웰 내에 소자 분리 구조체를 포함한 구조와 포함하지 않은 구조에 대한 다이오드의 순방향 전류 특성을 보여주는 그래프이다.
도 6을 참조하면, 본 그래프는 바이어스 전압(BV)에 따른 순방향 전류 특성이 더블 웰 내에 소자 분리 구조체를 포함하지 않은 구조에서 현저히 우수함을 보여주고 있다. 예컨대, 10V 정도의 바이어스 전압을 인가한 경우에 더블 웰 내에 소자 분리 구조체를 포함하지 않은 구조의 순방향 전류가 더블 웰 내에 소자 분리 구조체를 포함한 구조보다 4A 정도 높은 것을 확인할 수 있다.
도 7은 본 발명의 일 실시예에 따른 ESD 보호 소자와 관련하여, 더블 웰 내에 소자 분리 구조체를 포함한 구조와 포함하지 않은 구조에 대한 다이오드의 역방향 전류 특성을 보여주는 그래프이다.
도 7을 참조하면, 본 그래프에서는 역바이어스 전압(-BV)에 따른 역방향 전류 특성이 더블 웰 내에 소자 분리 구조체를 포함한 구조나 포함하지 않은 구조가 거의 동일함을 보여주고 있다. 즉, 더블 웰 내에 소자 분리 구조체를 포함하지 않은 구조를 갖는 ESD 보호 소자가 여전히 동일한 역방향 전류 특성을 보여주며, 이는 더블 웰 내에 소자 분리 구조체를 포함하지 않은 구조로 ESD 보호 소자를 형성한 경우에도, 예기치 않은 역방향 바이어스 전압에 의한 소자 손상이 더블 웰 내에 소자 분리 구조체를 포함한 구조 정도만큼은 보장될 수 있음을 의미한다.
도 6 및 7의 다이오드 전류 특성 그래프 결과에 기초하여 다음과 같은 결론을 얻을 수 있다.
즉, 순방향 전류 크기가 증가했다는 것은 곧 기생 저항이 감소하였음을 의미한다. 이러한 기생 저항 감소는 ESD 보호 소자의 ESD 내성 증가에 기여하게 되며, 그에 따라, 동일 ESD 내성을 기준으로 할 때, 더블 웰 내에 소자 분리 구조체를 포함한 구조보다는 더블 웰 내에 소자 분리 구조체를 포함하지 않은 구조로 ESD 보호 소자를 형성하는 경우에 그 사이즈를 더 감소시킬 수 있음을 의미한다. 덧붙여, 더블 웰 내에 소자 분리 구조체를 포함하지 않은 구조로 ESD 보호 소자를 형성하는 경우에도 역방향 바이어스 전압에 대한 내성은 더블 웰 내에 소자 분리 구조체를 포함한 구조 수준으로 유지할 수 있음을 의미한다.
도 8은 본 발명의 일 실시예에 따른 ESD 보호 소자와 관련하여, 더블 웰 내에 소자 분리 구조체를 포함한 구조와 포함하지 않은 구조에 격자 온도 특성을 보여주는 그래프이다.
도 8을 참조하면, 본 그래프는 더블 웰 내에 소자 분리 구조체를 포함한 구조와 포함하지 않은 구조에서, 내부 P형 고농도 영역에서의 격자 온도(lattice Temperature)를 보여준다. 여기서, 격자 온도라 함은 내부 P형 고농도 영역을 구성하는 재질, 예컨대 실리콘 물질에 대한 격자 개념에서의 온도를 의미하는 것으로, 보통 물질에서 발생하는 열에 대한 측정 온도라고 생각해도 무방하다.
본 그래프에서 도시된 바와 같이, 더블 웰 내에 소자 분리 구조체를 포함하지 않은 구조가, 더블 웰 내에 소자 분리 구조체를 포함한 구조에 비해, 발생한 열의 최대 온도가 350K 정도 낮음을 확인할 수 있으며, 또한 발생한 열의 온도 감소도 좀더 빠르게 진행됨을 확인할 수 있다.
이는 더블 웰 내에 소자 분리 구조체를 포함하지 않은 구조의 경우 내부 P형 고농도 영역 및 그 주변이 모두 실리콘 재질로 이루어지게 되고, 이러한 실리콘은 소자 분리 구조체를 형성하는 산화물에 비해 열 전도도가 높기 때문이다. 즉, 내부 P형 고농도 영역 및 그 주변의 실리콘이 발생한 열을 쉽게 주위로 전달시켜 높은 열의 발생이 저지하고, 또한 발생한 열의 온도를 쉽게 낮출 수 있게 하는 것으로 해석될 수 있겠다.
도 9는 본 발명의 일 실시예에 따른 더블 다이오드 구조를 적어도 2개 포함한 ESD 보호 소자에 대한 단면도이다.
도 9를 참조하면, 본 실시예의 ESD 보호 소자는 한 쌍의 더블 다이오드 구조를 포함한다. 왼편의 더블 다이오드 구조는 도 3의 더블 다이오드 구조와 동일하므로, 그에 대한 설명은 생략한다. 즉, 도 3의 더블 다이오드 구조는 도 9의 왼편 더블 다이오드 구조의 반쪽 부분을 보여준 것이다.
오른쪽의 더블 다이오드 구조는 왼쪽의 더블 다이오드 구조와 유사하나, 더블 웰(120a)의 도전형이 다르고, 또한 더블 웰(120a)의 상부로 형성되는 고농도 도핑 영역들(140)의 도전형이 다르다. 즉, 오른쪽의 더블 다이오드 구조는 외부 P형 웰(122a) 내에 내부 N형 웰(124a)이 형성되는 구조를 가지며, 또한, 더블 웰(120) 상부 영역으로 형성되는 고농도 도핑 영역들의 도전형은 왼쪽의 더블 다이오드에서와 정반대이다.
그에 따라, 내부 N형 웰(124a)에 내부 P형 고농도 도핑 영역(142a) 및 내부 N형 고농도 도핑 영역(144a)의 위치가 반대로 형성될 수 있고, 또한 외부 P형 웰(122a) 상부에 외부 P형 고농도 도핑 영역(146a)이 형성될 수 있다.
한편, 오른쪽 더블 다이오드 구조는 왼쪽의 더블 다이오드 구조와 다이오드의 방향이 반대로 형성된다. 즉, 내부 P형 고농도 도핑 영역(142a)과 내부 N형 웰(124a)이 내부 N형 웰 방향을 순방향으로 하는 제3 다이오드(d3)를 형성하고, 내부 N형 웰(124a)과 외부 P형 웰(122a)이 내부 N형 웰 방향을 순방향으로 하는 제4 다이오드(d4)를 형성한다.
이와 같이 2쌍의 더블 다이오드 구조를 포함한 ESD 보호 소자에서, 메탈 전극들(170, 170a)과 고농도 도핑 영역들(140, 140a)의 연결 관계는 다음과 같다.
먼저, 왼쪽 더블 다이오드(DD1)에서, P형 웰(124) 내의 P형 고농도 도핑 영역들(144)은 메탈 전극(170)을 통해 그라운드 전압(Vss)으로 연결되고, P형 웰(124) 내의 N형 고농도 도핑 영역(142)과 N형 웰(122) 내에 형성된 N형 고농도 도핑 영역(146)은 메탈 전극(170, 170a)을 통해 입출력 신호전압이 인가되는 패드로 연결된다.
한편, 오른쪽 더블 다이오드(DD2)에서는 내부 N형 웰(124a) 내의 N형 고농도 도핑 영역들(144a)은 메탈 전극(170)을 통해 전원 전압(Vdd)으로 연결되고, 내부 N형 웰(124a) 내의 P형 고농도 도핑 영역(142a)과 외부 P형 웰(122a) 내에 형성된 P형 고농도 도핑 영역(146a)은 메탈 전극(170, 170a)을 통해 입출력 신호전압이 인가되는 패드로 연결된다.
위와 같은 연결 관계에 근거하여 본 실시예의 ESD 보호 소자는 도 1의 회로도와 등가관계를 갖는다. 예컨대, 패드로 마이너스(-) 정전기가 인가되는 경우에, 왼쪽 더블 다이오드에서 도 4와 같은 전류 흐름이 발생할 수 있다. 또한 플러스(+) 정전기가 인가되는 오른쪽 더블 다이오드에서, 왼쪽 더블 다이오드와 비슷하게 전류가 P형 고농도 도핑 영역, 즉 패드로부터 N형 고농도 도핑 영역, 즉 전원 전압방향으로 흐르게 된다.
도 10은 본 발명의 일 실시예에 따른 ESD 보호 소자 및 보호 대상 소자를 포함한 전기전자장치에 대한 단면도이다.
도 10을 참조하면, 본 실시예의 전기전자장치는 ESD 보호 소자(100) 및 보호 대상 소자(200)를 포함한다.
ESD 보호 소자(100)는 도 9에서 도시된 바와 같은 구조를 가질 수 있으나, 편의상 왼쪽의 더블 다이오드 구조부분 만을 도시하였다. ESD 보호 소자(100)에 대해서는 앞서에서 이미 상세히 설명하였으므로 여기에서는 생략한다.
보호 대상 소자(200)는 ESD 보호 소자(100)로부터 소정 간격 이격 되어 기판(110) 상에 함께 형성될 수 있다. 보호 대상 소자(200)는 전술한 바와 같이 ESD로부터 보호가 요구되는 어떤 전기전자소자도 무방하다. 본 실시예에서는 보호 대상 소자로 전기전자소자, 특히 DRAM이나 플래쉬 등의 메모리 소자, 또는 로직 소자들이 대부분 포함하고 있는 CMOS 트랜지스터를 도시하고 있다.
CMOS 트랜지스터를 간단히 설명하면, 기판(110) 상에 다수의 N형 웰(230) 및 P형 웰(220)이 형성되고, 각 N형 웰(230) 및 P형 웰(220) 내에 트랜지스터가 형성된다. 트랜지스터는 N형 웰(230) 또는 P형 웰(220) 상부에 형성된 드레인/소스 영역(240), 드레인 영역과 소스 영역 사이의 채널 영역, 및 채널 영역 상부의 게이트 전극(250)으로 구성된다. 게이트 전극(250)과 채널 영역 사이에 게이트 절연막(252)이 형성됨은 물론이다.
CMOS 트랜지스터의 각 게이트 전극(250)으로 입출력 신호 전압이 인가되는 패드가 연결될 수 있다. 또한, 이러한 패드는 ESD 소자로도 연결됨은 전술한 바와 같다. 그에 따라, 패드로 예기치 않은 정전기가 인가되는 경우에, ESD 보호 소자(100)를 통해 정전기를 배출시킴으로써, 정전기가 CMOS 트랜지스터의 게이트 전극(250)으로 인가되어 게이트 절연막 파괴나 접합 스팡이킹 발생 문제들을 방지할 수 있다.
보호 대상 소자(200)가 ESD 보호 소자(100)의 왼쪽으로 배치되어 있으나 보호 대상 소자(200)가 그러한 배치에 한정되지 않고 ESD 보호 소자(100)와의 전기적인 연결관계만 유지될 수 있다면 기판 상의 어느 부분에서 형성될 수 있음은 물론이다.
도 11 ~ 도 16은 본 발명의 일 실시예에 따른 ESD 보호 소자를 제조하는 과정을 보여주는 단면도들로서, 특히, 도 9의 왼쪽 더블 다이오드 부분만의 제조과정을 보여준다.
도 11을 참조하면, 더블 다이오드 영역(DD 영역)이 정의된 기판(110) 상에 소자 분리 구조체(150)를 형성한다. 여기서, 기판은 P형 기판일 수 있다. 이러한 소자 분리 구조체(150)는 STI, 또는 LOCOS 일 수 있다. 소자 분리 구조체(150) 형성 방법은 반도체 소자 제조 공정에서 매우 일반적이므로 자세한 설명은 생략한다. 다만, 소자 분리 구조체(150), 특히 STI 형성의 경우에, 트렌치를 산화물로 매립 및 평탄화 공정 후, 습식 식각을 진행하는 과정에서 트렌치 상부의 산화물이 과도 식각되어 소자 분리 구조체(150) 상면이 기판(110)의 상면보다 더 낮아질 수 있다.
도 12를 참조하면, 더블 다이오드 영역(DD 영역) 상에 N형 웰(122)을 형성한다. N형 웰(122)은 기판 상에 PR(Photo Resist) 마스크 패턴(300)을 형성한 후에, PR 마스크 패턴(300) 오픈 영역으로 N형 도핑 이온, 예컨대 인을 도핑함으로써, 형성할 수 있다.
도 13을 참조하면, N형 웰(122) 형성 후, N형 웰(122) 내에 P형 웰(124)을 형성한다. P형 웰(124)은 기판(110) 상에 새로운 PR 마스크 패턴(310)을 형성한 후에, PR 마스크 패턴(310) 오픈 영역으로 P형 도핑 이온, 예컨대 보론을 도핑함으로써 형성할 수 있다.
도 14를 참조하면, P형 웰(124) 내에 내부 P형 고농도 도핑 영역(144) 및 내부 N형 고농도 도핑 영역(142)을 형성하고, N형 웰(122)에 외부 N형 고농도 도핑 영역(146)을 형성한다. 내부 P형 고농도 도핑 영역(144), 내부 N형 고농도 도핑 영역(142), 및 외부 N형 고농도 도핑 영역(146)은 도 2에 도시된 구조로 형성할 수 있다. 즉, 내부 N형 고농도 도핑 영역(142)을 P형 웰(124) 중앙부에 형성하고, 그러한 내부 N형 고농도 도핑 영역(142)을 둘러싸도록 내부 P형 고농도 도핑 영역(144)을 형성하고, 다시 내부 P형 고농도 도핑 영역(144)을 둘러싸도록 외부 N형 고농도 도핑 영역(146)을 형성할 수 있다.
한편, 동일 형의 고농도 도핑 영역(146)은 함께 형성하는 것이 유리하므로, 먼저, 적절한 마스크 패턴을 이용하여 P형 고농도 도핑 영역을 형성한 후, 다시 다른 마스크 패턴을 이용하여 N형 고농도 도핑 영역을 형성할 수 있다. 물론, 그 반대 순서로 진행하여도 무방하다.
도 15를 참조하면, N형 웰(122), P형 웰(124) 및 고농도 도핑 영역(140)이 형성된 기판 전면으로 절연층(160)을 형성한다. 절연층(160)은 실리콘산화물과 같은 산화물층이나 실리콘질화물과 같은 질화물층일 수 있다. 절연층(160)은 도시된 바와 같이 제1 및 제2 절연층(162, 164)을 포함하는 더블층으로 형성할 수 있으나, 이에 한정하지 않고 단일층 또는 3개 이상의 층으로 형성할 수 있음은 물론이다.
한편, 소자 분리 구조체(150) 형성 부분에서 설명한 바와 같이, 소자 분리 구조체(150)의 상면이 기판(110)의 상면보다 낮을 수 있고, 그에 따라, 절연층(160) 형성 후에, 소자 분리 구조체(150) 부분의 절연층 상면의 높이는 P형 웰(124) 또는 N형 웰(124) 부분의 절연층 상면의 높이보다 낮을 수 있다.
도 16을 참조하면, 절연층(160) 상에 메탈 전극(170, 170a)을 형성한다. 메탈 전극은 절연층(160)의 소정 부분을 식각하여 고농도 도핑 영역에 콘택하는 메탈 콘택(172)을 형성한 후에 그 상부로 메탈 전극(170)을 형성하거나, 또는 절연층(160)을 소정 부분을 식각하여 고농도 도핑 영역에 바로 컨택하는 메탈 전극(170a)을 형성할 수도 있다. 이러한 메탈 전극은 차후 배선 공정을 통해, 도 10 부분에서 설명한 바와 같이 패드나 그라운드 전압으로 연결될 수 있다.
지금까지, 도 10의 왼쪽 더블 다이오드 구조를 형성하는 과정을 설명하였으나, 오른쪽의 더블 다이오드 구조를 형성하는 과정은 N형 웰을 P형 웰로, P형 웰을 N형 웰로, P형 고농도 도핑 영역을 N형 고농도 도핑 영역으로, 그리고 N형 고농도 도핑 영역을 P형 고농도 도핑 영역으로 대체시키면 왼쪽 더블 다이오드 구조를 형성하는 과정과 동일하다. 한편, 오른쪽의 더블 다이오드 구조의 메탈 전극들은 차후 배선 공정을 통해 도 10에 부분에서 설명한 바와 같이 패드나 전원 전압으로 연결되도록 하면 된다.
오른쪽의 더블 다이오드는 왼쪽 더블 다이오드 형성하는 공정과 함께 진행할 수 있음은 물론이다. 또한, 도 11에 도시된 보호 대상 소자(200) 역시, ESD 보호 소자 형성(100) 시에 함께 형성할 수 있음은 물론이다.
지금까지, 본 발명을 도면에 도시된 실시예를 참고로 설명하였으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100: ESD 보호 소자 110: 기판
120, 120a: 더블 웰 122: N형 웰
124: P형 웰 122a: 외부 P형 웰
124a: 내부 N형 웰 140, 140a: 고농도 도핑 영역
142, 146, 144a: N형 고농도 도핑 영역
144, 142a, 146a: P형 고농도 도핑 영역
150, 255: 소자 분리 구조체 160: 절연층
162, 164: 제1 및 제2 절연층 170, 170a: 메탈 전극
172: 메탈 콘택 200: 보호 대상 소자
220: P형 웰 230: N형 웰
240: 소스/드레인 250: 게이트 전극
252: 게이트 절연막 300, 310: PR 마스크 패턴

Claims (32)

  1. 기판 내에 형성되고, 제1 도전형을 갖는 외부 웰;
    상기 외부 웰 내에 형성되고, 제2 도전형을 갖는 내부 웰; 및
    상기 내부 웰의 상부 영역에 형성되는 제1 및 제2 도전형 고농도 도핑영역과 상기 외부 웰의 상부 영역에 형성되는 제1 도전형 고농도 도핑 영역을 구비한 고농도 도핑 영역;을 포함하고,
    상기 제2 도전형 고농도 도핑 영역과 상기 내부 웰의 제1 도전형 고농도 도핑 영역 사이와, 상기 제2 도전형 고농도 도핑 영역과 상기 외부 웰의 제1 도전형 고농도 도핑 영역 사이에는 소자 분리 구조체가 형성되어 있지 않으며, 상기 내부 웰과 상기 외부 웰의 상기 제1 도전형 고농도 도핑 영역에는 동일 전원에 의한 전압이 인가되며,
    상기 내부 웰의 제2 도전형 고농도 도핑 영역에는 접지 전압 또는 전원 전압이 인가되며, 상기 내부 웰과 상기 외부 웰의 제1 도전형 고농도 도핑 영역에는 입출력 신호 전압이 인가되는 것을 특징으로 하는 ESD(Electrostatic Discharge) 보호 소자.
  2. 제1 항에 있어서,
    상기 내부 웰의 상기 제1 도전형 고농도 도핑 영역과 상기 내부 웰이 제1 다이오드를 구성하고, 상기 내부 웰과 상기 외부 웰이 제2 다이오드를 구성하되, 상기 제2 다이오드는 상기 제1 다이오드와 반대의 순방향 특성을 가지며,
    상기 제1 다이오드 및 상기 제2 다이오드가 더블 다이오드 구조를 형성하는 것을 특징으로 하는 ESD 보호 소자.
  3. 제1 항에 있어서,
    상기 내부 웰의 상기 제1 도전형 고농도 도핑 영역이 상기 내부 웰의 중앙부에 배치되고, 상기 제2 도전형 고농도 도핑 영역이 상기 내부 웰의 상기 제1 도전형 고농도 도핑 영역을 둘러싸는 구조로 형성되는 것을 특징으로 하는 ESD 보호 소자.
  4. 삭제
  5. 제1 항에 있어서,
    상기 외부 웰, 내부 웰 및 고농도 도핑 영역이 형성된 상기 기판 전면으로 적어도 하나의 절연층이 형성되어 있고,
    상기 절연층 상에는 상기 고농도 도핑 영역과 전기적으로 콘택하는 메탈 전극들이 형성되는 것을 특징으로 하는 ESD 보호 소자.
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. P형 기판 내에 형성된 N형 웰;
    상기 N형 웰 내에 형성된 P형 웰; 및
    상기 P형 웰의 상부 영역에 형성되는 제1 N형 및 제1 P형 고농도 도핑 영역과 상기 N형 웰의 상부 영역에 형성되는 제2 N형 고농도 도핑 영역을 구비한 고농도 도핑 영역;을 포함하고,
    상기 제1 N형 및 제1 P형 고농도 도핑 영역 사이와, 상기 제1 P형 및 제2 N형 고농도 도핑 영역 사이에는 소자 분리 구조체가 형성되어 있지 않으며,
    상기 P형 웰 내에서, 상기 제1 N형 고농도 도핑 영역은 상기 P형 웰의 중앙부에 배치되며, 상기 제1 P형 고농도 도핑 영역은 상기 제1 N형 고농도 도핑 영역을 둘러싸도록 형성되며,
    상기 제2 N형 고농도 도핑 영역은 상기 제1 P형 고농도 도핑 영역을 둘러싸도록 형성되며,
    상기 N형 웰으로부터 소정 간격 이격되어 상기 기판 내에 형성된 외부 P형 웰; 및
    상기 외부 P형 웰 내에 형성된 내부 N형 웰;을 더 포함하고,
    상기 내부 N형 웰 내에는 제3 N형 고농도 도핑 영역 및 제2 P형 고농도 도핑 영역이 형성되고, 상기 외부 P형 웰 내에는 제3 P형 고농도 도핑 영역이 형성되는 것을 특징으로 하는 ESD 보호 소자.
  11. 제10 항에 있어서,
    상기 P형 웰, N형 웰 및 고농도 도핑 영역이 형성된 상기 기판 전면으로 적어도 하나의 절연층이 형성되어 있고,
    상기 절연층 상에는 상기 고농도 도핑 영역과 전기적으로 콘택하는 메탈 전극들이 형성되며,
    상기 메탈 전극들 중 상기 제1 P형 고농도 도핑 영역과 콘택하는 메탈 전극에는 접지 전압이 인가되며, 상기 제1 N형 고농도 도핑 영역 및 상기 제2 N형 고농도 도핑 영역과 콘택하는 메탈 전극에는 입출력 신호 전압이 인가되는 것을 특징으로 하는 ESD 보호 소자.
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 더블 웰 영역이 정의된 기판을 준비하는 단계;
    상기 더블 웰 영역에 제2 도전형 웰이 제1 도전형 웰 내에 포함되도록 웰들을 형성하는 단계;
    상기 제2 도전형 웰의 상부 영역에 제1 및 제2 도전형 고농도 도핑영역과, 상기 제1 도전형 웰의 상부 영역에 제1 도전형 고농도 도핑 영역이 구비되도록 고농도 도핑 영역을 형성하는 단계; 및
    상기 고농도 도핑 영역에 전기적으로 콘택하는 메탈 전극을 형성하는 단계;를 포함하고,
    상기 웰들을 형성하는 단계 전에, 상기 기판 상에 소자 분리 구조체를 형성하되, 상기 제2 도전형 고농도 도핑 영역과 상기 제2 도전형 웰의 제1 도전형 고농도 도핑 영역 사이와, 상기 제2 도전형 고농도 도핑 영역과 상기 제1 도전형 웰의 제1 도전형 고농도 도핑 영역 사이에는 소자 분리 구조체를 형성하지 않으며,
    상기 메탈 전극을 형성하는 단계에서, 상기 제1 도전형 웰과 상기 제2 도전형 웰의 상기 제1 도전형 고농도 도핑 영역에 동일 전원에 의한 전압이 인가되도록 메탈 배선을 형성하며,
    상기 제2 도전형 웰의 제2 도전형 고농도 도핑 영역에는 접지 전압 또는 전원 전압이 인가되며, 상기 제2 도전형 웰과 상기 제1 도전형 웰의 제1 도전형 고농도 도핑 영역에는 입출력 신호 전압이 인가되는 것을 특징으로 하는 ESD 보호 소자 제조방법.
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  27. 제1 항의 ESD 보호 소자; 및
    상기 기판 내에 형성되고, 상기 ESD 보호 소자와 전기적으로 연결되며 상기 ESD 보호 소자에 의해 보호를 받는 보호 대상 소자;를 포함하는 전기전자장치.
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