TWI512934B - 用於靜電防護之半導體結構 - Google Patents

用於靜電防護之半導體結構 Download PDF

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TWI512934B TW102147561A TW102147561A TWI512934B TW I512934 B TWI512934 B TW I512934B TW 102147561 A TW102147561 A TW 102147561A TW 102147561 A TW102147561 A TW 102147561A TW I512934 B TWI512934 B TW I512934B
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Chih Lun Wu
Shuo Yen Lin
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用於靜電防護之半導體結構
本發明係相關於一種用於靜電防護之半導體結構，尤指一種可節省積體電路空間並改善靜電防護能力之半導體結構。
靜電防護長久以來都是電子產業與半導體產業重要的課題之一。靜電放電常會造成電子產品損壞。隨著半導體製程的進步，積體電路及其元件的尺寸越來越小，相對地積體電路也越容易受到靜電的破壞。為了防止積體電路受到靜電的破壞，習知積體電路會包含一靜電防護電路，用以當接收到靜電時將靜電迅速導引至接地端。然而，在習知積體電路中，靜電防護電路會佔據積體電路一定的空間，進而增加積體電路設計上的困難，再者，為了節省空間，靜電防護電路會設置在積體電路中之特定位置上，而積體電路離靜電防護電路較遠之元件將無法有效地受到靜電防護電路之保護。
本發明之目的在於提供一種可節省積體電路空間並改善靜電防護能力之半導體結構，以解決先前技術的問題。
本發明用於靜電防護之半導體結構係設置於一積體電路上，該積體電路包含一封環(seal ring)設置於該積體電路之外圍，一金屬環設置於該封環之內側，以及一電源匯流排設置於該金屬環之一側，該半導體結構包含一第一P型電極區，一第二P型電極區，以及一第一N型電極區。該第一P型 電極區係形成於一P型井上相對應於該封環之位置，且耦接至該封環。該第二P型電極區係形成於該P型井上相對應於該金屬環之位置，且耦接至該金屬環。該第一N型電極區係形成於相對應於該電源匯流排之位置，且耦接至該電源匯流排。其中該封環及該金屬環係耦接至一接地端，該電源匯流排係耦接至一電壓源。
本發明另一用於靜電防護之半導體結構係設置於一積體電路上，該積體電路包含一封環(seal ring)設置於該積體電路之外圍，一金屬環設置於該封環之內側，以及一電源匯流排設置於該金屬環之一側，該半導體結構包含一第一N型電極區，一第二N型電極區，以及一第一P型電極區。該第一N型電極區係形成於一N型井上相對應於該封環之位置，且耦接至該封環。該第二N型電極區係形成於該N型井上相對應於該電源匯流排之位置，且耦接至該電源匯流排。該第一P型電極區係形成於一P型井上相對應於該金屬環之位置，且耦接至該金屬環。其中該封環及該電源匯流排係耦接至一電壓源，該金屬環係耦接至一接地端。
相較於先前技術，本發明用於靜電防護之半導體結構係設置於積體電路外圍之封環、金屬環及電源匯流排之相對應位置，而不需另外佔據積體電路之空間，進而節省積體電路之空間。再者，由於本發明用於靜電防護之半導體結構係環繞於積體電路之外圍，因此積體電路之各個元件可受到附近之半導體結構的靜電保護，進而改善積體電路之靜電防護能力。
10、10A、10B、10C‧‧‧積體電路
12‧‧‧封環
14‧‧‧金屬環
16‧‧‧電源匯流排
18、18A‧‧‧耦接單元
19‧‧‧內金屬環
20、20A、20B、20C、20D、20E‧‧‧P型井
22B‧‧‧第一P型井區
24B‧‧‧第二P型井區
30、30A、30B、30D、30E‧‧‧N型井
30C‧‧‧N型摻雜區
32B‧‧‧第一N型井區
34B‧‧‧第二N型井區
40‧‧‧P型基底
50‧‧‧N型埋入層
100、200、300、400、500、600‧‧‧半導體結構
110、210、310、410、510、630‧‧‧第一P型電極區
120、220、320、420、520‧‧‧第二P型電極區
130、230、330、430、530、610‧‧‧第一N型電極區
240、540‧‧‧第二N型電極區
250、550‧‧‧第三N型電極區
412、422‧‧‧P型電極區
414、416、424、426‧‧‧N型電極區
M1、M2、M3‧‧‧金屬層
GND‧‧‧接地位準
VDD1、VDD2‧‧‧電壓源
FOX‧‧‧絕緣區
第1圖為本發明積體電路配置之第一實施例的示意圖。
第2圖為本發明用於靜電防護之半導體結構對應於第1圖之A-A剖面線的剖面圖。
第3圖為本發明積體電路配置之第二實施例的示意圖。
第4圖為本發明用於靜電防護之半導體結構對應於第3圖之A-A剖面線的剖面圖。
第5圖為本發明用於靜電防護之半導體結構對應於第3圖之A-A剖面線的另一剖面圖。
第6圖為本發明用於靜電防護之半導體結構對應於第3圖之A-A剖面線的另一剖面圖。
第7圖為本發明積體電路配置之第三實施例的示意圖。
第8圖為本發明用於靜電防護之半導體結構對應於第7圖之A-A剖面線的剖面圖。
第9圖為本發明積體電路配置之第四實施例的示意圖。
第10圖為本發明用於靜電防護之半導體結構對應於第8圖之A-A剖面線的剖面圖。
請同時參考第1圖及第2圖，第1圖為本發明積體電路配置之第一實施例的示意圖，第2圖為本發明用於靜電防護之半導體結構對應於第1圖之A-A剖面線的剖面圖。如圖所示，本發明積體電路10包含一封環(seal ring)12，一金屬環14，以及至少一電源匯流排16。封環12係設置於積體電路10之外圍。金屬環14係設置係於封環12之內側。電源匯流排16係設置於金屬環14之內側。封環12、金屬環14以及電源匯流排16係形成於積體電路10之金屬層M1，而積體電路10可另包含其他金屬層M2、M3設置於金屬層M1之上方，以形成其他元件。半導體結構100包含一第一P型電極區110，一第二P型電極區120，以及一第一N型電極區130。第一P型電極區110係形成於一P型井20上相對應於封環12之位置，且耦接至封環12。第二P型電極區120係形成於P型井20上相對應於金屬環14之位置，且耦 接至金屬環14。第一N型電極區130係形成於一N型井30上相對應於電源匯流排16之位置，且耦接至電源匯流排16。其中封環12係耦接至一接地位準GND，電源匯流排16係耦接至一電壓源VDD1，而金屬環14可以透過複數個耦接單元18耦接至封環12，以使封環12和金屬環14之電壓位準同樣為接地位準GND。
另外，第一P型電極區110、第二P型電極區120及第一N型電極區130之間係被絕緣區FOX所隔開。絕緣區FOX係為場效氧化(Field Oxide)區。P型井20及N型井30係形成於一P型基底40上。
依據上述配置，P型井20、N型井30、第一P型電極區110、第二P型電極區120及第一N型電極區130可等同形成一二極體，且當電源匯流排16接收到靜電時，二極體的PN接面將會因靜電之高電壓位準而崩潰，進而將靜電之電流經由第一P型電極區110及第二P型電極區120宣洩至封環12及金屬環14，以提供靜電防護，且靜電之部分能量也會在PN接面崩潰時被吸收。
請同時參考第3圖及第4圖，第3圖為本發明積體電路配置之第二實施例的示意圖，第4圖為本發明用於靜電防護之半導體結構對應於第3圖之A-A剖面線的剖面圖。如圖所示，本發明積體電路10A包含一封環12，一金屬環14，以及至少一電源匯流排16。封環22係設置於積體電路10A之外圍。金屬環14係設置係於封環12之內側。電源匯流排16係設置於封環12及金屬環14之間。半導體結構200包含一第一P型電極區210，一第二P型電極區220、一第一N型電極區230、一第二N型電極區240以及一第三N型電極區250。第一P型電極區210係形成於一P型井20A上相對應於封環12之位置，且耦接至封環12。第二P型電極區220係形成於P型井20A 上相對應於金屬環14之位置，且耦接至金屬環14。第一N型電極區230係部分形成於一N型井30A上相對應於電源匯流排16之位置，且耦接至電源匯流排16。第二N型電極區240係形成於P型井20A上相對應於封環12之位置，且耦接至封環12。第三N型電極區250係形成於P型井20A上相對應於金屬環14之位置，且耦接至金屬環14。其中封環12係耦接至接地位準GND，電源匯流排16係耦接至電壓源VDD1，而金屬環14可以透過複數個耦接單元18A耦接至封環12，以使封環12和金屬環14之電壓位準同樣為接地位準GND。
另外，第二N型電極區240較第一P型電極區210接近第一N型 電極區230，且第三N型電極區250較第二P型電極區220接近第一N型電極區230。第一N型電極區230、第二N型電極區240及第三N型電極區250之間係被絕緣區FOX所隔開。絕緣區FOX係為場效氧化區。P型井20A及N型井30A係形成於P型基底40上。
依據上述配置，P型井20A、第一N型電極區230及第二N型電 極區240可等同形成一雙極性接面電晶體(bipolar junction transistor,BJT)，且P型井20A、第一N型電極區及230第三N型電極區250亦可等同形成另一雙極性接面電晶體，當電源匯流排16接收到靜電時，雙極性接面電晶體的PN接面將會因靜電之高電壓位準而崩潰，進而將靜電之電流經由第一P型電極區210、第二N型電極區240、第二P型電極區220、第三N型電極區250宣洩至封環12及金屬環14，以提供靜電防護，且靜電之部分能量也會在PN接面崩潰時被吸收。
另外，在第4圖的實施例中，N型井30A不一定要存在，也就是 說，第一N型電極區230亦可形成於P型井20A上。
請參考第5圖，並一併參考第3圖。第5圖為本發明用於靜電防 護之半導體結構對應於第3圖之A-A剖面線的另一剖面圖。如第5圖所示，半導體結構300包含一第一P型電極區310，一第二P型電極區320以及一第一N型電極區330。第一P型電極區310係形成於P型井20B上相對應於封環12之位置，且耦接至封環12。第二P型電極區320係形成於P型井20B上相對應於金屬環14之位置，且耦接至金屬環14。第一N型電極區330係部分形成於N型井30B上相對應於電源匯流排16之位置，且耦接至電源匯流排16。
依據上述配置，當電源匯流排16接收到靜電時，半導體結構300 中的PN接面將會因靜電之高電壓位準而崩潰，進而將靜電之電流經由第一P型電極區310及第二P型電極區320宣洩至封環12及金屬環14，以提供靜電防護，且靜電之部分能量也會在PN接面崩潰時被吸收。
另外，在第5圖的實施例中，N型井30B不一定要存在，也就是 說，第一N型電極區330亦可形成於P型井20B上。
請參考第6圖，並一併參考第3圖。第6圖為本發明用於靜電防 護之半導體結構對應於第3圖之A-A剖面線的另一剖面圖。如第6圖所示，半導體結構400除了包含第一P型電極區410，第二P型電極區420以及第一N型電極區430之外，半導體結構400可另包含其他P型電極區412、422及N型電極區414、416、424、426分別設置於P型井20C上相對應於封環12之位置以及P型井20C上相對應於金屬環14之位置。
依據上述配置，當電源匯流排16接收到靜電時，半導體結構400 中的PN接面將會因靜電之高電壓位準而崩潰，進而將靜電之電流經由封環12及金屬環14相對應之P型電極區410、412、420、422及N型電極區414、416、424、426宣洩至封環12及金屬環14，以提供靜電防護，且靜電之部分能量也會在PN接面崩潰時被吸收。
為了進一步提高耐高電壓之能力，第一N型電極區430可向外延 伸以形成一N型摻雜區30C，N型摻雜區30C之摻雜濃度係較第一N型電極區130之摻雜濃度低。
請同時參考第7圖及第8圖。第7圖為本發明積體電路配置之第三實施例的示意圖，第8圖為本發明用於靜電防護之半導體結構對應於第7圖之A-A剖面線的剖面圖。如圖所示，本發明積體電路10B包含一封環12，一金屬環14，至少一電源匯流排16以及一內金屬環19。封環12係設置於積體電路10B之外圍。金屬環14係設置係於封環12之內側。內金屬環19係設置於金屬環14之內側。電源匯流排16係設置於金屬環14及內金屬環19之間。金屬環14可以透過複數個耦接單元18A耦接至封環12，以使封環12和金屬環14之電壓位準同樣為接地位準GND。半導體結構500包含一第一P型電極區510，一第二P型電極區520、一第一N型電極區530、一第二N型電極區540以及一第三N型電極區550。第一P型電極區510係形成於一P型井20D上相對應於封環12之位置，且耦接至封環12。第二P型電極區520係形成於P型井20D上相對應於金屬環14之位置，且耦接至金屬環14。第一N型電極區530係形成於P型井20D上相對應於電源匯流排16之位置，且耦接至電源匯流排16。第二N型電極區540係形成於P型井20D上相對應於封環12之位置，且耦接至封環12。第三N型電極區550係形成於P型井20D上相對應於金屬環14之位置，且耦接至金屬環14。
另外，積體電路10A另包含一N型埋入層50以及一N型井30D。 N型埋入層50係設置於P型井20D及P型基底40之間。N型井30D係對應於內金屬環19之位置，且耦接至內金屬環19。內金屬環19係經由金屬層M2耦接至電壓源VDD1。
依據上述配置，當電源匯流排16接收到靜電時，半導體結構500 中的PN接面將會因靜電之高電壓位準而崩潰，進而將靜電之電流經由封環12及金屬環14相對應之P型電極區510、520及N型電極區540、550宣洩至封環12及金屬環14，以提供靜電防護，且靜電之部分能量也會在PN接面崩潰時被吸收。另外，N型井30D更可用於保護積體電路10B中的高壓元件。
請同時參考第9圖及第10圖，第9圖為本發明積體電路配置之第四實施例的示意圖，第10圖為本發明用於靜電防護之半導體結構對應於第9圖之A-A剖面線的剖面圖。如圖所示，本發明積體電路10B包含一封環12，一金屬環14，以及至少一電源匯流排16。封環12係設置於積體電路10B之外圍。金屬環14係設置係於封環12之內側。電源匯流排16係設置於金屬環14之內側。半導體結構600包含一第一N型電極區610，一第二N型電極區620，以及一第一P型電極區630。第一N型電極區610係形成於N型井30E上相對應於封環12之位置，且耦接至封環12。第二N型電極區620係形成於N型井30E上相對應於電源匯流排16之位置，且耦接至電源匯流排16。第一P型電極區630係部分形成於P型井20E上相對應於金屬環14之位置，且耦接至金屬環14。其中電源匯流排16係耦接至電壓源VDD1，金屬環14係耦接至接地位準GND，而封環12可以透過上方之金屬層M2耦接至電源匯流排16，以使封環12和電源匯流排16具有相同之電壓位準。
依據上述配置，當電源匯流排16接收到靜電時，半導體結構600中的PN接面將會因靜電之高電壓位準而崩潰，進而將靜電之電流經由第一P型電極區630宣洩至金屬環14，以提供靜電防護，且靜電之部分能量也會在PN接面崩潰時被吸收。
另外，在第10圖的實施例中，P型井20E不一定要存在，也就是說，P型電極區630亦可形成於N型井30E上。
相較於先前技術，本發明用於靜電防護之半導體結構係設置於積體電路外圍之封環、金屬環及電源匯流排之相對應位置，而不需另外佔據積體電路之空間，進而節省積體電路之空間。再者，由於本發明用於靜電防護之半導體結構係環繞於積體電路之外圍，因此積體電路之各個元件可受到附近之半導體結構的靜電保護，進而改善積體電路之靜電防護能力。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
12‧‧‧封環
14‧‧‧金屬環
16‧‧‧電源匯流排
18‧‧‧耦接單元
20‧‧‧P型井
30‧‧‧N型井
40‧‧‧P型基底
100‧‧‧半導體結構
110‧‧‧第一P型電極區
120‧‧‧第二P型電極區
130‧‧‧第一N型電極區
M1、M2、M3‧‧‧金屬層
GND‧‧‧接地位準
VDD1、VDD2‧‧‧電壓源
FOX‧‧‧絕緣區

Claims (19)

  1. 一種用於靜電防護之半導體結構，設置於一積體電路上，該積體電路包含一封環(seal ring)設置於該積體電路之外圍，一金屬環設置於該封環之內側，以及一電源匯流排設置於該金屬環之一側，該半導體結構包含：一第一P型電極區，形成於一P型井上相對應於該封環之位置，且耦接至該封環；一第二P型電極區，形成於該P型井上相對應於該金屬環之位置，且耦接至該金屬環；以及一第一N型電極區，形成於相對應於該電源匯流排之位置，且耦接至該電源匯流排；其中該封環及該金屬環係耦接至一接地端，該電源匯流排係耦接至一電壓源。
  2. 如請求項1所述之半導體結構，其中該第一P型電極區、該第二P型電極區及該第一N型電極區之間係被複數個絕緣區所隔開。
  3. 如請求項2所述之半導體結構，其中該複數個絕緣區係為場效氧化(Field Oxide,FOX)區。
  4. 如請求項1所述之半導體結構，其中該第一N型電極區係部分形成於該P型井及一N型井上。
  5. 如請求項1所述之半導體結構，其中該第一N型電極區係形成於該P型井上。
  6. 如請求項5所述之半導體結構，其中該積體電路另包含一N型井耦接至 該電壓源。
  7. 如請求項5所述之半導體結構，其中該P型井係形成於一P型基底上，該積體電路另包含一N型埋入層設置於該P型井及該P型基底之間。
  8. 如請求項1所述之半導體結構，其中該電源匯流排係設置於該封環及該金屬環之間。
  9. 如請求項8所述之半導體結構，其中該第一N型電極區向外延伸形成一N型摻雜區，且該N型摻雜區之摻雜濃度較第一N型電極區之摻雜濃度低。
  10. 如請求項1所述之半導體結構，另包含：一第二N型電極區，形成於該P型井上相對應於該封環之位置，且耦接至該封環；以及一第三N型電極區，形成於該P型井上相對應於該金屬環之位置，且耦接至該金屬環。
  11. 如請求項10所述之半導體結構，其中該第二N型電極區較該第一P型電極區接近該第一N型電極區，且該第三N型電極區較該第二P型電極區接近該第一N型電極區。
  12. 如請求項1所述之半導體結構，其中該積體電路另包含複數個耦接單元，用以耦接該封環及該金屬環。
  13. 如請求項1所述之半導體結構，其中該封環、該金屬環及該電源匯流排係設置於同一層。
  14. 一種用於靜電防護之半導體結構，設置於一積體電路上，該積體電路包含一封環(seal ring)設置於該積體電路之外圍，一金屬環設置於該封環之內側，以及一電源匯流排設置於該金屬環之一側，該半導體結構包含：一第一N型電極區，形成於一N型井上相對應於該封環之位置，且耦接至該封環；一第二N型電極區，形成於該N型井上相對應於該電源匯流排之位置，且耦接至該電源匯流排；以及一第一P型電極區，形成於相對應於該金屬環之位置，且耦接至該金屬環；其中該封環及該電源匯流排係耦接至一電壓源，該金屬環係耦接至一接地端。
  15. 如請求項14所述之半導體結構，其中該第一N型電極區、該第二N型電極區及該第一P型電極區之間係被複數個絕緣區所隔開。
  16. 如請求項15所述之半導體結構，其中該複數個絕緣區係為場效氧化(Field Oxide,FOX)區。
  17. 如請求項14所述之半導體結構，另包含一P型井，其中該第一P型電極區係部分形成於該P型井上。
  18. 如請求項14所述之半導體結構，其中該金屬環係設置於該封環及該電源匯流排之間。
  19. 如請求項18所述之半導體結構，其中該積體電路另包含一金屬層，設置於該封環、該金屬環及該電源匯流排上方，用以耦接該封環及該電源匯流排。
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