ITMI20111418A1 - Architettura di testing di circuiti integrati su un wafer - Google Patents

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ITMI20111418A1
ITMI20111418A1 IT001418A ITMI20111418A ITMI20111418A1 IT MI20111418 A1 ITMI20111418 A1 IT MI20111418A1 IT 001418 A IT001418 A IT 001418A IT MI20111418 A ITMI20111418 A IT MI20111418A IT MI20111418 A1 ITMI20111418 A1 IT MI20111418A1
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Description

DESCRIZIONE
Campo di applicazione
La presente invenzione fa riferimento ad una architettura di testing di circuti integrati su un wafer.
L'invenzione riguarda in particolare, ma non esclusivamente, una architettura di testing di circuti integrati su un wafer del tipo comprendente strutture TEG realizzate in scribe line di separazione tra tali circuiti integrati e la descrizione che segue à ̈ fatta con riferimento a questo campo di applicazione con il solo scopo di semplificarne l'esposizione.
Arte nota
Come à ̈ ben noto, per la selezione elettrica di dispositivi eseguita su wafer, vale a dire il cosiddetto testing EWS (acronimo da “Electrical-Wafer-Sorting†), à ̈ necessario collegare elettricamente un tester o ATE (acronimo da “Automated Test Equipment†) che esegue misure su un wafer su cui sono presenti componenti elettronici da testare o selezionare o collaudare, in particolare circuiti integrati o chip. Una porzione terminale di una apparecchiatura per il testing di circuiti integrati su wafer à ̈ schematicamente illustrata in Figura 1A, complessivamente indicata con 1.
L’interfaccia fra il tester ATE 1A vero e proprio ed un wafer 6 comprendente una pluralità di dispositivi da testare o selezionare, in particolare chip 7 (indicati anche come circuiti integrati o IC, acronimo da “Integrated Circuit†) à ̈ una cosiddetta probe card 2, che à ̈ essenzialmente una scheda o board costituita in buona sostanza da una PCB (acronimo di “Printed Circuit Board†) e da una testa di misura o probe head 3 che comprende diverse centinaia (molte volte migliaia) di sonde [probe] 4 che collegano elettricamente il tester ATE 1A con la quasi totalità di piazzole di contatto [pad] 8 di un chip 7 da testare, come illustrato più in dettaglio ma sempre schematicamente in Figura 1B. in particolare, porzioni d’estremità o punte 9 delle sonde 4 entrano in contatto ognuna con una piazzola di contatto 8 del chip 7.
In genere, il wafer 6 raggruppa una pluralità di chip 7 da testare, e durante le fasi di testing esso à ̈ posto su un supporto chiamato chuck 5, raffigurato nella porzione dell’apparecchiatura di test 1, ed appartenente ad un sistema chiamato anche prober (non mostrato in figura), tale supporto essendo quindi indicato anche come prober chuck.
Il numero di piazzole di contatto 8 necessarie per un determinato testing può essere minore o uguale al numero totale di piazzole di contatto 8 presenti sul chip 7 da testare.
In modo simile si procede anche se sui chip 7 sono presenti bump di contatto anziché piazzole di contatto 8, come ben noto ai tecnici del ramo.
Prima che ogni chip 7 venga incapsulato in un relativo package, Ã ̈ noto che occorre eseguire il testing del chip 7 stesso ancora su wafer 6, usando le sonde 4 che sono collegate direttamente alle piazzole di contatto 8, e che quindi eseguono il cosiddetto probing della piazzola di contatto 8 con cui entrano in contatto.
Dopo il testing, il wafer 6 viene tagliato ed i chip 7 che sono stati verificati essere funzionanti vengono assemblati nel loro package, pronti per ulteriori fasi di processo, comprendenti anche fasi di testing finale [Final Test] dei chip 7 medesimi nel package in cui sono stati assemblati.
A tale scopo, sul wafer 6, fra un chip 7 e l’altro, viene creata una zona chiamata scribe line SL entro la quale passerà una sega o un laser durante l’operazione di taglio o singolazione, necessaria a separare i vari dispositivi presenti sul wafer per eseguire le varie fasi di assemblaggio ed incapsulamento o packaging dei medesimi dispositivi, come schematicamente illustrato in Figura 2. in particolare, nell’ingrandimento schematico indicato a titolo illustrativo in Figura 2, un gruppo di quattro chip 7, indicati come IC A, IC B, IC C ed IC D, à ̈ separato da una prima scribe line SL1, in particolare orizzontale secondo il riferimento locale della figura, ed una seconda scribe line SL2, in particolare verticale, sempre nel riferimento locale della figura.
Inoltre, come illustrato in tale figura, nelle scribe line (in particolare nella prima scribe line SL1) vengono a volte introdotte delle strutture elementari, usualmente indicate come strutture TEG (acronimo di “Test Element Group†), tali strutture essendo utilizzate ad esempio per la verifica di alcuni parametri di processo, che vengono misurati in genere prima del test elettrico su wafer EWS.
Le strutture TEG sono in genere collegate a pad presenti anch’essi nella scribe line SL e normalmente distinti dai pad del chip 7.
E' altresì noto dal brevetto statunitense No. US 7,224,176 della Samsung realizzare un wafer in cui i pad delle strutture TEG coincidono con i pad dei chip.
In pratica però una tale realizzazione presenta problemi nel funzionamento dal momento che le strutture TEG così collegate risentono dell’effetto dei circuiti presenti nei chip e delle loro difettosità. In particolare, si possono avere problemi legati a correnti di perdita (leakage) nel chip o nei pad comuni tra chip e strutture TEG che possono essere ad esempio in corto con la massa.
Ulteriormente, nei casi in cui le strutture TEG sono utilizzate per capire i problemi del processo di fabbricazione del wafer, risulta difficile eseguire delle misure affidabili e precise utilizzando pad comuni tra chip e strutture TEG, data la presenza di difetti nel chip medesimo sul wafer a seguito proprio dei problemi di processo.
I circuiti realizzati sui chip introducono inoltre dei parassiti (resistenze, capacità, effetti non lineari ...) che possono compromettere l’accuratezza della misura sulle strutture TEG.
Ulteriormente, ogni chip 7 Ã ̈ circondato, in modo ben noto ai tecnici del ramo, da una struttura di protezione, il cosiddetto anello di sigillatura o se al ring 7A.
Più in particolare, il seal ring 7A ha proprio lo scopo di sigillare il rispettivo chip 7 ed irrobustirlo meccanicamente per garantirne l’affidabilità anche a seguito dello sforzo meccanico esercitato dalla sega durante il taglio o singolazione del chip 7 dal wafer 6.
II seal ring 7A viene collocato usualmente fra un’area ove sono poste le piazzole di contatto del chip stesso, normalmente indicata come pad ring, e la scribe line confinante con il chip stesso.
Usualmente, il seal ring 7 A comprende una pluralità di strati metallici (metal layer) e di vias che li collegano in modo da realizzare una struttura in grado di bloccare anche ioni e sostanze contaminanti (quale ad esempio l’umidità) che potrebbero pregiudicare il buon funzionamento del chip 7 dopo la singolazione.
Sono note diverse implementazioni per realizzazione un seal ring di un dispositivo elettronico integrato o chip. Ad esempio, nel brevetto statunitense No. US 6,300,223 di Chang et al., Ã ̈ descritta una struttura di seal ring dove si alternano strati dielettrici e strati metallici, la struttura essendo inoltre dotata di un trench per ridurre gli stress meccanici al momento della singolazione dei chip dal wafer. Altre strutture atte a realizzare un seal ring sono note anche dai brevetti statunitensi No. US 7,605,448 di Furusawa et al. e No. US 6,492,716 di Bothra et al..
Per evitare problemi di interferenze a radiofrequenza tali da compromettere il funzionamento del chip, à ̈ altresì noto opportunamente tagliare il seal ring in quei punti dove potrebbero essere iniettati disturbi di substrato provenienti da circuiti interni al chip stesso (quali, amplificatori di potenza, generatori di segnali di clock, circuiti di elaborazione di segnali digitali di input/ output, ecc).
Le crescenti richieste di applicazioni elettroniche in grado di sopportare temperature sempre più elevate hanno inoltre portato all’introduzione di nuovi materiali per realizzare i pad e i collegamenti fra i pad ed il package dei chip al fine di garantire un buon collegamento elettrico.
Alcuni di questi materiali vengono inoltre usati per irrobustire il pad stesso. Ad esempio, Ã ̈ possibile utilizzare strati di copertura superficiale realizzati in materiali con durezza maggiore rispetto a quelli tradizionalmente usati, come ad esempio ralluminio, evitando in tal modo di rompere le eventuali strutture microelettroniche presenti sotto al pad.
Un pad costituito da alcuni strati di diversi materiali in grado di migliorare la robustezza del pad nel suo complesso à ̈ descritto ad esempio nella domanda di brevetto statunitense pubblicata con No. US2005/ 0073057 a nome della richiedente stessa.
In tal caso, un generico pad 8 di un chip comprende ad esempio uno strato di metallizzazione superiore corrispondente ad un ultimo strato di metallizzazione (metal) del chip in cui tale pad à ̈ realizzato e fatto di un generico materiale A (ad esempio rame). Secondo gli insegnamenti di tale domanda di brevetto, al di sopra del materiale A viene posto un primo materiale B ad elevata durezza (ad esempio nickel o una sua lega), ed un secondo materiale C (ad esempio palladio o una sua lega). Eventualmente, un altro strato di un ulteriore materiale D (ad esempio oro o una sua lega) può essere realizzato al di sopra del secondo materiale C, il pad essendo altresì contornato da uno strato E di passivazione, come schematicamente illustrato in Figura 3.
Naturalmente fra i materiali A e B, così come tra i materiali B e C e tra i materiali C e D possono essere eventualmente presenti anche strati di altri materiali ancora, creati uno sopra all’altro usando tecniche note nel settore della fabbricazione dei circuiti integrati.
Ad esempio, una delle tecniche note per la crescita di tali materiali à ̈ il processo cosiddetto electroless, le considerazioni che seguono essendo tuttavia valide anche per altre tipologie di processo.
In particolare, a seguito della crescita e/o deposizione dei materiali secondo il processo utilizzato, questi stessi materiali saranno presenti su tutti i pad 8 del wafer 6, ed in particolare sui pad dei chip 7 ma anche sui pad delle strutture TEG.
Dopo il testing di tali strutture TEG e dei chip 7 del wafer, il wafer medesimo viene tagliato ed i dispositivi funzionanti vengono assemblati in un package.
La presenza dei materiali duri sui pad delle strutture TEG rende tuttavia difficile eseguire il taglio o singolazione dei chip 7 dal wafer 6, eseguito come detto tramite una sega diamantata, ad esempio. In tal caso infatti, la sega può danneggiare il bordo del chip 7 proprio a causa della presenza di materiali duri sui pad delle strutture TEG, dando origine a scheggiature (chipping).
Le soluzioni attualmente note non consentono quindi di eseguire misure in modo preciso ed affidabile delle strutture TEG. In particolare, tali misure non sono affidabili nel caso di pad comuni tra le strutture TEG ed i chip 7 che le circondano. Ulteriori problematiche sono introdotte dalla presenza del seal ring, che richiede l’utilizzo di strutture complesse volte ad oltrepassarlo, che contribuiscono ad aumentare i costi finali dei chip così ottenuti. Infine, la presenza di materiali duri volti a irrobustire le strutture dei pad anche sulla superficie dei pad delle strutture TEG introduce problemi di scheggiatura dei chip al momento della loro singolazione dal wafer in cui sono stati realizzati.
Il problema tecnico che sta alla base della presente invenzione à ̈ quello di escogitare una architettura di un wafer a semiconduttore comprendente una pluralità di chip separati da opportune scribe line in cui sono realizzate strutture TEG, tale architettura avendo caratteristiche strutturali e funzionali tali da consentire di superare le limitazioni e gli inconvenienti che tuttora affliggono le architetture realizzate secondo l'arte nota.
Sommario dell'invenzione
L'idea di soluzione che sta alla base della presente invenzione à ̈ quella di realizzare almeno una architettura di testing dotata di una circuiteria di switching per agire sui circuiti interni ai circuiti integrati sul wafer, ma anche a quelli delle strutture TEG realizzate nelle scribe line.
Sulla base di tale idea di soluzione il problema tecnico à ̈ risolto da una architettura di testing di circuti integrati su un wafer del tipo comprendente almeno un primo circuito di una struttura TEG realizzata in una scribe line di separazione tra almeno un primo ed un secondo circuito integrato caratterizzata dal fatto di comprendere almeno un pad comune ad un secondo circuito interno ad almeno uno di tali primo e secondo circuito integrato e al primo circuito, nonché una circuiteria di switching connessa all’almeno un pad e a tali primo e secondo circuito.
Più in particolare, l’invenzione comprende le seguenti caratteristiche supplementari e facoltative, prese singolarmente o aìl’occorrenza in combinazione.
Secondo un aspetto dell’invenzione, l’almeno un pad può appartenere ad un gruppo di pad disposto in almeno uno di tali primo e secondo circuito integrato in corrispondenza della scribe line.
Secondo un altro aspetto dell’invenzione, l’almeno un pad può essere un pad di collegamento tra il primo e secondo circuito e la circuiteria di switching può comprendere almeno un primo ed un secondo interruttore che collegano il pad di collegamento con il primo e secondo circuito rispettivamente.
Secondo un altro aspetto ancora dell’invenzione, l’architettura di testing può comprendere ulteriormente almeno un pad di abilitazione connesso alla circuiteria di switching.
In particolare, il pad di abilitazione può essere comune al primo e secondo circuito integrato e connesso a terminali di comando del primo e secondo interruttore.
Ulteriormente, l’architettura di testing può comprendere rispettivi pad di abilitazione nel primo e secondo circuito integrato, connessi a terminali di comando del primo e secondo interruttore.
Secondo un altro aspetto dell’invenzione, l’architettura di testing può comprendere almeno un pad dedicato connesso solamente ad uno tra tali primo e secondo circuito.
Inoltre, la circuiteria di switching può comprendere ulteriormente collegamenti di tipo fuse link con il primo circuito.
Secondo un aspetto dell’invenzione, la circuiteria di switching può altresì comprendere circuiti di test associati ad almeno uno di tali primo e secondo circuito.
In particolare, tali circuiti di test possono essere di tipo BIST {Built-In Self Test).
Secondo un altro aspetto deirinvenzione, l’architettura di testing può comprendere ulteriormente circuiteria di supporto realizzata in almeno uno dei circuiti integrati e collegata alla circuiteria di switching.
Opportunamente, la circuiteria di switching può comprendere almeno un ulteriore interruttore connesso alla circuiteria di supporto e al primo circuito.
In particolare, tale ulteriore interruttore può avere un terminale di comando connesso all’almeno un pad di abilitazione.
Secondo un altro aspetto ancora deirinvenzione, l’architettura di testing può comprendere ulteriormente almeno un controller realizzato nella scribe line e connesso al primo circuito, tale controller essendo atto a supervisionare il testing del primo circuito.
In tal caso, la circuiteria di switching può comprendere almeno un ulteriore interruttore connesso tra il controller ed almeno un ulteriore pad di collegamento del primo e secondo circuito integrato.
In particolare, tale ulteriore interruttore può avere un terminale di comando connesso all’almeno un pad di abilitazione.
Secondo un aspetto deirinvenzione, l’architettura di testing per un circuito integrato dotato di un seal ring realizzato mediante struttura conduttiva che à ̈ formata mediante una pluralità di linee conduttive e si estende in una porzione periferica del circuito integrato in prossimità della scribe line su piani diversi a partire da un substrato, à ̈ caratterizzata dal fatto di essere rinforzata da almeno una struttura a pilastro formata dal collegamento di ulteriori linee conduttive a realizzare Palme no un pad.
Secondo tale aspetto dell’invenzione, l’almeno una struttura a pilastro può comprendere collegamenti conduttivi che si sviluppano perpendicolarmente ai piani e collegano le ulteriori linee conduttive disposte su piani diversi ma contigui.
In particolare, la struttura a pilastro può comprendere almeno ima linea conduttiva superiore affiorante dal circuito integrato attraverso un’apertura.
Secondo un aspetto dell’invenzione, il seal ring può comprendere un elemento lineare che attraversa una struttura dell’almeno un pad, passando vicino aH’almeno una struttura a pilastro al di sotto della linea conduttiva superiore.
Inoltre, il circuito integrato può comprendere zone opportunamente drogate realizzate nel substrato in modo da estendersi sostanzialmente in corrispondenza dell’almeno una struttura a pilastro.
In particolare, tali zone possono essere opportunamente drogate in maniera complementare rispetto al substrato in modo da formare giunzioni PN polarizzate inversamente,
Secondo un altro aspetto dell’invenzione, l’architettura di testing può comprendere una linea di collegamento che si estende nella scribe line e/o almeno una linea di collegamento con la circuiteria realizzata nel circuito integrato.
Secondo un altro aspetto ancora dell’invenzione, l’architettura di testing può comprendere almeno una vias conduttiva di collegamento di una linea di metallizzazione di una struttura TEG con la linea conduttiva che si estende nella scribe line, tale vias conduttiva realizzando un punto di infragilimento in occasione di una successiva fase di singolazione del circuito integrato dal wafer in cui à ̈ realizzato.
In particolare, il pad e le linee di collegamento possono essere isolati dal seal ring, tale pad avendo una forma sostanzialmente ad anello che circonda il seal ring.
Ulteriormente, secondo un aspetto dell’invenzione, l’architettura di testing può comprendere fuse link sviluppati parallelamente al seal ring.
Secondo un altro aspetto dell’invenzione, il circuito integrato può comprendere almeno una prima sacca realizzata nel substrato e drogata in maniera opposta rispetto ad esso, le linee di collegamento essendo connesse alla sacca e il seal ring essendo da essa isolato.
Infine, il circuito integrato può comprendere almeno una seconda sacca realizzata nel substrato e drogata in maniera analoga ad esso, il seal ring essendo collegato alla seconda sacca.
Le caratteristiche ed i vantaggi dell’architettura di testing per circuiti integrati su wafer secondo l'invenzione risulteranno dalla descrizione, fatta qui di seguito, di suoi esempi di realizzazione dati a titolo indicativo e non limitativo con riferimento ai disegni allegati.
Breve descrizione dei disegni
In tali disegni:
le Figure 1A e 1B mostrano rispettivamente in modo schematico ed in maggior dettaglio una porzione terminale di una apparecchiatura di testing di circuiti integrati su wafer realizzata secondo la tecnica nota;
la Figura 2 mostra schematicamente un wafer comprendente una pluralità di circuiti integrati (chip) separati da scribe lines, realizzato secondo la tecnica nota;
la Figura 3 mostra schematicamente un pad multistrato realizzato secondo la tecnica nota;
la Figura 4 mostra schematicamente una architettura di testing di circuiti integrati su wafer realizzata secondo l’invenzione;
la Figura 5 mostra schematicamente una prima forma di realizzazione dell’architettura di Figura 4;
le Figure 6-8 mostrano schematicamente varianti di realizzazione dell’architettura di Figura 4;
la Figura 9 mostra schematicamente una seconda forma di realizzazione deH’architettura di Figura 4;
le Figure 10-11 mostrano schematicamente ulteriori varianti di realizzazione delFarchitettura di Figura 4;
la Figura 12 mostra un diagramma relativo alFarchitettura di Figura 4;
le Figure 13A-13B mostrano schematicamente porzioni di un seal ring realizzato secondo la tecnica nota;
la Figura 13C mostra schematicamente la sezione di un pilastro compreso nell’architettura secondo l’invenzione;
le Figure 14A e 14B mostrano schematicamente una prima forma di realizzazione di un pad di un circuito integrato dotato di un seal ring da utilizzare in una terza forma di realizzazione deH’architettura di Figura 4;
la Figura 15 mostra schematicamente un circuito integrato dotato di pad e seal ring come illustrato nelle figure 14A e 14B e da utilizzare nella terza forma di realizzazione deil’architettura di Figura 4;
le Figure 16, 17A, 17B, 18 e 19 mostrano schematicamente dettagli e varianti del pad e del seal ring delle figure 14A e 14B;
la Figura 20 mostra schematicamente una seconda forma di realizzazione di un pad di un circuito integrato dotato di un seal ring da utilizzare in una quarta forma di realizzazione dell’architettura di Figura 4;
le Figure 21, 22A, 22B e 23 mostrano schematicamente varianti e dettagli del pad e del seal ring della Figura 20.
Descrizione dettagliata
Con riferimento a tali figure, ed in particolare alla figura 4, un wafer 40 di materiale semiconduttore à ̈ complessivamente e schematicamente illustrato, in particolare una sua porzione comprendente almeno un primo ed un secondo circuito integrato, 20A e 20B, separati da una scribe line 21.
E' opportuno notare che le figure non sono disegnate in scala, ma sono invece disegnate in modo da enfatizzare le caratteristiche importanti dell’invenzione. Inoltre, nelle figure, i diversi pezzi sono rappresentati in modo schematico, e la loro forma può variare a seconda dell’applicazione desiderata.
Ulteriormente, elementi o accorgimenti descritti per comodità di illustrazione con riferimento ad una forma di realizzazione non sono da intendersi ad essa limitati, le diverse caratteristiche, strutture e/o elementi potendo essere indifferentemente utilizzati in combinazione tra le diverse forme di realizzazione descritte.
Ogni circuito integrato, 20A o 20B, comprende una pluralità di pad 24, usualmente disposti lungo il suo contorno, nonché ulteriore circuiteria interna che deve essere opportunamente testata. Per semplicità, in Figura 4 à ̈ indicato un solo generico circuito, in particolare interno al primo circuito integrato 20A, nel seguito indicato come circuito IC 25. Ogni circuito integrato à ̈ altresì racchiuso da un seal ring 23 realizzato in sua una porzione periferica 22.
II wafer 40 comprende inoltre almeno una struttura TEG, in particolare comprendente almeno un circuito realizzato nella scribe line 21, nel seguito indicato come circuito TEG 35.
Secondo un aspetto dell’invenzione, sul wafer 40 viene realizzata una architettura di testing, complessivamente indicata con 50. In particolare tale architettura 50 di testing comprende almeno le strutture TEG, nonché una circuiteria 30 di switching realizzata nei circuiti integrati 20A e 20B e nella scribe line 21 e comprendente interruttori elettronici, ad esempio comprendenti almeno un transistore MOS. Più in particolare, i circuiti integrati 20A e 20B comprendono rispettivi pad, indicati con 26A e 26B rispettivamente, tali pad essendo comuni tra il circuito IC 25 ed il circuito TEG 35, la circuiteria 30 di switching essendo connessa al circuito IC 25, al circuito TEG 35 ed ai pad comuni, 26A e 26B. Sebbene non illustrato in figura per semplicità, anche il secondo circuito integrato 20B comprenderà circuiteria interna opportunamente connessa, tramite la circuiteria 30 di switching, al pad comune 26B e quindi al circuito TEG 35.
E' opportuno notare come l’insieme dei pad disposti lungo la scribe line 21 che separa i circuiti integrati 20A e 20B, tali gruppi di pad essendo indicati con 24A e 24B, rispettivamente, nonché il circuito TEG 35 formano essenzialmente un circuito integrato comprendente le strutture TEG, nel seguito indicato come circuito integrato TEG 30A.
In sostanza, l’architettura 50 di testing, grazie alla circuiteria 30 di switching, à ̈ in grado abilitare il circuito integrato TEG 30A oppure un circuito integrato 20A, 20B oppure entrambi se si devono eseguire dei test che coinvolgono entrambi i circuiti integrati, in maniera semplice e flessibile.
Più in particolare, come schematicamente illustrato in Figura 5, secondo una prima forma di realizzazione dell’invenzione, l’architettura 50 di testing comprende un primo ed un secondo pad di collegamento, 26A e 27A, nonché da un pad 28A di abilitazione realizzati nel primo circuito integrato 20A, in particolare in corrispondenza del gruppo di pad 24A che si affaccia alla scribe line 21, nonché una circuiteria 30 di switching formata essenzialmente da un primo, un secondo ed un terzo interruttore, SW1, SW2 ed SW3.
Come illustrato in tale figura, il primo interruttore SW1 collega il circuito IC 25 con il primo pad 26A di collegamento, il secondo interruttore SW2 collega il primo pad 26A di collegamento con il circuito TEG 35 ed il terzo interruttore SW3 collega il circuito TEG 35 con il secondo pad 27A di collegamento. Opportunamente, i tre interruttori, SW1, SW2 ed SW3, hanno terminali di comando connessi al pad 28A di abilitazione.
In tal modo, un segnale di abilitazione applicato al pad 28A di abilitazione dell architettura 50 di testing à ̈ in grado di selezionare l’abilitazione al test del circuito IC 25 o del circuito TEG 35, tale segnale di abilitazione aprendo e/o chiudendo gli interruttori SW1, SW2 ed SW3 della circuiteria 30 di switching a seconda della condizione di test desiderata.
Secondo un aspetto delTinvenzione, un pad di collegamento, in particolare il secondo pad 27A di collegamento potrebbe essere dedicato al solo circuito integrato TEG 30A, lo stesso non essendo usato per il circuito integrato, ad esempio il primo circuito integrato 20A, come illustrato in Figura 5.
Tsili pad dedicati possono essere usati ad esempio per misure con requisiti particolari, come ad esempio misure della tensione di breakdown delle strutture TEG che richiedono normalmente tensioni di alcune decine di volts.
Secondo una variante di realizzazione dell’invenzione, l’architettura 50 di testing può comprendere un pad di abilitazione per ogni circuito integrato 20A, 20B, in particolare un primo pad 26B di collegamento ed un pad 28B di abilitazione anche nel secondo circuito integrato 20B, come schematicamente illustrato in Figura 6.
In tal caso, l’architettura 50 di testing comprende il primo pad 26A di collegamento realizzato nel primo circuito integrato 20A e la circuiteria 30 di switching comprende il primo ed il secondo interruttore SW1 ed SW2 che collegano tale primo pad 26A di collegamento con il circuito IC 25 ed il circuito TEG 35, opportunamente pilotati grazie al collegamento dei loro terminali di comando con il pad 28A di abilitazione. Analogamente, l’architettura 50 di testing comprende un ulteriore pad 26B di collegamento realizzato nel secondo circuito integrato 20B, e la circuiteria 30 di switching comprende un quarto ed un quinto interruttore SW4 ed SW5 che collegano tale ulteriore pad 26B di collegamento con un ulteriore circuito IC (non mostrato) e con il circuito TEG 35, anche il quarto e quinto interruttore, SW4 ed SW5, essendo opportunamente pilotati grazie al collegamento dei loro terminali di comando con un ulteriore pad 28B di abilitazione deH’architettura 50 di testing.
In maniera analoga, in accordo con una ulteriore variante di realizzazione dell’invenzione, l’architettura 50 di testing può comprendere un solo pad di abilitazione, ad esempio il pad 28A di abilitazione realizzato nel primo circuito integrato 20A, per abilitare più di un circuito integrato. In tal caso, come schematicamente illustrato in Figura 7, l’architettura 50 di testing comprende il primo pad 26A di collegamento nel primo circuito integrato 20A, e la circuiteria 30 di switching comprende il primo ed il secondo interruttore SW1 ed SW2 che collegano tale primo pad 26A di collegamento con il circuito IC 25 ed il circuito TEG 35, opportunamente pilotati grazie al collegamento dei loro terminali di comando con il pad 28A di abilitazione. L’architettura 50 di testing comprende un ulteriore pad 26B di collegamento nel secondo circuito integrato 20B, e la circuiteria 30 di switching comprende un quarto ed un quinto interruttore SW4 ed SW5 che collegano tale ulteriore pad 26B di collegamento con un ulteriore circuito IC (non mostrato) e con il circuito TEG 35, opportunamente pilotati grazie al collegamento dei loro terminali di comando sempre con il pad 28A di abilitazione.
Secondo una ulteriore variante di realizzazione dell’invenzione, la circuiteria 30 di switching dell’architettura 50 di testing comprende anche collegamenti di tipo fuse link. In particolare, come schematicamente illustrato in Figura 8, l’architettura 50 di testing comprende in tal caso il primo pad 26A di collegamento realizzato nel primo circuito integrato 20A e connesso al circuito IC 25 tramite il primo interruttore SW 1 della circuiteria 30 di switching, che comprende anche un primo fuse link FL1 che collega il primo pad 26A di collegamento al circuito TEG 35. Analogamente, l’architettura 50 di testing comprende un ulteriore pad 26B di collegamento realizzato nel secondo circuito integrato 20B e connesso tramite un interruttore SW5 della circuiteria 30 di switching ad un ulteriore circuito IC (non illustrato); la circuiteria 30 di switching comprende anche un secondo fuse link FL2 che collega l’ulteriore pad 26B di collegamento al circuito TEG 35.
Secondo tale forme di realizzazione, i test sui circuiti IC e sui circuiti TEG sono eseguiti separatamente. In particolare, se si esegue prima il test del circuito TEG 35 e poi il test del circuito IC 25, Ã ̈ possibile disabilitare il collegamento con i circuiti integrati 20A e 20B tramite il pad 28A di abilitazione, eseguire le misure sul circuito TEG 35, e poi eseguire il test sul circuito IC 25 eliminando il collegamento fra i pad di collegamento, 26A e 26B, ed il circuito TEG 35 tramite i fuse link FL1 ed FL2.
E’ opportuno notare che, in tal caso, bruciando i fuse link FL1 ed FL2 si potranno anche evitare correnti di leakage dopo il taglio o singolazione del wafer 40.
Secondo una seconda forma di realizzazione dell’invenzione, l’architettura 50 di testing comprende circuiti di test associati al circuito IC 25 dei circuiti integrati 20A e 20B, e/o il circuito TEG 35 della scribe line 21. In particolare, come schematicamente illustrato in Figura 8, un circuito di test IC 29 viene realizzato nel primo circuito integrato 20A e collegato al circuito IC 25 ed un circuito di test TEG 31 viene realizzato nella scribe line 21 e connesso al circuito TEG 35. In un esempio di realizzazione, i circuiti di test IC 29 e TEG 31 sono di tipo BIST (Built-In Self Test}.
Ulteriormente, secondo una variante di realizzazione dell’invenzione, schematicamente in Figura 10, l’architettura 50 di testing può comprendere ulteriormente, ad esempio nel primo circuito integrato 20A, circuiteria 25’ di supporto, opportunamente connessa al circuito TEG 35. In particolare, la circuiteria 25’ di supporto comprende circuiti che sono presenti nel primo circuito integrato 20A che possono essere utilizzati anche per il testing oltre che per l’applicazione finale. Tale circuiteria 25’ di supporto à ̈ connessa al circuito TEG 35 mediante un ulteriore interruttore SW6 presente nella circuiteria 30 di switching, opportunamente pilotato ad esempio dal pad 28A di abilitazione.
Tale circuiteria 25’ di supporto può comprendere ad esempio un convertitore ADC (Analog to Digital Converter) e/o un convertitore DAC (Digital to Analog Converter), utili ad esempio per eseguire misure analogiche usando un ATE con risorse principalmente digitali. In alternativa, tale circuiteria 25’ di supporto può comprendere un’interfaccia di comunicazione.
Infine, secondo una variante di realizzazione dell’invenzione, l’architettura 50 di testing può altresì comprendere un controller 32 connesso al circuito TEG 35 oppure, come nell’esempio illustrato in Figura 11, al circuito di test TEG 31. Il controller 32 supervisiona il testing dei vari circuiti TEG 35 agendo anche sugli interruttori di collegamento con i pad del circuito IC 25 presenti nella circuiteria 30 di switching per poter utilizzare eventualmente circuiti interni al circuito integrato 20A o 20B stesso per eseguire eventualmente almeno un test.
In una variante, il controller 32 (che può essere indicato anche come TEG Test Controller o più in generale come Test Controller) può essere utilizzato eventualmente anche per eseguire almeno un test dei circuiti interni ad almeno uno dei circuiti integrati 20A e 20B.
Come illustrato a titolo indicativo in figura, l’architettura 50 di testing comprende inoltre ulteriori pad di collegamento, in particolare i pad 29A e 29B realizzati nel primo e secondo circuito integrato, 20A e 20B, e collegati al controller 32, mediante rispettivi interruttori SW7 ed SW8 realizzati nella circuiteria 30 di switching. Il controller 32 à ̈ altresì connesso al circuito di test TEG 31. Anche gli interruttori SW7 ed SW8 sono opportunamente pilotati, ad esempio dal pad 28A di abilitazione. Nell’esempio di figura, il primo circuito integrato 20A comprende anche la circuiteria 25’ di supporto connessa, mediante l’interruttore SW6, al circuito TEG 35.
Grazie all’utilizzo del controller 32 à ̈ possibile, ad esempio eseguire il test dei circuiti TEG 35 contemporaneamente al test dei circuiti IC 25.
Nella sua forma più generale, schematicamente illustrata in Figura 12, la presente invenzione fa riferimento ad un wafer 40 comprendente una pluralità di circuiti integrati, ciascuno comprendente almeno un circuito interno o circuito IC 25 da testare. Il wafer 40 comprende altresì almeno una architettura 50 di testing a sua volta includente almeno una struttura TEG realizzata in una scribe line di separazione tra almeno una coppia di tali circuiti integrati, a sua volta comprendente almeno un circuito interno o circuito TEG 35.
Secondo un aspetto dell’invenzione, l’architettura 50 di testing comprende almeno una circuiteria 30 di switching, connessa tra il circuito IC 25 e/o il circuito TEG 35 ed una pluralità di pad 24 dei circuiti integrati del wafer 40. In particolare, la circuiteria 30 di switching à ̈ collegato ai gruppi di pad 24A e 24B che formano il circuito integrato TEG 30A e più in particolare ai pad di collegamento, 26A, 26B, 27A, 27B ed ai pad di abilitazione 28A, 28B.
L’architettura 50 di testing può altresì comprendere circuiti di test per i circuiti integrati e/o per le strutture TEG. Più in particolare, come schematicamente illustrato in Figura 12, l’architettura 50 di testing può comprendere almeno un circuito di test IC 29 connesso al circuito IC 25 e/o almeno un circuito di test TEG 31 connesso al circuito TEG 35.
Ulteriormente, l’architettura 50 di testing può comprendere un controller 32, connesso ai pad 24 sempre tramite la circuiteria 30 di switching.
Ovviamente, il wafer 40 e/o l’architettura 50 di testing possono comprendere ulteriori circuiterie interne, indicate con 25’ e 25†, che possono essere realizzate nei circuiti integrati e/o nella scribe line e connesse a loro volta ai pad tramite la circuiteria 30 di switching.
E’ opportuno notare che, grazie all’architettura 50 di testing secondo l’invenzione, almeno una struttura presente nella scribe line può essere usata anche o esclusivamente per il testing WLBI (Wafer Level Burn-In), in particolare utilizzando i pad dei circuiti integrati ad essa connessi per il suo opportuno pilotaggio.
Vantaggiosamente secondo l'invenzione, i circuiti integrati 20A, 20B ed anche i circuiti integrati TEG 30A possono condividere delle strutture e dei circuiti, nonché avere anche circuiti e strutture proprie e dedicate, come spiegato in relazione alle diverse forme di realizzazione illustrate in precedenza.
E’ opportuno notare come le principali strutture condivise dell’architettura 50 di testing si concentrano:
all’interno della zona dove viene realizzato il seal ring 23, il quale deve essere inoltre attraversato da linee di collegamento
nell intorno dei pad 24.
E’ noto che il seal ring 23 comprende una pluralità di strati metallici (metal layer) e di vias che li collegano in modo da realizzare una struttura in grado di bloccare anche ioni e sostanze contaminanti (quale ad esempio rumidità) che potrebbero pregiudicare il buon funzionamento del circuiti integrati dopo la singolazione del wafer 40.
Nella sua forma più generale, l’architettura 50 di testing viene realizzata per un circuito integrato 20 comprendente almeno una struttura conduttiva che si estende nella sua porzione periferica 22 su piani diversi a partire da un substrato 37 del wafer 40 e realizza il seal ring 23.
In particolare, in tale porzione periferica 22 sono realizzate una pluralità di linee conduttive 33, in particolare linee di metallizzazione, disposte su piani diversi a partire dal substrato 37 a formare il seal ring 23 che circonda il circuito integrato 20 stesso, come schematicamente illustrato in Figura 13A, i piani essendo sostanzialmente paralleli al substrato 37 e sviluppandosi ortogonalmente a partire da esso in senso verticale, considerando il riferimento locale della figura. In particolare, per semplicità di esposizione, i termini “orizzontale†e “verticale†verranno utilizzati nel seguito della descrizione per indicare direzioni di sviluppo parallele al substrato e perpendicolari ad esso, rispettivamente, senza che tali termini siano da intendersi in alcun modo limitativi dell’invenzione.
In una prima forma di realizzazione dell’invenzione del seal ring 23, linee conduttive 33 appartenenti a piani diversi sono opportunamente connesse tra loro mediante collegamenti conduttivi 36, ad esempio vias conduttive, che si sviluppano perpendicolarmente a tali piani. In tal modo, si ottiene un seal ring 23 avente una struttura sostanzialmente simile ad un muro, a partire dal substrato 37, come schematicamente illustrato in Figura 13B.
In particolare, il seal ring 23 può essere rinforzato con delle strutture 34 a pilastro [pillar] illustrata in Figura 13C che si possono usare per formare un pad 24 per il circuito integrato 20 e per l’architettura 50 di testing ad esso associata, come sarà meglio descritto in seguito.
Più in particolare, come schematicamente illustrato in Figura 14A, ogni struttura 34 che realizza un pad 24 à ̈ formata da una pluralità di linee conduttive 43 formate nei diversi piani ed interconnesse tra loro da collegamenti conduttivi 46. Opportune vias 46’ sono previste per il collegamento con il substrato 37. In una variante non illustrata, le strutture 34 a pilastro possono essere prive delle vias 46’ di collegamento con il substrato 37. E’ opportuno sottolineare come il collegamento tra le linee conduttive 43 tramite vias conduttive 46 che realizzano il pad 24 irrobustisce la struttura nel suo complesso. In particolare, nel caso illustrato in figura, la struttura 34 a pilastro à ̈ altresì dotata di una linea conduttiva superiore 24A affiorante dal circuito integrato 20 attraverso un’apertura OP a realizzare il pad 24. Nel caso illustrato in figura, una ulteriore pluralità di linee conduttive 33 collegate da vias conduttive 36 realizza il se al ring 23 attorno al circuito integrato 20.
Secondo un altro aspetto dell invenzione, il seal ring 23 comprende elementi lineari, come schematicamente illustrato nelle Figure 14A, 14B, 15 e 16. In tal caso, l’elemento lineare del seal ring 23 attraversa le strutture 34 a pilastro dei pad 24, in particolare al di sotto delle linee conduttive superiori 24A.
In Figura 16 sono schematicamente illustrate delle sacche 38A e 38B che formano delle giunzioni PN nel substrato 37 in corrispondenza delle strutture 34 a pilastro, tali strutture 34 a pilastro essendo connesse tra loro mediante una linea conduttiva superiore 34 a realizzare il pad 24. Inoltre, una ulteriore sacca 39 può essere realizzata al di sotto del seal ring 23, a sua volta comprendente delle strutture a muro formate dalle ulteriori linee conduttive 33 opportunamente interconnesse tra loro ed alla ulteriore sacca 39 mediante collegamenti conduttivi verticali o vias 36.
In tal modo à ̈ possibile isolare il pad 24 dal substrato 37 grazie alla presenza delle giunzioni PN realizzate dalle sacche 38A e 38B. Tali giunzioni potranno essere usate come anche diodo di protezione contro le scariche elettrostatiche ESD (acronimo dall’inglese “ElectroStatic Discharges†). Tali sacche 38A e 38B sono opportunamente drogate in maniera complementare rispetto al substrato 37 in modo da formare giunzioni PN polarizzate inversamente, indicate con DsubA e DsubB in figura. Nel caso ad esempio di un substrato 37 di tipo P, le sacche 38A e 38B saranno opportunamente di tipo N ed ovviamente nel caso di un substrato 37 di tipo N, le sacche 38A e 38B saranno di tipo P.
Ulteriormente, grazie alla presenza della ulteriore sacca 39 al di sotto del seal ring 23, lo stesso potrà essere o meno collegato al substrato 37 a seconda delle esigenze. In figura l’ulteriore sacca 39 à ̈ drogata in maniera analoga rispetto al substrato 37 e con un alto drogaggio per aumentarne la conducibilità.
E’ quindi evidente che, in questa forma di realizzazione, una parte del pad 24 risulta formata all’interno dell’area circondata dal seal ring 23, mentre una parte risulta al suo esterno.
E’ opportuno sottolineare il fatto che à ̈ possibile ulteriormente prevedere, in linea con le soluzioni note, la presenza di un materiale duro sulla superficie del pad 24, in particolare sulla sua linea conduttiva superiore 24A affiorante dall’apertura OP.
In sostanza, si ottiene in tal modo un seal ring rinforzato, avente una forma simile alle mura di un castello con delle torri.
In una terza forma di realizzazione dell’architettura 50 di testing secondo l’invenzione, le strutture a pilastro descritte per il generico pad 24 sono utilizzate per realizzare i pad di collegamento e/o di abilitazione dell’architettura 50 di testing.
Secondo un altro aspetto dell’invenzione, un pad 24 potrà avere almeno opportune linee di collegamento fra la parte interna ed esterna del pad rispetto all’area delimitata dal seal ring 23, in particolare nella forma di una prima ed una seconda linea di collegamento, 43A e 43B. Più in dettaglio, la prima linea 43A di collegamento permette la connessione tra il pad 24 e strutture realizzate nella scribe line 21, ad esempio strutture TEG mediante una ulteriore linea 44A di metallizzazione connessa alla prima linea 43A di metallizzazione mediante opportuni collegamenti conduttivi verticali 45A, ad esempio vias conduttive, mentre la seconda linea 43B di collegamento permette la connessione tra il pad 24 e circuiteria interna del circuito integrato 20A. In tal modo, il pad così realizzato può essere utilizzato come pad di collegamento dell’architettura 50 di testing secondo l’invenzione.
II pad 24 e le linee di collegamento 43A e 43B sono isolati dal seal ring 23 medesimo, il pad 24 avendo una forma sostanzialmente ad anello che circonda il seal ring 23.
In una variante non illustrata, se le strutture 34 a pilastro sono prive delle vias 46’ di collegamento con il substrato 37, si ridurranno le perdite verso il substrato, ed in particolare le correnti di perdita o leakage.
Secondo una variante di realizzazione, schematicamente illustrata nelle Figure 17A e 17B, le strutture 34 a pilastro possono essere collegate fra loro tramite ulteriori linee 43C.
II pad 24 potrà quindi essere collegato a circuiti esterni al circuito integrato 20A in modo da evitare danneggiamenti del pad 24 stesso a seguito di sforzi meccanici laterali dovuti al taglio o singolazione del wafer 40, ed in tal senso si potranno avere collegamenti conduttivi verticali 45A nella forma di una via che, sottoposta a sforzo meccanico durante tale fase di taglio, viene scollegata da una delle due linee conduttive 43A e/o 45A che collegano tali strutture esterne, ad esempio strutture TEG, al pad 24.
In una ulteriore variante di realizzazione, schematicamente illustrata in Figura 18, à ̈ possibile collegare tali strutture esterne, ed in particolare l’ulteriore linea conduttiva 44A, direttamente alla sacca 38B realizzata sotto il pad 24 in corrispondenza della scribe line 21, in modo da evitare il danneggiamento del pad 24.
Secondo un aspetto dell’invenzione, à ̈ possibile altresì ottenere un fuse link FL di collegamento tra il pad 24 ed eventuale circuiteria esterna quale le strutture TEG semplicemente rastremando un linea di collegamento, in particolare di metallizzazione, come illustrato in Figura 19, tale fuse link FL avendo sviluppo sostanzialmente parallelo al seal ring 23 in modo da risparmiare spazio. Tale fuse link può essere compreso nell’architettura 50 di testing secondo l’invenzione, in particolare nella sua circuiteria 30 di switching.
In una seconda forma di realizzazione del seal ring 23, schematicamente illustrata in Figura 20, i pad 24 vengono realizzati alFinterno del seal ring 23 che circonda il circuito integrato 20A in modo tradizionale.
Secondo un aspetto dell’invenzione, per collegare i pad 24 a circuiti esterni al circuito integrato 20A, si oltrepassa il seal ring 23 in maniera semplice mediante l’utilizzo di una sacca 38B drogata in maniera opposta rispetto al substrato 37, ed in particolare nel caso esemplificativo di un substrato di tipo P, la sacca 38B sarà di tipo N. Più in particolare, tale sacca 38B non à ̈ collegata al seal ring 23, a sua volta formato mediante una pluralità di linee conduttive 33 interconnesse mediante collegamenti conduttivi verticali 36 in una struttura a muro, come schematicamente illustrato in Figura 21. E’ opportuno notare che la struttura a muro del seal ring 23 permette di evitare di creare contatti e/o vias che lo colleghino a tale sacca 38B, i suoi collegamenti conduttivi verticali 36’ inferiori, ossia per il collegamento con il substrato 37 appunto, essendo opportunamente assenti in corrispondenza di tale sacca 38B.
Il seal ring 23 in base alle esigenze potrà essere collegato al substrato 37 oppure isolato da esso grazie alla presenza delle sacche 39A e 39B, come illustrato in Figura 2 1 .
Più in particolare, come illustrato nelle Figure 22A e 22B, il circuito integrato 20 comprende una struttura a muro del seal ring 23 realizzata in corrispondenza di ed in contatto con le sacche 39A e 39B, mentre lo stesso à ̈ isolato dalla sacca 38B, a cui si connettono invece le linee conduttive 44A e 44B, tramite rispettivi collegamenti conduttivi verticali 45A e 45B, per il collegamento dei pad 24 o dei circuiti interni al circuito integrato 20A, rispettivamente, a circuiti esterni al circuito integrato 20A, tale collegamento essendo realizzato proprio dalla sacca 38B. Una vista dall’alto del substrato comprendente le sacche 38B, 39A e 39B nonché almeno un pad 24 à ̈ data a titolo esemplificativo in Figura 23.
In conclusione, l’architettura 50 di testing di circuiti integrati su wafer realizzata secondo la presente invenzione comprende almeno una circuiteria di switching ed à ̈ in grado di eseguire il testing delle strutture TEG in modo affidabile, evitando di mettere pad di materiale ad elevata durezza nelle scribe line di separazione tra i circuiti integrati del wafer stesso, tali pad introducendo, come visto in relazione alla tecnica nota, problemi durante la fase di taglio o singolazione del wafer. In particolare, vantaggiosamente secondo l’invenzione, l’architettura di testing proposta consente di evitare la scheggiatura dei circuiti integrati a seguito del taglio del wafer, migliorando ovviamente la qualità del prodotto finale.
In particolare, vantaggiosamente secondo l’invenzione, l’architettura di testing consente di eseguire il testing delle strutture TEG e dei circuiti integrati realizzati sul wafer, in modo tale che la presenza delle une non pregiudichi le misure e i test sugli altri e viceversa. Più in particolare, l’architettura di testing secondo rinvenzione può altresì comprendere almeno una pluralità di pad in comune fra almeno una circuiteria interna ai circuiti integrati sul wafer ed almeno una circuiteria relativa alle strutture TEG realizzate nella scribe line.
Ulteriormente vantaggiosamente secondo l’invenzione, la circuiteria di testing embedded nei circuiti integrati sul wafer à ̈ in grado di funzionare correttamente anche in presenza di un seal ring di protezione realizzato nelTintorno di ognuno di tali circuiti integrati.
Secondo un aspetto vantaggioso dell’invenzione, l’architettura di testing proposta permette di far cooperare circuiti interni all’area delimitata dal seal ring con circuiti esterni ad esso, in modo da ulteriormente semplificare i test e le misure effettuate sui circuiti integrati del wafer. Tali vantaggi sono conseguiti con semplice modifiche del seal ring aggiungendo strutture a pilastro.
Secondo un ulteriore aspetto vantaggioso dell’invenzione, grazie all’architettura di testing proposta, all’interno di uno stesso flusso di test à ̈ possibile eseguire sia il test EWS dei circuiti integrati sia il test delle strutture TEG, oltre ad eventuali strutture per il testing WLBI.
Sempre vantaggiosamente, le forme di realizzazione dell’invenzione permettono altresì di rafforzare il seal ring. Ulteriormente, essendo la scribe line priva di pad, à ̈ possibile eventualmente ridurre la larghezza della scribe line medesima conformemente ai requisiti necessari al taglio del wafer.
Ovviamente all’architettura sopra descritta un tecnico del ramo, allo scopo di soddisfare esigenze contingenti e specifiche, potrà apportare numerose modifiche e varianti, tutte comprese nell'ambito di protezione dell'invenzione quale definito dalle seguenti rivendicazioni.

Claims (18)

  1. RIVENDICAZIONI 1. Architettura di testing di circuti integrati su un wafer (40) del tipo comprendente almeno un primo circuito (35) di una struttura TEG realizzata in una scribe line (21) di separazione tra almeno un primo ed un secondo circuito integrato (20A, 20B) caratterizzata dal fatto di comprendere almeno un pad (24, 26A, 26B, 27A, 28A, 28B) comune ad un secondo circuito (25) interno ad almeno uno di detti primo e secondo circuito integrato (20A, 20B) e a detto primo circuito (35), nonché una circuiteria di switching (30) connessa a detto almeno un pad (24, 26A, 26B, 27A, 28A, 28B) e a detti primo e secondo circuito (35, 25).
  2. 2. Architettura di testing secondo la rivendicazione 1, caratterizzata dal fatto che detto almeno un pad (26A, 26B) Ã ̈ un pad di collegamento tra detti primo e secondo circuito (35, 25) e dal fatto che detta circuiteria di switching (30) comprende almeno un primo ed un secondo interruttore (SW2, SW1; SW4, SW5) che collegano detto pad di collegamento (26A, 26B) con detti primo e secondo circuito (35, 25) rispettivame nte .
  3. 3. Architettura di testing secondo la rivendicazione 1, caratterizzata dal fatto di comprendere ulteriormente almeno un pad di abilitazione (28A, 28B) connesso a detta circuiteria di switching (30).
  4. 4. Architettura di testing secondo le rivendicazioni 2 e 3, caratterizzata dal fatto che detto pad di abilitazione (28A, 28B) Ã ̈ comune a detti primo e secondo circuito integrato (20A, 20B) e connesso a terminali di comando di detti primo e secondo interruttore (SW2, SW1; SW4, SW5).
  5. 5. Architettura di testing secondo le rivendicazioni 2 e 3, caratterizzata dal fatto di comprendere rispettivi pad di abilitazione (28A, 28B) in detti primo e secondo circuito integrato (20A, 20B), connessi a terminali di comando di detti primo e secondo interruttore (SW2, SW1; SW4, SW5).
  6. 6. Architettura di testing secondo la rivendicazione 1, caratterizzata dal fatto di comprendere almeno un pad dedicato (27 A) connesso solamente ad uno tra detti primo e secondo circuito (35, 25).
  7. 7. Architettura di testing secondo la rivendicazione 1, caratterizzata dal fatto che detta circuiteria di switching (30) comprende ulteriormente collegamenti di tipo fuse link (FL1, FL2) con detto primo circuito (35).
  8. 8. Architettura di testing secondo la rivendicazione 1, caratterizzata dal fatto che detta circuiteria di switching (30) comprende circuiti di test (31 , 29) associati ad almeno uno di detti primo e secondo circuito (35, 25).
  9. 9. Architettura di testing secondo la rivendicazione 8, caratterizzata dal fatto che detti circuiti di test (31, 29) sono di tipo BIST (Built-In Self Test).
  10. 10. Architettura di testing secondo la rivendicazione 1, caratterizzata dal fatto di comprendere ulteriormente circuiteria di supporto (25*) realizzata in almeno uno di detti circuiti integrati (20A, 20B) e collegata a detta circuiteria di switching (30).
  11. 11. Architettura di testing secondo la rivendicazione 1, caratterizzata dal fatto di comprendere ulteriormente almeno un controller (32) realizzato in detta scribe line (21) e connesso a detto primo circuito (35), detto controller (32) essendo atto a supervisionare il testing di detto primo circuito (35).
  12. 12. Architettura di testing secondo la rivendicazione 1 per un circuito integrato (20) dotato di un seal ring (23) realizzato mediante struttura conduttiva che à ̈ formata mediante una pluralità di linee conduttive (33) e si estende in una porzione periferica (22) di detto circuito integrato (20) in prossimità di detta scribe line (21) su piani diversi a partire da un substrato (37), caratterizzata dal fatto di essere rinforzata da almeno una struttura a pilastro (34) formata dal collegamento di ulteriori linee conduttive (43) a realizzare detto almeno un pad (24).
  13. 13. Architettura di testing secondo la rivendicazione 12, caratterizzata dal fatto che detta struttura a pilastro (34) comprende almeno una linea conduttiva superiore (24A) affiorante da detto circuito integrato (20) attraverso un’apertura (OP).
  14. 14. Architettura di testing secondo la rivendicazione 13, caratterizzata dal fatto che detto seal ring (23) comprende un elemento lineare che attraversa una struttura di detto almeno un pad (24), passando vicino a detta almeno una struttura a pilastro (34) al di sotto di detta linea conduttiva superiore (24 A).
  15. 15. Architettura di testing secondo la rivendicazione 12, caratterizzata dal fatto che detto circuito integrato (20) comprende zone opportunamente drogate (31) realizzate in detto substrato (37) in modo da estendersi sostanzialmente in corrispondenza di detta almeno una struttura a pilastro (34).
  16. 16. Architettura di testing secondo la rivendicazione 15, caratterizzata dal fatto che dette zone (31) sono opportunamente drogate in maniera complementare rispetto a detto substrato (37) in modo da formare giunzioni PN polarizzate inversamente,
  17. 17. Architettura di testing secondo la rivendicazione 12, caratterizzata dal fatto di comprendere una linea di collegamento (43A) che si estende in detta scribe line (21) e/o almeno una linea di collegamento (43B) con la circuì teria realizzata in detto circuito integrato (20).
  18. 18. Architettura di testing secondo la rivendicazione 17, caratterizzata dal fatto che detto pad (24) e dette linee di collegamento (43A, 43B) sono isolati da detto seal ring (23), detto pad (24) avendo una forma sostanzialmente ad anello che circonda detto seal ring (23).
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