JP6824667B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関する。
半導体デバイスは、静電気放電（ESD: Electro-Static Discharge）によって損傷または誤動作発生などの影響を受ける。保護対象回路をＥＳＤから保護する保護素子としてダイオードが用いられている。
ダイオードの構造の一例として、例えば特許文献１には、ポジティブ型ウェル領域の外周がポジティブ型コンタクト領域に囲まれ、更にポジティブ型コンタクト領域がネガティブ型コンタクト領域に囲まれたショットキーバリアダイオードが記載されている。
特表２０１３−５３５８２３号公報
近年、半導体集積回路の高密度化に伴って、保護素子の面積の縮小が要請されている。一方、ＥＳＤに対する保護素子の放電能力を高めることで、保護素子による保護機能を向上させることも要請されている。しかしながら、保護素子において、面積の縮小と放電能力の向上とはトレードオフの関係にあり、両立させることが困難である。
本発明は、上記の点に鑑みてなされたものであり、面積の増大を抑制しつつＥＳＤに対する放電能力を従来よりも向上させることができる半導体装置を提供することを目的とする。
本発明に係る半導体装置は、各々が第１の導電型を有し且つ第１の方向に伸び、前記第１の方向と交差する第２の方向に互いに離間して並置された複数の部分を有する第１の導電部と、前記第１の導電部の前記複数の部分の各々の間に設けられ、前記第１の導電型とは異なる第２の導電型を有し且つ前記第１の方向に伸びるアイランド部を有する第２の導電部と、を含む。前記第１の導電部及び前記第２の導電部は、前記第２の導電型を有するウェル内に設けられ、前記第１の導電部は、前記第１の導電部よりも不純物濃度が低い前記第１の導電型の低濃度領域を介して前記ウェルに接続されている。
本発明に係る他の半導体装置は、各々が第１の導電型を有し且つ第１の方向に伸び、前記第１の方向と交差する第２の方向に互いに離間して並置された複数の部分を有する第１の導電部と、前記第１の導電部の前記第１の方向に伸びる複数の部分の各々の間に設けられ、前記第１の導電型とは異なる第２の導電型を有し且つ前記第１の方向に伸びるアイランド部を有する第２の導電部と、を備えた第１の保護素子と、各々が前記第２の導電型を有し且つ第１の方向に伸び、前記第２の方向に互いに離間して並置された複数の部分を有する第３の導電部と、前記第３の導電部の前記第１の方向に伸びる複数の部分の各々の間に設けられ、前記第１の導電型を有し且つ前記第１の方向に伸びるアイランド部を有する第４の導電部と、を備えた第２の保護素子と、を含む。前記第１の導電部及び前記第２の導電部は、前記第２の導電型を有する第１のウェル内に設けられ、前記第１の導電部は、前記第１の導電部よりも不純物濃度が低い前記第１の導電型の低濃度領域を介して前記第１のウェルに接続されており、前記第３の導電部及び前記第４の導電部は、前記第１の導電型を有する第２のウェル内に設けられ、前記第３の導電部は、前記第３の導電部よりも不純物濃度が低い前記第２の導電型の低濃度領域を介して前記第２のウェルに接続されている。
本発明に係る半導体装置によれば、面積の増大を抑制しつつＥＳＤに対する放電能力を従来よりも向上させることが可能となる。
本発明の実施形態に係る保護素子の使用形態の一例を示す図であり、保護素子１を含む集積回路の部分的な構成の一例を示す回路図である。 本発明の実施形態に係る集積回路を収容した半導体チップの構成の一例を示す平面図である。 本発明の実施形態に係る保護素子の構成を示す平面図、 図２Ａにおける２Ｂ−２Ｂ線に沿った断面図である。 本発明の実施形態に係る保護素子における静電気放電時の放電電流の経路を示す平面図である。 図３Ａにおける３Ｂ−３Ｂ線に沿った断面図である。 第１の比較例に係る保護素子の構成を示す平面図である。 図４Ａにおける４Ｂ−４Ｂ線に沿った断面図である。 ＴＬＰ測定法により取得した本発明の実施形態に係る保護素子および第１の比較例に係る保護素子のそれぞれの電流−電圧特性を示すグラフである。 第２の比較例に係る保護素子の構成を示す平面図である。 図６Ａにおける６Ｂ−６Ｂ線に沿った断面図である。 本発明の実施形態に係る保護素子ペアのレイアウトの一例を示す平面図である。 図７Ａにおける７Ｂ−７Ｂ線に沿った断面図である。 本発明の他の実施形態に係る保護素子の構成を示す平面図である。 本発明の他の実施形態に係る保護素子の構成を示す平面図である。 本発明の他の実施形態に係る保護素子の構成を示す平面図である。 本発明の他の実施形態に係る保護素子の構成を示す平面図である。
以下、本発明の実施形態の一例を、図面を参照しつつ説明する。なお、各図面において同一または等価な構成要素および部分には同一の参照符号を付与し、重複する説明は省略する。
[第１の実施形態]
図１Ａは、本発明の実施形態に係る半導体装置としての保護素子１および２の使用形態の一例を示す図であり、保護素子１および２を含む集積回路１００の部分的な構成の一例を示す回路図である。集積回路１００は、保護素子１および２と、保護素子１および２によって保護される保護対象回路の一例である出力回路１１０と、電極パッド１１１、１１２、１１３と、を含んで構成されている。電極パッド１１１は、出力回路１１０を含む集積回路１００内の各回路に電源電圧ＶＤＤを供給するための電源端子であり、電源ライン１１４を介して出力回路１１０を含む集積回路１００内の各回路に接続されている。電極パッド１１２は、出力回路１１０を含む集積回路１００内の各回路に接地電圧ＶＳＳを供給するためのグランド端子であり、グランドライン１１５を介して出力回路１１０を含む集積回路１００内の各回路に接続されている。電極パッド１１３は、出力回路１１０から出力される出力信号を集積回路１００の外部に取り出すための信号出力端子であり、信号ライン１１６を介して出力回路１１０の出力端に接続されている。
集積回路１００は、例えば、ＬＣＤ（liquid crystal display）ドライバを構成するものであってもよく、この場合、集積回路１００において、複数の出力回路１１０および電極パッド１１３が、ＬＣＤの複数の画素に対応して設けられる。図１Ｂは、集積回路１００がＬＣＤドライバを構成する場合における、集積回路１００を収容した半導体チップ１００Ａの構成の一例を示す平面図である。半導体チップ１００Ａの外形は、例えば長方形であり、半導体チップ１００Ａの各辺に沿って電極パッドが配置されている。複数の出力回路１１０の各々に接続された複数の電極パッド１１３は、例えば、半導体チップ１００Ａの一辺に沿って配列され、保護素子１および２は、複数の電極パッド１１３の各々の直下に配置されている。
ＬＣＤの画素数の増加に対応するためには、集積回路１００に搭載される出力回路１１０の数を増加させる必要がある。また、出力回路１１０の数の増加に伴って保護素子１、２の数を増加させる必要がある。出力回路１１０および保護素子１、２の数を増加させる場合において半導体チップ１００Ａの面積の拡大が許容できない場合には、電極パッド１１３間のピッチを小さくする必要があり、これに伴って、保護素子１および２の面積を小さくする必要がある。しかしながら、一般的に保護素子の面積を小さくすると、保護素子の放電能力が低下し、その保護機能が低下する。
本実施形態に係る保護素子１および２は、面積の増大を抑制しつつ放電能力を従来よりも向上させることが可能である。換言すれば、放電能力を維持しつつその面積を縮小することが可能である。以下において、主に保護素子１について説明する。なお、保護素子１および２に保護される保護対象回路の一例として出力回路１１０を例示したが、保護対象回路はいかなる回路であってもよい。また、保護素子１および２は、ＬＣＤドライバ以外の用途で用いられる集積回路に搭載することも可能である。
図２Ａは、本発明の実施形態に係る半導体装置としての保護素子１の構成を示す平面図、図２Ｂは、図２Ａにおける２Ｂ−２Ｂ線に沿った断面図である。保護素子１は、Ｐ型の導電型のシリコン基板１０の表層部に設けられたＮ型の導電型のＮウェル１１を有する。保護素子１は、Ｎウェル１１内に形成されたアノードとして機能するＰ型の導電型を有する第１の導電部２０およびカソードとして機能するＮ型の導電型を有する第２の導電部３０を備える。なお、Ｎ型のシリコン基板の表層部に第１の導電部２０および第２の導電部３０を設ける構成とすることも可能である。
第１の導電部２０は、図２ＡにおいてそれぞれＹ方向に伸びる第１の部分２１、第２の部分２２および第３の部分２３を有する。第１の部分２１、第２の部分２２および第３の部分２３は、図２ＡにおいてＸ方向に互いに離間して並置されている。
第１の導電部２０は、図２ＡにおいてそれぞれＸ方向に伸びる第４の部分２４および第５の部分を更に有する。第４の部分２４は、第１の部分２１、第２の部分２２および第３の部分２３の各々の一端に接続され、第５の部分２５は、第１の部分２１、第２の部分２２および第３の部分２３の各々の他端に接続されている。このように、第１の導電部２０は、２つの矩形リングを連結した「日」の字型のパターンを有する。
第１の導電部２０の第１の部分２１〜第５の部分２５は、それぞれ、比較的に不純物濃度が高いＰ型半導体で構成されており、比較的に不純物濃度が低いＰ型の低濃度領域２８を介してＮウェル１１に接続されている。このように、比較的に不純物濃度が高い第１の導電部２０の第１の部分２１〜第５の部分２５とＮウェル１１との間に、比較的に不純物濃度が低い低濃度領域２８を介在させることにより、保護素子１において、所定の耐圧を確保することが可能となる。また、第１の導電部２０の第１の部分２１〜第５の部分２５は、それぞれ、複数のコンタクト２９を介して、配線層（図示せず）に設けられた共通の信号ライン１１６（図１Ａ参照）に接続される。
第２の導電部３０は、図２ＡにおいてそれぞれＹ方向に伸びる第１のアイランド部３１および第２のアイランド部３２を有する。第１のアイランド部３１は、第１の導電部２０の第１の部分２１と第２の部分２２との間に設けられている。すなわち、第１のアイランド部３１は、第１の導電部２０の第１の部分２１と第２の部分２２との間に挟まれており、これらの双方と対向している。第１のアイランド部３１は、第１のアイランド部３１の外周を囲む絶縁体４０によって第１の導電部２０から絶縁分離されている。
第２の導電部３０の第２のアイランド部３２は、第１の導電部２０の第２の部分２２と第３の部分２３との間に設けられている。すなわち、第２のアイランド部３２は、第１の導電部２０の第２の部分２２と第３の部分２３との間に挟まれており、これらの双方と対向している。第２のアイランド部３２は、第２のアイランド部３２の外周を囲む絶縁体４０によって第１の導電部２０から絶縁分離されている。
第２の導電部３０は、第１の導電部２０の外周を囲む環状パターンを有する環状部３８を更に含む。環状部３８は、図２ＡにおいてＹ方向に伸びる部分と、Ｘの方向に伸びる部分とを有する矩形環状パターンを有する。環状部３８のＹ方向に伸びる部分は、第１の導電部２０の第１の部分２１および第３の部分２３と対向し、環状部３８のＸ方向に伸びる部分は、第１の導電部２０の第４の部分２４および第５の部分２５と対向している。環状部３８は、第１の導電部２０の外周を囲む絶縁体４１によって第１の導電部２０から絶縁分離されている。また、環状部３８は、環状部３８の外周を囲む絶縁体４２によって、保護素子１の周囲に設けられた他の素子（図示せず）から絶縁分離されている。絶縁体４０、４１および４２は、例えば、公知のＳＴＩ（Shallow Trench Isolation）技術を用いて形成される。
第２の導電部３０の第１のアイランド部３１、第２のアイランド部３２および環状部３８は、それぞれ、比較的に不純物濃度が高いＮ型半導体で構成されており、比較的に不純物濃度が低いＮウェル１１に接続されている。また、第２の導電部３０の第１のアイランド部３１、第２のアイランド部３２および環状部３８は、それぞれ、複数のコンタクト３９を介して、配線層（図示せず）に設けられた共通の電源ライン１１４（図１Ａ参照）に接続される。
以上のように、保護素子１は、カソードとして機能する第２の導電部３０が、互いに分離して配置された第１のアイランド部３１および第２のアイランド部３２からなるダブルアイランド構造を有し、アノードとして機能する第１の導電部２０が、第２の導電部３０の第１のアイランド部３１および第２のアイランド部３２をそれぞれ囲む２つのリングを形成する第１の部分２１〜第５の部分２５を有する。第２の導電部３０は、第１の導電部２０の外周を囲む環状部３８を更に含む。
図３Ａは、カソードとして機能する第２の導電部３０が、アノードとして機能する第１の導電部２０に対して低電位となる静電気放電時の放電電流の経路を示す平面図であり、図３Ｂは、図３Ａにおける３Ｂ−３Ｂ線に沿った断面図である。第２の導電部３０が、第１の導電部２０に対して低電位となる静電気放電が生じると、図３Ａおよび図３Ｂにおいて矢印で示される方向、すなわち、第１の導電部２０から第２の導電部３０に向けて放電電流が流れる。放電電流は、図３Ｂに示すように、第１の導電部２０の各部分と第２の導電部３０の各部分の間に設けられた絶縁体４０および４１の外縁に沿って流れる。
本実施形態に係る保護素子１においては、上記のように、Ｙ方向に伸びる第１の導電部２０の第１の部分２１と第２の部分２２との間にＹ方向に伸びる第２の導電部３０の第１のアイランド部３１が設けられ、Ｙ方向に伸びる第１の導電部２０の第２の部分２２と第３の部分２３との間にＹ方向に伸びる第２の導電部３０の第２のアイランド部３２が設けられている。このように、互いに同じ方向に伸びるＰ型半導体とＮ型半導体とが交互に配置されることで、静電気放電時の放電電流の電流経路の面積効率を向上させることができ、保護素子１の放電能力を高めることができる。また、本実施形態に係る保護素子１においては、第１の導電部２０は、Ｘ方向に伸びる第４の部分２４および第５の部分２５を更に含み、第２の導電部３０は、第１の導電部２０の外周を囲む矩形環状の環状部３８を更に含む。これにより、静電気放電時の放電電流の電流経路の面積効率を更に向上させることができる。
すなわち、本実施形態に係る保護素子１によれば、第１の導電部２０の第１の部分２１から第２の導電部３０の第１のアイランド部３１および環状部３８に向かう電流経路がＹ方向に沿って形成される。また、第１の導電部２０の第２の部分２２から第２の導電部３０の第１のアイランド部３１および第２のアイランド部３２に向かう電流経路がＹ方向に沿って形成される。また、第１の導電部２０の第３の部分２３から第２の導電部３０の第２のアイランド部３２および環状部３８に向かう電流経路がＹ方向に沿って形成される。また、第１の導電部２０の第４の部分２４および第５の部分２５から第２の導電部３０の環状部３８に向かう電流経路がＸ方向に沿って形成される。
このように、本実施形態に係る保護素子１によれば、静電気放電時の放電電流の電流経路の面積効率を高めることができるので、保護素子１の面積の増大を抑制しつつ放電能力を従来よりも向上させることが可能である。換言すれば、放電能力を維持しつつ保護素子１の面積を縮小することが可能である。
図４Ａは、第１の比較例に係る保護素子１Ｘの構成を示す平面図、図４Ｂは、図４Ａにおける４Ｂ−４Ｂ線に沿った断面図である。図４Ａおよび４Ｂには、カソードとして機能する第２の導電部３０Ｘが、アノードとして機能する第１の導電部２０Ｘに対して低電位となる静電気放電時の放電電流の経路が矢印で示されている。
第１の比較例に係る保護素子１Ｘにおいて、アノードとして機能する第１の導電部２０Ｘは長方形のパターンを有し、カソードとして機能する第２の導電部３０Ｘは第１の導電部２０Ｘの外周を囲む矩形環状パターンを有する。第２の導電部３０Ｘは、第１の導電部２０Ｘの外周を囲む絶縁体によって第１の導電部２０Ｘから絶縁分離されている。第１の導電部２０Ｘは、比較的に不純物濃度が高いＰ型半導体で構成されており、比較的に不純物濃度が低いＰ型の低濃度領域２８Ｘを介してＮウェル１１に接続されている。第２の導電部３０Ｘは、比較的に不純物濃度が高いＮ型半導体で構成されており、比較的に不純物濃度が低いＮウェル１１に接続されている。第１の導電部２０Ｘの表面には、複数のコンタクト２９Ｘが第１の導電部２０の全面に亘り略均一に設けられている。第２の導電部３０Ｘの表面には、複数のコンタクト３９Ｘが設けられている。第１の比較例に係る保護素子１Ｘによれば、図４Ａに示すように、静電気放電時には第１の導電部２０Ｘの４辺に沿って電流経路が形成される。
図５は、ＴＬＰ（Transmission Line Pulse）測定法により取得した本発明の実施形態に係る保護素子１および第１の比較例に係る保護素子１Ｘのそれぞれの電流−電圧特性を示すグラフである。なお、保護素子１および１Ｘの面積は、互いに同じである。ＴＬＰ測定法は、同軸ケーブルに蓄えられた電荷を放出することで得られる矩形波を利用して保護素子の特性を調べる手法である。図５において、横軸は保護素子のアノード−カソード間の電圧を示し、縦軸は保護素子に流れる電流を示す。同じ電圧で比較した場合、本発明の実施形態に係る保護素子１に流れる電流は、第１の比較例に係る保護素子１Ｘに流れる電流よりも顕著に大きくなることが確認された。これは、本発明の実施形態に係る保護素子１の方が、第１の比較例に係る保護素子１Ｘよりも放電能力が高く、保護対象回路をＥＳＤから保護する保護機能が優れていることを示している。
図６Ａは、第２の比較例に係る保護素子１Ｙの構成を示す平面図、図６Ｂは、図６Ａにおける６Ｂ−６Ｂ線に沿った断面図である。第２の比較例に係る保護素子１Ｙは、第１の導電部２０Ｙが、第１の比較例に係る保護素子１Ｘにおける第１の導電部２０Ｘの中央部に絶縁体４０Ｘを配置した構造を有する点において第１の比較例に係る保護素子１Ｘと異なる。すなわち、第２の比較例に係る保護素子１Ｙにおいて、第１の導電部２０Ｙは、矩形環状パターンを有し、第１の導電部２０Ｙの面積は、第１の比較例に係る保護素子１Ｘにおける第１の導電部２０Ｘの面積よりも小さくなっている。
第２の実施形態に係る保護素子１Ｙについても、ＴＬＰ測定法による電流−電圧特性を取得したところ、第１の比較例に係る保護素子１Ｘと略同等の特性が得られた。この結果から本発明者は、第１の比較例に係る保護素子１Ｘにおいて、第１の導電部２０Ｘの中央部は放電に殆ど寄与せず、外周部のみが放電に寄与するという知見を得た。本発明者は、上記の知見から、保護素子のアノードを構成するＰ型半導体とカソードを構成するＮ型半導体とが互いに対向する構造部分を効率よく配置することで、面積の増大を抑制しつつ放電能力を向上できることを発想し、本発明の実施形態に係る保護素子１の構成を案出するに至った。
以上、信号ライン１１６と電源ライン１１４との間に設けられる保護素子１の構成について説明したが、グランドライン１１５と信号ライン１１６との間に設けられる保護素子２（図１参照）も保護素子１と同様の構造とすることができる。
図７Ａは、保護素子１および２からなる保護素子ペアのレイアウトの一例を示す平面図である。図７Ｂは、図７Ａにおける７Ｂ−７Ｂ線に沿った断面図であり、保護素子２の断面構造を示す。図７Ａに示すように、保護素子１および２を互いに隣接して配置してもよい。また、図７Ｂに示すように、保護素子２の構成として、保護素子１におけるＰ型半導体の領域とＮ型半導体の領域とを反転させた構成としてもよい。
すなわち、保護素子２は、シリコン基板１０の表層部に形成されたＰ型の導電型のＰウェル１１Ａを有する。保護素子２は、Ｐウェル１１Ａ内に形成されたカソードとして機能するＮ型の導電型を有する第１の導電部２０Ａおよびアノードとして機能するＰ型の導電型を有する第２の導電部３０Ａを備える。保護素子２における第１の導電部２０Ａは、保護素子１における第１の導電部２０と同じパターンを有し、保護素子２における第２の導電部３０Ａは、保護素子１における第２の導電部３０と同じパターンを有する。すなわち、保護素子２は、アノードとして機能する第２の導電部３０Ａが、互いに分離して配置された２つのアイランド部からなるダブルアイランド構造を有し、カソードとして機能する第１の導電部２０Ａが、第２の導電部３０Ａの分離配置された２つの部分をそれぞれ囲む２つのリングを構成するように配置されている。第２の導電部３０Ａは、第１の導電部２０Ａの外周を囲む環状部を更に含む。上記の構成を有する保護素子２においても、保護素子１と同様、面積の増大を抑制しつつＥＳＤに対する放電能力を従来よりも向上させることができる、という効果を得ることができる。
［第２の実施形態］
図８は、本発明の第２の実施形態に係る半導体装置としての保護素子１Ａの構成を示す平面図である。保護素子１Ａは、第１の導電部２０および第２の導電部３０のパターンが第１の実施形態に係る保護素子１と異なる。具体的には、保護素子１Ａは、第１の導電部２０が第６の部分２６を更に含み、第２の導電部３０が、第３のアイランド部３３を更に含む点が、第１の実施形態に係る保護素子１と異なる。
すなわち、保護素子１Ａにおいて、第１の導電部２０は、図８においてそれぞれＹ方向に伸びる第１の部分２１、第２の部分２２、第３の部分２３および第６の部分２６を有する。第１の部分２１、第２の部分２２、第３の部分２３および第６の部分２６は、図８においてＸ方向に互いに離間して並置されている。図８においてＸ方向に伸びる第１の導電部２０の第４の部分２４は、第１の部分２１、第２の部分２２、第３の部分２３および第６の部分２６の各々の一端に接続されている。図８においてＸ方向に伸びる第１の導電部２０の第５の部分２５は、第１の部分２１、第２の部分２２、第３の部分２３および第６の部分２６の各々の他端に接続されている。このように、保護素子１Ａにおいて、第１の導電部２０は３つの矩形リングを連結した「目」の字型のパターンを有する。
第２の導電部３０の第３のアイランド部３３は、第１の導電部２０の第３の部分２３と第６の部分２６との間に設けられている。すなわち、第２の導電部３０の第３のアイランド部３３は、第１の導電部２０の第３の部分２３と第６の部分２６との間に挟まれており、これらの双方と対向している。第２の導電部３０の第３のアイランド部３３は、第３のアイランド部３３の外周を囲む絶縁体４０によって第１の導電部２０から絶縁分離されている。第２の導電部３０は、第１の導電部２０の外周を囲む環状のパターンを有する環状部３８を更に含む。
このように、保護素子１Ａは、カソードとして機能する第２の導電部３０が、互いに分離して配置された第１のアイランド部３１、第２のアイランド部３２、第３のアイランド部３３からなるトリプルアイランド構造を有し、アノードとして機能する第１の導電部２０が、第２の導電部３０の第１のアイランド部３１、第２のアイランド部３２および第３のアイランド部３３をそれぞれ囲む３つのリングを形成する第１の部分２１〜第６の部分２６を有する。第２の導電部３０は、第１の導電部２０の外周を囲む環状部３８を更に含む。
上記の構成を有する保護素子１Ａにおいても、保護素子１と同様、面積の増大を抑制しつつＥＳＤに対する放電能力を従来よりも向上させることができる、という効果を得ることができる。
［第３の実施形態］
図９は、本発明の第３の実施形態に係る半導体装置としての保護素子１Ｂの構成を示す平面図である。保護素子１Ｂは、第１の導電部２０および第２の導電部３０のパターンが第１の実施形態に係る保護素子１と異なる。
保護素子１Ｂにおいて、第１の導電部２０は、Ｙ方向に伸びる第１の部分２１、第２の部分２２および第３の部分２３と、これらと交差するＸ方向に伸びる第４の部分２４、第５の部分２５および第７の部分２７と、からなる格子状パターンを有する。換言すれば、保護素子１Ｂにおいて、第１の導電部２０は、「田」の字型のパターンを有する。
第２の導電部３０は、第１の導電部２０の格子状パターンにおける各格子の内側に設けられた第１のアイランド部３１、第２のアイランド部３２、第３のアイランド部３３および第４のアイランド部３４を有する。第２の導電部３０の第１のアイランド部３１〜第４のアイランド部３４は、それぞれ、これらの外周を囲む絶縁体４０によって第１の導電部２０から絶縁分離されている。第２の導電部３０は、第１の導電部２０の外周を囲む矩形環状パターンを有する環状部３８を更に含む。
上記の構成を有する保護素子１Ｂにおいても、保護素子１と同様、面積の増大を抑制しつつＥＳＤに対する放電能力を従来よりも向上させることができる、という効果を得ることができる。
［第４の実施形態］
図１０は、本発明の第４の実施形態に係る半導体装置としての保護素子１Ｃの構成を示す平面図である。保護素子１Ｃは、第１の導電部２０および第２の導電部３０のパターンが第１の実施形態に係る保護素子１と異なる。具体的には、保護素子１Ｃは、第１の導電部２０がＸ方向に伸びる部分を含んでおらず、第２の導電部３０を構成する第１のアイランド部３１および第２のアイランド部３２が、第１の導電部２０の第１の部分２１〜第３の部分２３と同じ長さを有している。
すなわち、保護素子１Ｃにおいて、第１の導電部２０は、それぞれＹ方向に伸びる第１の部分２１、第２の部分２２、第３の部分２３を有する。第１の部分２１、第２の部分２２、第３の部分２３は、Ｘ方向に互いに離間して並置されている。保護素子１Ｃにおいて、第２の導電部３０は、Ｙ方向に伸びる第１のアイランド部３１および第２のアイランド部３２を有する。第１のアイランド部３１は、第１の導電部２０の第１の部分２１と第２の部分２２との間に設けられている。第２のアイランド部３２は、第１の導電部２０の第２の部分２２と第３の部分２３との間に設けられている。第２の導電部３０は、第１の導電部２０の外周を囲む環状パターンを有する環状部３８を更に含む。環状部３８は、図２ＡにおいてＹ方向に伸びる部分と、Ｘの方向に伸びる部分とを有する矩形環状パターンを有する。
上記の構成を有する保護素子１Ｃにおいても、保護素子１と同様、面積の増大を抑制しつつＥＳＤに対する放電能力を従来よりも向上させることができる、という効果を得ることができる。
［第５の実施形態］
図１１は、本発明の第５の実施形態に係る半導体装置としての保護素子１Ｄの構成を示す平面図である。保護素子１Ｄは、第１の導電部２０および第２の導電部３０のパターンが第１の実施形態に係る保護素子１と異なる。
保護素子１Ｄにおいて、第１の導電部２０は、図１１においてそれぞれＹ方向に伸びる第１の部分２１、第２の部分２２を有する。第１の部分２１および第２の部分２２は、図１１においてＸ方向に互いに離間して並置されている。図１１においてＸ方向に伸びる第１の導電部２０の第４の部分２４は、第１の部分２１および第２の部分２２の各々の一端に接続されている。図１１においてＸ方向に伸びる第１の導電部２０の第５の部分２５は、第１の部分２１および第２の部分２２の各々の他端に接続されている。このように、保護素子１Ｄにおいて、第１の導電部２０は単一の矩形リング状パターンを有する。
第２の導電部３０は、図１１においてＹ方向に伸びる第１のアイランド部３１を有する。第１のアイランド部３１は、第１の導電部２０の第１の部分２１と第２の部分２２との間に設けられている。すなわち、第１のアイランド部３１は、第１の導電部２０の第１の部分２１と第２の部分２２との間に挟まれており、これらの双方と対向している。第１のアイランド部３１は、第１のアイランド部３１の外周を囲む絶縁体４０によって第１の導電部２０から絶縁分離されている。第２の導電部３０は、第１の導電部２０の外周を囲む環状のパターンを有する環状部３８を更に含む。
上記の構成を有する保護素子１Ｄにおいても、保護素子１と同様、面積の増大を抑制しつつＥＳＤに対する放電能力を従来よりも向上させることができる、という効果を得ることができる。
以上、本発明の実施形態に係る半導体装置の構成について例示したが、本発明は、上記の各実施形態に係る半導体装置の構成に限定されるものではない。すなわち、本発明に係る半導体装置は、各々が第１の導電型を有し且つ第１の方向に伸び、第１の方向と交差する第２の方向に互いに離間して並置された複数の部分を有する第１の導電部と、各々が第１の導電型とは異なる第２の導電型を有し且つ第１の方向に伸び、第１の導電部の第２の方向に互いに離間して並置された複数の部分の間に設けられた少なくとも１つのアイランド部を有する第２の導電部と、を含んでいればよく、上記の第１〜第５の実施形態に係る半導体装置の構成に対して適宜改変を加えることが可能である。
１、１Ａ、１Ｂ、１Ｃ 半導体装置
１０ シリコン基板
１１ Ｎウェル
２０ 第１の導電部
２１ 第１の部分
２２ 第２の部分
２３ 第３の部分
２４ 第４の部分
２５ 第５の部分
２６ 第６の部分
３０ 第２の導電部
３１ 第１のアイランド部
３２ 第２のアイランド部
３３ 第３のアイランド部
３４ 第４のアイランド部
３９ 環状部
４０、４１ 絶縁体

Claims (7)

  1. 各々が第１の導電型を有し且つ第１の方向に伸び、前記第１の方向と交差する第２の方向に互いに離間して並置された複数の部分を有する第１の導電部と、
    前記第１の導電部の前記複数の部分の各々の間に設けられ、前記第１の導電型とは異なる第２の導電型を有し且つ前記第１の方向に伸びるアイランド部を有する第２の導電部と、
    を含み、
    前記第１の導電部及び前記第２の導電部は、前記第２の導電型を有するウェル内に設けられ、
    前記第１の導電部は、前記第１の導電部よりも不純物濃度が低い前記第１の導電型の低濃度領域を介して前記ウェルに接続されている
    半導体装置。
  2. 前記第１の導電部の前記複数の部分は、各々が前記第１の導電型を有し且つ前記第１の方向に伸び、前記第２の方向に互いに離間して並置された少なくとも３つの部分であり、
    前記第２の導電部は、各々が前記第１の導電部の前記少なくとも３つの部分の各々の間に設けられ、前記第２の導電型を有し且つ前記第１の方向に伸びる複数のアイランド部を有する
    請求項１に記載の半導体装置。
  3. 前記第２の導電部は、前記第２の導電型を有し且つ前記第１の導電部を囲む環状パターンを有する環状部を更に含む
    請求項１または請求項２に記載の半導体装置。
  4. 前記環状部は、前記第１の方向に伸びる部分と、前記第２の方向に伸びる部分とを有する矩形環状パターンを有する
    請求項３に記載の半導体装置。
  5. 前記第１の導電部は、前記第１の導電型を有し且つ前記環状部の内側において前記環状部の前記第２の方向に伸びる部分と対向する前記第２の方向に伸びる部分を更に含む
    請求項４に記載の半導体装置。
  6. 前記第１の導電部は、各々が前記第１の導電型を有し且つ前記第１の方向に伸び、前記第２の方向に互いに離間して並置された少なくとも３つの部分と、前記少なくとも３つの部分の各々と交差する複数の部分とからなる格子状パターンを有し、
    前記第２の導電部は、各々が前記第１の導電部の前記格子状パターンにおける各格子の内側に設けられ、前記第２の導電型を有し且つ前記第１の方向に伸びる複数のアイランド部を有する
    請求項１に記載の半導体装置。
  7. 各々が第１の導電型を有し且つ第１の方向に伸び、前記第１の方向と交差する第２の方向に互いに離間して並置された複数の部分を有する第１の導電部と、前記第１の導電部の前記第１の方向に伸びる複数の部分の各々の間に設けられ、前記第１の導電型とは異なる第２の導電型を有し且つ前記第１の方向に伸びるアイランド部を有する第２の導電部と、を備えた第１の保護素子と、
    各々が前記第２の導電型を有し且つ第１の方向に伸び、前記第２の方向に互いに離間して並置された複数の部分を有する第３の導電部と、前記第３の導電部の前記第１の方向に伸びる複数の部分の各々の間に設けられ、前記第１の導電型を有し且つ前記第１の方向に伸びるアイランド部を有する第４の導電部と、を備えた第２の保護素子と、
    を含み、
    前記第１の導電部及び前記第２の導電部は、前記第２の導電型を有する第１のウェル内に設けられ、
    前記第１の導電部は、前記第１の導電部よりも不純物濃度が低い前記第１の導電型の低濃度領域を介して前記第１のウェルに接続されており、
    前記第３の導電部及び前記第４の導電部は、前記第１の導電型を有する第２のウェル内に設けられ、
    前記第３の導電部は、前記第３の導電部よりも不純物濃度が低い前記第２の導電型の低濃度領域を介して前記第２のウェルに接続されている
    半導体装置。
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