CN210640220U - 芯片和电子器件 - Google Patents

Abstract

本实用新型提供一种芯片，包括衬底和保护环结构，保护环结构设于衬底并环绕衬底的边缘布置，保护环结构包括内环和外环，该保护环结构还包括压力分散结构，该压力分散结构包括压力分散单元，压力分散单元设于衬底，并连接于内环与外环之间。本实用新型的芯片通过在保护环结构中设置压力分散结构，且该压力分散结构包括压力分散单元，压力分散单元连接于保护环结构的内环和外环之间，显著提高了保护环结构的强度，进而提升其抗压能力，减少芯片因应力产生的裂纹，大大降低了芯片的破损率。

Description

芯片和电子器件

技术领域

本实用新型涉及电子器件技术领域，尤其涉及一种芯片和电子器件。

背景技术

在半导体集成电路芯片上，一般围绕集成电路设置保护环，保护环一般由互连层金属和插塞层金属形成，且临近芯片的切割道，作为芯片在封装以及切割过程中的保护屏障，防止芯片被破坏，同时能够防止水分进入芯片内部而造成集成电路的损坏，保证芯片良好的产品可靠性。但是传统的保护环的抗压能力较弱，在芯片封装及切割过程中，仍然不可避免地出现破裂，导致内部的损坏。

需要说明的是，在上述背景技术部分公开的信息仅用于加强对本实用新型的背景的理解，因此可以包括不构成对本领域普通技术人员已知的相关技术的信息。

实用新型内容

本实用新型的一个目的在于克服上述相关技术的不足，提供一种芯片，该芯片设有保护环结构，通过在保护环结构的内环和外环之间设置压力分散结构，能够显著提高保护圈的强度，进而提升其抗压能力，避免芯片内部结构的损坏，大大降低了芯片的破损率。

本实用新型的另一目的为提供一种电子器件，包括上述具有保护环结构的芯片，使得电子器件的使用寿命得到提升。

根据本实用新型的一方面，提供一种芯片，包括衬底和保护环结构，所述保护环结构设于所述衬底表面并环绕所述衬底的边缘布置，所述保护环结构包括内环和外环，其特征在于，所述保护环结构还包括压力分散结构，所述压力分散结构包括压力分散单元，所述压力分散单元设于所述衬底，并连接于所述内环与所述外环之间。

根据本实用新型的一示例性实施方式，所述压力分散结构包括多个所述压力分散单元，多个所述压力分散单元沿所述保护环结构的环绕路径相间隔地设置在所述内环和所述外环之间。

根据本实用新型的一示例性实施方式，所述芯片具有多个角隅部，所述保护环结构的环绕路径具有多个第一段和多个第二段，多个所述第一段分别对应于所述芯片的多条侧边，多个所述第二段分别对应于多个所述角隅部；其中，多个所述压力分散单元分为多个第一单元组和多个第二单元组，多个所述第一单元组分别分布于所述保护环结构的多个第一段，多个所述第二单元组分别分布于所述保护环结构的多个第二段。

根据本实用新型的一示例性实施方式，每个所述第一单元组的所述压力分散单元的数量为多个，并沿所述保护环结构的所述第一段的延伸方向间隔分布；和/或，每个所述第二单元组的所述压力分散单元的数量为多个，并沿所述保护环结构的所述第二段的延伸方向间隔分布。

根据本实用新型的一示例性实施方式，所述外环设有第一互连层结构和第一插塞层结构，所述第一互连层结构设于所述第一插塞层结构远离所述衬底表面的一侧，所述内环设有第二互连层结构和第二插塞层结构，所述第二互连层结构设于所述第二插塞层结构的远离所述衬底表面的一侧；其中，至少一个所述压力分散单元包括：第三互连层结构，连接于所述第一互连层结构与所述第二互连层结构之间；第三插塞层结构，连接于所述第一插塞层结构和所述第二插塞层结构之间；所述第一互连层结构、所述第二互连层结构和所述第三互连层结构形成一互连体；所述第一插塞层结构、所述第二插塞层结构和所述第三插塞层结构形成一插塞体。

根据本实用新型的一示例性实施方式，所述压力分散结构包括多个所述压力分散单元，多个所述压力分散单元沿所述保护环结构的环绕路径相间隔地设置在所述内环和所述外环之间；其中，多个所述压力分散单元包括：

第一压力分散单元，包括所述第三互连层结构和所述第三插塞层结构；以及，第二压力分散单元，包括所述第三互连层结构和多个所述第三插塞层结构，且多个所述第三插塞层结构连接于所述外环的第一插塞层结构和所述内环的第二插塞层结构之间。

根据本实用新型的一示例性实施方式，所述芯片具有多个角隅部，所述保护环结构的环绕路径具有多个第一段和多个第二段，多个所述第一段分别对应于所述芯片的多条侧边，多个所述第二段分别对应于多个所述角隅部；其中，多个所述压力分散单元分为多个第一单元组和多个第二单元组，多个第一单元组分别分布于所述保护环结构的多个第一段，多个第二单元组分别分布于所述保护环结构的多个第二段；每个所述第一单元组包括至少一个第一压力分散单元或至少一个第二压力分散单元；以及每个所述第二单元组包括至少一个第二压力分散单元或至少一个第一压力分散单元。

根据本实用新型的一示例性实施方式，所述芯片具有多个角隅部，所述保护环结构的环绕路径具有多个第一段和多个第二段，多个所述第一段分别对应于所述芯片的多条侧边，多个所述第二段分别对应于多个所述角隅部；其中，多个所述压力分散单元分为多个第一单元组和多个第二单元组，多个第一单元组分别分布于所述保护环结构的多个第一段，多个第二单元组分别分布于所述保护环结构的多个第二段；每个所述第一单元组包括至少一个第一压力分散单元和至少一个第二压力分散单元；每个所述第二单元组包括至少一个第一压力分散单元和/或至少一个第二压力分散单元。

根据本实用新型的一示例性实施方式，所述芯片具有多个角隅部，所述保护环结构的环绕路径具有多个第一段和多个第二段，多个所述第一段分别对应于所述芯片的多条侧边，多个所述第二段分别对应于多个所述角隅部；其中，多个所述压力分散单元分为多个第一单元组和多个第二单元组，多个第一单元组分别分布于所述保护环结构的多个第一段，多个第二单元组分别分布于所述保护环结构的多个第二段；每个所述第一单元组包括至少一个第一压力分散单元或至少一个第二压力分散单元；每个所述第二单元组包括至少一个第一压力分散单元和至少一个第二压力分散单元。

根据本实用新型的一示例性实施方式，在所述第二压力分散单元中，相邻两个所述第三插塞层结构的间隔小于相邻两个所述第一压力分散单元中的所述第三插塞层结构的间隔。

根据本实用新型的一示例性实施方式，所述互连体和所述插塞体的数量相同且为多个，所述互连体和所述插塞体在垂直于所述衬底表面的方向上交替排列。

根据本实用新型的一示例性实施方式，所述保护环结构电连接至所述衬底的P型阱。

根据本实用新型的另一方面，提供一种电子器件，包括如上述实施例所述的芯片。

由上述技术方案可知，本实用新型具备以下优点和积极效果中的至少之一：

通过在保护环结构中设置压力分散结构，且该压力分散结构包括压力分散单元，压力分散单元连接于保护环结构的内环和外环之间，显著提高了保护环结构的强度，进而提升其抗压能力，减少芯片因应力产生的裂纹，大大降低了芯片的破损率。

附图说明

通过参照附图详细描述其示例实施方式，本实用新型的上述和其它特征及优点将变得更加明显。

图1为本实用新型一示例性实施例中的衬底及其保护环结构的俯视图；

图2为图1中的衬底及保护环结构沿AA线的剖面图；

图3为本实用新型另一示例性实施例中的衬底及其保护环结构的俯视图；

图4为本实用新型另一示例性实施例中的衬底及其保护环结构的俯视图。

附图标记说明：

1、衬底；2、保护环结构；21、外环；211、第一插塞层结构；

212、第一互连层结构；22、内环；221、第二插塞层结构；

222、第二互连层结构；23、压力分散结构；231、压力分散单元；

231’、第一压力分散单元；231”、第二压力分散单元；

2311’、2311”、第三互连层结构；2312’、2312”、第三插塞层结构；

24、环绕路径；241、第一段；242、第二段。

具体实施方式

现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的实施方式；相反，提供这些实施方式使得本实用新型将全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。图中相同的附图标记表示相同或类似的结构，因而将省略它们的详细描述。

虽然本说明书中使用相对性的用语，例如“顶”“底”“上”、“下”“内”“外”来描述图标的一个组件对于另一组件的相对关系，但是这些术语用于本说明书中仅出于方便。如果将图标的装置翻转使其上下颠倒，则所叙述在“上”的组件将会成为在“下”的组件。当某结构在其它结构“上”时，有可能是指某结构一体形成于其它结构上，或指某结构“直接”设置在其它结构上，或指某结构通过另一结构“间接”设置在其它结构上。用语“一”、“该”和“所述”用以表示存在一个或多个要素/组成部分/等；用语“包括”和“具有”用以表示开放式的包括在内的意思并且是指除了列出的要素/组成部分/等之外还可存在另外的要素/组成部分/等。

如图1至4所示，代表性地示出了本实用新型实施例中的芯片及设置于其上的保护环结构。图1、图3和图4代表性地示出了不同实施例中的衬底及其保护环结构的俯视图，图2代表性地示出了图1中的保护环结构的剖面视图。

本实用新型实施例中的芯片可以半导体芯片为例，该半导体芯片的中央位置设置有集成电路，保护环结构2电连接至半导体芯片的P型阱并围绕集成电路，邻近半导体芯片的边缘。保护环结构2是在形成半导体芯片的过程中形成的，一般由互连层金属和插塞层金属形成。当半导体芯片还未进行切割时，保护环结构2形成在临近切割线的边缘，以抵抗由于芯片切割而产生的压力应力，进而保护内部集成电路等结构，并避免衬底及集成电路产生应力裂纹。当然，上述芯片不仅仅限于半导体芯片，还可以是其他电子芯片，在此并不进行限定。

传统的芯片保护环结构包括内环和外环，以形成双层保护结构。但是在实际应用中发现，尽管使用了双层保护结构，其仅仅在一定程度上具有抵抗压力的作用，如果切割或者封装过程中压力稍微增大，将会对双层保护结构中的至少一层产生破坏，而一旦其中某一层(内环或外环)破坏后，另一层的保护能力将大大减弱，也很容易受损，进而导致芯片内部的集成电路破损，使整个芯片的性能及寿命大大降低。

如图1所示，本实用新型实施例提供了一种芯片，包括衬底1和保护环结构2。保护环结构2设于衬底1的表面并环绕所述衬底1的边缘布置，该保护环结构2包括内环22和外环21，此外，该保护环结构2还包括压力分散结构23，而压力分散结构23包括压力分散单元231，该压力分散单元231设于衬底1，并连接于所述内环22与所述外环21之间。

在本实用新型的一些实施例中，如图1所示，上述的压力分散结构23包括多个压力分散单元231，该多个压力分散单元231沿保护环结构2的环绕路径24相间隔地设置在内环22和外环21之间。

需要说明的是，内环22和外环21各自均形成闭合的环路，保护环结构2的环绕路径24可以是在内环22与外环21之间的闭合环区域，为了更形象地理解，可以是在该内环22与外环21的闭合环区域中，从某点开始沿顺时针或逆时针移动直至再次移动至该点的路径痕迹。

衬底1可以为硅衬底或锗衬底，其上可以形成多个半导体器件。对于本实用新型实施例中未涉及到的半导体器件，本领域技术人员能够知晓。因此，为了使附图表达更加清楚，对于本实用新型实施例中未涉及到的半导体器件，附图中未示出。在本实用新型的一些实施例中，如图1所示，该芯片具有多个角隅部，保护环结构2的环绕路径24具有多个第一段241和多个第二段242，多个第一段241分别对应于芯片的多条侧边，多个第二段242分别对应于多个角隅部。

需要说明的是，本实施例中的芯片为矩形，角隅部为该矩形的四个角。此外，芯片还可以是其他形状，例如三角形、五边形、六边形或其他多边形，在此不做限定。由于在芯片的角隅部所受的应力较集中，因此在本实施例中，保护圈的对应芯片角隅部的部分设置切角，以增大保护环结构2对应角隅部的位置的受力面积，将此处的应力分散，提高保护环结构2的抗压力能力。

另外，在本实施例中，第一段241呈直线型，第二段242呈直线型，相邻的两个第一段241通过一个第二段242连接，由于本实施例中的芯片为矩形，因此，保护环结构2的形状为八边形。当然，第一段241和第二段242也可以是弧线或者其他曲线，本领技术人员可以根据芯片制备具体过程而进行选择，在此不做限定。第一段241的延伸方向为第一段241的长度方向，在图1中，该延伸方向为平行于第一段241所对应的衬底1的侧边的方向。第二段242的延伸方向为第二段241的长度方向。在本实用新型的一些实施例中，如图1所示，将多个压力分散单元231进行分组。在一些实施例中，多个压力分散单元231可以分为多个第一单元组和多个第二单元组。其中，多个第一单元组的压力分散单元231分别分布于保护环结构2的多个第一段241，多个第二单元组的压力分散单元231分别分布于保护环结构2的多个第二段242。

在本实用新型的一些实施例中，每个第一单元组中压力分散单元231的数量可以为至少一个，每个第二单元组中的压力分散单元231的数量可以为至少一个。当数量为一个时，均设置于对应的第一段241和第二段242即可。当数量为多个时，多个压力分散单元231沿保护环结构2的第一段241和第二段242的延伸方向间隔分布。

通过上述设计，在保护环结构2的环绕路径24设置多个压力分散单元231，能够加强内环22和外环21之间的连接，对保护环结构2的内环22和外环21进行加固，并且能够实现对压力的适当的分散，提高了保护环结构2的抗压能力。

在一些实施例中，如图1所示，外环21和内环22结构相同，均包括互连层结构和插塞层结构。具体地，外环21设有第一互连层结构212和第一插塞层结构211，该第一互连层结构212设于该第一插塞层结构211远离所述衬底表面的一侧，该内环22设有第二互连层结构222和第二插塞层结构221，第二互连层结构222设于所述第二插塞层结构221的远离衬底1表面的一侧。在一些实施例中，如图1所示，至少一个压力分散单元231包括第三互连层结构和第三插塞层结构。其中，第三互连层结构连接于外环21的第一互连层212与内环22的第二互连层222之间。具体地，连接于外环21的内表面和内环22的外表面之间。第三插塞层结构连接外环21的第一插塞层结构211和内环22的第二插塞层结构221之间。具体地，第三插塞层结构的两端可以伸入第一插塞层结构211和第二插塞层结构221的内部，具体尺寸根据芯片的制备工艺决定，在此不做限定。上述的第一互连层结构、第二互连层结构和第三互连层结构形成一个整体，可以称为互连体；上述的第一插塞层结构、第二插塞层结构和第三插塞层结构形成一整体，可以称为插塞体。

在一些实施例中，上述实施例中的互连体和插塞体的数量相同且为多个，互连体和插塞体在垂直于该衬底表面的方向上交替排列。

在一些实施例中，如图2所示，保护环结构的互连层结构和插塞层结构可以在垂直于衬底1表面的方向上设置多层。图2中仅仅显示的是外环21和内环22的结构。压力分散单元中的第三互连层结构和第一互连层结构212、第二互连层结构222的层数相同，第三插塞层结构和第一插塞层结构211、第二插塞层221结构的层数相同。

需说明的是，附图1、3和4的俯视图中，完全显示了互连层结构和插塞层结构的布局，将遮挡部分进行显示，本领域技术人员结合上述各个附图及图2能够明确本申请保护环结构的具体设置。

本实用新型实施例中的上述第一互连层结构212、第二互连层结构222和第三互连层结构的材料相同，可以为金属。第一插塞层结构、第二插塞层结构和第三插塞层结构的材料相同。例如均可以是为铜、钨或者其他金属，该材料可以根据实际需求进行选择，在此不做限定。

上述互连层结构和插塞层结构的形成工艺为半导体工艺比较成熟的技术，本领域技术人员熟悉该工艺且能够实现，此处不再赘述。

需要说明的是，本实用新型实施例中的“内”进一步表示靠近芯片中心的位置，而“外”表示靠近芯片边缘的位置，例如，内环22位于外环21的内侧，而内环22位于芯片中心的外部。如图1至图3所示，内环22的外表面和外环21的内表面相对。

在一些实施例中，压力分散结构23包括多个压力分散单元231，多个压力分散单元231可以包括具有不同结构的第一压力分散单元231’和第二压力分散单元231”。其中，如图1所示，第一压力分散单元231’可以包括上述实施例中的一个第三互连层结构，该第三互连层结构连接于外环21的第一互连层结构212和内环22的第二互连层结构222之间，为了进行区分，在附图1至4中，将第一压力分散单元231’的第三互连层结构标记为2311’；此外，该第一压力分散单元231’还包括上述实施例中的一个第三插塞层结构2312’，该第三插塞层结构2312’连接外环21的第一插塞层结构211和内环22的第二插塞层结构221之间第三插塞层结构2312”。第二压力分散单元231”可以包括上述实施例中的一个第三互连层结构2311”，该第三互连层结构2311”连接于外环21的第一互连层结构212和内环22的第二互连层结构222之间，不同的是，该第三互连层结构2311”沿着环绕路径24的延伸方向的尺寸更大。该第二压力分散单元231”还可以包括上述实施例中的多个第三插塞层结构2312”，该多个第三插塞层结构2312”连接于外环21的第一插塞层结构211和内环22的第二插塞层结构221之间第三插塞层结构2312”。第二压力分散单元231”中的一个第三互连层结构2311”设置了多个第三插塞层结构2312”，此种设计使得制备工艺更加简单，而且能够使第三插塞层结构的分布更加密集，以分担更多的压力。

在一些实施例中，如图1、图3和图4所示，第三互连层结构和第三插塞层结构分别垂直于环绕路径24各段的延伸方向，进而实现垂直连接内环22和外环21。如此设计使得应力分散更加均匀。当然也可以是以其他角度与内环22和外环21连接，在此不做限定。

在一些实施例中，第一压力分散单元231’和第二压力分散单元231”中的第三互连层结构的材料与外环21的第一互连层结构212和内环22中的第二互连层结构222的材料相同，第三插塞层结构的材料则与外环21的第一插塞层结构211和内环22的第二插塞层结构221中的填充体的材料相同。由此能够在工艺中一次形成，无需更换材料，降低工艺的复杂程度。

在一些实施例中，如图3和图4所示，每个第一单元组可以包括至少一个第一压力分散单元231’或至少一个第二压力分散单元231”，每个第二单元组可以包至少一个第二压力分散单元231”或至少一个第一压力分散单元231’。即在保护环结构2的环绕路径24中，对应衬底1侧边的每个第一段241中的压力分散单元231结构相同，对应衬底1角隅部的每个第二段242中的压力分散单元231结构相同。

在一些实施例中，每个第一单元组可以包括至少一个第一压力分散单元231’和至少一个第二压力分散单元231”；每个第二单元组可以包括至少一个第一压力分散单元231’或至少一个第二压力分散单元231”。

在一些实施例中，每个第一单元组可以包括至少一个第一压力分散单元231’和至少一个第二压力分散单元231”；每个第二单元组也可以包括至少一个第一压力分散单元231’和至少一个第二压力分散单元231”。

在一些实施例中，每个第一单元组包括至少一个第一压力分散单元231’或至少一个第二压力分散单元231”；每个第二单元组包括至少一个第一压力分散单元231’和至少一个第二压力分散单元231”。

在一些实施例中，如图1、3～4所示，设相邻的两个第一压力分散单元231’的第三插塞层结构2312’的间隔为d1，在第二压力分散单元231”中，设其相邻的两个第三插塞层结构2312”的间隔为d2，则d2＜d1。在一些实施例中，根据芯片生产工艺中的最小设计规则(不同的芯片和制备工艺，最小设计规则也不同，本领域技术人员可以根据本领域的公众常识获得，此处不再赘述)，在不同的芯片生产工艺中，会规定一个最小距离d。在一个第二压力分散单元231”中，相邻的两个第三插塞层结构2312”的间隔可以为最小距离d的1～2倍，而相邻的两个第一压力分散单元231’的第三插塞层结构2312’之间的间隔可以为最小距离d的3～6倍。本领域技术人员可以根据工艺要求，进行适当的调整，在此不做限定。

在上述实施例中，可以将第二压力分散单元231”设于承受压力较大的位置。例如，一般在芯片的角隅部位设置第二压力分散单元231”，使得第三插塞层结构2312”的密度更大，进而承担更多的压力，保护芯片不容易受损。当然，根据工艺的不同，也可能在芯片的其他位置，如第一段241承受的压力更大，则可以设置第二压力分散单元231”。

上述实施例中，第一段241和第二段242的第一压力分散单元231’之间的间隔可以相同，多个第一单元组的压力分散单元231数量可以相同，且多个压力分散单元231相互平行、间隔均匀地布置。多个第二单元组的压力分散单元231数量可以相同，且多个压力分散单元231相互平行、且间隔均匀地布置。上述均匀设置，不仅能够更加均匀地分担压力应力，还能够使芯片承受的压力更加均匀，避免造成局部损坏。

综上，本实用新型实施中，通过在保护环结构2中设置压力分散结构23，且该压力分散结构23包括压力分散单元231，压力分散单元231连接于保护环结构2的内环22和外环21之间，显著提高了保护环结构2的强度，进而提升其抗压能力，避免芯片内部结构的损坏，减少芯片因应力产生的裂纹，大大降低了芯片的破损率。

根据本实用新型的另一方面，本实用新型实施例还提供了一种电子器件，包括上述实施例中的芯片。

应可理解的是，本实用新型不将其应用限制到本说明书提出的部件的详细结构和布置方式。本实用新型能够具有其他实施方式，并且能够以多种方式实现并且执行。前述变形形式和修改形式落在本实用新型的范围内。应可理解的是，本说明书公开和限定的本实用新型延伸到文中和/或附图中提到或明显的两个或两个以上单独特征的所有可替代组合。所有这些不同的组合构成本实用新型的多个可替代方面。本说明书所述的实施方式说明了已知用于实现本实用新型的最佳方式，并且将使本领域技术人员能够利用本实用新型。

Claims (13)

1.一种芯片，包括衬底和保护环结构，所述保护环结构设于所述衬底表面并环绕所述衬底的边缘布置，所述保护环结构包括内环和外环，其特征在于，所述保护环结构还包括压力分散结构，所述压力分散结构包括压力分散单元，所述压力分散单元设于所述衬底，并连接于所述内环与所述外环之间。

2.根据权利要求1所述的芯片，其特征在于，所述压力分散结构包括多个所述压力分散单元，多个所述压力分散单元沿所述保护环结构的环绕路径相间隔地设置在所述内环和所述外环之间。

3.根据权利要求2所述的芯片，其特征在于，所述芯片具有多个角隅部，所述保护环结构的环绕路径具有多个第一段和多个第二段，多个所述第一段分别对应于所述芯片的多条侧边，多个所述第二段分别对应于多个所述角隅部；其中，多个所述压力分散单元分为多个第一单元组和多个第二单元组，多个所述第一单元组分别分布于所述保护环结构的多个第一段，多个所述第二单元组分别分布于所述保护环结构的多个第二段。

4.根据权利要求3所述的芯片，其特征在于，每个所述第一单元组的所述压力分散单元的数量为多个，并沿所述保护环结构的所述第一段的延伸方向间隔分布；和/或，每个所述第二单元组的所述压力分散单元的数量为多个，并沿所述保护环结构的所述第二段的延伸方向间隔分布。

5.根据权利要求1所述的芯片，其特征在于，所述外环设有第一互连层结构和第一插塞层结构，所述第一互连层结构设于所述第一插塞层结构远离所述衬底表面的一侧，所述内环设有第二互连层结构和第二插塞层结构，所述第二互连层结构设于所述第二插塞层结构的远离所述衬底表面的一侧；其中，至少一个所述压力分散单元包括：

第三互连层结构，连接于所述第一互连层结构与所述第二互连层结构之间；

第三插塞层结构，连接于所述第一插塞层结构和所述第二插塞层结构之间；

所述第一互连层结构、所述第二互连层结构和所述第三互连层结构形成一互连体；

所述第一插塞层结构、所述第二插塞层结构和所述第三插塞层结构形成一插塞体。

6.根据权利要求5所述的芯片，其特征在于，所述压力分散结构包括多个所述压力分散单元，多个所述压力分散单元沿所述保护环结构的环绕路径相间隔地设置在所述内环和所述外环之间；其中，多个所述压力分散单元包括：

第一压力分散单元，包括所述第三互连层结构和所述第三插塞层结构；以及，

第二压力分散单元，包括所述第三互连层结构和多个所述第三插塞层结构，且多个所述第三插塞层结构连接于所述外环的第一插塞层结构和所述内环的第二插塞层结构之间。

7.根据权利要求6所述的芯片，其特征在于，所述芯片具有多个角隅部，所述保护环结构的环绕路径具有多个第一段和多个第二段，多个所述第一段分别对应于所述芯片的多条侧边，多个所述第二段分别对应于多个所述角隅部；其中，多个所述压力分散单元分为多个第一单元组和多个第二单元组，多个第一单元组分别分布于所述保护环结构的多个第一段，多个第二单元组分别分布于所述保护环结构的多个第二段；

每个所述第一单元组包括至少一个第一压力分散单元或至少一个第二压力分散单元；以及

每个所述第二单元组包括至少一个第二压力分散单元或至少一个第一压力分散单元。

8.根据权利要求6所述的芯片，其特征在于，所述芯片具有多个角隅部，所述保护环结构的环绕路径具有多个第一段和多个第二段，多个所述第一段分别对应于所述芯片的多条侧边，多个所述第二段分别对应于多个所述角隅部；其中，多个所述压力分散单元分为多个第一单元组和多个第二单元组，多个第一单元组分别分布于所述保护环结构的多个第一段，多个第二单元组分别分布于所述保护环结构的多个第二段；

每个所述第一单元组包括至少一个第一压力分散单元和至少一个第二压力分散单元；每个所述第二单元组包括至少一个第一压力分散单元和/或至少一个第二压力分散单元。

9.根据权利要求6所述的芯片，其特征在于，所述芯片具有多个角隅部，所述保护环结构的环绕路径具有多个第一段和多个第二段，多个所述第一段分别对应于所述芯片的多条侧边，多个所述第二段分别对应于多个所述角隅部；其中，多个所述压力分散单元分为多个第一单元组和多个第二单元组，多个第一单元组分别分布于所述保护环结构的多个第一段，多个第二单元组分别分布于所述保护环结构的多个第二段；

每个所述第一单元组包括至少一个第一压力分散单元或至少一个第二压力分散单元；每个所述第二单元组包括至少一个第一压力分散单元和至少一个第二压力分散单元。

10.根据权利要求9所述的芯片，其特征在于，在所述第二压力分散单元中，相邻两个所述第三插塞层结构的间隔小于相邻两个所述第一压力分散单元中的所述第三插塞层结构的间隔。

11.根据权利要求5所述的芯片，其特征在于，所述互连体和所述插塞体的数量相同且为多个，所述互连体和所述插塞体在垂直于所述衬底表面的方向上交替排列。

12.根据权利要求1所述的芯片，其特征在于，所述保护环结构电连接至所述衬底的P型阱。

13.一种电子器件，其特征在于，包括：如权利要求1至12中任一项所述的芯片。

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