CN102856280A - 焊盘和芯片 - Google Patents

焊盘和芯片 Download PDF

Info

Publication number
CN102856280A
CN102856280A CN2012103531094A CN201210353109A CN102856280A CN 102856280 A CN102856280 A CN 102856280A CN 2012103531094 A CN2012103531094 A CN 2012103531094A CN 201210353109 A CN201210353109 A CN 201210353109A CN 102856280 A CN102856280 A CN 102856280A
Authority
CN
China
Prior art keywords
area
pad
top layer
metallic layer
chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2012103531094A
Other languages
English (en)
Other versions
CN102856280B (zh
Inventor
赵立新
乔劲轩
占世武
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Galaxycore Shanghai Ltd Corp
Original Assignee
Galaxycore Shanghai Ltd Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Galaxycore Shanghai Ltd Corp filed Critical Galaxycore Shanghai Ltd Corp
Priority to CN201210353109.4A priority Critical patent/CN102856280B/zh
Publication of CN102856280A publication Critical patent/CN102856280A/zh
Application granted granted Critical
Publication of CN102856280B publication Critical patent/CN102856280B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

本发明提供一种焊盘和芯片。所述焊盘包括顶层金属层，所述顶层金属层包括第一区域和第二区域，所述第一区域和第二区域沿宽度方向连接，所述第一区域的形状为矩形，所述第一区域的长度大于或等于所述第二区域的平均长度。所述芯片包括：位于芯片边缘区域的地线、电源线或静电隔离环，所述地线、电源线或静电隔离环包括顶层金属层和其它金属层；多个上述的焊盘，所述焊盘位于所述地线、电源线或静电隔离环的外围区域，所述焊盘的顶层金属层和所述地线、电源线或静电隔离环的顶层金属层位于同一层，所述焊盘的顶层金属层形状与所述地线、电源线或静电隔离环对应的顶层金属层形状相匹配。本发明可以减小芯片的面积，提高集成度。

Description

焊盘和芯片
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种焊盘和芯片。
背景技术
随着集成电路的制作向超大规模集成电路发展，晶片上的电路密度越来越大，所含元件数量不断增加，晶体表面已无法提供足够的面积来制作所需的互连线（interconnect）结构，因此焊盘（pad）是极其重要的连接构件。
现有芯片中多包括地线、电源线、静电隔离环和焊盘等结构，且地线、电源线、静电隔离环和焊盘等均可以由多个金属层组成，根据设计需要使金属层之间通过通孔进行电连接。地线、电源线、静电隔离环和焊盘中包含的金属层数目可以不同，但是其顶层金属层一般都位于同一层。在芯片的上表面还会形成覆盖地线、电源线、静电隔离环和焊盘的钝化层，且会在焊盘对应的钝化层中形成露出焊盘上表面的开口，并在开口中形成导线以实现芯片与外部器件的电连接。
在一个具体例子中，参考图1所示，所述芯片10包括：
电源线20，包括两个金属层，金属层之间通过通孔25实现电连接；
焊盘30，包括两个金属层，金属层之间通过通孔32实现电连接，各金属层的结构均为矩形且尺寸相同；所述焊盘30位于所述电源线20的外围区域；
钝化层（图中未示出），位于电源线20和焊盘30的上表面，所述钝化层与焊盘30对应的位置形成有一开口35，所述开口35的尺寸小于所述焊盘30金属层的尺寸。
焊盘30金属层的宽度W2与开口35的宽度W1有关，开口35的宽度W1又与芯片封装的形式密切相关。但是在现有的封装技术中，对开口35的宽度W1有尺寸要求，如COB（Chip On Board，板上芯片）封装中需要开口35的宽度W1达到75微米，从而使得焊盘30各金属层的宽度W2会接近80微米，最终导致芯片面积会变大很多，降低了电路的集成度。
因此，如何减小芯片的面积以提高集成度就成为本领域技术人员亟待解决的问题之一。
发明内容
本发明解决的问题是提供一种焊盘和芯片，以减小芯片面积，最终提高电路集成度。
为解决上述问题，本发明提供了一种焊盘，包括顶层金属层，所述顶层金属层包括第一区域和第二区域，所述第一区域和第二区域沿宽度方向连接，所述第一区域的形状为矩形，所述第一区域的长度大于或等于所述第二区域的平均长度。
可选地，所述焊盘还包括：位于所述顶层金属层下方的M个金属层，所述M个金属层的尺寸与所述第一区域的尺寸相等，所述M为大于或等于1的整数。
可选地，所述第二区域的形状为矩形。
可选地，所述第二区域的宽度与所述第一区域和第二区域的宽度之和的比值大于或等于十分之一。
可选地，所述第一区域的宽度范围包括20微米~80微米；所述第二区域的宽度范围包括5微米~60微米。
为了解决上述问题，本发明还提供了一种芯片，包括：
位于芯片边缘区域的地线、电源线或静电隔离环，所述地线、电源线或静电隔离环包括顶层金属层和其它金属层；
多个上述的焊盘，所述焊盘位于所述地线、电源线或静电隔离环的外围区域，所述焊盘的顶层金属层和所述地线、电源线或静电隔离环的顶层金属层位于同一层，所述焊盘的顶层金属层形状与所述地线、电源线或静电隔离环对应的顶层金属层形状相匹配。
可选地，所述焊盘的顶层金属层形状为凸字型，对应位置所述地线、电源线或静电隔离环的顶层金属层形状为凹字形。
可选地，所述芯片还包括：位于顶层金属层上表面的钝化层，所述钝化层中包括多个与所述焊盘对应的开口，所述开口同时暴露出对应焊盘的部分第一区域和部分第二区域。
与现有技术相比，本发明技术方案具有以下优点：本发明同时改变了焊盘顶层金属层的形状和位置以及相匹配的电源线、地线或静电隔离环的形状，使焊盘顶层金属层在矩形的第一区域的基础上增加第二区域，两个区域沿宽度方向连接，且保证第一区域的长度不小于第二区域的平均长度，从而在增大钝化层中开口的宽度尺寸的同时，不增加芯片的面积，最终可以提高电路的集成度。
进一步地，由于钝化层中开口的尺寸比较大，在满足COB封装工艺的同时，还可以兼容CSP（Chip Scale Package，芯片级封装）和CLCC（CeramicLeaded Chip Carrier，有引线陶瓷芯片载体）等其它类型的封装要求。
附图说明
图1是现有技术中芯片的结构示意图；
图2是本发明实施例一中芯片的结构示意图；
图3是本发明实施例一中焊盘的结构示意图；
图4是本发明实施例二中芯片的结构示意图；
图5是本发明实施例二中焊盘的结构示意图；
图6是本发明实施例三中芯片的结构示意图；
图7是本发明实施例三种焊盘的结构示意图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其它不同于在此描述的其它方式来实施，因此本发明不受下面公开的具体实施例的限制。
正如背景技术部分所述，现有技术中焊盘顶层金属层与其下面的金属层的尺寸完全相同且形状均为矩形，当要求其上表面的钝化层中的开口宽度比较大时，将使得焊盘中各金属层的宽度均比较大，从而增大了芯片的面积，不利于电路的高度集成化。
针对上述缺陷，本发明提供了一种新的焊盘结构和芯片结构，在保证焊盘的顶层金属层和芯片中地线、电源线或静电隔离环对应的顶层金属层形状相匹配的同时，仅通过改变焊盘顶层金属层形状或位置中的一种或两种的方式增加了焊盘顶层金属层的面积，而保持焊盘顶层金属层下面的各金属层的形状和尺寸均不变，从而就可以在焊盘顶层金属层上表面的钝化层中形成宽度较大的开口，实现各种芯片封装工艺的兼容，最终不增加芯片的面积，提高了电路的集成度。
下面结合附图进行详细说明。
本实施方式提供了一种芯片，包括：
位于芯片边缘区域的地线、电源线或静电隔离环，所述地线、电源线或静电隔离环包括顶层金属层和其它金属层；
多个焊盘，所述焊盘位于所述地线、电源线或静电隔离环的外围区域，所述焊盘包括顶层金属层和其它金属层，所述焊盘的顶层金属层和所述地线、电源线或静电隔离环的顶层金属层位于同一层，所述焊盘的顶层金属层形状与所述地线、电源线或静电隔离环对应的顶层金属层形状相匹配；
所述焊盘的顶层金属层包括第一区域和第二区域，所述第一区域和第二区域沿宽度方向连接，所述第一区域的形状为矩形，所述第一区域的长度大于或等于所述第二区域的平均长度。
为了简单起见，以下以焊盘位于电源线的外围区域为例进行说明，但其不限制本发明的保护范围。
实施例一
结合参考图2和图3所示，本实施例中芯片100包括：
电源线，位于芯片100的边缘区域，所述电源线包括顶层金属层200和位于顶层金属层200下面的N个其它金属层，所述N为大于或等于1的整数，金属层通过通孔250实现电连接；
多个焊盘，位于所述电源线的外围区域，所述焊盘包括顶层金属层300和位于顶层金属层300下面的M个其它金属层，金属层通过通孔（图中未示出）实现电连接，所述焊盘的顶层金属层300和所述电源线的顶层金属层200位于同一层，所述焊盘的顶层金属层300形状与所述电源线对应的顶层金属层200形状相匹配；所述焊盘的顶层金属层300包括第一区域310和第二区域320，所述第一区域310和第二区域320沿宽度方向连接，所述第一区域310的形状为矩形，所述第一区域310的长度大于或等于所述第二区域320的平均长度，所述M为大于或等于1的整数；
钝化层（图中未示出），位于顶层金属层（包括顶层金属层200和顶层金属层300）上表面，所述钝化层中包括多个与所述焊盘对应的开口400，所述开口400同时暴露出对应焊盘的部分第一区域310和部分第二区域320。
所述金属层的材料可以包括铜、铝、钨等，其与现有技术相同，在此不再赘述。
所述电源线中其它金属层的数目与焊盘中其它金属层的数目可以相同，也可以不同。
由于所述焊盘的顶层金属层300形状与所述电源线对应的顶层金属层200形状相匹配，因此与现有技术相比，本实施例在改变焊盘的顶层金属层300形状的同时，也改变了对应位置电源线的顶层金属层200的形状。
本实施例中第二区域320的形状为矩形，即所述焊盘的顶层金属层300形状为凸字型，对应位置所述电源线的顶层金属层200形状为凹字形。
所述第二区域320的宽度可以大于所述第一区域310的宽度，也可以小于或等于所述第一区域310的宽度。
所述第一区域310的宽度范围可以包括20微米~80微米，如：20微米、50微米或80微米。
所述第二区域320的宽度范围可以包括5微米~60微米，如：5微米、30微米或60微米。
所述第二区域320的宽度与所述第一区域310和第二区域320的宽度之和的比值可以大于或等于十分之一，如：十分之一、五分之一、三分之一、二分之一或五分之四等。
所述第二区域320的长度可以小于或等于所述第一区域310的长度。
作为一个具体例子，所述第一区域310的宽度W4为50微米，所述第二区域320的宽度W3为30微米，第二区域320的长度为80微米，第一区域310的长度为120微米。为达到相同尺寸的开口，现有技术中焊盘的各金属层（包括顶层金属层）为长度为120微米、宽度为80微米的矩形，则本实施例中焊盘的其它金属层可以节省1200平方微米，从而可以节省对应芯片的宽度为30微米，最终大大节省芯片的面积。
所述焊盘的其它金属层的形状和尺寸与顶层金属层300中第一区域310的形状和尺寸均对应相同。
所述电源线的其它金属层的形状为多边形，如：矩形，其与顶层金属层200的形状和尺寸可以不同，也可以相同。
本实施例中同时改变了焊盘的顶层金属层的形状和位置以及相匹配的电源线的顶层金属层的形状，在不影响电源线正常工作的前提下，使焊盘的顶层金属层占用与其相匹配的电源线的顶层金属层的部分面积，从而在不增加芯片总面积的前提下，可以提高芯片中钝化层开口尺寸，以兼容各种封装技术，提高集成度。
实施例二
结合参考图4和图5所示，与实施例一相比，本实施例中焊盘500包括第一区域510和第二区域520，第一区域510和第二区域520的形状均为矩形，且第一区域510的长度和第二区域520的长度相等，其余与实施例一均相同，在此不再赘述。
本实施例中仅改变了焊盘顶层金属层的位置和相匹配的电源线的顶层金属层的形状，在不影响电源线正常工作的前提下，使焊盘的顶层金属层占用与其相匹配的电源线的顶层金属层的部分面积，从而在不增加芯片总面积的前提下，可以提高芯片中钝化层开口尺寸，兼容各种封装技术，提高集成度。
实施例三
结合参考图6和图7所示，与实施例一相比，本实施例中焊盘600包括第一区域610和第二区域620，第一区域610为矩形，但第二区域620为半圆形，其余与实施例一均相同，在此不再赘述。
本实施例中同时改变了焊盘的顶层金属层的形状和位置和相匹配的电源线的顶层金属层的形状，在不影响电源线正常工作的前提下，使焊盘的顶层金属层占用与其相匹配的电源线的顶层金属层的部分面积，从而在不增加芯片总面积的前提下，可以提高芯片中钝化层开口尺寸，兼容各种封装技术，提高集成度。
需要说明的是，在保证焊盘顶层金属层的第一区域的长度大于或等于第二区域的平均长度的前提下，所述焊盘的第二区域还可以是其它形状，其不限制本发明的保护范围。
虽然本发明已以较佳实施例披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (8)

1.一种焊盘，包括顶层金属层，其特征在于，所述顶层金属层包括第一区域和第二区域，所述第一区域和第二区域沿宽度方向连接，所述第一区域的形状为矩形，所述第一区域的长度大于或等于所述第二区域的平均长度。
2.如权利要求1所述的焊盘，其特征在于，还包括：位于所述顶层金属层下方的M个金属层，所述M个金属层的尺寸与所述第一区域的尺寸相等，所述M为大于或等于1的整数。
3.如权利要求1所述的焊盘，其特征在于，所述第二区域的形状为矩形。
4.如权利要求3所述的焊盘，其特征在于，所述第二区域的宽度与所述第一区域和第二区域的宽度之和的比值大于或等于十分之一。
5.如权利要求4所述的焊盘，其特征在于，所述第一区域的宽度范围包括20微米~80微米；所述第二区域的宽度范围包括5微米~60微米。
6.一种芯片，其特征在于，包括：
位于芯片边缘区域的地线、电源线或静电隔离环，所述地线、电源线或静电隔离环包括顶层金属层和其它金属层；
多个如权利要求1至5中任一项所述的焊盘，所述焊盘位于所述地线、电源线或静电隔离环的外围区域，所述焊盘的顶层金属层和所述地线、电源线或静电隔离环的顶层金属层位于同一层，所述焊盘的顶层金属层形状与所述地线、电源线或静电隔离环对应的顶层金属层形状相匹配。
7.如权利要求6所述的芯片，其特征在于，所述焊盘的顶层金属层形状为凸字型，对应位置所述地线、电源线或静电隔离环的顶层金属层形状为凹字形。
8.如权利要求6所述的芯片，其特征在于，还包括：位于顶层金属层上表面的钝化层，所述钝化层中包括多个与所述焊盘对应的开口，所述开口同时暴露出对应焊盘的部分第一区域和部分第二区域。
CN201210353109.4A 2012-09-20 2012-09-20 焊盘和芯片 Active CN102856280B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201210353109.4A CN102856280B (zh) 2012-09-20 2012-09-20 焊盘和芯片

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201210353109.4A CN102856280B (zh) 2012-09-20 2012-09-20 焊盘和芯片

Publications (2)

Publication Number Publication Date
CN102856280A true CN102856280A (zh) 2013-01-02
CN102856280B CN102856280B (zh) 2015-09-09

Family

ID=47402730

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201210353109.4A Active CN102856280B (zh) 2012-09-20 2012-09-20 焊盘和芯片

Country Status (1)

Country Link
CN (1) CN102856280B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107768339A (zh) * 2016-08-22 2018-03-06 意法半导体股份有限公司 半导体器件及相应方法
WO2023225813A1 (zh) * 2022-05-23 2023-11-30 京东方科技集团股份有限公司 布线基板及电子装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020180005A1 (en) * 2001-05-31 2002-12-05 Fujitsu Quantum Devices Limited Semiconductor device and manufacturing method thereof
CN1561545A (zh) * 2001-09-28 2005-01-05 摩托罗拉公司 带多行焊接焊盘的半导体芯片
CN1667826A (zh) * 2004-03-11 2005-09-14 华邦电子股份有限公司 具有稳健的静电放电保护的输入/输出晶胞
CN202888158U (zh) * 2012-09-20 2013-04-17 格科微电子（上海）有限公司 焊盘和芯片

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020180005A1 (en) * 2001-05-31 2002-12-05 Fujitsu Quantum Devices Limited Semiconductor device and manufacturing method thereof
CN1561545A (zh) * 2001-09-28 2005-01-05 摩托罗拉公司 带多行焊接焊盘的半导体芯片
CN1667826A (zh) * 2004-03-11 2005-09-14 华邦电子股份有限公司 具有稳健的静电放电保护的输入/输出晶胞
CN202888158U (zh) * 2012-09-20 2013-04-17 格科微电子（上海）有限公司 焊盘和芯片

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107768339A (zh) * 2016-08-22 2018-03-06 意法半导体股份有限公司 半导体器件及相应方法
WO2023225813A1 (zh) * 2022-05-23 2023-11-30 京东方科技集团股份有限公司 布线基板及电子装置

Also Published As

Publication number Publication date
CN102856280B (zh) 2015-09-09

Similar Documents

Publication Publication Date Title
CN104350595B (zh) 克服分划板区域限制的大型硅中介板
CN101436584B (zh) 层叠半导体封装
CN103620773B (zh) 两个或多个晶元的多晶元背面堆叠
CN103824843A (zh) 通过桥接块的多芯片模块连接
CN109119383A (zh) 半导体结构及其制作方法
US9478525B2 (en) Semiconductor device
US8674505B2 (en) Integrated circuit packaging with ball grid array having differential pitch to enhance thermal performance
CN103872047B (zh) 半导体器件
US8928150B2 (en) Multi-chip package and method of manufacturing the same
CN102057481B (zh) 具有电源和接地通孔的封装
CN103579208A (zh) 三维集成电路及其制作方法
US7146596B2 (en) Integrated circuit chip having a ringed wiring layer interposed between a contact layer and a wiring grid
US8710667B2 (en) Semiconductor device
US20160307873A1 (en) Bonding pad arrangment design for semiconductor package
US8283765B2 (en) Semiconductor chip and stacked semiconductor package having the same
JP2008501231A (ja) ２つのチップコンタクト群を備えるチップ
CN102856280B (zh) 焊盘和芯片
CN202888158U (zh) 焊盘和芯片
CN101118901B (zh) 堆叠式芯片封装结构及其制程
JP6685962B2 (ja) 半導体装置
JP2010258298A (ja) 半導体集積回路チップおよびそのレイアウト方法
CN110071085B (zh) 半导体芯片、包括其的倒装芯片封装件以及晶圆级封装件
CN208014692U (zh) 芯片封装体及电子总成
CN210640220U (zh) 芯片和电子器件
CN101211880A (zh) 在封装基片和其上芯片之间的连接装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant