CN109119383A - 半导体结构及其制作方法 - Google Patents

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CN109119383A
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China
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substrate
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bare die
conductive
conductive bump
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陈伟铭
叶庭聿
陈家新
俞笃豪
丁国强
侯上勇
吴集锡
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

本发明实施例涉及半导体结构及其制作方法。一种半导体结构包括：第一衬底，其包括第一表面及与所述第一表面相对的第二表面；第一裸片，其放置于所述第一衬底的所述第二表面上方；多个第一导电凸块，其放置于所述第一裸片与所述第一衬底之间；模塑件，其放置于所述第一衬底上方且环绕所述第一裸片及所述多个第一导电凸块；第二衬底，其放置于所述第一衬底的所述第一表面下方；多个第二导电凸块，其放置于所述第一衬底与所述第二衬底之间；及第二裸片，其放置于所述第一衬底与所述第二衬底之间。

Description

半导体结构及其制作方法
技术领域
本发明实施例涉及半导体结构及其制作方法。
背景技术
使用半导体装置的电子装备对于诸多现代应用而言至关重要。随着电子技术的进步，半导体装置的大小变得愈来愈小，同时具有更大功能性及更大量的集成电路。由于半导体装置的规模小型化，衬底上覆晶片上覆芯片(CoWoS，chip on wafer on substrate)被广泛地用于将数个芯片集成到单个半导体装置中。在CoWoS操作期间，若干个芯片被组装于单个半导体装置上。此外，在此小半导体装置内实施众多制作操作。
然而，半导体装置的制作操作涉及在如此小且薄的半导体装置上的诸多步骤及操作。在小型化规模中制作半导体装置变得更复杂。制作半导体装置的复杂性增加可导致缺陷(例如不良结构配置、组件脱层或其它问题)，这导致半导体装置的高良率损失及制作成本增加。如此，修改半导体装置的结构及改进制作操作面临诸多挑战。
发明内容
根据本发明的实施例，一种半导体结构包含：第一衬底，其包括第一表面及与所述第一表面相对的第二表面；第一裸片，其放置于所述第一衬底的所述第二表面上方；多个第一导电凸块，其放置于所述第一裸片与所述第一衬底之间；模塑件，其放置于所述第一衬底上方且环绕所述第一裸片及所述多个第一导电凸块；第二衬底，其放置于所述第一衬底的所述第一表面下方；多个第二导电凸块，其放置于所述第一衬底与所述第二衬底之间；及第二裸片，其放置于所述第一衬底与所述第二衬底之间。
根据本发明的另一实施例，一种半导体结构包含：第一衬底，其包括第一表面及与所述第一表面相对的第二表面；第一裸片，其放置于所述第一衬底的所述第二表面上方；第二裸片，其放置于所述第一衬底的所述第二表面上方且邻近于所述第一裸片；多个第一导电凸块，其放置于所述第一裸片与所述第一衬底之间及所述第二裸片与所述第一衬底之间；第一底胶材料，其环绕所述多个第一导电凸块；模塑件，其放置于所述第一衬底上方且环绕所述第一裸片、所述第二裸片、所述多个第一导电凸块及所述第一底胶材料；第二衬底，其放置于所述第一衬底的所述第一表面下方；多个第二导电凸块，其放置于所述第一衬底与所述第二衬底之间；第二底胶材料，其放置于所述第一衬底与所述第二衬底之间且环绕所述多个第二导电凸块；及多个第三导电凸块，其放置于所述第二衬底下方，其中所述第二裸片包括电容性装置或被动装置。
根据本发明的又一实施例，一种制作半导体装置的方法包含：提供第一衬底，所述第一衬底包括第一表面及与所述第一表面相对的第二表面；通过多个第一导电凸块将第一裸片接合于所述第一衬底的所述第二表面上方；在所述第一裸片及所述多个第一导电凸块周围形成模塑件；将多个第二导电凸块放置于所述第一衬底的所述第一表面处；将第二裸片接合于所述第一衬底的所述第一表面下方；提供第二衬底；及通过所述多个第二导电凸块将所述第一衬底接合于所述第二衬底上方。
附图说明
当搭配附图阅读时，依据以下详细说明最佳地理解本发明的方面。应注意，根据行业中的标准实践，各种构件不按比例绘制。实际上，为论述的清晰起见，可任意地增大或减小各种构件的尺寸。
图1是根据本发明的某些实施例的半导体装置结构的示意性剖面图。
图2是根据本发明的某些实施例的半导体结构的示意性剖面图。
图3是根据本发明的某些实施例的半导体结构的示意性剖面图。
图4是根据本发明的某些实施例的半导体结构的示意性剖面图。
图5是根据本发明的某些实施例的半导体结构的示意性剖面图。
图6是根据本发明的某些实施例的半导体结构的示意性剖面图。
图7是制作根据本发明的某些实施例的半导体结构的方法的流程图。
图8A到图8G是根据本发明的某些实施例的通过图7的方法制作半导体结构的示意图。
图9是制作根据本发明的某些实施例的半导体结构的方法的流程图。
图10A到图10I是根据本发明的某些实施例的通过图9的方法制作半导体结构的示意图。
具体实施方式
以下揭示内容提供诸多不同实施例或实例以用于实施标的物所提供的不同特征。下文阐述组件及布置的具体实例以简化本揭示。当然，这些仅为实例且并不打算具限制性。举例来说，在以下说明中，第一特征形成于第二特征上方或第二特征可包括其中第一与第二特征形成为直接接触的实施例，且还可包括其中额外特征可形成于第一特征与第二特征之间，使得第一特征与第二特征可不直接接触的实施例。另外，本揭示可在各种实例中重复元件符号及/或字母。此重复是出于简化及清晰目的且本身并不规定所论述的各种实施例及/或配置之间的关系。
此外，为便于说明，本文中可使用空间相对术语(例如，“下边”、“下方”、“下部”、“上边”、“上部”等)来阐述一个元件或构件与另一元件或构件的关系，如各图中所图解说明。除了图中所绘示的定向之外，所述空间相对术语还打算囊括装置在使用或操作中的不同定向。设备可以其它方式定向(旋转90度或处于其它定向)且因此本文中所使用的空间相对描述符可以其它方式解释。
在本文件中，术语“耦合”还可被称为“电耦合”且术语“连接”可被称为“电连接”。“耦合”及“连接”还可用于指示两个或多于两个元件协作或彼此相互作用。
还可包括其它特征及过程。举例来说，可包括测试结构以辅助对3D封装或3DIC装置的验证测试。举例来说，测试结构可包括形成于重布层中或衬底上允许测试3D封装或3DIC的测试垫、探针及/或探针卡的使用等。可对中间结构及最终结构执行验证测试。另外，本文中所揭示的结构及方法可与并入对已知良好裸片的中间验证的测试方法结合使用，以提高良率并降低成本。
通过若干个操作制作半导体芯片。在制作过程期间，具有不同功能性及尺寸的半导体芯片被集成到单个模块中。通过表面安装技术(SMT)将数个半导体芯片放置于衬底上方以将半导体芯片集成于衬底上。然而，此SMT集成将在半导体之间形成长电连接芯片(举例来说，大体上大于约1mm)。尽管可通过将半导体芯片嵌入到衬底中来缩短半导体芯片之间的电连接，但此嵌入将降低总电容或电容密度。
在本揭示中，揭示半导体结构。所述半导体结构包括：第一衬底；第一裸片，其放置于第一衬底的表面上方；第二裸片，其放置于第一衬底的相对表面上方；第二衬底，其放置于第一衬底下方；及数个导电凸块，其接合第一衬底与第二衬底。第二裸片与第一衬底接合、放置于第一衬底与第二衬底之间且由导电凸块环绕。在某些实施例中，所述第二裸片放置于第一衬底上方且由模塑件环绕。由于第二裸片与第一衬底接合并电连接，因此第一裸片与第二裸片之间的电连接被最小化。如此，改进了半导体结构的电性能。
图1及图2是根据本发明的各种实施例的半导体结构100的示意性剖面图。在某些实施例中，半导体结构100包括第一衬底101、第一裸片102、多个第一导电凸块103、模塑件105、第二衬底106、第二导电凸块107及第二裸片108。在某些实施例中，半导体结构100可包括第三裸片111，例如如图1中所展示的高带宽存储器(HBM)裸片。在某些实施例中，第三裸片111包括彼此堆叠的多个HBM裸片，且HBM裸片是由数个连接器电连接。
在某些实施例中，半导体结构100是半导体封装。在某些实施例中，半导体结构100是衬底上覆晶片上覆芯片(CoWoS)封装结构。在某些实施例中，半导体结构100是系统集成式芯片(SoIC)封装结构。在某些实施例中，半导体结构100是三维集成电路(3D IC)。
在某些实施例中，第一衬底101是半导电衬底。在某些实施例中，第一衬底101包括半导电材料，例如硅、锗、镓、砷或上述材料的组合。在某些实施例中，第一衬底101是中介层等。在某些实施例中，第一衬底101是硅衬底或硅中介层。在某些实施例中，第一衬底101包括有机材料。在某些实施例中，第一衬底101包括陶瓷、聚合物等。在某些实施例中，第一衬底101具有四边形、矩形、方形、多边形或任何其它适合形状。
在某些实施例中，第一衬底101包括第一表面101a及与第一表面101a相对的第二表面101b。在某些实施例中，第一导电垫101c放置于第一表面101a或第二表面101b处。在某些实施例中，第一导电垫101c放置于第一表面101a或第二表面101b内或者第一表面101a或第二表面101b上。在某些实施例中，第一导电垫101c由第一衬底101环绕。在某些实施例中，第一导电垫101c包括导电材料，例如铬、铜、金、钛、银、镍、钯或钨等。在某些实施例中，第一导电垫101c是可焊接表面且用作用于接纳导电结构的平台。
在某些实施例中，第一通路101d放置于第一衬底101内。在某些实施例中，第一通路101d延伸穿过第一衬底101。在某些实施例中，第一通路101d在第一衬底101的第一表面101a与第二表面101b之间延伸。在某些实施例中，第一通路101d包括导电材料，例如铜、银、金、铝等。在某些实施例中，第一通路101d是贯穿衬底通路或贯穿硅通路(TSV)。在某些实施例中，第一通路101d与第一导电垫101c电连接。在某些实施例中，第一通路101d放置于第一导电垫101c中的两个之间。
在某些实施例中，第一裸片102放置于第一衬底101上方。在某些实施例中，第一裸片102放置于第一衬底101的第二表面101b上方。在某些实施例中，第一裸片102制造有在第一裸片102内的预定功能电路。在某些实施例中，第一裸片102是通过机械刀或激光刀从半导电晶片单粒化而成。在某些实施例中，第一裸片102包含适合于特定应用的各种电路。在某些实施例中，电路包括各种装置，例如晶体管、电容器、电阻器、二极管及/或诸如此类等。在某些实施例中，第一裸片102是逻辑装置裸片、专用集成电路(ASIC)裸片、特定应用处理(AP)裸片、存储器裸片、高带宽存储器(HBM)裸片等。在某些实施例中，第一裸片102是芯片或封装。在某些实施例中，第一裸片102具有四边形、矩形或方形形状的俯视剖面(从半导体结构100的俯视角度的剖面，如图1中所展示)。
在某些实施例中，第一裸片102包括第三表面102a及与第三表面102a相对的第四表面102b。在某些实施例中，第三表面102a是上面放置有数个电组件的前侧或有源侧。在某些实施例中，第四表面102b是上面无电组件放置的后侧或非有源侧。在某些实施例中，第三表面102a面向第一衬底101。
在某些实施例中，第一裸片102通过数个第一导电凸块103接合于第一衬底101上方。在某些实施例中，第一导电凸块103放置于第一衬底101与第一裸片102之间。在某些实施例中，第一导电凸块103放置于第一衬底101的第二表面101b与第一裸片102的第三表面102a之间。在某些实施例中，第一裸片102经由第一导电凸块103电连接到第一衬底101。在某些实施例中，第一导电凸块103放置于第一衬底101的第二表面101b与第三裸片111之间，且第三裸片111经由第一导电凸块103电连接到第一衬底101。在某些实施例中，第一导电凸块103经由第一导电垫101c电连接到第一通路101d。
在某些实施例中，第一导电凸块103呈圆柱形、球形或半球形形状。在某些实施例中，第一导电凸块103是焊接接头、焊料凸块、焊球、微凸块等。在某些实施例中，第一导电凸块103是导电柱或导电杆。在某些实施例中，第一导电凸块103包括金属，例如铅、锡、铜、金、镍等。
在某些实施例中，第一底胶材料104放置于第一衬底101上方且环绕第一导电凸块103及第一裸片102。在某些实施例中，第一底胶材料104放置于第一衬底101上方且环绕第一导电凸块103、第一裸片102及第三裸片111。在某些实施例中，第一底胶材料104放置于第一衬底101的第二表面101b上方。在某些实施例中，第一底胶材料104囊封第一导电凸块103。在某些实施例中，第一底胶材料104与第一衬底101的第二表面101b、第一裸片102的第三表面102a及第一裸片102的侧壁的一部分接触。在某些实施例中，第一底胶材料104填充两个邻近第一导电凸块103之间的间隔。在某些实施例中，第一底胶材料104是电绝缘粘合剂，其用于保护第一导电凸块103或固定第一裸片102与第一衬底101之间的接合及第三裸片111与第一衬底101之间的接合。在某些实施例中，第一底胶材料104包括环氧树脂、树脂、环氧树脂模塑料等。
在某些实施例中，模塑件105放置于第一衬底101上方且环绕第一裸片及第三裸片111。在某些实施例中，模塑件105放置于第一衬底101的第二表面101b上方且环绕第一裸片102、第三裸片111、第一底胶材料104及第一导电凸块103。在某些实施例中，模塑件105与第一裸片102的侧壁、第一底胶材料104及第一衬底101的第二表面101b接触。在某些实施例中，第一裸片102的第四表面102b暴露于模塑件105。在某些实施例中，模塑件105可以是单层膜或复合堆叠。在某些实施例中，模塑件105包括各种材料，例如模塑料、模塑底胶、环氧树脂、树脂等。在某些实施例中，模塑件105具有高热传导性、低湿气吸收率及高抗挠强度。
在某些实施例中，第二衬底106是半导电衬底。在某些实施例中，第二衬底106包括半导电材料，例如硅、锗、镓、砷或上述材料的组合。在某些实施例中，第二衬底106是硅衬底。在某些实施例中，第二衬底106包括有机材料。在某些实施例中，第二衬底106包括树脂、环氧树脂、玻璃、陶瓷、聚合物等。在某些实施例中，第二衬底106具有四边形、矩形、方形、多边形或任何其它适合形状。
在某些实施例中，第二衬底106包括第五表面106a及与第五表面106a相对的第六表面106b。在某些实施例中，第二衬底106放置于第一衬底101、第一裸片102及模塑件105下方。在某些实施例中，第二衬底106放置于第一衬底101的第一表面101a下方。在某些实施例中，第二衬底106的第六表面106b面向第一衬底101的第一表面101a。
在某些实施例中，第二导电垫106c放置于第五表面106a或第六表面106b处。在某些实施例中，第二导电垫106c放置于第五表面106a或第六表面106b内或者第五表面106a或第六表面106b上。在某些实施例中，第二导电垫106c由第二衬底106环绕。在某些实施例中，第二导电垫106c包括导电材料，例如铬、铜、金、钛、银，镍、钯或钨等。在某些实施例中，第二导电垫106c是可焊接表面且用作用于接纳导电结构的平台。
在某些实施例中，第二通路106d放置于第二衬底106内。在某些实施例中，第二通路106d延伸穿过第二衬底106。在某些实施例中，第二通路106d在第二衬底106的第五表面106a与第六表面106b之间延伸。在某些实施例中，第二通路106d包括导电材料，例如铜、银、金、铝等。在某些实施例中，第二通路106d是电镀通孔(PTH)。在某些实施例中，第二通路106d与第二导电垫106c电连接。在某些实施例中，第二通路106d放置于第二导电垫106c中的两个之间。
在某些实施例中，第一衬底101通过数个第二导电凸块107接合于第二衬底106上方。在某些实施例中，第二导电凸块107放置于第一衬底101与第二衬底106之间。在某些实施例中，第二导电凸块107放置于第一衬底101的第一表面101a与第二衬底106的第六表面106b之间。在某些实施例中，第一衬底101经由第二导电凸块107电连接到第二衬底106。在某些实施例中，第二导电凸块106c及第二通路106d电连接到第二导电凸块107。在某些实施例中，第二导电凸块107与第一导电垫101c及第二导电垫106c电耦合。
在某些实施例中，第二导电凸块107呈圆柱形、球形或半球形形状。在某些实施例中，第二导电凸块107是焊接接头、焊料凸块、焊球、球栅阵列(BGA)球、受控塌陷芯片连接(C4)凸块、微凸块等。在某些实施例中，第二导电凸块107是导电柱或导电杆。在某些实施例中，第二导电凸块107包括金属，例如铅、锡、铜、金、镍等。
在某些实施例中，第二裸片108放置于第一衬底101下方且放置于第二衬底106上方。在某些实施例中，第二裸片108放置于第一衬底101与第二衬底106之间。在某些实施例中，第二裸片108由第二导电凸块107环绕。在某些实施例中，第二裸片108放置于第一裸片102与第二衬底106之间。在某些实施例中，第二裸片108放置于模塑件105与第二衬底106之间。
在某些实施例中，第二裸片108制造有在第二裸片108内的预定功能电路。在某些实施例中，第二裸片108是通过机械刀或激光刀从半导电晶片单粒化而来。在某些实施例中，第二裸片108包含适合于特定应用的各种电路。在某些实施例中，电路包括各种装置，例如晶体管、电容器、电阻器、二极管及/或诸如此类。在某些实施例中，第二裸片108是集成式被动裸片(IPD)。在某些实施例中，第二裸片108包括电容器、被动装置等。在某些实施例中，第二裸片108是芯片或封装。在某些实施例中，第二裸片108具有呈四边形、矩形或方形形状的俯视剖面(从半导体结构100的俯视角度的剖面，如图1及图2中所展示)。
在某些实施例中，第二裸片108包括第七表面108a及与第七表面108a相对的第八表面108b。在某些实施例中，第七表面108a是上面放置有数个电组件的前侧或有源侧。在某些实施例中，第八表面108b是上面无电组件放置的后侧或非有源侧。在某些实施例中，第七表面108a面向第一衬底101的第一表面101a。在某些实施例中，第八表面108b面向第二衬底106的第六表面106b。
在某些实施例中，第二裸片108通过第二导电凸块107接合于第一衬底101下方。在某些实施例中，第二导电凸块107放置于第一衬底101与第二裸片108之间。在某些实施例中，第二裸片108通过第二导电凸块107附接到第一衬底101的第一表面101a。在某些实施例中，第二导电凸块107放置于第一衬底101的第一表面101a与第二裸片108的第七表面108a之间。在某些实施例中，第二裸片108经由第二导电凸块107电连接到第一衬底101及第一裸片102。在某些实施例中，第二裸片108经由第二导电凸块107、第一导电垫101c、第一通路101d及第一导电凸块103电连接到第一裸片102。
在某些实施例中，第二底胶材料109放置于第二衬底106上方且环绕第二导电凸块107及第二裸片108。在某些实施例中，第二底胶材料109放置于第一衬底101与第二衬底106之间。在某些实施例中，第一衬底101的一部分由第二底胶材料109环绕。在某些实施例中，第二底胶材料109放置于第二衬底106的第六表面106b上方。在某些实施例中，第二底胶材料109放置于第一衬底101的第一表面101a与第二衬底106的第六表面106b之间。在某些实施例中，第二底胶材料109囊封第二导电凸块107。在某些实施例中，第二底胶材料109完全囊封第二裸片108。在某些实施例中，第二底胶材料109的至少一部分放置于第二裸片108与第二衬底106之间。在某些实施例中，第七表面108a、第八表面108b及第二裸片108的侧壁与第二底胶材料109接触。在某些实施例中，第二导电凸块107中的至少一个放置于第二裸片108与第二底胶材料109的侧壁之间。在某些实施例中，第二底胶材料109填充两个邻近第二导电凸块107之间的间隔。在某些实施例中，第二底胶材料109是电绝缘粘合剂，其用于保护第二导电凸块107，或者固定第一衬底101与第二衬底106之间的接合或第一衬底101与第二裸片108之间的接合。在某些实施例中，第二底胶材料109包括环氧树脂、树脂、环氧树脂模塑料等。
在某些实施例中，数个第三导电凸块110放置于第二衬底106下方。在某些实施例中，第三导电凸块110放置于第二衬底106的第五表面106a处。在某些实施例中，第三导电凸块110放置于第二导电垫106c处。在某些实施例中，第三导电凸块110电连接到第二通路106d。在某些实施例中，第三导电凸块110呈圆柱形、球形或半球形形状。在某些实施例中，第三导电凸块110是焊接接头、焊料凸块、焊球、球栅阵列(BGA)球、受控塌陷芯片连接(C4)凸块、微凸块等。在某些实施例中，第三导电凸块110是导电柱或导电杆。在某些实施例中，第三导电凸块110包括金属，例如铅、锡、铜、金、镍等。
图3及图4是根据本发明的各种实施例的半导体结构200及200'的示意性剖面图。在某些实施例中，半导体结构200包括第一衬底101、第一裸片102、多个第一导电凸块103、第一底胶材料104、模塑件105、第二衬底106、第二导电凸块107、第二底胶材料109及第三导电凸块110，上述组件具有与上文所阐述或图1中所图解说明的组件类似的配置。
在某些实施例中，第二裸片108放置于第一衬底101上方且由模塑件105环绕。在某些实施例中，第三裸片111放置于第一衬底101上方且由模塑件105环绕。在某些实施例中，第二裸片108及第三裸片111放置于第一衬底101的第二表面101b上方且邻近于第一裸片102。在某些实施例中，第二裸片108及第三裸片111由第一导电凸块103接合于第一衬底101上方。在某些实施例中，第一导电凸块103放置于第二裸片108与第一衬底101之间及第三裸片111与第一衬底101之间。在某些实施例中，第一底胶材料104环绕第二裸片108的一部分及第一导电凸块103。在某些实施例中，第二裸片108的第八表面108b暴露于模塑件105。在某些实施例中，第二裸片108的侧壁与模塑件105接触。在某些实施例中，第二裸片108是电容性装置或被动装置。在某些实施例中，第二裸片108包括电容器或被动装置。在某些实施例中，第二裸片108是集成式被动装置(IPD)。在某些实施例中，第三裸片111是高带宽存储器(HBM)裸片。在某些实施例中，第三裸片111包括彼此堆叠的多个HBM裸片，且所述HBM裸片由数个连接器电连接。
图5及图6是根据本发明的各种实施例的半导体结构300及300'的示意性剖面图。在某些实施例中，半导体结构300包括第一衬底101、第一裸片102、第一导电凸块103、第一底胶材料104、模塑件105、第二衬底106、第二导电凸块107、第二底胶材料109及第三导电凸块110，上述组件具有与上文所阐述或者图1或图2中所图解说明的组件类似的配置。
在某些实施例中，第二裸片108包括彼此堆叠而放置于第一衬底101上方的数个被动裸片(108c、108d、108e、108f、108g)，如图5及图6中所展示。在某些实施例中，第三裸片111放置于第一衬底101上方，如图5中所展示。在某些实施例中，被动裸片(108c、108d、108e、108f、108g)通过数个连接器108h电连接。在某些实施例中，连接器108h是焊料凸块、焊球、微凸块、导电柱等。在某些实施例中，被动裸片(108c、108d、108e、108f、108g)由模塑件105环绕。在某些实施例中，被动裸片(108c、108d、108e、108f、108g)中的一个的表面暴露于模塑件105。
在本揭示中，还揭示一种制作半导体结构100的方法。在某些实施例中，半导体结构100是由方法400形成。方法400包括若干个操作且说明及图解说明不被视为对操作顺序的限制。图7是制作半导体结构100及100'的方法400的实施例。方法400包括若干个操作(401、402、403、404、405、406及407)。
在操作401中，提供或接收第一衬底101，如图8A中所展示。在某些实施例中，第一衬底101包括第一表面101a及与第一表面101a相对的第二表面101b。在某些实施例中，第一衬底101是中介层。在某些实施例中，第一衬底101具有与上文所阐述或图1中所图解说明的配置类似的配置。
在某些实施例中，在第一衬底101的第一表面101a或第二表面101b上方形成第一导电垫101c。在某些实施例中，第一导电垫101c是由以下方式形成：去除第一衬底101的一部分以形成开口，且然后将导电材料放置到开口中以形成第一导电垫101c。在某些实施例中，去除第一衬底101的部分包括光刻、蚀刻或任何其它适合操作。在某些实施例中，放置导电材料包括溅镀、电镀或任何其它适合操作。在某些实施例中，导电材料包括铜、银、金、铝等。在某些实施例中，第一导电垫101c具有与上文所阐述或者图1及图2中所图解说明的配置类似的配置。
在某些实施例中，在第一衬底101内形成第一通路101d。在某些实施例中，第一通路101d延伸穿过第一衬底101。在某些实施例中，第一通路101d与第一导电垫101c电连接。在某些实施例中，第一通路101d在第一衬底101的第一表面101a与第二表面101b之间延伸。在某些实施例中，第一通路101d是贯穿衬底通路或贯穿硅通路(TSV)。在某些实施例中，第一通路101d是由以下方式形成：去除第一衬底101的一部分以形成开口，且然后将导电材料放置到开口中以形成第一通路101d。在某些实施例中，去除第一衬底101的部分包括光刻、蚀刻或任何其它适合操作。在某些实施例中，放置导电材料包括溅镀、电镀或任何其它适合操作。在某些实施例中，导电材料包括铜、银、金、铝等。在某些实施例中，第一通路101d具有与上文所阐述或者图1及图2中所图解说明的配置类似的配置。
在操作402中，通过第一导电凸块103将第一裸片102接合于第一衬底101上方，如图8B中所展示。在某些实施例中，通过第一导电凸块103将第三裸片接合于第一衬底101上方。在某些实施例中，将第一裸片102放置于第一衬底101的第二表面101b上方。在某些实施例中，第一裸片102是逻辑装置裸片、专用集成电路(ASIC)裸片、特定应用处理(AP)裸片、存储器裸片、高带宽存储器(HBM)裸片等。在某些实施例中，第一裸片102包括第三表面102a及与第三表面102a相对的第四表面102b。在某些实施例中，第一裸片102具有与上文所阐述或图1中所图解说明的配置类似的配置。在某些实施例中，第三裸片111包括彼此堆叠的多个HBM裸片，且所述HBM裸片由数个连接器电连接。
在某些实施例中，将第一导电凸块103放置于第一裸片102的第三表面102a与第一衬底101的第二表面101b之间。在某些实施例中，第一裸片102经由第一导电凸块103电连接到第一衬底101。在某些实施例中，通过植球、焊料电镀、模板印刷或任何其它适合操作放置第一导电凸块103。在某些实施例中，第一导电凸块103是焊接接头、焊料凸块、焊球、微凸块等。在某些实施例中，第一导电凸块103是导电柱或导电杆。在某些实施例中，第一导电凸块103具有与上文所阐述或者图1及图2中所图解说明的配置类似的配置。
在某些实施例中，第一底胶材料104放置于第一衬底101上方且环绕第一导电凸块103及第一裸片102的一部分。在某些实施例中，第一底胶材料104环绕第一裸片102的一部分及第一导电凸块103且覆盖第一衬底101的第二表面101b的一部分。在某些实施例中，第一底胶材料104填充邻近第一导电凸块103之间的间隙。在某些实施例中，通过流动、射出或任何其它适合操作放置第一底胶材料104。在某些实施例中，第一底胶材料104具有与上文所阐述或者图1及图2中所图解说明的配置类似的配置。
在操作403中，形成模塑件105，如图8C中所展示。在某些实施例中，模塑件105形成于第一裸片102、第一导电凸块103及第一底胶材料104周围。在某些实施例中，模塑件105与第一裸片102的侧壁的一部分及第一底胶材料104接触。在某些实施例中，通过转印成型、射出成型、包覆成型或任何其它适合操作形成模塑件105。在某些实施例中，第一裸片102的第四表面102b暴露于模塑件105。在某些实施例中，模塑件105经研磨以暴露第一裸片102的第四表面102b。在某些实施例中，通过研磨、平坦化、化学机械抛光(CMP)或任何其它适合操作来研磨模塑件105。在某些实施例中，模塑件105包括各种材料，例如模塑料、模塑底胶、环氧树脂、树脂等。在某些实施例中，模塑件105具有与上文所阐述或者图1及2中所图解说明的配置类似的配置。
在操作404中，将第二导电凸块107放置于第一衬底101下方，如图8D中所展示。在某些实施例中，第二导电凸块107放置于第一衬底101的第一表面101a下方且从第一表面101a突出。在某些实施例中，第二导电凸块107电连接到第一衬底101及第一裸片102。在某些实施例中，第二导电凸块107放置于第一导电垫101c处或第一通路101d下方。在某些实施例中，通过植球、焊料电镀、模板印刷或任何其它适合操作放置第二导电凸块107。在某些实施例中，第二导电凸块107是焊接接头、焊料凸块、焊球、球栅阵列(BGA)球、受控塌陷芯片连接(C4)凸块、微凸块等。在某些实施例中，第二导电凸块107是导电柱或导电杆。在某些实施例中，第二导电凸块107具有与上文所阐述或者图1及图2中所图解说明的配置类似的配置。
在操作405中，将第二裸片108接合于第一衬底101下方，如图8E中所展示。在某些实施例中，将第二裸片108放置于第一衬底101的第一表面101a下方。在某些实施例中，通过第二导电凸块107将第二裸片108接合于第一衬底101下方。在某些实施例中，第二裸片108是集成式被动裸片(IPD)。在某些实施例中，第二裸片108包括电容器、被动装置等。在某些实施例中，第二裸片108包括第七表面108a及与第七表面108a相对的第八表面108b。在某些实施例中，第一衬底101的第一表面101a通过第二导电凸块107与第二裸片108的第七表面108a接合。在某些实施例中，第二裸片108由第二导电凸块107环绕。在某些实施例中，第二裸片108放置于第二导电凸块107中的两个之间。在某些实施例中，第二裸片108具有与上文所阐述或者图1及图2中所图解说明的配置类似的配置。
在操作406中，提供或接收第二衬底106，如图8F中所展示。在某些实施例中，第二衬底106包括第五表面106a及与第五表面106a相对的第六表面106b。在某些实施例中，第二衬底106是硅衬底。在某些实施例中，第二衬底106包括树脂、玻璃等。在某些实施例中，第二衬底106具有与上文所阐述或者图1及图2中所图解说明的配置类似的配置。
在某些实施例中，第二导电垫106c形成于第二衬底106的第五表面106a或第六表面106b上方。在某些实施例中，第二导电垫106c是通过以下方式形成：去除第二衬底106的一部分以形成开口，且然后将导电材料放置到开口中以形成第二导电垫106c。在某些实施例中，去除第二衬底106的部分包括光刻、蚀刻或任何其它适合操作。在某些实施例中，放置导电材料包括溅镀、电镀或任何其它适合操作。在某些实施例中，导电材料包括铜、银、金、铝等。在某些实施例中，第二导电垫106c具有与上文所阐述或者图1及图2中所图解说明的配置类似的配置。
在某些实施例中，在第二衬底106内形成第二通路106d。在某些实施例中，第二通路106d延伸穿过第二衬底106。在某些实施例中，第二通路106d与第二导电垫106c电连接。在某些实施例中，第二通路106d在第二衬底106的第五表面106a与第六表面106b之间延伸。在某些实施例中，第二通路106d是电镀通孔(PTH)。在某些实施例中，第二通路106d是通过以下方式形成：去除第二衬底106的一部分以形成开口，且然后将导电材料放置到开口中以形成第二通路106d。在某些实施例中，去除第二衬底106的部分包括光刻、蚀刻或任何其它适合操作。在某些实施例中，放置导电材料包括溅镀、电镀或任何其它适合操作。在某些实施例中，导电材料包括铜、银、金、铝等。在某些实施例中，第二通路106d具有与上文所阐述或者图1及图2中所图解说明的配置类似的配置。
在某些实施例中，将第三导电凸块110接合于第二导电垫106c处。在某些实施例中，第三导电凸块110从第二衬底106的第五表面106a突出。在某些实施例中，第三导电凸块110电连接到第二衬底106及第二导电垫106c。在某些实施例中，第三导电凸块110放置于第二导电垫106c处或第二通路106d下方。在某些实施例中，通过植球、焊料电镀、模板印刷或任何其它适合操作放置第三导电凸块110。在某些实施例中，第三导电凸块110是焊接接头、焊料凸块、焊球、球栅阵列(BGA)球、受控塌陷芯片连接(C4)凸块、微凸块等。在某些实施例中，第三导电凸块110是导电柱或导电杆。在某些实施例中，第三导电凸块110具有与上文所阐述或者图1及图2中所图解说明的配置类似的配置。
在操作407中，通过第二导电凸块107将第一衬底101接合于第二衬底106上方，如图8G中所展示。在某些实施例中，先将第二裸片108接合于第一衬底101下方，再将第一衬底101接合于第二衬底106上方。在某些实施例中，将第二导电凸块107放置于第一衬底101的第一表面101a与第二衬底106的第六表面106b之间。在某些实施例中，经由第二导电凸块107将第二衬底106电连接到第一衬底101。在某些实施例中，将第二导电凸块107与第二导电垫106c接合。在某些实施例中，经由第二导电垫106c及第二通路106d将第三导电凸块110电连接到第二导电凸块107。
在某些实施例中，将第二底胶材料109放置于第二衬底106的第六表面106b上方且环绕第二导电凸块107、第二裸片108及第一衬底101的一部分。在某些实施例中，将第二底胶材料109放置于第一衬底101与第二衬底106之间。在某些实施例中，第二底胶材料109填充邻近第二导电凸块107之间或者第二导电凸块107与第二裸片108之间的间隙。在某些实施例中，通过第二底胶材料109囊封第二裸片108及第二导电凸块107。在某些实施例中，通过流动、射出或任何其它适合操作放置第二底胶材料109。在某些实施例中，第二底胶材料109具有与上文所阐述或者图1及图2中所图解说明的配置类似的配置。在某些实施例中，半导体结构100形成。
在本揭示中，还揭示一种制作半导体结构(200/200'或300/300')的方法。在某些实施例中，半导体结构(200或300)由方法500形成。方法500包括若干个操作，且说明及图解说明不被视为对操作顺序的限制。图9是制作半导体结构100的方法500的实施例。方法500包括若干个操作(501、502、503、504、505、506及507)。
在操作501中，提供或接收第一衬底101，如图10A中所展示。在某些实施例中，操作501与操作401相同。
在操作502中，通过第一导电凸块103将第一裸片102接合于第一衬底101上方，如图10B中所展示。在某些实施例中，操作502与操作402相同。在某些实施例中，通过第一导电凸块103将第三裸片111接合于第一衬底101上方。在某些实施例中，第三裸片111包括彼此堆叠的多个HBM裸片，且由数个连接器电连接所述HBM裸片。
在操作503中，通过第一导电凸块103将第二裸片108接合于第一衬底101上方，如图10C中所展示。在某些实施例中，将第二裸片108接合于第一衬底101的第二表面101b上方且第二裸片108邻近于第一裸片102。在某些实施例中，将第一导电凸块103放置于第二裸片108与第一衬底101之间。在某些实施例中，第一底胶材料104环绕第二裸片108的一部分及第一导电凸块103。在某些实施例中，第二裸片108是电容性装置或被动装置。在某些实施例中，第二裸片108包括电容器或被动装置。在某些实施例中，第二裸片108是集成式被动装置(IPD)。
在某些实施例中，第二裸片108包括彼此堆叠的数个被动裸片，如图10D中所展示。在某些实施例中，通过数个连接器108h电连接被动裸片(108c、108d、108e、108f、108g)。在某些实施例中，连接器108h是焊料凸块、焊球、微凸块、导电柱等。在某些实施例中，第二裸片108具有与上文所阐述或者图3、图4、图5或图6中所图解说明的配置类似的配置。
在操作504中，形成模塑件105，如图10E中所展示。在某些实施例中，模塑件105环绕第一裸片102、第二裸片108及第三裸片111。在某些实施例中，模塑件105环绕第一底胶材料104及第一导电凸块103。在某些实施例中，模塑件105与第一底胶材料104、第一裸片102的侧壁及第二裸片108的侧壁接触。在某些实施例中，第二裸片108的第八表面108b暴露于模塑件105。在某些实施例中，模塑件105具有与上文所阐述或者图3、图4、图5或图6中所图解说明的配置类似的配置。
在操作505中，将第二导电凸块107放置于第一衬底101下方，如图10F中所展示。在某些实施例中，操作505与操作404相同。
在操作506中，提供或接收第二衬底106，如图10G中所展示。在某些实施例中，操作506与操作406相同。
在操作507中，通过第二导电凸块107将第一衬底101接合于第二衬底106上方，如图10H中所展示。在某些实施例中，操作507与操作407相同。在某些实施例中，形成半导体结构(200/200'、300/300')，如图10H或图10I中所展示。
在本揭示中，揭示一种半导体结构。所述半导体结构包括：第一衬底；第一裸片，其放置于所述第一衬底的表面上方；及第二裸片，其放置于所述第一衬底的相对表面上方。第二裸片与第一衬底接合且由导电凸块环绕。由于第二裸片与第一衬底接合且电连接，第一裸片与第二裸片之间的电连接被最小化且半导体结构的电性能被改进。
在某些实施例中，一种半导体结构包括：第一衬底，其包括第一表面及与第一表面相对的第二表面；第一裸片，其放置于所述第一衬底的所述第二表面上方；多个第一导电凸块，其放置于第一裸片与第一衬底之间；模塑件，其放置于所述第一衬底上方且环绕第一裸片及所述多个第一导电凸块；第二衬底，其放置于所述第一衬底的所述第一表面下方；多个第二导电凸块，其放置于所述第一衬底与所述第二衬底之间；及第二裸片，其放置于所述第一衬底与所述第二衬底之间。
在某些实施例中，所述多个第二导电凸块中的至少一个放置于第一衬底与第二裸片之间。在某些实施例中，通过所述多个第二导电凸块中的至少一个将第二裸片附接到所述第一衬底的所述第一表面。在某些实施例中，第二裸片放置于第一裸片与第二衬底之间或者模塑件与第二衬底之间。在某些实施例中，第二裸片包括电容器或被动装置。在某些实施例中，第一裸片是逻辑裸片或存储器裸片。在某些实施例中，所述半导体结构进一步包括底胶材料，所述底胶材料放置于第一衬底与第二衬底之间且环绕所述多个第二导电凸块及所述第二裸片。在某些实施例中，第二裸片由底胶材料完全囊封。在某些实施例中，底胶材料的至少一部分放置于第二裸片与第二衬底之间。在某些实施例中，所述第二裸片的表面及侧壁与底胶材料接触。在某些实施例中，所述多个第二导电凸块中的至少一个放置于第二裸片与所述底胶材料的侧壁之间。在某些实施例中，所述半导体结构进一步包括：多个第三导电凸块，其放置于所述第二衬底下方；通路，其延伸穿过所述第一衬底且电连接所述第一裸片与所述第二裸片。
在某些实施例中，半导体结构包括：第一衬底，其包括第一表面及与所述第一表面相对的第二表面；第一裸片，其放置于所述第一衬底的所述第二表面上方；第二裸片，其放置于所述第一衬底的所述第二表面上方且邻近于所述第一裸片；多个第一导电凸块，其放置于所述第一裸片与所述第一衬底之间及所述第二裸片与第一衬底之间；第一底胶材料，其环绕所述多个第一导电凸块；模塑件，其放置于所述第一衬底上方且环绕所述第一裸片、所述第二裸片、所述多个第一导电凸块及所述第一底胶材料；第二衬底，其放置于所述第一衬底的所述第一表面下方；多个第二导电凸块，其放置于所述第一衬底与所述第二衬底之间；第二底胶材料，其放置于所述第一衬底与所述第二衬底之间且环绕所述多个第二导电凸块；及多个第三导电凸块，其放置于所述第二衬底下方，其中所述第二裸片包括电容性装置或被动装置。
在某些实施例中，所述第二裸片包括彼此堆叠的多个被动裸片。在某些实施例中，第一裸片的表面及第二裸片的表面暴露于模塑件，且第一裸片的侧壁及第二裸片的侧壁与模塑件接触。在某些实施例中，所述第一衬底包括硅，且所述第二衬底包括树脂。
在某些实施例中，一种制作半导体结构的方法包括：提供第一衬底，所述第一衬底包括第一表面及与所述第一表面相对的第二表面；通过多个第一导电凸块将第一裸片接合于所述第一衬底的所述第二表面上方；在第一裸片与所述多个第一导电凸块周围形成模塑件；将多个第二导电凸块放置于第一衬底的第一表面处；将第二裸片接合于所述第一衬底的所述第一表面下方；提供第二衬底；及通过所述多个第二导电凸块将所述第一衬底接合于所述第二衬底上方。
在某些实施例中，先将第二裸片接合于所述第一衬底的所述第一表面下方，再将所述第一衬底接合于所述第二衬底上方。在某些实施例中，通过所述多个第二导电凸块中的至少一个将第二裸片接合于所述第一衬底的所述第一表面下方。在某些实施例中，所述方法进一步包括：将底胶材料放置于所述第一衬底与所述第二衬底之间以囊封所述第二裸片及所述多个第二导电凸块。
前述内容概述数个实施例的特征使得所属领域的技术人员可更好地理解本揭示的方面。所属领域的技术人员应易于理解，其可容易地使用本揭示来作为用于设计或修改其它过程及结构以实施本文中所引入的实施例的相同目的及/或达成相同优势的基础。所属领域的技术人员还应意识到这些等效构造不背离本揭示的精神及范围，且其等可在不背离本揭示的精神及范围的情况下在本文中做出各种改变、替换及更改。
符号说明
100 半导体结构
100' 半导体结构
101 第一衬底
101a 第一表面
101b 第二表面
101c 第一导电垫
101d 第一通路
102 第一裸片
102a 第三表面
102b 第四表面
103 第一导电凸块
104 第一底胶材料
105 模塑件
106 第二衬底
106a 第五表面
106b 第六表面
106c 第二导电垫
106d 第二通路
107 第二导电凸块
108 第二裸片
108a 第七表面
108b 第八表面
108c 被动裸片
108d 被动裸片
108e 被动裸片
108f 被动裸片
108g 被动裸片
108h 连接器
109 第二底胶材料
110 第三导电凸块
111 第三裸片
200 半导体结构
200' 半导体结构
300 半导体结构
300' 半导体结构

Claims (1)

1.一种半导体结构，其包含：
第一衬底，其包括第一表面及与所述第一表面相对的第二表面；
第一裸片，其放置于所述第一衬底的所述第二表面上方；
多个第一导电凸块，其放置于所述第一裸片与所述第一衬底之间；
模塑件，其放置于所述第一衬底上方且环绕所述第一裸片及所述多个第一导电凸块；
第二衬底，其放置于所述第一衬底的所述第一表面下方；
多个第二导电凸块，其放置于所述第一衬底与所述第二衬底之间；及
第二裸片，其放置于所述第一衬底与所述第二衬底之间。
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