TW201906091A - 半導體結構及其製作方法 - Google Patents

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die
conductive
conductive bump
bump
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陳偉銘
葉庭聿
陳家新
俞篤豪
丁國強
侯上勇
吳集錫
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台灣積體電路製造股份有限公司
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Abstract

本發明實施例係有關半導體結構及其製作方法。一種半導體結構包含：一第一基板，其包含一第一表面及與該第一表面相對之一第二表面；一第一晶粒，其放置於該第一基板之該第二表面上方；複數個第一導電凸塊，其放置於該第一晶粒與該第一基板之間；一模塑件，其放置於該第一基板上方且環繞該第一晶粒及該複數個第一導電凸塊；一第二基板，其放置於該第一基板之該第一表面下方；複數個第二導電凸塊，其放置於該第一基板與該第二基板之間；及一第二晶粒，其放置於該第一基板與該第二基板之間。

Description

半導體結構及其製作方法
本發明實施例係有關半導體結構及其製作方法。
使用半導體裝置之電子裝備對於諸多現代應用而言至關重要。隨著電子技術之進步，半導體裝置之大小變得愈來愈小，同時具有更大功能性及更大量之積體電路。由於半導體裝置之規模小型化，一基板上覆晶圓上覆晶片(CoWoS，chip on wafer on substrate)被廣泛地用於將數個晶片整合至一單個半導體裝置中。在CoWoS操作期間，若干個晶片被組裝於一單個半導體裝置上。此外，在此一小半導體裝置內中實施眾多製作操作。 然而，半導體裝置之製作操作涉及在如此小且薄之一半導體裝置上之諸多步驟及操作。在一小型化規模中製作半導體裝置變得更複雜。製作半導體裝置之一複雜性增加可導致缺陷(諸如不良結構組態、組件脫層或其他問題)，這導致半導體裝置之一高良率損失及製作成本增加。如此，修改半導體裝置之一結構及改良製作操作面臨諸多挑戰。
根據本發明之一實施例，一種半導體結構包括：一第一基板，其包含一第一表面及與該第一表面相對之一第二表面；一第一晶粒，其放置於該第一基板之該第二表面上方；複數個第一導電凸塊，其放置於該第一晶粒與該第一基板之間；一模塑件，其放置於該第一基板上方且環繞該第一晶粒及該複數個第一導電凸塊；一第二基板，其放置於該第一基板之該第一表面下方；複數個第二導電凸塊，其放置於該第一基板與該第二基板之間；及一第二晶粒，其放置於該第一基板與該第二基板之間。 根據本發明之另一實施例，一種半導體結構包括：一第一基板，其包含一第一表面及與該第一表面相對之一第二表面；一第一晶粒，其放置於該第一基板之該第二表面上方；一第二晶粒，其放置於該第一基板之該第二表面上方且毗鄰於該第一晶粒；複數個第一導電凸塊，其放置於該第一晶粒與該第一基板之間及該第二晶粒與該第一基板之間；一第一底膠材料，其環繞該複數個第一導電凸塊；一模塑件，其放置於該第一基板上方且環繞該第一晶粒、該第二晶粒、該複數個第一導電凸塊及該第一底膠材料；一第二基板，其放置於該第一基板之該第一表面下方；複數個第二導電凸塊，其放置於該第一基板與該第二基板之間；一第二底膠材料，其放置於該第一基板與該第二基板之間且環繞該複數個第二導電凸塊；及複數個第三導電凸塊，其放置於該第二基板下方，其中該第二晶粒包含一電容性裝置或被動裝置。 根據本發明之又一實施例，一種製作一半導體裝置之方法包括：提供一第一基板，該第一基板包含一第一表面及與該第一表面相對之一第二表面；藉由複數個第一導電凸塊將一第一晶粒接合於該第一基板之該第二表面上方；在該第一晶粒及該複數個第一導電凸塊周圍形成一模塑件；將複數個第二導電凸塊放置於該第一基板之該第一表面處；將一第二晶粒接合於該第一基板之該第一表面下方；提供一第二基板；及藉由該複數個第二導電凸塊將該第一基板接合於該第二基板上方。
以下揭露內容提供諸多不同實施例或實例以用於實施標的物所提供之不同特徵。下文闡述組件及配置之具體實例以簡化本揭露。當然，此等僅係實例且並不意欲具限制性。舉例而言，在內以下說明中，一第一特徵形成於一第二特徵上方或第二特徵可包含其中第一與第二特徵形成為直接接觸之實施例，且亦可包含其中額外特徵可形成於第一特徵與第二特徵之間，使得第一特徵與第二特徵可不直接接觸之實施例。另外，本揭露可在各種實例中重複元件符號及/或字母。此重複係出於簡化及清晰目的且本身並不規定所論述之各種實施例及/或組態之間的一關係。 此外，為便於說明，本文中可使用空間相對術語(諸如，「下邊」、「下方」、「下部」、「上邊」、「上部」等)來闡述一個元件或構件與另一元件或構件之關係，如各圖中所圖解說明。除了圖中所繪示之定向之外，該等空間相對術語亦意欲囊括裝置在使用或操作中之不同定向。設備可以其他方式定向(旋轉90度或處於其他定向) 且因此本文中所使用之空間相對描述符可以其他方式解釋。 在本文件中，術語「耦合」亦可被稱為「電耦合」且術語「連接」可被稱為「電連接」。「耦合」及「連接」亦可用於指示兩個或兩個以上元件協作或彼此相互作用。 亦可包含其他特徵及製程。舉例而言，可包含測試結構以輔助對3D封裝或3DIC裝置之驗證測試。舉例而言，測試結構可包含形成於一重佈層中或一基板上允許測試3D封裝或3DIC之測試墊、探針及/或探針卡之使用等。可對中間結構及最終結構執行驗證測試。另外，本文中所揭露之結構及方法可與併入對已知良好晶粒之中間驗證之測試方法結合使用，以提高良率並降低成本。 藉由若干個操作製作一半導體晶片。在製作製程期間，具有不同功能性及尺寸之半導體晶片被整合到一單個模組中。藉由一表面安裝技術(SMT)將數個半導體晶片放置於一基板上方以將半導體晶片整合於基板上。然而，此SMT整合將在半導體之間形成一長電連接晶片(舉例而言，實質上大於約1 mm)。儘管可藉由將半導體晶片嵌入至基板中來縮短半導體晶片之間的電連接，但此嵌入將降低一總電容或電容密度。 在本揭露中，揭露一半導體結構。該半導體結構包含：一第一基板；一第一晶粒，其放置於第一基板之一表面上方；一第二晶粒，其放置於第一基板的一相對表面上方；一第二基板，其放置於第一基板下方；及數個導電凸塊，其接合第一基板與第二基板。第二晶粒與第一基板接合、放置於第一基板與第二基板之間且由導電凸塊環繞。在某些實施例中，該第二晶粒放置於第一基板上方且由一模塑件環繞。由於第二晶粒與第一基板接合並電連接，因此第一晶粒與第二晶粒之間的一電連接被最小化。如此，改良了半導體結構之一電效能。 圖1及圖2係根據本發明之各種實施例之一半導體結構100之示意性剖面圖。在某些實施例中，半導體結構100包含一第一基板101、一第一晶粒102、複數個第一導電凸塊103、一模塑件105、一第二基板106、一第二導電凸塊107及一第二晶粒108。在某些實施例中，半導體結構100可包含一第三晶粒111，諸如如圖1中所展示之一高頻寬記憶體(HBM)晶粒。在某些實施例中，第三晶粒111包含彼此堆疊之複數個HBM晶粒，且HBM晶粒係由數個連接器電連接。 在某些實施例中，半導體結構100係一半導體封裝。在某些實施例中，半導體結構100係一基板上覆晶圓上覆晶片(CoWoS)封裝結構。在某些實施例中，半導體結構100係一系統整合式晶片(SoIC)封裝結構。在某些實施例中，半導體結構100係一三維積體電路(3D IC)。 在某些實施例中，第一基板101係一半導電基板。在某些實施例中，第一基板101包含半導電材料，諸如矽、鍺、鎵、砷或上述材料之組合。在某些實施例中，第一基板101係一中介層等。在某些實施例中，第一基板101係一矽基板或矽中介層。在某些實施例中，第一基板101包含有機材料。在某些實施例中，第一基板101包含陶瓷、聚合物等。在某些實施例中，第一基板101具有一四邊形、矩形、方形、多邊形或任何其他適合形狀。 在某些實施例中，第一基板101包含一第一表面101a及與第一表面101a相對之一第二表面101b。在某些實施例中，一第一導電墊101c放置於第一表面101a或第二表面101b處。在某些實施例中，第一導電墊101c放置於第一表面101a或第二表面101b內或者第一表面101a或第二表面101b上。在某些實施例中，第一導電墊101c由第一基板101環繞。在某些實施例中，第一導電墊101c包含一導電材料，諸如鉻、銅、金、鈦、銀、鎳、鈀或鎢等。在某些實施例中，第一導電墊101c係一可銲接表面且用作用於接納一導電結構之一平台。 在某些實施例中，一第一通路101d放置於第一基板101內。在某些實施例中，第一通路101d延伸穿過第一基板101。在某些實施例中，第一通路101d在第一基板101的第一表面101a與第二表面101b之間延伸。在某些實施例中，第一通路101d包含一導電材料，諸如銅、銀、金、鋁等。在某些實施例中，第一通路101d係一貫穿基板通路或一貫穿矽通路(TSV)。在某些實施例中，第一通路101d與第一導電墊101c電連接。在某些實施例中，第一通路101d放置於第一導電墊101c中之兩者之間。 在某些實施例中，第一晶粒102放置於第一基板101上方。在某些實施例中，第一晶粒102放置於第一基板101之第二表面101b上方。在某些實施例中，第一晶粒102製造有在第一晶粒102內之一預定功能電路。在某些實施例中，第一晶粒102係藉由一機械刀或雷射刀自一半導電晶圓單粒化而成。在某些實施例中，第一晶粒102包括適合於一特定應用之各種電路。在某些實施例中，電路包含各種裝置，諸如電晶體、電容器、電阻器、二極體及/或諸如此類等。在某些實施例中，第一晶粒102係一邏輯裝置晶粒、特殊應用積體電路(ASIC)晶粒、特定應用處理(AP)晶粒、記憶體晶粒、高頻寬記憶體(HBM)晶粒等。在某些實施例中，第一晶粒102係一晶片或一封裝。在某些實施例中，第一晶粒102具有一四邊形、一矩形或一方形形狀之一俯視剖面(自半導體結構100之俯視角度之剖面，如圖1中所展示)。 在某些實施例中，第一晶粒102包含一第三表面102a及與第三表面102a相對之一第四表面102b。在某些實施例中，第三表面102a係上面放置有數個電組件之一前側或一作用側。在某些實施例中，第四表面102b係上面無電組件放置之一後側或一非作用側。在某些實施例中，第三表面102a面向第一基板101。 在某些實施例中，第一晶粒102藉由數個第一導電凸塊103接合於第一基板101上方。在某些實施例中，第一導電凸塊103放置於第一基板101與第一晶粒102之間。在某些實施例中，第一導電凸塊103放置於第一基板101之第二表面101b與第一晶粒102之第三表面102a之間。在某些實施例中，第一晶粒102透過第一導電凸塊103電連接至第一基板101。在某些實施例中，第一導電凸塊103放置於第一基板101之第二表面101b與第三晶粒111之間，且第三晶粒111透過第一導電凸塊103電連接至第一基板101。在某些實施例中，第一導電凸塊103透過第一導電墊101c電連接至第一通路101d。 在某些實施例中，第一導電凸塊103呈一圓柱形、球形或半球形形狀。在某些實施例中，第一導電凸塊103係一銲接接頭、一銲料凸塊、一焊球、微凸塊等。在某些實施例中，第一導電凸塊103係一導電柱或導電桿。在某些實施例中，第一導電凸塊103包含金屬，諸如鉛、錫、銅、金、鎳等。 在某些實施例中，一第一底膠材料104放置於第一基板101上方且環繞第一導電凸塊103及第一晶粒102。在某些實施例中，一第一底膠材料104放置於第一基板101上方且環繞第一導電凸塊103、第一晶粒102及第三晶粒111。在某些實施例中，第一底膠材料104放置於第一基板101之第二表面101b上方。在某些實施例中，第一底膠材料104囊封第一導電凸塊103。在某些實施例中，第一底膠材料104與第一基板101之第二表面101b、第一晶粒102之第三表面102a及第一晶粒102之一側壁之一部分接觸。在某些實施例中，第一底膠材料104填充兩個毗鄰第一導電凸塊103之間的間隔。在某些實施例中，第一底膠材料104係一電絕緣黏合劑，其用於保護第一導電凸塊103或固定第一晶粒102與第一基板101之間的一接合及第三晶粒111與第一基板101之間的一接合。在某些實施例中，第一底膠材料104包含環氧樹脂、樹脂、環氧樹脂模塑料等。 在某些實施例中，模塑件105放置於第一基板101上方且環繞第一晶粒及第三晶粒111。在某些實施例中，模塑件105放置於第一基板101之第二表面101b上方且環繞第一晶粒102、第三晶粒111、第一底膠材料104及第一導電凸塊103。在某些實施例中，模塑件105與第一晶粒102之一側壁、第一底膠材料104及第一基板101之第二表面101b接觸。在某些實施例中，第一晶粒102之第四表面102b暴露於模塑件105。在某些實施例中，模塑件105可係一單層膜或一複合堆疊。在某些實施例中，模塑件105包含各種材料，諸如模塑料、模塑底膠、環氧樹脂、樹脂等。在某些實施例中，模塑件105具有一高熱傳導性、一低濕氣吸收率及一高抗撓強度。 在某些實施例中，第二基板106係一半導電基板。在某些實施例中，第二基板106包含半導電材料，諸如矽、鍺、鎵、砷或上述材料之組合。在某些實施例中，第二基板106係一矽基板。在某些實施例中，第二基板106包含有機材料。在某些實施例中，第二基板106包含樹脂、環氧樹脂、玻璃、陶瓷、聚合物等。在某些實施例中，第二基板106具有一四邊形、矩形、方形、多邊形或任何其他適合形狀。 在某些實施例中，第二基板106包含一第五表面106a及與第五表面106a相對之一第六表面106b。在某些實施例中，第二基板106放置於第一基板101、第一晶粒102及模塑件105下方。在某些實施例中，第二基板106放置於第一基板101之第一表面101a下方。在某些實施例中，第二基板106之第六表面106b面向第一基板101之第一表面101a。 在某些實施例中，一第二導電墊106c放置於第五表面106a或第六表面106b處。在某些實施例中，第二導電墊106c放置於第五表面106a或第六表面106b內或者第五表面106a或第六表面106b上。在某些實施例中，第二導電墊106c由第二基板106環繞。在某些實施例中，第二導電墊106c包含一導電材料，諸如鉻、銅、金、鈦、銀，鎳、鈀或鎢等。在某些實施例中，第二導電墊106c係一可銲接表面且用作用於接納一導電結構之一平台。 在某些實施例中，一第二通路106d放置於第二基板106內。在某些實施例中，第二通路106d延伸穿過第二基板106。在某些實施例中，第二通路106d在第二基板106的第五表面106a與第六表面106b之間延伸。在某些實施例中，第二通路106d包含一導電材料，諸如銅、銀、金、鋁等。在某些實施例中，第二通路106d係一電鍍通孔(PTH)。在某些實施例中，第二通路106d與第二導電墊106c電連接。在某些實施例中，第二通路106d放置於第二導電墊106c中之兩者之間。 在某些實施例中，第一基板101藉由數個第二導電凸塊107接合於第二基板106上方。在某些實施例中，第二導電凸塊107放置於第一基板101與第二基板106之間。在某些實施例中，第二導電凸塊107放置於第一基板101之第一表面101a與第二基板106之第六表面106b之間。在某些實施例中，第一基板101透過第二導電凸塊107電連接至第二基板106。在某些實施例中，第二導電凸塊106c及第二通路106d電連接至第二導電凸塊107。在某些實施例中，第二導電凸塊107與第一導電墊101c及第二導電墊106c電耦合。 在某些實施例中，第二導電凸塊107呈一圓柱形、球形或半球形形狀。在某些實施例中，第二導電凸塊107係一銲接接頭、一銲料凸塊、一焊球、一球柵陣列(BGA)球、一受控塌陷晶片連接(C4)凸塊、微凸塊等。在某些實施例中，第二導電凸塊107係一導電柱或導電桿。在某些實施例中，第二導電凸塊107包含金屬，諸如鉛、錫、銅、金、鎳等。 在某些實施例中，第二晶粒108放置於第一基板101下方且放置於第二基板106上方。在某些實施例中，第二晶粒108放置於第一基板101與第二基板106之間。在某些實施例中，第二晶粒108由第二導電凸塊107環繞。在某些實施例中，第二晶粒108放置於第一晶粒102與第二基板106之間。在某些實施例中，第二晶粒108放置於模塑件105與第二基板106之間。 在某些實施例中，第二晶粒108製造有在第二晶粒108內之一預定功能電路。在某些實施例中，第二晶粒108係藉由一機械刀或雷射刀自一半導電晶圓單粒化而來。在某些實施例中，第二晶粒108包括適合於一特定應用之各種電路。在某些實施例中，電路包含各種裝置，諸如電晶體、電容器、電阻器、二極體及/或諸如此類。在某些實施例中，第二晶粒108係一整合式被動晶粒(IPD)。在某些實施例中，第二晶粒108包含一電容器、一被動裝置等。在某些實施例中，第二晶粒108係一晶片或一封裝。在某些實施例中，第二晶粒108具有呈一四邊形、一矩形或一方形形狀之一俯視剖面(自半導體結構100之俯視角度之一剖面，如圖1及圖2中所展示)。 在某些實施例中，第二晶粒108包含一第七表面108a及與第七表面108a相對之一第八表面108b。在某些實施例中，第七表面108a係上面放置有數個電組件之一前側或一作用側。在某些實施例中，第八表面108b係上面無電組件放置之一後側或一非作用側。在某些實施例中，第七表面108a面向第一基板101之第一表面101a。在某些實施例中，第八表面108b面向第二基板106之第六表面106b。 在某些實施例中，第二晶粒108藉由第二導電凸塊107接合於第一基板101下方。在某些實施例中，第二導電凸塊107放置於第一基板101與第二晶粒108之間。在某些實施例中，第二晶粒108藉由第二導電凸塊107附接至第一基板101之第一表面101a。在某些實施例中，第二導電凸塊107放置於第一基板101之第一表面101a與第二晶粒108之第七表面108a之間。在某些實施例中，第二晶粒108透過第二導電凸塊107電連接至第一基板101及第一晶粒102。在某些實施例中，第二晶粒108透過第二導電凸塊107、第一導電墊101c、第一通路101d及第一導電凸塊103電連接至第一晶粒102。 在某些實施例中，一第二底膠材料109放置於第二基板106上方且環繞第二導電凸塊107及第二晶粒108。在某些實施例中，第二底膠材料109放置 於第一基板101與第二基板106之間。在某些實施例中，第一基板101之一部分由第二底膠材料109環繞。在某些實施例中，第二底膠材料109放置於第二基板106之第六表面106b上方。在某些實施例中，第二底膠材料109放置於第一基板101之第一表面101a與第二基板106之第六表面106b之間。在某些實施例中，第二底膠材料109囊封第二導電凸塊107。在某些實施例中，第二底膠材料109完全囊封第二晶粒108。在某些實施例中，第二底膠材料109之至少一部分放置於第二晶粒108與第二基板106之間。在某些實施例中，第七表面108a、第八表面108b及第二晶粒108之一側壁與第二底膠材料109接觸。在某些實施例中，第二導電凸塊107中之至少一者放置於第二晶粒108與第二底膠材料109之一側壁之間。在某些實施例中，第二底膠材料109填充兩個毗鄰第二導電凸塊107之間的間隔。在某些實施例中，第二底膠材料109係一電絕緣黏合劑，其用於保護第二導電凸塊107，或者固定第一基板101與第二基板106之間的一接合或第一基板101與第二晶粒108之間的一接合。在某些實施例中，第二底膠材料109包含環氧樹脂、樹脂、環氧樹脂模塑料等。 在某些實施例中，數個第三導電凸塊110放置於第二基板106下方。在某些實施例中，第三導電凸塊110放置於第二基板106之第五表面106a處。在某些實施例中，第三導電凸塊110放置於第二導電墊106c處。在某些實施例中，第三導電凸塊110電連接至第二通路106d。在某些實施例中，第三導電凸塊110呈一圓柱形、球形或半球形形狀。在某些實施例中，第三導電凸塊110係一銲接接頭、一銲料凸塊、一焊球、一球柵陣列(BGA)球、一受控塌陷晶片連接(C4)凸塊、微凸塊等。在某些實施例中，第三導電凸塊110係一導電柱或導電桿。在某些實施例中，第三導電凸塊110包含金屬，諸如鉛、錫、銅、金、鎳等。 圖3及圖4係根據本發明之各種實施例之一半導體結構200及200'之示意性剖面圖。在某些實施例中，半導體結構200包含一第一基板101、一第一晶粒102、複數個第一導電凸塊103、一第一底膠材料104、一模塑件105、一第二基板106、一第二導電凸塊107、一第二底膠材料109及一第三導電凸塊110，上述組件具有與上文所闡述或圖1中所圖解說明之組件類似之組態。 在某些實施例中，一第二晶粒108放置於第一基板101上方且由模塑件105環繞。在某些實施例中，一第三晶粒111放置於第一基板101上方且由模塑件105環繞。在某些實施例中，第二晶粒108及第三晶粒111放置於第一基板101之第二表面101b上方且毗鄰於第一晶粒102。在某些實施例中，第二晶粒108及第三晶粒111由第一導電凸塊103接合於第一基板101上方。在某些實施例中，第一導電凸塊103放置於第二晶粒108與第一基板101之間及第三晶粒111與第一基板101之間。在某些實施例中，第一底膠材料104環繞第二晶粒108之一部分及第一導電凸塊103。在某些實施例中，第二晶粒108之一第八表面108b暴露於模塑件105。在某些實施例中，第二晶粒108之一側壁與模塑件105接觸。在某些實施例中，第二晶粒108係一電容性裝置或被動裝置。在某些實施例中，第二晶粒108包含電容器或被動裝置。在某些實施例中，第二晶粒108係一整合式被動裝置(IPD)。在某些實施例中，第三晶粒111係一高頻寬記憶體(HBM)晶粒。在某些實施例中，第三晶粒111包含彼此堆疊之複數個HBM晶粒，且該等HBM晶粒由數個連接器電連接。 圖5及圖6係根據本發明之各種實施例之一半導體結構300及300'之示意性剖面圖。在某些實施例中，半導體結構300包含一第一基板101、一第一晶粒102、一第一導電凸塊103、一第一底膠材料104、一模塑件105、一第二基板106、一第二導電凸塊107、一第二底膠材料109及一第三導電凸塊110，上述組件具有與上文所闡述或者圖1或圖2中所圖解說明之組件類似之組態。 在某些實施例中，一第二晶粒108包含彼此堆疊而放置於第一基板101上方之數個被動晶粒(108c、108d、108e、108f、108g)，如圖5及圖6中所展示。在某些實施例中，一第三晶粒111放置於第一基板101上方，如圖5中所展示。在某些實施例中，被動晶粒(108c、108d、108e、108f、108g)藉由數個連接器108h電連接。在某些實施例中，連接器108h係一銲料凸塊、一焊球、微凸塊、導電柱等。在某些實施例中，被動晶粒(108c、108d、108e、108f、108g)由模塑件105環繞。在某些實施例中，被動晶粒(108c、108d、108e、108f、108g)中之一者之一表面暴露於模塑件105。 在本揭露中，亦揭露一種製作一半導體結構100之方法。在某些實施例中，半導體結構100係由一方法400形成。方法400包含若干個操作且說明及圖解說明不被視為對操作順序之一限制。圖7係製作半導體結構100及100'之方法400之一實施例。方法400包含若干個操作(401、402、403、404、405、406及407)。 在操作401中，提供或接收一第一基板101，如圖8A中所展示。在某些實施例中，第一基板101包含一第一表面101a及與第一表面101a相對之一第二表面101b。在某些實施例中，第一基板101係一中介層。在某些實施例中，第一基板101具有與上文所闡述或圖1中所圖解說明之組態類似之組態。 在某些實施例中，在第一基板101之第一表面101a或第二表面101b上方形成一第一導電墊101c。在某些實施例中，第一導電墊101c係由以下方式形成：移除第一基板101之一部分以形成一開口，且然後將一導電材料放置至開口中以形成第一導電墊101c。在某些實施例中，移除第一基板101之部分包含光微影、蝕刻或任何其他適合操作。在某些實施例中，放置導電材料包含濺鍍、電鍍或任何其他適合操作。在某些實施例中，導電材料包含銅、銀、金、鋁等。在某些實施例中，第一導電墊101c具有與上文所闡述或者圖1及圖2中所圖解說明之組態類似之組態。 在某些實施例中，在第一基板101內形成一第一通路101d。在某些實施例中，第一通路101d延伸穿過第一基板101。在某些實施例中，第一通路101d與第一導電墊101c電連接。在某些實施例中，第一通路101d在第一基板101的第一表面101a與第二表面101b之間延伸。在某些實施例中，第一通路101d係一貫穿基板通路或一貫穿矽通路(TSV)。在某些實施例中，第一通路101d係由以下方式形成：移除第一基板101之一部分以形成一開口，且然後將一導電材料放置至開口中以形成第一通路101d。在某些實施例中，移除第一基板101之部分包含光微影、蝕刻或任何其他適合操作。在某些實施例中，放置導電材料包含濺鍍、電鍍或任何其他適合操作。在某些實施例中，導電材料包含銅、銀、金、鋁等。在某些實施例中，第一通路101d具有與上文所闡述或者圖1及圖2中所圖解說明之組態類似之組態。 在操作402中，藉由一第一導電凸塊103將一第一晶粒102接合於第一基板101上方，如圖8B中所展示。在某些實施例中，藉由一第一導電凸塊103將一第三晶粒接合於第一基板101上方。在某些實施例中，將第一晶粒102放置於第一基板101之第二表面101b上方。在某些實施例中，第一晶粒102係一邏輯裝置晶粒、特殊應用積體電路(ASIC)晶粒、特定應用處理(AP)晶粒、記憶體晶粒、高頻寬記憶體(HBM)晶粒等。在某些實施例中，第一晶粒102包含一第三表面102a及與第三表面102a相對之一第四表面102b。在某些實施例中，第一晶粒102具有與上文所闡述或圖1中所圖解說明之組態類似之組態。在某些實施例中，第三晶粒111包含彼此堆疊之複數個HBM晶粒，且該等HBM晶粒由數個連接器電連接。 在某些實施例中，將第一導電凸塊103放置於第一晶粒102之第三表面102a與第一基板101之第二表面101b之間。在某些實施例中，第一晶粒102透過第一導電凸塊103電連接至第一基板101。在某些實施例中，藉由植球、銲料電鍍、模板印刷或任何其他適合操作放置第一導電凸塊103。在某些實施例中，第一導電凸塊103係一銲接接頭、一銲料凸塊、一焊球、微凸塊等。在某些實施例中，第一導電凸塊103係一導電柱或導電桿。在某些實施例中，第一導電凸塊103具有與上文所闡述或者圖1及圖2中所圖解說明之組態類似之組態。 在某些實施例中，一第一底膠材料104放置於第一基板101上方且環繞第一導電凸塊103及第一晶粒102之一部分。在某些實施例中，第一底膠材料104環繞第一晶粒102之一部分及第一導電凸塊103且覆蓋第一基板101之第二表面101b之一部分。在某些實施例中，第一底膠材料104填充毗鄰第一導電凸塊103之間的間隙。在某些實施例中，藉由流動、射出或任何其他適合操作放置第一底膠材料104。在某些實施例中，第一底膠材料104具有與上文所闡述或者圖1及圖2中所圖解說明之組態類似之組態。 在操作403中，形成一模塑件105，如圖8C中所展示。在某些實施例中，模塑件105形成於第一晶粒102、第一導電凸塊103及第一底膠材料104周圍。在某些實施例中，模塑件105與第一晶粒102之一側壁之一部分及第一底膠材料104接觸。在某些實施例中，藉由轉印成型、射出成型、包覆成型或任何其他適合操作形成模塑件105。在某些實施例中，第一晶粒102之第四表面102b暴露於模塑件105。在某些實施例中，模塑件105經研磨以暴露第一晶粒102之第四表面102b。在某些實施例中，藉由研磨、平坦化、化學機械拋光(CMP)或任何其他適合操作來研磨模塑件105。在某些實施例中，模塑件105包含各種材料，諸如模塑料、模塑底膠、環氧樹脂、樹脂等。在某些實施例中，模塑件105具有與上文所闡述或者圖1及2中所圖解說明之組態類似之組態。 在操作404中，將一第二導電凸塊107放置於第一基板101下方，如圖8D中所展示。在某些實施例中，第二導電凸塊107放置於第一基板101之第一表面101a下方且自第一表面101a突出。在某些實施例中，第二導電凸塊107電連接至第一基板101及第一晶粒102。在某些實施例中，第二導電凸塊107放置於第一導電墊101c處或第一通路101d下方。在某些實施例中，藉由植球、銲料電鍍、模板印刷或任何其他適合操作放置第二導電凸塊107。在某些實施例中，第二導電凸塊107係一銲接接頭、一銲料凸塊、一焊球、一球柵陣列(BGA)球、一受控塌陷晶片連接(C4)凸塊、微凸塊等。在某些實施例中，第二導電凸塊107係一導電柱或導電桿。在某些實施例中，第二導電凸塊107具有與上文所闡述或者圖1及圖2中所圖解說明之組態類似之組態。 在操作405中，將一第二晶粒108接合於第一基板101下方，如圖8E中所展示。在某些實施例中，將第二晶粒108放置於第一基板101之第一表面101a下方。在某些實施例中，藉由第二導電凸塊107將第二晶粒108接合於第一基板101下方。在某些實施例中，第二晶粒108係一整合式被動晶粒(IPD)。在某些實施例中，第二晶粒108包含一電容器、一被動裝置等。在某些實施例中，第二晶粒108包含一第七表面108a及與第七表面108a相對之一第八表面108b。在某些實施例中，第一基板101之第一表面101a藉由第二導電凸塊107與第二晶粒108之第七表面108a接合。在某些實施例中，第二晶粒108由第二導電凸塊107環繞。在某些實施例中，第二晶粒108放置於第二導電凸塊107中之兩者之間。在某些實施例中，第二晶粒108具有與上文所闡述或者圖1及圖2中所圖解說明之組態類似之組態。 在操作406中，提供或接收一第二基板106，如圖8F中所展示。在某些實施例中，第二基板106包含一第五表面106a及與第五表面106a相對之一第六表面106b。在某些實施例中，第二基板106係一矽基板。在某些實施例中，第二基板106包含樹脂、玻璃等。在某些實施例中，第二基板106具有與上文所闡述或者圖1及圖2中所圖解說明之組態類似之組態。 在某些實施例中，一第二導電墊106c形成於第二基板106之第五表面106a或第六表面106b上方。在某些實施例中，第二導電墊106c係藉由以下方式形成：移除第二基板106之一部分以形成一開口，且然後將一導電材料放置至開口中以形成第二導電墊106c。在某些實施例中，移除第二基板106之部分包含光微影、蝕刻或任何其他適合操作。在某些實施例中，放置導電材料包含濺鍍、電鍍或任何其他適合操作。在某些實施例中，導電材料包含銅、銀、金、鋁等。在某些實施例中，第二導電墊106c具有與上文所闡述或者圖1及圖2中所圖解說明之組態類似之組態。 在某些實施例中，在第二基板106內形成一第二通路106d。在某些實施例中，第二通路106d延伸穿過第二基板106。在某些實施例中，第二通路106d與第二導電墊106c電連接。在某些實施例中，第二通路106d在第二基板106的第五表面106a與第六表面106b之間延伸。在某些實施例中，第二通路106d係一電鍍通孔(PTH)。在某些實施例中，第二通路106d係藉由以下方式形成：移除第二基板106之一部分以形成一開口，且然後將一導電材料放置至開口中以形成第二通路106d。在某些實施例中，移除第二基板106之部分包含光微影、蝕刻或任何其他適合操作。在某些實施例中，放置導電材料包含濺鍍、電鍍或任何其他適合操作。在某些實施例中，導電材料包含銅、銀、金、鋁等。在某些實施例中，第二通路106d具有與上文所闡述或者圖1及圖2中所圖解說明之組態類似之組態。 在某些實施例中，將一第三導電凸塊110接合於第二導電墊106c處。在某些實施例中，第三導電凸塊110自第二基板106之第五表面106a突出。在某些實施例中，第三導電凸塊110電連接至第二基板106及第二導電墊106c。在某些實施例中，第三導電凸塊110放置於第二導電墊106c處或第二通路106d下方。在某些實施例中，藉由植球、銲料電鍍、模板印刷或任何其他適合操作放置第三導電凸塊110。在某些實施例中，第三導電凸塊110係一銲接接頭、一銲料凸塊、一焊球、一球柵陣列(BGA)球、一受控塌陷晶片連接(C4)凸塊、微凸塊等。在某些實施例中，第三導電凸塊110係一導電柱或導電桿。在某些實施例中，第三導電凸塊110具有與上文所闡述或者圖1及圖2中所圖解說明之組態類似之組態。 在操作407中，藉由第二導電凸塊107將第一基板101接合於第二基板106上方，如圖8G中所展示。在某些實施例中，先將第二晶粒108接合於第一基板101下方，再將第一基板101接合於第二基板106上方。在某些實施例中，將第二導電凸塊107放置於第一基板101之第一表面101a與第二基板106之第六表面106b之間。在某些實施例中，透過第二導電凸塊107將第二基板106電連接至第一基板101。在某些實施例中，將第二導電凸塊107與第二導電墊106c接合。在某些實施例中，透過第二導電墊106c及第二通路106d將第三導電凸塊110電連接至第二導電凸塊107。 在某些實施例中，將一第二底膠材料109放置於第二基板106之第六表面106b上方且環繞第二導電凸塊107、第二晶粒108及第一基板101之一部分。在某些實施例中，將第二底膠材料109放置於第一基板101與第二基板106之間。在某些實施例中，第二底膠材料109填充毗鄰第二導電凸塊107之間或者第二導電凸塊107與第二晶粒108之間的間隙。在某些實施例中，藉由第二底膠材料109囊封第二晶粒108及第二導電凸塊107。在某些實施例中，藉由流動、射出或任何其他適合操作放置第二底膠材料109。在某些實施例中，第二底膠材料109具有與上文所闡述或者圖1及圖2中所圖解說明之組態類似之組態。在某些實施例中，一半導體結構100形成。 在本揭露中，亦揭露一種製作一半導體結構(200/200'或300/300')之方法。在某些實施例中，半導體結構(200或300)由一方法500形成。方法500包含若干個操作，且說明及圖解說明不被視為對操作順序之一限制。圖9係製作半導體結構100之方法500之一實施例。方法500包含若干個操作(501、502、503、504、505、506及507)。 在操作501中，提供或接收一第一基板101，如圖10A中所展示。在某些實施例中，操作501與操作401相同。 在操作502中，藉由一第一導電凸塊103將一第一晶粒102接合於第一基板101上方，如圖10B中所展示。在某些實施例中，操作502與操作402相同。在某些實施例中，藉由一第一導電凸塊103將一第三晶粒111接合於第一基板101上方。在某些實施例中，第三晶粒111包含彼此堆疊之複數個HBM晶粒，且由數個連接器電連接該等HBM晶粒。 在操作503中，藉由第一導電凸塊103將一第二晶粒108接合於第一基板101上方，如圖10C中所展示。在某些實施例中，將第二晶粒108接合於第一基板101之第二表面101b上方且第二晶粒108毗鄰於第一晶粒102。在某些實施例中，將第一導電凸塊103放置於第二晶粒108與第一基板101之間。在某些實施例中，一第一底膠材料104環繞第二晶粒108之一部分及第一導電凸塊103。在某些實施例中，第二晶粒108係一電容性裝置或被動裝置。在某些實施例中，第二晶粒108包含電容器或被動裝置。在某些實施例中，第二晶粒108係一整合式被動裝置(IPD)。 在某些實施例中，第二晶粒108包含彼此堆疊之數個被動晶粒，如圖10D中所展示。在某些實施例中，藉由數個連接器108h電連接被動晶粒(108c、108d、108e、108f、108g)。在某些實施例中，連接器108h係一銲料凸塊、一焊球、微凸塊、導電柱等。在某些實施例中，第二晶粒108具有與上文所闡述或者圖3、圖4、圖5或圖6中所圖解說明之組態類似之組態。 在操作504中，形成一模塑件105，如圖10E中所展示。在某些實施例中，模塑件105環繞第一晶粒102、第二晶粒108及第三晶粒111。在某些實施例中，模塑件105環繞第一底膠材料104及第一導電凸塊103。在某些實施例中，模塑件105與第一底膠材料104、第一晶粒102之一側壁及第二晶粒108之一側壁接觸。在某些實施例中，第二晶粒108之一第八表面108b暴露於模塑件105。在某些實施例中，模塑件105具有與上文所闡述或者圖3、圖4、圖5或圖6中所圖解說明之組態類似之組態。 在操作505中，將一第二導電凸塊107放置於第一基板101下方，如圖10F中所展示。在某些實施例中，操作505與操作404相同。 在操作506中，提供或接收一第二基板106，如圖10G中所展示。在某些實施例中，操作506與操作406相同。 在操作507中，藉由第二導電凸塊107將第一基板101接合於第二基板106上方，如圖10H中所展示。在某些實施例中，操作507與操作407相同。在某些實施例中，形成一半導體結構(200/200'、300/300')，如圖10H或圖10I中所展示。 在本揭露中，揭露一種半導體結構。該半導體結構包含：一第一基板；一第一晶粒；其放置於該第一基板之一表面上方；及一第二晶粒，其放置於該第一基板之一相對表面上方。第二晶粒與第一基板接合且由導電凸塊環繞。由於第二晶粒與第一基板接合且電連接，第一晶粒與第二晶粒之間的一電連接被最小化且半導體結構之一電效能被改良。 在某些實施例中，一種半導體結構包含：一第一基板，其包含一第一表面及與第一表面相對之一第二表面；一第一晶粒，其放置於該第一基板之該第二表面上方；複數個第一導電凸塊，其放置於第一晶粒與第一基板之間；一模塑件，其放置於該第一基板上方且環繞第一晶粒及該複數個第一導電凸塊；一第二基板，其放置於該第一基板之該第一表面下方；複數個第二導電凸塊，其放置於該第一基板與該第二基板之間；及一第二晶粒，其放置於該第一基板與該第二基板之間。 在某些實施例中，該複數個第二導電凸塊中之至少一者放置於第一基板與第二晶粒之間。在某些實施例中，藉由該複數個第二導電凸塊中之至少一者第二晶粒附接至該第一基板之該第一表面。在某些實施例中，第二晶粒放置於第一晶粒與第二基板之間或者模塑件與第二基板之間。在某些實施例中，第二晶粒包含一電容器或一被動裝置。在某些實施例中，第一晶粒係一邏輯晶粒或記憶體晶粒。在某些實施例中，該半導體結構進一步包含一底膠材料，該底膠材料放置於第一基板與第二基板之間且環繞該複數個第二導電凸塊及該第二晶粒。在某些實施例中，第二晶粒由底膠材料完全囊封。在某些實施例中，底膠材料之至少一部分放置於第二晶粒與第二基板之間。在某些實施例中，該第二晶粒之一表面及一側壁與底膠材料接觸。在某些實施例中，該複數個第二導電凸塊中之至少一者放置於第二晶粒與該底膠材料之一側壁之間。在某些實施例中，該半導體結構進一步包含：複數個第三導電凸塊，其放置於該第二基板下方；一通路，其延伸穿過該第一基板且電連接該第一晶粒與該第二晶粒。 在某些實施例中，一半導體結構包含：一第一基板，其包含一第一表面及與該第一表面相對之一第二表面；一第一晶粒，其放置於該第一基板之該第二表面上方；一第二晶粒，其放置於該第一基板之該第二表面上方且毗鄰於該第一晶粒；複數個第一導電凸塊，其放置於該第一晶粒與該第一基板之間及該第二晶粒與第一基板之間；一第一底膠材料，其環繞該複數個第一導電凸塊；一模塑件，其放置於該第一基板上方且環繞該第一晶粒、該第二晶粒、該複數個第一導電凸塊及該第一底膠材料；一第二基板，其放置於該第一基板之該第一表面下方；複數個第二導電凸塊，其放置於該第一基板與該第二基板之間；一第二底膠材料，其放置於該第一基板與該第二基板之間且環繞該複數個第二導電凸塊；及複數個第三導電凸塊，其放置於該第二基板下方，其中該第二晶粒包含一電容性裝置或被動裝置。 在某些實施例中，該第二晶粒包含彼此堆疊之複數個被動晶粒。在某些實施例中，第一晶粒之一表面及第二晶粒之一表面暴露於模塑件，且第一晶粒之一側壁及第二晶粒之一側壁與模塑件接觸。在某些實施例中，該第一基板包含矽，且該第二基板包含樹脂。 在某些實施例中，一種製作一半導體結構之方法包含：提供一第一基板，該第一基板包含一第一表面及與該第一表面相對之一第二表面；藉由複數個第一導電凸塊將一第一晶粒接合於該第一基板之該第二表面上方；在第一晶粒與該複數個第一導電凸塊周圍形成一模塑件；將複數個第二導電凸塊放置於第一基板之第一表面處；將一第二晶粒接合於該第一基板之該第一表面下方；提供一第二基板；及藉由該複數個第二導電凸塊將該第一基板接合於該第二基板上方。 在某些實施例中，先將第二晶粒接合於該第一基板之該第一表面下方，再將該第一基板接合於該第二基板上方。在某些實施例中，藉由該複數個第二導電凸塊中之至少一者將第二晶粒接合於該第一基板之該第一表面下方。在某些實施例中，該方法進一步包含：將一底膠材料放置於該第一基板與該第二基板之間以囊封該第二晶粒及該複數個第二導電凸塊。 前述內容概述數個實施例之特徵使得熟習此項技術者可更好地理解本揭露之態樣。熟習此項技術者應易於理解，其可容易地使用本揭露來作為用於設計或修改其他製程及結構以實施本文中所引入之實施例之相同目的及/或達成相同優勢之一基礎。熟習此項技術者亦應意識到此等等效構造不背離本揭露之精神及範疇，且其等可在不背離本揭露之精神及範疇之情況下在本文中做出各種改變、替換及更改。
100‧‧‧半導體結構
100’‧‧‧半導體結構
101‧‧‧第一基板
101a‧‧‧第一表面
101b‧‧‧第二表面
101c‧‧‧第一導電墊
101d‧‧‧第一通路
102‧‧‧第一晶粒
102a‧‧‧第三表面
102b‧‧‧第四表面
103‧‧‧第一導電凸塊
104‧‧‧第一底膠材料
105‧‧‧模塑件
106‧‧‧第二基板
106a‧‧‧第五表面
106b‧‧‧第六表面
106c‧‧‧第二導電墊
106d‧‧‧第二通路
107‧‧‧第二導電凸塊
108‧‧‧第二晶粒
108a‧‧‧第七表面
108b‧‧‧第八表面
108c‧‧‧被動晶粒
108d‧‧‧被動晶粒
108e‧‧‧被動晶粒
108f‧‧‧被動晶粒
108g‧‧‧被動晶粒
108h‧‧‧連接器
109‧‧‧第二底膠材料
110‧‧‧第三導電凸塊
111‧‧‧第三晶粒
200‧‧‧半導體結構
200’‧‧‧半導體結構
300‧‧‧半導體結構
300’‧‧‧半導體結構
當搭配附圖閱讀時，依據以下詳細說明最佳地理解本發明之態樣。應注意，根據行業中之標準實踐，各種構件不按比例繪製。實際上，為論述之清晰起見，可任意地增大或減小各種構件之尺寸。 圖1係根據本發明之某些實施例之一半導體裝置結構之一示意性剖面圖。 圖2係根據本發明之某些實施例之一半導體結構之一示意性剖面圖。 圖3係根據本發明之某些實施例之一半導體結構之一示意性剖面圖。 圖4係根據本發明之某些實施例之一半導體結構之一示意性剖面圖。 圖5係根據本發明之某些實施例之一半導體結構之一示意性剖面圖。 圖6係根據本發明之某些實施例之一半導體結構之一示意性剖面圖。 圖7係製作根據本發明之某些實施例之一半導體結構之一方法之一流程圖。 圖8A至圖8G係根據本發明之某些實施例的藉由圖7之一方法製作一半導體結構之示意圖。 圖9係製作根據本發明之某些實施例之一半導體結構之一方法之一流程圖。 圖10A至圖10I係根據本發明之某些實施例的藉由圖9之一方法製作一半導體結構之示意圖。

Claims (1)

  1. 一種半導體結構，其包括： 一第一基板，其包含一第一表面及與該第一表面相對之一第二表面； 一第一晶粒，其放置於該第一基板之該第二表面上方； 複數個第一導電凸塊，其放置於該第一晶粒與該第一基板之間； 一模塑件，其放置於該第一基板上方且環繞該第一晶粒及該複數個第一導電凸塊； 一第二基板，其放置於該第一基板之該第一表面下方； 複數個第二導電凸塊，其放置於該第一基板與該第二基板之間；及 一第二晶粒，其放置於該第一基板與該第二基板之間。
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