KR101719636B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
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    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
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    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
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    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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Abstract

반도체 장치 및 그 제조 방법이 제공된다. 반도체 장치는 제1 반도체 기판을 포함하는 제1 반도체 칩, 상기 제1 반도체 칩 하부에 배치된 제2 반도체 기판, 상기 제1 반도체 칩의 측벽을 덮는 언더필부, 및 상기 언더필부의 측벽을 덮으며, 상기 언더필부에 의해 상기 제1 반도체 칩으로부터 이격되어 있는 몰딩부를 포함한다.

Description

반도체 장치 및 그 제조 방법{Semiconductor device and fabricating method thereof}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다.
오늘날 전자산업의 추세는 경량화, 소형화, 고속화, 다기능화, 및 고성능화된 제품을 저렴한 가격으로 제조하는 것이다. 상기 목표를 달성하기 위하여 멀티 칩 적층 패키지(multi-chip stacked package) 기술 또는 시스템 인 패키지(System in package) 기술이 사용된다. 멀티 칩 적층 패키지 기술 또는 시스템 인 패키지 기술은 기판 관통 비아(Through via)을 사용한다.
멀티 칩 적층 패키지 또는 시스템 인 패키지는 복수 개의 단위 반도체 소자의 기능을 단 하나의 반도체 패키지에서 수행할 수 있다. 멀티 칩 적층 패키지 또는 시스템 인 패키지는 통상적인 단일 칩 패키지에 비하여 다소 두꺼울 수 있지만, 평면적으로는 단일 칩 패키지와 크기가 거의 유사하므로, 휴대전화기, 노트북 컴퓨터, 메모리 카드, 휴대용 캠코더 등과 같은 고기능이면서도 동시에 소형 내지 이동성이 요구되는 제품들에 주로 사용된다.
본 발명이 해결하고자 하는 과제는, 열을 효율적으로 방출하면서 열팽창으로 인하여 반도체 장치의 신뢰도가 저하되는 것을 방지할 수 있는 반도체 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는, 상기 반도체 장치의 제조방법을 제공하는 것이다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 반도체 장치의 일 태양은, 제1 반도체 기판을 포함하는 제1 반도체 칩; 상기 제1 반도체 칩 하부에 배치된 제2 반도체 기판; 상기 제1 반도체 칩의 측벽을 덮는 언더필부; 및 상기 언더필부의 측벽을 덮으며, 상기 언더필부에 의해 상기 제1 반도체 칩으로부터 이격되어 있는 몰딩부를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 반도체 장치의 다른 태양은, 제1 반도체 기판을 포함하는 제1 반도체 칩; 상기 제1 반도체 칩의 측벽을 덮는 언더필부; 및 상기 언더필부의 측벽을 덮는 몰딩부를 포함하되, 상기 언더필부의 상부면은 곡면 형상을 갖는다.
상기 기술적 과제를 달성하기 위한 본 발명의 반도체 장치의 또 다른 태양은, 제1 반도체 기판을 포함하는 제1 반도체 칩; 상기 제1 반도체 칩의 측벽을 덮는 언더필부; 및 상기 언더필부의 측벽을 덮는 몰딩부를 포함하되, 상기 제1 반도체 칩의 상부면, 상기 언더필부의 상부면, 및 상기 몰딩부의 상부면은 코플래너이다.
상기 기술적 과제를 달성하기 위한 본 발명의 반도체 장치의 또 다른 태양은, 제1 반도체 기판을 포함하는 제1 반도체 칩; 상기 제1 반도체 칩의 측벽을 덮는 언더필부; 및 상기 언더필부의 측벽을 덮는 몰딩부를 포함하되, 상기 제1 반도체 칩의 일측벽으로부터 수평방향으로 상기 언더필부의 상부면의 두께는 상기 제 1 반도체 칩의 또 다른 일측벽으로부터 수평방향으로 상기 언더필부의 상부면의 두께와 다르다.
상기 기술적 과제를 달성하기 위한 본 발명의 반도체 장치의 또 다른 태양은, 제1 반도체 기판을 포함하는 제1 반도체 칩; 상기 제1 반도체 칩 하부에 배치된 제2 반도체 기판; 상기 제1 반도체 칩의 측벽을 덮는 언더필부; 및 상기 언더필부의 측벽을 덮으며, 상기 언더필부에 의해 상기 제1 반도체 칩으로부터 이격되어 있는 몰딩부를 포함하되, 상기 언더필부의 열팽창계수는 상기 제1 반도체 기판의 열팽창계수보다 크고 상기 몰딩부의 열팽창계수보다는 작다.
상기 기술적 과제를 달성하기 위한 본 발명의 반도체 장치의 또 다른 태양은, 제1 반도체 기판을 포함하는 제1 반도체 칩; 상기 제1 반도체 칩 상에 배치되며 제2 반도체 기판을 포함하는 제2 반도체 칩; 및 상기 제1 및 제2 반도체 칩의 측벽을 덮는 언더필부를 포함하되, 상기 제1 반도체 칩 및 상기 제2 반도체 칩은 동일한 종류의 칩이며, 상기 제1 및 상기 제2 반도체 칩의 일측벽으로부터 수평방향으로 상기 언더필부의 두께는 상기 제1 및 상기 제3 반도체 칩의 또 다른 일측벽으로부터 수평방향으로 상기 제1 서브 언더필부의 두께와 동일하다.
상기 기술적 과제를 달성하기 위한 본 발명의 반도체 장치의 제조방법의 일 태양은, 제1 반도체 칩 상에 제2 반도체 칩을 본딩하고, 상기 제2 반도체 칩의 일측으로부터 언더필재를 주입하여 상기 언더필재가 상기 제2 반도체 칩의 측벽 전체를 덮으면서 상기 제2 반도체 칩의 상부면의 일부를 덮도록 형성하고, 몰딩재를 이용하여 상기 언더필재 및 상기 제2 반도체 칩의 상부면 전체를 감싸는 몰딩을 하고, 래핑 공정을 이용하여 상기 제2 반도체 칩의 상부면에 형성된 상기 언더필재 및 상기 몰딩재를 그라인딩하여 상기 제2 반도체 칩의 반도체 기판의 상부면을 노출하는 것을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 반도체 장치의 제조방법의 다른 태양은, 제 1 반도체 칩 상에 제2 내지 제4 반도체 칩을 순차적으로 적층하고, 상기 제2 내지 제4 반도체 칩의 측벽을 덮는 언더필부를 형성하고, 상기 언더필부의 측벽을 덮으며, 상기 언더필부에 의해 상기 제4 반도체 칩으로부터 이격되어 있는 몰딩부를 형성하는 것을 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 평면도이다.
도 2는 도 1의 I-I' 선을 따라 자른 단면도이다.
도 3의 도 2의 A 부분의 확대도이다.
도 4는 도 3의 변형예를 설명하기 위한 도면이다.
도 5a, 도 5b, 도 6a, 및 도 6b는 도 2의 B 부분의 변형예를 설명하기 위한 확대도이다.
도 7은 인쇄회로기판 상에 반도체 칩이 배치되는 경우를 설명하기 위한 도면이다.
도 8은 본 발명의 다른 실시예에 따른 반도체 장치의 단면도이다.
도 9는 본 발명의 또 다른 실시예에 따른 반도체 장치의 단면도이다.
도 10은 본 발명의 또 다른 실시예에 따른 반도체 장치의 단면도이다.
도 11은 본 발명의 또 다른 실시예에 따른 반도체 장치의 단면도이다.
도 12는 본 발명의 또 다른 실시예에 따른 반도체 장치의 단면도이다.
도 13 및 도 14는 본 발명의 또 다른 실시예에 따른 반도체 장치의 단면도이다.
도 15는 본 발명의 또 다른 실시예에 따른 반도체 장치의 단면도이다.
도 16은 본 발명의 또 다른 실시예에 따른 반도체 장치의 단면도이다.
도 17은 본 발명의 또 다른 실시예에 따른 반도체 장치의 단면도이다.
도 18은 본 발명의 또 다른 실시예에 따른 반도체 장치의 단면도이다.
도 19는 본 발명의 또 다른 실시예에 따른 반도체 장치의 단면도이다.
도 20 내지 도 21은 본 발명의 일 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 단면도이다.
도 22 내지 도 27은 본 발명의 다른 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 단면도이다.
도 28 내지 도 30은 본 발명의 또 다른 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 단면도이다.
도 31 내지 도 33은 본 발명의 또 다른 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 단면도이다.
도 34는 본 발명의 일 실시예에 따른 반도체 장치가 적용되는 메모리 카드를 보여주는 개략도이다.
도 35는 본 발명의 일 실시예에 따른 반도체 장치가 적용되는 전자 시스템을 보여주는 블록도이다.
도 36은 도 35의 전자 시스템이 모바일 폰에 적용되는 예를 도시한다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 따라서, 몇몇 실시예에서, 잘 알려진 공정 단계들, 잘 알려진 구조 및 잘 알려진 기술들은 본 발명이 모호하게 해석되는 것을 피하기 위하여 구체적으로 설명되지 않는다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 이용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 이용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 이용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 이용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 그리고, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다. 또, 이하 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
다른 정의가 없다면, 본 명세서에서 이용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 이용될 수 있을 것이다. 또 일반적으로 이용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하 도 1 내지 도 7을 참조하여, 본 발명의 일 실시예에 따른 반도체 장치를 설명한다. 도 1은 본 발명의 일 실시예에 따른 반도체 장치의 평면도이다. 도 2는 도 1의 I-I' 선을 따라 자른 단면도이다. 도 3의 도 2의 A 부분의 확대도이다. 도 4는 도 3의 변형예를 설명하기 위한 도면이다. 도 5a, 도 5b, 도 6a, 및 도 6b는 도 2의 B 부분의 변형예를 설명하기 위한 확대도이다. 도 7은 인쇄회로기판 상에 반도체 칩이 배치되는 경우를 설명하기 위한 도면이다.
도 1 내지 도 3을 참조하면, 반도체 장치(300)는 제1 반도체 칩(10), 제1 반도체 칩(10) 상에 적층되는 제2 반도체 칩(20), 제1 반도체 칩(10)과 제2 반도체 칩(20) 사이 및 제2 반도체 칩(20)의 측벽을 덮는 언더필(underfill)부(28), 및 언더필부(28)에 의해 제2 반도체 칩(20)으로부터 이격되어 있는 몰딩(molding)부(29)를 포함할 수 있다.
제1 반도체 칩(10)은 제1 반도체 기판(11) 및 제1 반도체 기판(11)을 관통하는 관통 비아(12)를 포함할 수 있다.
제1 반도체 기판(11)은 예를 들어, 실리콘 기판, SOI(Silicon On Insulator) 기판, 실리콘 게르마늄 기판 등을 포함할 수 있으나, 이에 한정되는 것은 아니다. 제1 반도체 기판(11)은 제1 면(11a) 및 제1 면(11a)과 다른 제2 면(11b)을 포함한다. 예를 들어, 제1 면(11a)은 집적 회로(111)가 배치되는 활성면(active surface)이고, 제2 면(11b)은 제1 면(11a)과 반대되는 후면(back side)일 수 있다. 제2 면(11b)에는 별도의 집적 회로(111)가 형성되지 않을 수 있고, 필요에 따라서 재배선(Re-Distribution Layer: RDL)이 형성될 수 있다.
집적 회로(111)는 메모리 회로 또는 로직 회로를 포함할 수 있다. 예를 들어, 집적 회로(111)는 랜덤 억세스 메모리(Random Access Memory; RAM), 비휘발성 메모리(Nonvolatile memory), 메모리 제어 회로, 어플리케이션 프로세서(Application processor) 회로, 파워 서플라이(Power supplier) 회로, 모뎀 또는 RF(Radio Frequency) 회로, 중앙 처리 장치(CPU), 배선 패턴을 포함하는 인터포저(Interposer) 중에서 적어도 하나를 포함할 수 있다.
집적 회로(111)는 내부 배선 패턴(112)을 통해 칩 패드(15), 관통 비아(12) 등과 연결될 수 있다. 내부 배선 패턴(112)은 예를 들어, 컨택 비아(113) 및 배선 패턴(114)을 포함할 수 있다.
집적 회로(111) 및 내부 배선 패턴(112)은 층간 절연막(17)에 의해 덮일 수 있다. 층간 절연막(17)은 절연 물질을 포함하는 복수의 절연막을 포함할 수 있다. 층간 절연막(17) 상에 칩 패드(15)를 노출하는 패시베이션막(18)이 배치될 수 있다.
관통 비아(12)는 제1 반도체 기판(11)을 관통하는 비아홀(116)의 벽면에 배치되는 비아 절연막(13) 및 비아 절연막(13) 상에 배치되고 비아홀(116)을 채우도록 배치된 비아 전극(14)을 포함할 수 있다. 예를 들어, 비아 절연막(13)은 실리콘 산화물을 포함하고, 비아 전극(14)은 구리를 포함할 수 있으나, 이에 한정되는 것은 아니다. 도시하지 않았으나, 비아 절연막(13)과 비아 전극(14) 사이에 배리어 막(barrier layer)이 개재될 수 있다. 배리어 막은 비아 전극(14)에 포함되는 도전성 물질이 제1 반도체 기판(11)으로 확산되는 것을 막아줄 수 있다. 비아 전극(14)을 도금 방식으로 형성하는 경우, 배리어 막과 비아 전극(14) 사이에 씨드층(seed layer, 미도시)이 개재될 수 있다.
제1 반도체 기판(11)의 제2 면(11b)에 관통 비아(12)를 노출하는 후면 절연막(19)이 배치될 수 있다. 후면 절연막(19)은 관통 비아(12)의 형성 과정에서 제1 반도체 기판(11)이 도전성 물질로 오염되는 것을 방지할 수 있다. 후면 절연막(19)은 복수의 절연막을 포함할 수 있다. 예를 들어, 후면 절연막(19)은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산질화막 중에서 적어도 하나를 포함할 수 있다.
한편, 도 4를 참조하면, 제2 면(11b) 상에 비아 전극(14)과 전기적으로 연결되는 재배선(115)이 형성될 수 있다. 재배선(115)이 형성되는 경우에는 제2 반도체 칩(20)의 제2 도전 수단(26)은 재배선(115) 상에 위치할 수 있다.
칩 패드(15) 상에 제1 도전 수단(16)이 형성될 수 있다. 제1 도전 수단(16)은 예를 들어, 도전성 범프(conductive bump), 도전성 스페이서(conductive spacer), 솔더 볼(solder ball), 핀 그리드 어레어(Pin Grid Array; PGA) 및 이들의 조합으로 이루어진 일군에서 선택된 하나를 포함할 수 있다.
언더필부(28)는 제2 도전 수단(26) 또는 제2 반도체 칩(20)을 외부의 습기 등으로부터 보호하고 제2 반도체 칩(20)을 제1 반도체 칩(10)에 고정시키는 역할을 할 수 있다. 언더필부(28)는 제1 반도체 칩(10)과 제2 반도체 칩(20) 사이 및 제2 반도체 칩(20)의 측벽(30)을 덮는다. 언더필부(28)는 제2 반도체 칩(20)의 측벽(30) 전체를 덮을 수 있다. 언더필부(28)는 제2 반도체 칩(20)의 측벽(30)과 몰딩부(29) 사이에 형성되며, 언더필부(28)에 의해 몰딩부(29)는 제2 반도체 칩(20)으로부터 이격된다.
구체적으로 제2 반도체 칩(20)의 제2 반도체 기판(21)이 언더필부(28)와 직접 접하며 몰딩부(29)와는 직접 접하지 않는다. 본 실시예에서는 제2 반도체 기판(21), 언더필부(28), 및 몰딩부(29)의 열팽창계수(CTE, Coefficient of Thermal Expansion)는 제2 반도체 기판(21), 언더필부(28), 및 몰딩부(29) 순으로 증가하도록 배치된다. 또한 언더필부(28) 및 몰딩부(29)의 모듈러스(modulus)는 제1 반도체 기판(21)의 모듈러스보다 작다.
예를 들어, 제2 반도체 기판(21)으로 실리콘 기판을 이용하는 경우 실리콘 기판의 열팽창계수는 약 3.2ppm이며, 모듈러스는 30GPa 이상일 수 있다. 이때 언더필부(28)는 열팽창계수가 약 10 내지 20ppm이며, 모듈러스가 5-10GPa인 에폭시 수지로 형성될 수 있으며, 몰딩부(29)는 열팽창계수가 약 30 내지 100ppm이며, 모듈러스가 20GPa인 에폭시 몰딩 컴파운드(EMC, Epoxy Molding Compound)로 형성될 수 있다. 또한 언더필부(28)와 몰딩부(29)는 이종 이상의 실리콘 하이브리드(silicone hybrid) 물질로 구성될 수 있는데, 언더필부(28)를 구성하는 실리콘 하이브리드 물질의 열팽창계수가 몰딩부(29)를 구성하는 실리콘 하이브리드 물질의 열팽창계수보다 작은 조건을 만족하도록 하여 구성할 수 있다.
도 2 및 도 7을 참조하여, 본 실시예에서와 같이 제2 반도체 칩(20)이 제1 반도체 기판(11) 상에 배치되는 경우와 본 실시예와 달리 제2 반도체 칩(20)이 인쇄회로기판(400) 상에 배치되는 경우를 살펴본다.
먼저, 도 7을 참조하여, 인쇄회로기판(400) 상에 제2 반도체 칩(20)을 적층하는 경우를 설명한다. 인쇄회로기판(400)의 열팽창계수는 약 10-20ppm이며, 모듈러스는 수 GPa이다. 언더필부(401)의 열팽창계수는 약 10-20ppm이며, 모듈러스는 5-10 GPa이다.
반도체 장치에서 휨(warpage) 현상은 스트레스 정도로 알 수 있으며, 스트레스는 열팽창계수의 차이, 모듈러스, 및 두께 변형량의 곱으로 계산될 수 있다. 제2 반도체 칩(20) 하부가 인쇄회로기판(400)인 경우에는 인쇄회로기판(400)과 언더필부(401)의 열팽창계수의 차이가 작고, 언더필부(401)의 모듈러스도 제2 반도체 기판(21)보다 작아서 몰딩부(402)의 열팽창계수 및 모듈러스는 휨 현상에 영향을 미치지 않을 수 있다.
이와 달리 도 2에서와 같이 제2 반도체 칩(20)을 제1 반도체 기판(11)을 포함하는 제1 반도체 칩(10) 상에 적층하는 경우에 제1 반도체 기판(11)의 열팽창계수는 약 3.2ppm인데, 이는 약 10 내지 20ppm인 언더필부(28)의 열팽창계수와 차이가 크다. 또한 제1 반도체 기판(11)의 모듈러스는 30GPa 이상으로 매우 크므로 휨 현상이 발생할 가능성이 있다. 따라서 본 실시예에서는 제1 반도체 기판(11)의 상부에 형성되는 제2 반도체 기판(21), 언더필부(28), 및 몰딩부(29)의 열팽창계수(CTE, Coefficient of Thermal Expansion)가 제2 반도체 기판(21), 언더필부(28), 및 몰딩부(29) 순으로 증가하도록 배치하고, 언더필부(28) 및 몰딩부(29)의 모듈러스(modulus)는 제1 반도체 기판(21)의 모듈러스보다 작도록 언더필부(28) 및 몰딩부(29)의 재료를 선택함으로써 반도체 장치의 휨 현상을 방지할 수 있다.
또한, 관통 비아(12)를 포함하는 제1 반도체 칩(10) 상에 제2 반도체 칩(20)을 적층하면 제2 반도체 칩(20)이 제1 반도체 칩(10)과 직접 연결되어 연결면에서 열이 발생할 수 있다. 이러한 열 발생시 제2 반도체 기판(21), 언더필부(28), 및 몰딩부(29)는 각각 팽창할 수 있다. 이때 열팽창계수의 차이가 큰 소재들이 서로 직접 접하고 있으면 그 계면에서는 박리가 발생할 수 있다.
제2 반도체 기판(21)과 몰딩부(29) 사이에 제2 반도체 기판(21)의 열팽창계수보다는 크고 몰딩부(29)의 열팽창계수보다는 작은 열팽창계수를 갖는 언더필부(28)를 배치하여 언더필부(28)가 제2 반도체 칩(20)의 하부 및 측벽(30)과 직접 접하도록 함으로써 몰딩부(29)와 제2 반도체 칩(20) 사이의 열팽창계수의 차이로 인한 계면 박리 위험을 감소시킬 수 있다. 또한 몰딩부(29)와 언더필부(28)가 접촉하면서 접착면적을 확보하는 것도 가능하다.
제2 반도체 기판(21)의 상부면(21a)은 언더필부(28) 및 몰딩부(29)로부터 노출된다. 제2 반도체 기판(21)의 상부면(21a), 언더필부(28)의 상부면(28a) 및 몰딩부(29)의 상부면(29a)은 실질적으로 코플래너(coplanar)일 수 있다. 즉, 제2 반도체 기판(21)의 상부면(21a), 언더필부(28)의 상부면(28a) 및 몰딩부(29)의 상부면(29a)은 단차없이 서로 연결된 면으로 형성될 수 있다.
예를 들어, 도 2에 도시된 바와 같이 제2 반도체 기판(21)의 상부면(21a), 언더필부(28)의 상부면(28a), 및 몰딩부(29)의 상부면(29a)은 실질적으로 평면이며 동일한 높이를 가질 수 있다. 또는 도 5a 및 도 5b를 참조하면, 언더필부(28)의 상부면(28a)은 곡면 형상일 수 있다. 도 5a에 도시된 바와 같이 언더필부(28)의 상부면(28a)은 오목한 곡면 형상이거나 도 5b에 도시된 바와 같이 볼록한 곡면 형상일 수 있다. 본 실시예에서는 언더필부(28)를 래핑(lapping)하는 공정이 요구되는데 래핑된 언더필부(28)의 상부면(28)은 곡면 형상을 가질 수 있다.
한편, 도 6a 및 도 6b를 참조하면, 언더필부(28)의 상부면(28a)과 몰딩부(29)의 상부면(29a) 사이에 단차(a)가 있을 수도 있다. 서로 다른 재료로 형성되는 언더필부(28)와 몰딩부(29)를 동시에 래핑하면 언더필부(28)와 몰딩부(29)의 식각률의 차이에 따라 언더필부(28)의 상부면(28a)과 몰딩부(29)의 상부면(29a) 사이에 단차(a)가 발생할 수도 있다. 또한 언더필부(28)의 상부면(28a)과 몰딩부(29)의 상부면(29a)은 곡면 형상일 수 있다.
제2 반도체 칩(20)의 측벽(30)으로부터 수평방향(X)으로 언더필부(28)의 상부면(28a)의 두께(d1)는 적어도 5㎛ 이상일 수 있다. 즉 제2 반도체 칩(20)의 측벽(30)으로부터 수평방향(X)으로 언더필부(28)의 상부면(28a)의 최소 두께(d1)는 5㎛일 수 있다. 제2 반도체 칩(20)의 측벽(30)으로부터 수평방향(X)으로 언더필부(28)의 상부면(28a)의 두께(d1)가 5㎛ 이상일 때 반도체 장치(300)의 휨 현상과 제2 반도체 기판(21), 언더필부(28), 및 몰딩부(29) 간의 박리 위험을 최대한 감소시킬 수 있다. 또한 언더필부(28)를 구성하는 물질 중 레진(resin) 강성 확보를 위해서 포함될 수 있는 레진 충진물(resin filler) 크기가 수 ㎛로, 레진 두께가 5㎛ 미만일 경우 레진 충진물이 함유되기 어려울 수 있다.
언더필부(28)는 제2 반도체 칩(20)의 일측에 액상의 언더필 재료를 포함하는 디스펜서(dispenser)를 배치하고 디스펜서로부터 액상의 언더필 재료를 제2 반도체 칩(20)과 제1 반도체 칩(10) 사이에 주입하여 형성할 수 있다. 디스펜서가 배치된 일측에 형성된 언더필부(28)의 일정 영역(28b)에서 제2 반도체 칩(20)의 측벽(30)으로부터 수평방향(X)으로 언더필부(28)의 상부면(28a)의 두께(d3)는 나머지 영역들의 두께보다 두꺼울 수 있다. 즉, 제2 반도체 칩(20)의 일측벽으로부터 수평방향(X)으로 언더필부(28)의 상부면(28a)의 두께(d1)는 제2 반도체 칩(20)의 또 다른 일측벽으로부터 수평방향(X)으로 언더필부(28)의 상부면(28a)의 두께(d3)와 서로 다를 수 있다.
언더필부(28)의 측벽은 제2 반도체 기판(21)의 상부면(21a)으로부터 하부면으로 갈수록 제2 반도체 기판(21)의 측벽(30)으로부터 수평방향(X)으로의 두께가 커지는 테이퍼 형상을 가질 수 있다.
제1 반도체 칩(10)과 언더필부(28)가 접하는 면에서 제2 반도체 칩(20)의 측벽(30)으로부터 수평방향(X)으로 언더필부(28)의 두께(d2, d4)는 예를 들어 500 내지 700㎛일 수 있다. 다른 영역들보다 두껍게 형성된 언더필부(28)의 일정 영역(28b)에 있어서 제1 반도체 칩(10)과 언더필부(28)가 접하는 면에서 제2 반도체 칩(20)의 측벽(30)으로부터 수평방향(X)으로 언더필부(28)의 두께(d2)도 700㎛ 이하일 수 있다. 한편, 언더필부(28)의 일정 영역(28b)에 있어서 제1 반도체 칩(10)과 언더필부(28)가 접하는 면에서 제2 반도체 칩(20)의 측벽(30)으로부터 수평방향(X)으로 언더필부(28)의 두께(d2)는 언더필부(28)의 다른 영역에 있어서 제1 반도체 칩(10)과 언더필부(28)가 접하는 면에서 제2 반도체 칩(20)의 측벽(30)으로부터 수평방향(X)으로 언더필부(28)의 두께(d4)보다 클 수 있다.
제1 반도체 칩(10)과 언더필부(28)가 접하는 면에서 제2 반도체 칩(20)의 측벽(30)으로부터 수평방향(X)으로 언더필부(28)의 두께(d2)가 700㎛ 이하일 때 몰딩부(29)와 제1 반도체 칩(10)과의 접착 면적을 최대한 확보할 수 있다. 추가적으로, 언더필부(28)의 두께(d2)가 700㎛를 초과할 경우 제1 반도체 칩(10)에 인가되는 기계적 스트레스(mechanical stress)가 급격히 증가하게 되어 제1 반도체 칩(10)에 휨 현상을 유발시킬 수 있고, 이는 칩 크랙(crack), 상하부칩 조인트 불량을 발생시킬 수 있기 때문에 언더필부(28)의 두께(d2)를 700㎛ 이하로 유지하는 것이 필요할 수 있다.
제2 반도체 칩(20)은 관통 비아를 포함하지 않을 수 있다.
도 8을 참조하여 본 발명의 다른 실시예에 따른 반도체 장치를 설명한다. 도 8은 본 발명의 다른 실시예에 따른 반도체 장치의 단면도이다. 도 1 내지 도 6과 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성 요소에 대한 상세한 설명은 생략하기로 한다.
도 8을 참조하면, 반도체 장치(301)는 제2 반도체 기판(21)의 상부면(21a)에 접착 특성을 가지면서 직접 접하여 형성된 열 전달 물질(TIM: Thermal Interface Material)(33) 및 열 전달 물질(33)에 직접 접하여 형성된 히트 싱크(heat sink)(35)를 더 포함할 수 있다. 히트 싱크(35)는 열 전도성이 큰 물질을 포함할 수 있다. 예를 들어, 히트 싱크(35)는 금속판을 포함할 수 있다. 열 전달 물질(33) 및 히트 싱크(35)는 언더필부(28)의 상부면(28a) 및 몰딩부(29)의 상부면(29a)에까지 연장되어 형성될 수 있다. 열 전달 물질(33)은 에폭시 레진(epoxy resin)에 은(Ag)과 같은 금속 또는 알루미나(Al2O3)와 같은 금속 산화물 계열의 입자를 포함한 경화성 접착물질(adhesive) 및 다이아몬드, 질화 알루미늄(AlN), 알루미나(Al2O3), 산화 아연(ZnO), 은(Ag) 등의 입자를 포함한 페이스트(paste) 형태의 써멀 그리스(thermal grease)가 사용될 수 있다.
제2 반도체 기판(21)의 상부면(21a)이 열 전달 물질(33)과 직접 접하며 히트 싱크(35)가 열 전달 물질(33)과 직접 접함으로써 열 방출 효과를 증대시킬 수 있다.
도 9를 참조하여 본 발명의 또 다른 실시예에 따른 반도체 장치를 설명한다. 도 9는 본 발명의 또 다른 실시예에 따른 반도체 장치의 단면도이다. 도 1 내지 도 8과 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성 요소에 대한 상세한 설명은 생략하기로 한다.
도 9를 참조하면, 반도체 장치(302)에서는 도 2에 도시된 반도체 장치(300)가 패키지 기판(100)에 실장된다. 패키지 기판(100)은 제1 반도체 칩(10) 및 제2 반도체 칩(20)과 연결되는 회로 패턴(105)을 포함할 수 있다. 제1 반도체 칩(10) 및 제2 반도체 칩(20)은 회로 패턴(105)을 통해 반도체 장치(302)의 외부와 전기적으로 연결될 수 있다. 예를 들어, 패키지 기판(100)은 회로 패턴(105)이 형성된 인쇄 회로 보드(PCB, Printed Circuit Board), 필름 기판 등일 수 있다. 패키지 기판(100)은 제1 도전 수단(16)이 접속하기 위한 본딩 패드(101)를 포함할 수 있다.
패키지 기판(100)은 반도체 장치(302)와 외부를 연결하기 위한 접속 수단(102)을 더 포함할 수 있다. 예를 들어, 반도체 장치(302)는 접속 수단(102)을 통해 세트 보드(set board, 미도시)에 실장될 수 있다. 다른 예로, 패키지 기판(100)은 시스템 보드일 수 있다. 제1 및 제2 반도체 칩(10, 20)이 웨이퍼 레벨 패키지(WLP, Wafer Level Package)인 경우, 제1 및 제2 반도체 칩(10, 20)은 별도의 패키지 기판(100) 없이 시스템 보드에 실장될 수 있다.
패키지 기판(100)과 제1 반도체 칩(10) 사이에 충진재(103)가 개재될 수 있다. 충진재(103)는 제1 반도체 칩(10)을 패키지 기판(100)에 고정시키는 역할을 할 수 있다. 충진재(103)는 언더필(underfill) 물질을 포함할 수 있다.
반도체 장치(302)에서 히트 싱크(36)는 제2 반도체 기판(21)의 상부면(21a)에서부터 패키지 기판(100)의 상부면까지 연장되어 형성되며 패키지 기판(100)의 상부면과 직접 접할 수 있다. 히트 싱크(36)가 열 전달 물질(33)을 개재하여 제2 반도체 기판(21)의 상부면(21a)과 직접 연결되고 패키지 기판(100)의 상부면과도 직접 접함으로써 열 방출 효과를 더욱 증대시킬 수 있다.
도 10을 참조하여 본 발명의 또 다른 실시예에 따른 반도체 장치를 설명한다. 도 10은 본 발명의 또 다른 실시예에 따른 반도체 장치의 단면도이다. 도 1 내지 도 9와 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성 요소에 대한 상세한 설명은 생략하기로 한다.
도 10을 참조하면, 반도체 장치(303)에서 패키지 기판(100)과 제1 반도체 칩(10) 사이에 형성되는 충진재(104)가 제1 반도체 칩(10)의 측벽 및 제2 반도체 칩(20)을 둘러싸는 몰딩부(29)의 적어도 일부를 둘러싸도록 형성될 수 있다. 패키지 기판(100)의 상부면으로부터 몰딩부(29)의 상부면(29a)까지의 높이를 h라고 할 때 패키지 기판(100)의 상부면으로부터의 충진재(104)의 상부면까지의 높이는 0.7h 이상일 수 있다. 충진재(104)의 높이가 0.7h보다 작은 경우 충진재(104)가 제2 반도체 칩(20) 측면까지 도달하지 못해 제2 반도체 칩(20)을 지지하는 역할을 충분히 수행하지 못할 수도 있다. 또한, 충진재(104)가 제2 반도체 칩(20) 하단 일부까지 도달하여도 충진재(104) 상부의 두께는 수 ㎛ 수준으로 충분히 두껍지 않을 수 있기 때문에, 충진재(104)가 제2 반도체 칩(20)의 지지대 역할을 충분히 수행하기 위해서는 제2 반도체 칩(20)의 제2 도전 수단(26)보다 높은 높이인 0.7h 이상으로 형성되는 것이 바람직하다.
도 11을 참조하여 본 발명의 또 다른 실시예에 따른 반도체 장치를 설명한다. 도 11은 본 발명의 또 다른 실시예에 따른 반도체 장치의 단면도이다. 도 1 내지 도 10과 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성 요소에 대한 상세한 설명은 생략하기로 한다.
도 11을 참조하면, 반도체 장치(304)에서는 도 2에서 도시된 반도체 장치(300)가 패키지 기판(100)에 실장되며, 도 2에 도시된 반도체 장치(300)를 몰딩하는 패키지 몰딩부(220)을 더 포함한다.
도 12를 참조하여 본 발명의 또 다른 실시예에 따른 반도체 장치를 설명한다. 도 12는 본 발명의 또 다른 실시예에 따른 반도체 장치의 단면도이다. 도 1 내지 도 11과 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성 요소에 대한 상세한 설명은 생략하기로 한다.
도 12를 참조하면, 반도체 장치(305)는 적층형 반도체 패키지를 포함한다. 반도체 장치(305)는 하부 패키지(121) 및 하부 패키지(121) 상에 적층된 상부 패키지(122)를 포함한다. 하부 패키지(121)로는 도 9 내지 도 11에 도시된 반도체 장치들(302, 303, 304) 중 어느 하나를 이용할 수 있다. 도 12는 도 10에 도시된 반도체 장치(303)를 이용하는 것을 도시한다.
상부 패키지(122)는 상부 기판(150) 및 상부 기판(150) 상에 실장된 적어도 하나의 반도체 칩들(151, 152)을 포함할 수 있다. 상부 기판(150)은 인쇄 회로 보드, 필름 기판 등일 수 있다. 제1 상부 반도체 칩(151)은 접착제(161)를 통해 상부 기판(150)의 일면 상에 실장되고, 제2 상부 반도체 칩(152)은 접착제(162)를 통해 제1 상부 반도체 칩(151) 상에 실장될 수 있다.
제1 및 제2 상부 반도체 칩들(151, 152)은 와이어(175, 176)를 통해 상부 기판(150)의 연결 패드(170)에 전기적으로 연결될 수 있다. 상부 기판(150) 상에 상부 반도체 칩들(151, 152) 및 와이어들(175, 176)을 덮는 상부 봉지재(180)가 형성될 수 있다. 반도체 장치(305)는 하부 패키지(121)와 상부 패키지(122)를 접합시켜 주기 위한 조인트 부재(210)를 더 포함할 수 있다. 조인트 부재(210)는 하부 패키지(121)의 패키지 기판(100) 및 상부 패키지(122)의 상부 기판(150)을 전기적으로 연결시켜 준다.
도 13 및 도 14를을 참조하여 본 발명의 또 다른 실시예에 따른 반도체 장치를 설명한다. 도 13 및 도 14는 본 발명의 또 다른 실시예에 따른 반도체 장치의 단면도이다. 도 1 내지 도 12와 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성 요소에 대한 상세한 설명은 생략하기로 한다.
도 13을 참조하면, 반도체 장치(306)는 적층된 복수의 칩(10, 50, 60)을 포함한다. 도 13에서는 3개의 반도체 칩이 적층된 것을 도시하나 이는 하나의 예시에 불과하다. 반도체 장치(306)는 제1 반도체 칩(10), 제1 반도체 칩(10) 상에 적층되는 제2 반도체 칩(50), 제2 반도체 칩(50) 상에 적층되는 제3 반도체 칩(60), 제1 반도체 칩(10) 내지 제3 반도체 칩(60)들 사이 및 제2 내지 제3 반도체 칩들(50, 60)의 측벽 전체를 덮는 언더필부(68) 및 언더필부(68)의 측벽을 덮는 몰딩부(69)를 포함할 수 있다.
제1 반도체 칩(10)은 도 2에서 설명된 제1 반도체 칩(10)과 동일하므로, 상세한 설명은 생략한다. 제2 반도체 칩(50)은 제1 반도체 칩(10)과 동일하게 관통 비아(52)를 포함할 수 있다. 한편, 최상부에 위치하는 제3 반도체 칩(60)은 관통 비아를 포함하지 않을 수 있다. 제1 반도체 칩(10)은 로직 칩, 예를 들어 모바일(mobile) CPU로 구성될 수 있으며, 제2 내지 제3 반도체 칩들(50, 60)은 메모리 칩, 예를 들어 DRAM, 와이드(wide) I/O DRAM, 플래시(flash) 메모리, 또는 PRAM으로 구성될 수 있다. 제2 내지 제3 반도체 칩들(50, 60)은 동일한 종류의 칩일 수 있다.
언더필부(68)는 제1 내지 제3 반도체 칩들(10, 50, 60) 사이 및 제2 내지 제3 반도체 칩들(50, 60)의 측벽을 덮는다. 즉, 언더필부(68)는 최상부의 제3 반도체 칩(60)의 측벽까지 연장되어 형성되며, 제3 반도체 칩(60)의 측벽을 덮는다. 언더필부(68)는 제2 내지 제3 반도체 칩들(50, 60)의 측벽과 몰딩부(69) 사이에 형성된다. 언더필부(68)에 의해 몰딩부(69)는 최상부의 제3 반도체 칩(60)으로부터 이격된다, 제2 내지 제3 반도체 칩들(50, 60)의 측벽은 언더필부(68)와 직접 접한다. 구체적으로 제2 내지 제3 반도체 칩들(50, 60)의 반도체 기판들이 언더필부(68)와 직접 접하며 몰딩부(69)와는 직접 접하지 않는다.
적층된 제1 내지 제3 반도체 칩들(10, 50, 60) 중 최상부에 위치하는 제3 반도체 칩(60)의 반도체 기판의 상부면(61a)은 언더필부(68) 및 몰딩부(69)로부터 노출된다.
제3 반도체 칩(60)의 측벽으로부터 수평방향(X)으로 언더필부(68)의 두께(d1)는 적어도 5㎛ 이상일 수 있으며, 제1 반도체 칩(10)과 언더필부(68)가 접하는 면에서 제2 반도체 칩(50)의 측벽으로부터 수평방향(X)으로 언더필부(68)의 두께(d2)는 700㎛ 이하일 수 있다.
반도체 장치(306)의 언더필부(68)는 제1 서브 언더필부(66) 및 제1 서브 언더필부(66)를 덮는 제2 서브 언더필부(67)를 포함할 수 있다. 제1 서브 언더필부(66)는 캐리어 기판 상에서 제2 내지 제3 반도체 칩들(50, 60)을 적층할 때 형성된 것일 수 있으며, 제2 서브 언더필부(67)는 제1 반도체 칩(10) 상에 적층된 제2 내지 제3 반도체 칩들(50, 60)을 적층할 때 형성된 것일 수 있다. 제1 서브 언더필부(66)는 제2 반도체 칩(50)의 하부면과 제1 반도체 칩(10)의 상부면 사이에는 형성되지 않는다. 제3 반도체 칩(60)의 일측벽으로부터 수평방향(X)으로 제1 서브 언더필부(66)의 두께(d5)는 제3 반도체 칩(60)의 나머지 측벽들로부터 수평방향(X)으로 제1 서브 언더필부(66)의 두께(d5)와 서로 동일할 수 있다.
한편, 도 14를 참조하면, 제2 및 제3 반도체 칩(50, 60)의 일측벽에 형성된 제2 서브 언더필부(67)의 높이(h2)는 제2 및 제3 반도체 칩(50, 60)의 또 다른 일측벽에 형성된 제2 서브 언더필부(67)의 높이(h3)와 다를 수 있다.
제1 서브 언더필부(66) 및 제2 서브 언더필부(67)는 동일한 물질이거나 서로 다른 물질일 수 있다. 제1 서브 언더필부(66) 및 제2 서브 언더필부(67)가 서로 다른 물질일 경우 제1 서브 언더필부(66)의 열팽창계수는 제2 서브 언더필부(67)의 열팽창계수보다 작을 수 있다.
반도체 장치(306)는 최상부의 제3 반도체 칩(60)의 반도체 기판의 상부면(61a)에 직접 접하여 형성된 열 전달 물질(33) 및 열 전달 물질(33)에 직접 접하여 형성된 히트 싱크(35)를 더 포함할 수 있다. 열 전달 물질(33) 및 히트 싱크(35)는 언더필부(68)의 상부면(68a) 및 몰딩부(69)의 상부면(69a)에까지 연장되어 형성될 수 있다.
도 15를 참조하여 본 발명의 또 다른 실시예에 따른 반도체 장치를 설명한다. 도 15는 본 발명의 또 다른 실시예에 따른 반도체 장치의 단면도이다. 도 1 내지 도 14와 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성 요소에 대한 상세한 설명은 생략하기로 한다.
도 15를 참조하면, 반도체 장치(307)는 적층된 복수의 칩(10, 50, 70, 80, 90)을 포함한다. 도 15에서는 5개의 반도체 칩이 적층된 것을 도시하나 이는 하나의 예시에 불과하다. 반도체 장치(307)는 제1 반도체 칩(10), 제1 반도체 칩(10) 상에 적층되는 제2 반도체 칩(50), 제2 반도체 칩(50) 상에 적층되는 제3 반도체 칩(70), 제3 반도체 칩(70) 상에 적층되는 제4 반도체 칩(80), 제4 반도체 칩(80) 상에 적층되는 제5 반도체 칩(90), 제1 반도체 칩(10) 내지 제5 반도체 칩(90)들 사이 및 제2 내지 제5 반도체 칩들(50, 70, 80, 90)의 측벽 전체를 덮는 언더필부(78) 및 언더필부(78)의 측벽을 덮는 몰딩부(79)를 포함할 수 있다.
제1 반도체 칩(10)은 도 2에서 설명된 제1 반도체 칩(10)과 동일하므로, 상세한 설명은 생략한다. 제2 내지 제4 반도체 칩들(50, 70, 80)은 제1 반도체 칩(10)과 동일하게 관통 비아(52, 72, 82)를 포함할 수 있다. 한편, 최상부에 위치하는 제5 반도체 칩(90)은 관통 비아를 포함하지 않을 수 있다.
언더필부(78)는 제1 내지 제5 반도체 칩들(10, 50, 70, 80, 90) 사이 및 제2 내지 제5 반도체 칩들(50, 70, 80, 90)의 측벽을 덮는다. 즉, 언더필부(78)는 최상부의 제5 반도체 칩(90)의 측벽까지 연장되어 형성되며, 제5 반도체 칩(90)의 측벽을 덮는다. 언더필부(78)는 제2 내지 제5 반도체 칩들(50, 70, 80, 90)의 측벽과 몰딩부(79) 사이에 형성된다. 언더필부(78)에 의해 몰딩부(79)는 최상부의 제5 반도체 칩(90)으로부터 이격된다. 제2 내지 제5 반도체 칩들(50, 70, 80, 90)의 측벽은 언더필부(78)와 직접 접한다. 구체적으로 제2 내지 제5 반도체 칩들(50, 70, 80, 90)의 반도체 기판들이 언더필부(78)와 직접 접하며 몰딩부(79)와는 직접 접하지 않는다.
적층된 제1 내지 제5 반도체 칩들(10, 50, 70, 80, 90) 중 최상부에 위치하는 제5 반도체 칩(90)의 반도체 기판의 상부면(91a)은 언더필부(78) 및 몰딩부(79)로부터 노출된다.
제5 반도체 칩(90)의 측벽으로부터 수평방향(X)으로 언더필부(78)의 두께(d1)는 적어도 5㎛ 이상일 수 있으며, 제1 반도체 칩(10)과 언더필부(78)가 접하는 면에서 제2 반도체 칩(50)의 측벽으로부터 수평방향(X)으로 언더필부(78)의 두께(d2)는 700㎛ 이하일 수 있다.
반도체 장치(307)의 언더필부(78)는 제1 서브 언더필부(76) 및 제1 서브 언더필부(76)를 덮는 제2 서브 언더필부(77)를 포함할 수 있다. 제1 서브 언더필부(76)는 캐리어 기판 상에서 제2 내지 제5 반도체 칩들(50, 70, 80, 90)을 적층할 때 형성된 것일 수 있으며, 제2 서브 언더필부(77)는 제1 반도체 칩(10) 상에 적층된 제2 내지 제5 반도체 칩들(50, 70, 80, 90)을 적층할 때 형성된 것일 수 있다. 제1 서브 언더필부(76) 및 제2 서브 언더필부(77)는 동일한 물질이거나 서로 다른 물질일 수 있다. 제1 서브 언더필부(76) 및 제2 서브 언더필부(77)가 서로 다른 물질일 경우 제1 서브 언더필부(76)의 열팽창계수는 제2 서브 언더필부(77)의 열팽창계수보다 작을 수 있다.
반도체 장치(307)는 최상부의 제5 반도체 칩(90)의 반도체 기판의 상부면(91a)에 접착 특성을 가지면서 직접 접하여 형성된 열 전달 물질(33) 및 열 전달 물질(33)에 직접 접하여 형성된 히트 싱크(35)를 더 포함할 수 있다. 열 전달 물질(33) 및 히트 싱크(35)는 언더필부(78)의 상부면(78a) 및 몰딩부(79)의 상부면(79a)에까지 연장되어 형성될 수 있다.
도 16을 참조하여 본 발명의 또 다른 실시예에 따른 반도체 장치를 설명한다. 도 16은 본 발명의 또 다른 실시예에 따른 반도체 장치의 단면도이다. 도 1 내지 도 15와 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성 요소에 대한 상세한 설명은 생략하기로 한다.
도 16을 참조하면, 반도체 장치(308)는 반도체 장치(도 15의 307)와 달리 언더필부(88)는 제1 내지 제4 서브 언더필부(84, 85, 86, 87)를 포함할 수 있다. 반도체 장치(308)는 제1 반도체 칩(10) 상에 제2 내지 제5 반도체 칩들(50, 70, 80, 90)을 순차적으로 적층하여 형성한 것인데, 제1 서브 언더필부(84)는 제1 반도체 칩(10) 상에 제2 반도체 칩(50)을 적층할 때 형성된 것일 수 있으며, 제2 서브 언더필부(85)는 제2 반도체 칩(50) 상에 제3 반도체 칩(70)을 적층할 때 형성된 것일 수 있다. 제3 서브 언더필부(86)는 제3 반도체 칩(70) 상에 제4 반도체 칩(80)을 적층할 때 형성된 것일 수 있으며, 제4 서브 언더필부(87)는 제4 반도체 칩(80) 상에 제5 반도체 칩(90)을 적층할 때 형성된 것일 수 있다.
제1 내지 제4 서브 언더필부들(84, 85, 86, 87)은 동일한 물질이거나 서로 다른 물질일 수 있다. 제1 내지 제4 서브 언더필부들(84, 85, 86, 87)이 서로 다른 물질일 경우 제1 내지 제4 서브 언더필부들(84, 85, 86, 87)의 열팽창계수는 제1 서브 언더필부(84)로부터 제4 서브 언더필부(87)로 향할수록 순차적으로 커질 수 있다.
도 17을 참조하여 본 발명의 또 다른 실시예에 따른 반도체 장치를 설명한다. 도 17은 본 발명의 또 다른 실시예에 따른 반도체 장치의 단면도이다. 도 1 내지 도 16과 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성 요소에 대한 상세한 설명은 생략하기로 한다.
도 17을 참조하면, 반도체 장치(309)의 언더필부(98)는 제2 내지 제5 반도체 칩들(50, 70, 80, 90)의 측벽을 둘러싼다. 제1 반도체 칩(10)과 제2 반도체 칩(50) 사이에는 충진재(104)가 개재하여 적층된 제2 내지 제5 반도체 칩들(50, 70, 80, 90)을 제1 반도체 칩(10) 상에 고정할 수 있다.
도 18을 참조하여 본 발명의 또 다른 실시예에 따른 반도체 장치를 설명한다. 도 18은 본 발명의 또 다른 실시예에 따른 반도체 장치의 단면도이다. 도 1 내지 도 17과 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성 요소에 대한 상세한 설명은 생략하기로 한다.
도 18을 참조하면, 반도체 장치(310)에서 상부 칩인 제2 반도체 칩(20)이 관통 비아(22)를 포함한다. 열 전달 물질(33)이 전기적 도체 특성을 가질 경우 제 2 반도체 칩(20)에 형성된 관통 비아(22)에 접지 전압 또는 파워 전압을 인가하면 반도체 장치(310)의 EMI(Electro-Magnetic Interference) 특성을 개선시킬 수 있다.
도 19를 참조하여 본 발명의 또 다른 실시예에 따른 반도체 장치를 설명한다. 도 19는 본 발명의 또 다른 실시예에 따른 반도체 장치의 단면도이다. 도 1 내지 도 18과 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성 요소에 대한 상세한 설명은 생략하기로 한다.
도 19를 참조하면, 반도체 장치(311)는 도 2에서 설명된 제2 반도체 칩(20), 언더필부(28) 및 몰딩부(29)가 반도체 기판(109)을 포함하는 인터포저(10a) 상에 직접 형성된 것이다. 인터포저(10a) 상에 두 개의 제2 반도체 칩(20)이 수평 방향으로 실장될 수 있다. 인터포저(10a)는 수동 소자(예를 들어, 캐패시터(capacitor), 인덕터(inductor), 저항 등)를 포함할 수 있다. 인터포저(10a)는 관통 비아(107)를 포함할 수 있으며, 배선 패턴(108)을 포함할 수도 있다.
도 20 내지 도 21 및 도 2 및 도 8을 참조하여 본 발명의 일 실시예에 따른 반도체 장치의 제조방법을 설명한다. 도 20 내지 도 21은 본 발명의 일 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 단면도이다. 도 2와 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성 요소에 대한 상세한 설명은 생략하기로 한다.
도 20을 참조하면, 제1 반도체 칩(10) 상에 제2 반도체 칩(20)을 플립칩 방식으로 본딩한다. 이어서 제2 반도체 칩(20)의 일측에 디스펜서(150)를 배치하고 디스펜서(150)로부터 제1 반도체 칩(10)과 제2 반도체 칩(20) 사이에 액상의 언더필재(151)를 주입한다.
도 21을 참조하면, 언더필재(151)는 언더필재(151)가 제2 반도체 칩(20)의 상부면(21a)의 적어도 일부를 덮도록 형성할 수 있다. 몰딩재(161)를 이용하여 제2 반도체 칩(20)을 몰딩할 수 있다. 몰딩재(161)는 제2 반도체 칩(20)의 상부면(21a) 전체를 덮도록 형성될 수 있다.
도 2를 참조하면, 래핑(lapping) 공정을 이용하여 제2 반도체 칩(20)의 상부면(21a) 상에 형성된 몰딩재(161) 및 언더필재(151)를 그라인딩(griding)하여 제2 반도체 칩(20)의 제2 반도체 기판(21)의 상부면(21a) 전체를 노출시킬 수 있다. 이때 제2 반도체 기판(21)의 상부면(21a)도 일부 그라인딩될 수 있다. 래핑 공정시 언더필부(28)도 몰딩부(29)로부터 노출되어 제2 반도체 기판(21)의 측벽과 몰딩부(29) 사이에 언더필부(28)가 개재된다.
한편, 도 8을 참조하면, 제2 반도체 기판(21)의 상부면(21a), 언더필부(28)의 상부면(28a) 및 몰딩부(29)의 상부면(29a)에 열 전달 물질(33)을 코팅(coating)하고 열 전달 물질(33) 상에 히트 싱크(35)를 부착할 수 있다.
도 22 내지 도 27 및 도 15를 참조하여 본 발명의 다른 실시예에 따른 반도체 장치의 제조방법을 설명한다. 도 22 내지 도 27은 본 발명의 다른 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 단면도이다. 도 15와 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성 요소에 대한 상세한 설명은 생략하기로 한다.
도 22를 참조하면, 캐리어 기판(200) 상에 제2 반도체 칩(50)을 배치하고 제2 반도체 칩(50) 상에 제3 반도체 칩(70)을 플립칩 방식으로 본딩한다. 언더필재가 제2 반도체 칩(50)과 캐리어 기판(200) 사이에 충진되지 않도록 제2 도전 수단(26)을 가리는 블록킹막(210)을 형성할 수 있다.
도 23을 참조하면, 블록킹막(210) 상에 디스펜서(도 20의 150)를 배치하고 디스펜서로부터 액상의 언더필재(151)를 주입한다. 언더필재(151)는 제2 반도체 칩(50)과 제3 반도체 칩(70) 사이를 충진하며 제2 반도체 칩(50)과 제3 반도체 칩(70)의 측벽 전체 및 제3 반도체 칩(70)의 상부면의 적어도 일부를 덮도록 형성될 수 있다.
도 24를 참조하면, 제3 반도체 칩(70) 상에 제4 반도체 칩(80)을 플립칩 방식으로 본딩하고 언더필재(151)를 주입하여 언더필재(151)가 제3 반도체 칩(70)과 제4 반도체 칩(80) 사이를 충진하며 제4 반도체 칩(80)의 측벽 전체 및 제4 반도체 칩(80)의 상부면의 적어도 일부를 덮도록 형성할 수 있다. 이웃하는 적층된 칩들 사이의 영역에서 언더필재(151)는 서로 연결될 수 있다.
도 25를 참조하면, 제4 반도체 칩(80) 상에 제5 반도체 칩(90)을 플립칩 방식으로 본딩하고 언더필재(151)를 주입하여 언더필재(151)가 제4 반도체 칩(80)과 제5 반도체 칩(90) 사이를 충진하며 제5 반도체 칩(90)의 측벽 전체 및 제5 반도체 칩(90)의 상부면의 적어도 일부를 덮도록 형성할 수 있다.
도 25 및 도 26을 참조하면, 캐리어 기판(200) 및 블록킹막(210)을 제2 반도체 칩(50)으로부터 분리한다. 이어서 개별 적층칩 구조체(1a)로 절단할 수 있다. 적층칩 구조체(1a)는 제2 내지 제5 반도체 칩들(50, 70, 80, 90)의 측벽을 둘러싸는 제1 서브 언더필부(76)를 포함할 수 있다.
도 27을 참조하면, 적층칩 구조체(1a)를 제1 반도체 칩(10) 상에 플립칩 방식으로 본딩하고 언더필재(151)를 주입하여 언더필재(151)가 제1 반도체 칩(10)과 제2 반도체 칩(50) 사이를 충진하며 제1 서브 언더필부(76) 및 제5 반도체 칩(90)의 상부면의 적어도 일부를 덮도록 형성할 수 있다. 이어서 몰딩재(161)를 이용하여 적층칩 구조체(1a)를 몰딩할 수 있다. 몰딩재(161)는 제5 반도체 칩(90)의 상부면 전체를 덮도록 형성될 수 있다.
도 15를 참조하면, 래핑 공정을 이용하여 제5 반도체 칩(90)의 반도체 기판의 상부면(91a) 전체를 노출시킬 수 있다. 래핑 공정시 언더필부(78)도 몰딩부(79)로부터 노출되어 제2 내지 제5 반도체 칩(50, 70, 80, 90)의 측벽과 몰딩부(79) 사이에 언더필부(78)가 개재된다. 이어서 제5 반도체 칩(90)의 반도체 기판의 상부면(91a), 언더필부(78)의 상부면(78a) 및 몰딩부(79)의 상부면(79a)에 열 전달 물질(33)을 코팅(coating)하고 열 전달 물질(33) 상에 히트 싱크(35)를 부착할 수 있다.
도 28 내지 도 30 및 도 16을 참조하여 본 발명의 또 다른 실시예에 따른 반도체 장치의 제조방법을 설명한다. 도 28 내지 도 30은 본 발명의 또 다른 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 단면도이다. 도 16과 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성 요소에 대한 상세한 설명은 생략하기로 한다.
도 28을 참조하면, 제1 반도체 칩(10) 상에 제2 반도체 칩(50)을 플립칩 방식으로 본딩하고 언더필재를 주입하여 제1 서브 언더필부(84)를 형성한다. 제1 서브 언더필부(84)는 제1 반도체 칩(10)과 제2 반도체 칩(50) 사이를 충진하며 제2 반도체 칩(50)의 측벽 전체 및 제2 반도체 칩(50)의 상부면의 적어도 일부를 덮도록 형성될 수 있다.
도 29를 참조하면, 제2 반도체 칩(50) 상에 제3 반도체 칩(70)을 플립칩 방식으로 본딩하고 언더필재를 주입하여 제2 서브 언더필부(85)를 형성한다. 제2 서브 언더필부(85)는 제2 반도체 칩(50)과 제3 반도체 칩(70) 사이를 충진하며 제3 반도체 칩(70)의 측벽 전체 및 제3 반도체 칩(70)의 상부면의 적어도 일부를 덮도록 형성될 수 있다.
도 30을 참조하면, 제3 반도체 칩(70) 상에 제4 반도체 칩(80)을 플립칩 방식으로 본딩하고 언더필재를 주입하여 제3 서브 언더필부(86)를 형성한다. 제3 서브 언더필부(86)는 제3 반도체 칩(70)과 제4 반도체 칩(80) 사이를 충진하며 제4 반도체 칩(80)의 측벽 전체 및 제4 반도체 칩(80)의 상부면의 적어도 일부를 덮도록 형성될 수 있다.
이어서 제4 반도체 칩(80) 상에 제5 반도체 칩(90)을 플립칩 방식으로 본딩하고 언더필재를 주입하여 제4 서브 언더필부(87)를 형성한다. 제4 서브 언더필부(87)는 제4 반도체 칩(80)과 제5 반도체 칩(90) 사이를 충진하며 제5 반도체 칩(90)의 측벽 전체 및 제5 반도체 칩(90)의 상부면의 적어도 일부를 덮도록 형성될 수 있다.
이어서 몰딩재(161)를 이용하여 적층된 제2 내지 제5 반도체 칩들(50, 70, 80, 90)을 몰딩할 수 있다. 몰딩재(161)는 제5 반도체 칩(90)의 상부면 전체를 덮도록 형성될 수 있다.
도 16을 참조하면, 래핑 공정을 이용하여 제5 반도체 칩(90)의 반도체 기판의 상부면(91a) 전체를 노출시킬 수 있다. 래핑 공정시 언더필부(88)도 몰딩부(89)로부터 노출되어 제2 내지 제5 반도체 칩(50, 70, 80, 90)의 측벽과 몰딩부(89) 사이에 언더필부(88)가 개재된다. 이어서 제5 반도체 칩(90)의 반도체 기판의 상부면(91a), 언더필부(88)의 상부면(88a) 및 몰딩부(89)의 상부면(89a)에 열 전달 물질(33)을 코팅하고 열 전달 물질(33) 상에 히트 싱크(35)를 부착할 수 있다.
도 31 내지 도 33 및 도 17을 참조하여 본 발명의 또 다른 실시예에 따른 반도체 장치의 제조방법을 설명한다. 도 31 내지 도 33은 본 발명의 또 다른 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 단면도이다. 도 17과 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성 요소에 대한 상세한 설명은 생략하기로 한다.
도 31을 참조하면, 캐리어 기판(200) 상에 제2 내지 제5 반도체 칩(50, 70, 80, 90)을 순차적으로 플립칩 방식으로 본딩한다.
도 32를 참조하면 언더필재가 제2 반도체 칩(50)과 캐리어 기판(200) 사이에 충진되지 않도록 제2 도전 수단(26)을 가리는 블록킹막(210)을 형성할 수 있다. 블록킹막(210) 상에서 언더필재(151)를 주입한다. 언더필재(151)는 제2 내지 제5 반도체 칩들(50, 70, 80, 90) 사이를 충진하며 제2 내지 제5 반도체 칩들(50, 70, 80, 90)의 측벽 및 제5 반도체 칩(90)의 상부면의 적어도 일부를 덮도록 형성될 수 있다.
이어서 몰딩재(161)를 이용하여 적층된 제2 내지 제5 반도체 칩들(50, 70, 80, 90)을 몰딩할 수 있다. 몰딩재(161)는 제5 반도체 칩(90)의 상부면 전체를 덮도록 형성될 수 있다.
도 33을 참조하면, 래핑 공정을 이용하여 제5 반도체 칩(90)의 반도체 기판의 상부면(91a) 전체를 노출시킬 수 있다. 래핑 공정시 언더필부(98)도 몰딩부(99)로부터 노출되어 제2 내지 제5 반도체 칩(50, 70, 80, 90)의 측벽과 몰딩부(99) 사이에 언더필부(98)가 개재된다.
이어서 캐리어 기판(200) 및 블록킹막(210)을 제2 반도체 칩(50)으로부터 분리한 후 개별 적층칩 구조체(9a)로 절단할 수 있다. 개별 적층칩 구조체(9a)는 제2 내지 제5 반도체 칩들(50, 70, 80, 90)의 측벽을 둘러싸는 언더필부(98) 및 언더필부(98)를 둘러싸는 몰딩부(99)를 포함할 수 있다.
도 17을 참조하면 적층칩 구조체(9a)를 제1 반도체 칩(10) 상에 플립칩 방식으로 본딩하고 제2 반도체 칩(50)과 제1 반도체 칩(10) 사이에 충진재(104)를 주입하여 적층칩 구조체(9a)를 제1 반도체 칩(10) 상에 고정시킨다.
이어서 제5 반도체 칩(90)의 반도체 기판의 상부면(91a), 언더필부(98)의 상부면(98a) 및 몰딩부(99)의 상부면(99a)에 열 전달 물질(33)을 코팅(coating)하고 열 전달 물질(33) 상에 히트 싱크(35)를 부착할 수 있다.
도 34는 본 발명의 일 실시예에 따른 반도체 장치가 적용되는 메모리 카드(800)를 보여주는 개략도이다. 도 34를 참조하면, 메모리 카드(800)는 하우징(810) 내에 제어기(820)와 메모리(830)를 포함할 수 있다. 제어기(820)와 메모리(830)는 전기적인 신호를 교환할 수 있다. 예를 들어, 제어기(820)의 명령에 따라서, 메모리(830)와 제어기(820)는 데이터를 주고받을 수 있다. 이에 따라, 메모리 카드(800)는 메모리(830)에 데이터를 저장하거나 또는 메모리(830)로부터 데이터를 외부로 출력할 수 있다.
제어기(820) 또는 메모리(830)는 본 발명의 실시예들에 따른 반도체 장치 중 적어도 하나를 포함할 수 있다. 예를 들어, 제어기(820)는 시스템 인 패키지를 포함하고, 메모리(830)은 멀티 칩 패키지를 포함할 수 있다. 또는 제어기(820) 및/또는 메모리(830)가 스택 패키지로 제공될 수 있다. 이러한 메모리 카드(800)는 다양한 휴대용 기기의 데이터 저장 매체로 이용될 수 있다. 예를 들어, 카드(800)는 멀티미디어 카드(multi media card; MMC) 또는 보안 디지털(secure digital; SD) 카드를 포함할 수 있다.
도 35는 본 발명의 일 실시예에 따른 반도체 장치가 적용되는 전자 시스템(900)을 보여주는 블록도이다. 도 35를 참조하면, 전자 시스템(900)은 본 발명의 실시예들에 따른 반도체 장치를 적어도 하나 포함할 수 있다. 전자 시스템(900)은 모바일 기기나 컴퓨터 등을 포함할 수 있다. 예를 들어, 전자 시스템(900)은 메모리 시스템(912), 프로세서(914), 램(916), 및 유저인터페이스(918)를 포함할 수 있고, 이들은 버스(Bus, 920)를 이용하여 서로 데이터 통신을 할 수 있다. 프로세서(914)는 프로그램을 실행하고 전자 시스템(900)을 제어하는 역할을 할 수 있다. 램(916)은 프로세서(914)의 동작 메모리로서 사용될 수 있다. 예를 들어, 프로세서(914) 및 램(916)은 각각 본 발명의 실시예들에 따른 반도체 장치 포함할 수 있다. 또는 프로세서(914)와 램(916)이 하나의 패키지에 포함될 수 있다. 유저 인터페이스(918)는 전자 시스템(900)에 데이터를 입력 또는 출력하는데 이용될 수 있다. 메모리 시스템(912)은 프로세서(914)의 동작을 위한 코드, 프로세서(914)에 의해 처리된 데이터 또는 외부에서 입력된 데이터를 저장할 수 있다. 메모리 시스템(912)은 제어기 및 메모리를 포함할 수 있으며, 도 34의 메모리 카드(800)와 실질적으로 동일하게 구성될 수 있다.
전자 시스템(900)은 다양한 전자기기들의 전자 제어 장치에 적용될 수 있다. 도 36은 전자 시스템(도 35의 900)이 모바일 폰(1000)에 적용되는 예를 도시한다. 그 밖에, 전자 시스템(도 35의 900)은 휴대용 노트북, MP3 플레이어, 네비게이션(Navigation), 고상 디스크(Solid state disk; SSD), 자동차 또는 가전제품(Household appliances)에 적용될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10, 20, 50, 60, 70, 80, 90: 반도체 칩
11. 21: 반도체 기판 12, 22, 52, 72, 82: 관통 비아
28, 68, 78, 88, 98: 언더필부 29, 69, 79, 89, 99: 몰딩부
33: 열 전달 물질 35, 36: 히트 싱크
103, 104: 충진재

Claims (34)

  1. 제1 반도체 기판을 포함하고, 서로 마주보는 제1 측벽 및 제2 측벽을 포함하는 제1 반도체 칩;
    상기 제1 반도체 칩 하부에 배치된 제2 반도체 기판;
    상기 제1 반도체 칩 및 상기 제2 반도체 기판 사이에 개재되고, 상기 제1 반도체 칩의 제1 측벽 및 상기 제1 반도체 칩의 제2 측벽을 덮고, 상기 제1 반도체 칩의 제1 측벽으로부터 수평 방향으로 연장되는 제1 상부면과, 상기 제2 반도체 기판의 제2 측벽으로부터 수평 방향으로 연장되는 제2 상부면을 포함하는 언더필부로, 상기 언더필부의 제1 상부면의 수평방향으로의 두께는 상기 언더필부의 제2 상부면의 수평방향으로의 두께와 다른 언더필부; 및
    상기 언더필부의 측벽을 덮으며, 상기 언더필부에 의해 상기 제1 반도체 칩으로부터 이격되어 있는 몰딩부를 포함하고,
    상기 제1 반도체 기판의 상부면은 상기 언더필부 및 상기 몰딩부로부터 노출되는 반도체 장치.
  2. 제 1항에 있어서,
    상기 제1 반도체 칩의 제1 측벽 및 상기 제1 반도체 칩의 제2 측벽은 상기 언더필부와 직접 접하는 반도체 장치.
  3. 제 2항에 있어서,
    상기 언더필부의 열팽창계수는 상기 제1 반도체 기판의 열팽창계수보다 크고 상기 몰딩부의 열팽창계수보다는 작은 반도체 장치.
  4. 삭제
  5. 삭제
  6. 제 1항에 있어서,
    상기 제1 반도체 기판의 상부면, 상기 언더필부의 제1 상부면, 상기 언더필부의 제2 상부면 및 상기 몰딩부의 상부면은 코플래너(coplanar)인 반도체 장치.
  7. 제 1항에 있어서,
    상기 언더필부의 제1 상부면 및 상기 언더필부의 제2 상부면은 곡면 형상을 갖는 반도체 장치.
  8. 제 1항에 있어서,
    상기 제1 반도체 기판의 상부면 상에 직접 접하여 형성된 열 전달 물질 및 상기 열 전달 물질에 직접 접하여 형성된 히트 싱크를 더 포함하는 반도체 장치.
  9. 제 1항에 있어서,
    상기 제1 반도체 칩 하부에 배치되며 상기 제2 반도체 기판을 포함하는 제2 반도체 칩을 더 포함하되,
    상기 제2 반도체 칩은 상기 제2 반도체 기판을 관통하는 관통 비아를 포함하는 반도체 장치.
  10. 제 9항에 있어서,
    상기 제2 반도체 칩 하부에 배치된 패키지 기판을 더 포함하는 반도체 장치.
  11. 제 10항에 있어서,
    상기 패키지 기판과 상기 제2 반도체 칩 사이, 상기 제2 반도체 칩의 측벽 및 상기 몰딩부의 측벽의 일부를 덮는 충진재를 더 포함하고,
    상기 패키지 기판의 상부면으로부터 상기 몰딩부의 상부면까지의 높이가 h이고, 상기 패키지 기판의 상부면으로부터 상기 충진재의 상부면까지의 높이는 0.7h 이상인 반도체 장치.
  12. 제 8항에 있어서,
    상기 히트 싱크 상에 배치된 상부 기판; 및
    상기 상부 기판 상에 실장된 제3 반도체 칩을 더 포함하는 반도체 장치.
  13. 제 8항에 있어서,
    상기 제1 반도체 칩은 관통 비아를 포함하며,
    상기 관통 비아에 접지 전압 또는 파워 전압이 인가되는 반도체 장치.
  14. 제 9항에 있어서,
    상기 제1 반도체 칩과 상기 제2 반도체 칩 사이에 제3 반도체 칩을 더 포함하며,
    상기 언더필부는 상기 제3 반도체 칩의 측벽 전체를 덮는 반도체 장치.
  15. 제 14항에 있어서,
    상기 제3 반도체 칩은 관통 비아를 포함하는 반도체 장치.
  16. 제 14항에 있어서,
    상기 제1 반도체 칩과 상기 제3 반도체 칩은 동일한 종류의 칩이며,
    상기 언더필부는 상기 제1 반도체 칩과 상기 제3 반도체 칩의 측벽을 덮는 제1 서브 언더필부와 상기 제1 서브 언더필부를 덮는 제2 서브 언더필부를 포함하되,
    상기 제1 반도체 칩의 제1 측벽으로부터 수평방향으로 상기 제1 서브 언더필부의 두께는 상기 제1 반도체 칩의 제2 측벽으로부터 수평방향으로 상기 제1 서브 언더필부의 두께와 동일한 반도체 장치.
  17. 제 1항에 있어서,
    상기 제1 반도체 칩 하부에 배치되며 상기 제2 반도체 기판을 포함하는 인터포저를 더 포함하며,
    상기 언더필부는 상기 인터포저와 상기 제1 반도체 칩 사이를 메우는 반도체 장치.
  18. 삭제
  19. 제1 반도체 칩 상에 제2 반도체 칩을 본딩하고,
    상기 제2 반도체 칩의 일측으로부터 언더필재를 주입하여 상기 언더필재가 상기 제2 반도체 칩의 측벽 전체를 덮으면서 상기 제2 반도체 칩의 상부면의 일부를 덮도록 형성하고,
    몰딩재를 이용하여 상기 언더필재 및 상기 제2 반도체 칩의 상부면 전체를 감싸는 몰딩을 하고,
    래핑 공정을 이용하여 상기 제2 반도체 칩의 상부면에 형성된 상기 언더필재 및 상기 몰딩재를 그라인딩하여 상기 제2 반도체 칩의 상부면을 노출하는 것을 포함하고,
    그라인딩된 상기 언더필재는 상기 제2 반도체 칩의 일측벽으로부터 수평 방향으로 연장되는 제1 상부면과, 상기 제2 반도체 칩의 타측벽으로부터 수평 방향으로 연장되는 제2 상부면을 포함하고,
    상기 제2 반도체 칩의 일측벽 및 상기 제2 반도체 칩의 타측벽은 서로 마주보고,
    상기 언더필재의 제1 상부면의 수평방향으로의 두께는 상기 언더필재의 제2 상부면의 수평방향으로의 두께와 다른 반도체 장치의 제조방법.
  20. 삭제
  21. 삭제
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