TWI739579B - 封裝結構及其形成方法 - Google Patents

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TWI739579B
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interposer substrate
groove
conductive
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鄭心圃
許峯誠
陳碩懋
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台灣積體電路製造股份有限公司
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Abstract

本揭露一些實施例提供一種封裝結構及其形成方法。封裝結構包括封裝基板、位於封裝基板上方的中介層基板、以及位於中介層基板上方的多個半導體裝置。中介層基板還具有一或多個凹槽，以收容或容納附加的半導體裝置。凹槽使得整體封裝結構更薄。一些收容在中介層基板的凹槽中的半導體裝置也可以電連接到中介層基板及/或中介層基板上方的半導體裝置，以改善整體封裝結構的電性能。

Description

封裝結構及其形成方法
本發明實施例係關於一種半導體封裝技術，特別係有關於一種晶片封裝結構及其形成方法。
積體電路(Integrated circuits，IC)通過半導體裝置製造技術的進步而被實際做出。通過可以在相同尺寸的晶片上安裝越來越多元件的技術進步的推動下，晶片的尺寸、速度和容量取得了巨大的進步。半導體製造製程的不斷進步，導致半導體裝置具有更精細的特徵及/或更高的整合度。功能密度(即，每一晶片區域內互連裝置的數目)通常增加，而特徵尺寸(即，可以使用製造製程產出的最小構件)則減小。一般而言，這種尺寸縮小的製程通過生產效率增加及製造成本降低而提供好處。
晶片封裝(package)不僅為半導體裝置提供免受環境汙染的保護，也為封裝在其中的半導體裝置提供連接介面。已經開發出利用更少面積或更低高度的更小的封裝結構來封裝半導體裝置。
雖然現有的封裝技術通常已足以滿足其預期目的，但它們仍無法在所有方面令人滿意。
本揭露一些實施例提供一種封裝結構，包括封裝基板、中介層基板、第一半導體裝置、以及第二半導體裝置。中介層基板設置在封裝基板上方。中介層基板包括矽基板，並且具有面向和鄰近封裝基板的底表面以及形成在底表面上的第一凹槽。第一半導體裝置收容在第一凹槽中並且電連接到中介層基板。第二半導體裝置設置在中介層基板的相反於底表面的頂表面上。
本揭露一些實施例提供一種封裝結構，包括封裝基板、中介層基板、第一半導體裝置、以及第二半導體裝置。中介層基板設置在封裝基板上方。中介層基板包括矽基板，並且具有面向和鄰近封裝基板的底表面、與底表面相反的頂表面、以及形成在頂表面上的凹槽。第一半導體裝置設置在中介層基板的頂表面上。第二半導體裝置收容在凹槽中，並且電連接到第一半導體裝置及/或中介層基板。
本揭露一些實施例提供一種形成封裝結構的方法。所述方法包括在中介層基板的表面上形成凹槽，中介層基板包括矽基板。所述方法還包括將第一半導體裝置設置在凹槽中和凹槽的底表面上。所述方法更包括將中介層基板與第一半導體裝置堆疊在封裝基板上方。此外，所述方法還包括將第二半導體裝置設置在中介層基板上方。
以下的揭露內容提供許多不同的實施例或範例以實施本案的不同特徵。以下描述具體的構件及其排列方式的實施例以闡述本揭露。當然，這些實施例僅作為範例，而不該以此限定本揭露的範圍。例如，在說明書中敘述了一第一特徵形成於一第二特徵之上或上方，其可能包含第一特徵與第二特徵是直接接觸的實施例，亦可能包含了有附加特徵形成於第一特徵與第二特徵之間，而使得第一特徵與第二特徵可能未直接接觸的實施例。另外，在本揭露不同範例中可能使用重複的參考符號及/或標記，此重複係為了簡化與清晰的目的，並非用以限定所討論的各個實施例及/或結構之間有特定的關係。
再者，空間相關用語，例如「在…下方」、「下方」、「較低的」、「上方」、「較高的」及類似的用語，係為了便於描述圖示中一個元件或特徵與另一個(些)元件或特徵之間的關係。除了在圖式中繪示的方位外，這些空間相關用語意欲包含使用中或操作中的裝置之不同方位。設備可能被轉向不同方位(旋轉90度或其他方位)，則在此使用的空間相關詞也可依此相同解釋。
說明書中的用語「基本上(substantially)」，例如「基本上平坦」或「基本上共平面」等可為本領域技術人員所能理解。在一些實施例中，形容詞基本上可以被去除。在適用的情況下，用語「基本上」還可以包括「全部(entirely)」、「完全(completely)」、「所有(all)」等的實施例。在適用的情況下，用語「基本上」還可以涉及90%或更高，例如95%或更高，特別是99%或更高，包括100%。此外，例如「基本上平行」或「基本上垂直」之類的用語應解釋為不排除相較於特定佈置的微小偏差，並且例如可包括高達10°的偏差。用語「基本上」不排除「完全」，例如「基本上不含(substantially free)」Y的組合物可以是完全不含Y。
與特定距離或尺寸結合使用的用語，例如「約」，應解釋為不排除相較於特定距離或尺寸的微小偏差，並且例如可包括高達10%的偏差。使用於數值X的用語「約」可能表示X±5或10%。
以下描述本揭露的一些實施例。可以在這些實施例中描述的階段之前、之中及/或之後提供額外的操作。在不同的實施例中，可以替換或消除所述的某些階段。可以在封裝結構中加入附加特徵。在不同的實施例中，可以替換或消除所述的某些特徵。儘管下文中以特定順序執行的操作來討論一些實施例，但是也可以其他的邏輯順序來執行這些操作。
本揭露的實施例可以涉及3D封裝(有時也稱作2.5D封裝)或3D-IC裝置。也可以包括其他特徵或製程。例如，可以包括測試結構以幫助對3D封裝或3D-IC裝置進行驗證測試。測試結構可以包括例如形成在重分佈層(redistribution layer)中或基板上的測試墊(pads)，其允許對3D封裝或3D-IC裝置進行測試、探針及/或探針卡等的使用。可以對中間結構以及最終結構執行驗證測試。另外，本文中所揭露的結構以及方法可以與結合已知良好的晶粒的中間驗證的測試方法一起使用，從而提高產率並降低成本。
第1A圖至第1G圖是根據一些實施例的形成一封裝結構的製程的各個階段的剖視圖。如第1A圖所示，根據一些實施例，在載體基板100上方形成封裝基板102。載體基板100可以是玻璃基板、半導體基板或其他合適的基板。在去除載體基板100(如第1E圖所示的後續階段)之後，封裝基板102可用於提供封裝結構中的半導體裝置(將在後面描述)與外部電子裝置之間的電連接。
封裝基板102可用於佈線(routing)。在一些實施例中，封裝基板102是重分佈基板(redistribution substrate)。在一些替代實施例中，封裝基板102是積層基板(例如，印刷電路板)，包括核心(core)及在核心的相反側的積層(build-up layers)。在本揭露實施例的後續討論中，以重分佈基板作為封裝基板102的說明性示例，然而根據示範實施例所揭露的教導也可以容易地適用於積層基板。如第1A圖所示，封裝基板102包括多個層疊的絕緣層104以及被絕緣層104包圍的多個導電特徵106。導電特徵106可以包括導線、導電通孔(vias)及/或導電墊。在一些實施例中，一些導電通孔是相互堆疊的，上方的導電通孔與下方的導電通孔基本上對準，從而具有較短的佈線長度。然而，在某些佈線受限的情況下，一些導電通孔為交錯排列的(staggered)通孔，上方的導電通孔與下方的導電通孔未對準。
絕緣層104可以包括或由一或多種聚合物材料製成。聚合物材料可以包括聚苯噁唑(polybenzoxazole，PBO)、聚醯亞胺(polyimide，PI)、環氧基樹脂、一或多種其他合適的聚合物材料或其組合。在一些實施例中，聚合物材料是光敏性的。因此，可以使用光微影製程在絕緣層104中形成具有期望圖案的開口。
在一些其他實施例中，部分或全部的絕緣層104包括或由聚合物材料以外的介電材料製成。介電材料可以包括氧化矽、碳化矽、氮化矽、氮氧化矽、一或多種其他合適的材料或其組合。
導電特徵106可以包括在水平方向上提供電連接的導線，以及在垂直方向上提供電連接的導電通孔。導電特徵106可以包括或由銅、鋁、金、鈷、鈦、鎳、銀、石墨烯、一或多種其他合適的導電材料或其組合製成。在一些實施例中，導電特徵106包括多個子層。例如，每個導電特徵106包含多個子層，包括Ti/Cu、Ti/Ni/Cu、Ti/Cu/Ti、Al/Ti/Ni/Ag、其他合適的多個子層或其組合。
封裝基板102的形成可以涉及多個沉積或塗布製程、多個圖案化製程及/或多個平坦化製程。
沉積或塗布製程可用於形成絕緣層及/或導電層。沉積或塗布製程可以包括旋轉塗布製程、電鍍製程(electroplating process)、化學鍍製程(electroless process)、化學氣相沉積(chemical vapor deposition，CVD)製程、物理氣相沉積(physical vapor deposition，PVD)製程、原子層沉積(atomic layer deposition，ALD)製程、一或多種其他適用的製程或其組合。
圖案化製程可用於圖案化所述形成的絕緣層及/或形成的導電層。圖案化製程可以包括光微影製程、能量束鑽孔製程(例如，雷射束鑽孔製程、離子束鑽孔製程或電子束鑽孔製程)、蝕刻製程、機械鑽孔製程、一或多種其他適用的製程或其組合。
平坦化製程可用於為所述形成的絕緣層及/或形成的導電層提供平坦的頂表面，以利於後續的製程。平坦化製程可以包括機械研磨製程、化學機械研磨(chemical mechanical polishing ，CMP)製程、一或多種其他適用的製程或其組合。
如第1A圖所示，根據一些實施例，封裝基板102還包括形成在其上的導電元件108。每個導電元件108(例如，導電柱)可以暴露於絕緣層104的最頂表面處或從所述最頂表面突出，並且可以電連接到導電特徵106中的一者。導電元件108可用於電耦接、保持或接收導電結構，這將在後面描述。
導電元件108可以包括或由銅、鋁、金、鈷、鈦、錫、一或多種其他合適的材料或其組合製成。可以使用電鍍製程、化學鍍製程、放置製程(placement process)、印刷製程、物理氣相沉積(PVD)製程、化學氣相沉積(CVD)製程、一或多種其他適用的製程或其組合來形成導電元件108。
如第1B圖所示，根據一些實施例，提供要被堆疊在封裝基板102(參見第1A圖)上方的中介層基板(interposer substrate)110。在一些實施例中，中介層基板110可以是中介層晶圓，其中不含有主動裝置(例如，電晶體和二極體)及被動裝置(例如，電阻器、電容器、電感器等)。在一些實施例中，中介層基板110可以是在其上包括主動裝置及/或被動裝置的裝置晶圓。中介層基板110可以是半導體基板或介電基板。當為半導體基板時，中介層基板110可以是體型(bulk)半導體基板、絕緣層上覆矽(silicon-on-insulator，SOI)基板、多層半導體基板、或其類似物。中介層基板110的半導體材料可以是矽、鍺、包括矽鍺、碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦的化合物半導體；包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或 GaInAsP的合金半導體；或上述之組合。也可以使用其他基板，例如多層或梯度基板。中介層基板110可以是摻雜的(doped)或未摻雜的(undoped)。在一些其他實施例中，中介層基板110可以是封裝基板，其可以包括核心或者可以是無核心基板，或者可以是玻璃基板。
根據一些實施例，形成貫穿通孔(through-vias，TVs)111從中介層基板110的第一表面110A延伸到與中介層基板110的第一表面110A相對的第二表面110B，如第1B圖所示。貫穿通孔111有時也稱為貫穿基板通孔或貫穿矽通孔(當中介層基板110是矽基板時)。可以通過例如蝕刻、銑削、雷射技術、其組合及/或其類似的方式在中介層基板110中形成開口來形成貫穿通孔111。可以例如通過使用氧化製程或保形(conformal)沉積製程在開口中形成薄的介電材料。可以例如通過CVD、ALD、PVD、熱氧化、其組合及/或其類似的方式將薄的阻擋層保形地沉積在開口中。可以將例如銅、鎢、鋁、銀、金、其組合及/或其類似物的導電材料沉積在薄的阻擋層上方和開口中。可以通過電化學鍍製程、CVD、ALD、PVD、其組合及/或其類似的方式來形成導電材料。可以通過例如CMP從中介層基板110的第一表面110A和第二表面110B去除導電材料和阻擋層的多餘部分。因此，貫穿通孔111可以包括導電材料以及介於導電材料與中介層基板110之間的薄的阻擋層。
根據一些實施例，如第1B圖所示，在第二表面110B上形成互連結構層112(有時稱為重分佈層(RDL))，其用於電連接到中介層基板110的內部電路(例如，貫穿通孔111)。儘管未圖示，互連結構層112可以包括複數個介電層。金屬線路形成在介電層中。導電通孔形成在上方和下方的金屬線路之間，並且互連上方和下方的金屬線路。根據一些實施例，介電層由氧化矽、氮化矽、碳化矽、氮氧化矽、其組合及/或其多層形成。或者，介電層可以包括一或多個具有低k值的低k介電層。互連結構層112的金屬線路和導電通孔(統稱為導電特徵)的材料可以與第1A圖所示的導電特徵106的材料相同或相似。
另外，根據一些實施例，導電結構113(有時也稱為電連接件)可以形成在互連結構層112的頂表面112A處，並且用於電耦接其中的導電特徵以及互連到隨後附接的半導體裝置(將在後面描述)。如第1B圖所示，每個導電結構113可以包括金屬柱113A和在金屬柱113A上方的金屬蓋層113B(例如，焊料蓋)。包括金屬柱113A及金屬蓋層113B的導電結構113有時稱作微凸塊(micro bumps)。金屬柱113A可以包括例如銅、鋁、金、鎳、鈀、其類似物或其組合的導電材料，並且可以通過濺鍍、印刷、電鍍、化學鍍、CVD或其類似的方法形成。金屬柱113A可以是無焊料的(solder-free)，並且具有基本上垂直的側壁。根據一些實施例，金屬蓋層113B是形成在金屬柱113A的頂部。金屬蓋層113B可以包括鎳、錫、錫鉛、金、銅、銀、鈀、銦、鎳-鈀-金、鎳-金、其類似物或其組合，並且可以通過例如電鍍製程的鍍覆(plating)製程形成。本領域普通技術人員將可以理解，提供以上導電結構113的示例是出於說明的目的，並且也可以使用導電結構113的其他結構。
根據一些實施例，如第1B圖所示，多個半導體裝置128(為了簡單起見，僅示出兩個半導體裝置128)借助於導電結構113和半導體裝置128上的導電元件130通過覆晶接合(flip-chip bonding)方法接合到中介層基板110的第一側，以形成導電接合點。在接合製程之前，可以在每個半導體裝置128的主動面上的暴露的接觸墊(未圖示)上形成導電元件130(例如，導電柱)。導電元件130可以類似於第1A圖所示的導電元件108，故在此不再重複贅述。可以使用例如拾取和放置工具(pick-and-place tool)將半導體裝置128放置在中介層基板110上方的導電結構113上。
根據一些實施例，每個半導體裝置128包括半導體晶片、主動裝置(例如，電晶體、二極體、光二極體等)、被動裝置(例如，電阻器、電容器、電感器等)、或其組合。半導體晶片可以包括任何類型的功能性積體電路，例如處理器、邏輯電路、記憶體、類比電路、數位電路、混合信號電路、或其類似物。在一些替代實施例中，每個半導體裝置128包括一封裝模組，所述封裝模組包括封裝基板和安裝在其上的一或多個半導體晶片或晶粒。在一些實施例中，半導體裝置128包括不同類型的電子裝置。舉例來說，一些半導體裝置128是記憶體裝置，而一些其他半導體裝置128是處理器裝置，但是也可以使用其他組合。在一些其他實施例中，半導體裝置128包括相同類型的電子裝置。
半導體裝置128與中介層基板110之間的接合可以是焊料接合(solder bonding)或者直接金屬對金屬(例如，銅對銅)接合。在一些實施例中，半導體裝置128通過回焊製程接合到中介層基板110。在回焊製程中，導電接合點(導電結構113及導電元件130)分別與半導體裝置128的暴露的接觸墊和互連結構層112的暴露的接觸墊(由互連結構層112中的一些導電特徵構成)接觸，以將半導體裝置128物理和電耦接於中介層基板110。
在一些實施例中，如第1B圖所示，形成底部填充元件(underfill element)132以包圍和保護導電接合點(導電結構113及導電元件130)，並且強化半導體裝置128與中介層基板110之間的連接。底部填充元件132可以包括或由絕緣材料製成，例如底部填充材料(underfill material)。底部填充材料可以包括環氧樹脂、樹脂、填料材料、應力釋放劑(stress release agent，SRA)、助黏劑、另一種合適的材料或其組合。在一些實施例中，將液態的底部填充材料分配到每個半導體裝置128與中介層基板110之間的間隙中，以強化導電接合點乃至整體封裝結構的強度。在分配之後，固化底部填充材料以形成底部填充元件132。底部填充元件132還可以為封裝結構提供熱傳導路徑。在本實施例中，底部填充元件132填滿每個半導體裝置128與中介層基板110之間的整個間隙，並且覆蓋半導體裝置128的所有下表面。在一些其他實施例中，未形成底部填充元件132，或者底部填充元件132僅覆蓋半導體裝置128的部分下表面。
根據一些實施例，如第1C圖所示，形成保護層134以包圍和保護在中介層基板110上方的半導體裝置128。在一些實施例中，保護層134通過底部填充元件132與半導體裝置128下方的導電接合點分開。然而，本揭露的實施例不以此為限。在一些其他實施例中，未形成底部填充元件132。在這些情況下，保護層134可以與個別的半導體裝置128下方的導電接合點直接接觸。
在一些實施例中，保護層134包括或由絕緣材料製成，例如模製材料(molding material)。模製材料可以包括聚合物材料，例如其中散布有填料的環氧基樹脂。在一些實施例中，模製材料(例如，液體模製材料)被分配到中介層基板110上方及/或半導體裝置128上方。在一些實施例中，然後使用熱處理來固化液體模製材料，並將其轉變成保護層134。
在一些實施例中，在保護層134上施行平坦化製程，以部分地去除保護層134。結果，如第1C圖所示，暴露出每個半導體裝置128的頂表面128A(即，每個半導體裝置128的頂表面128A與保護層134的頂表面134A基本上齊平)，以用於散熱。平坦化製程可以包括機械研磨製程、化學機械研磨(CMP)製程、蝕刻製程、乾式研磨製程、一或多種其他適用的製程或其組合。在半導體裝置128具有不同高度的一些其他實施例中，在平坦化製程之後，其中一個半導體裝置128可以埋在保護層134中，而其他半導體裝置128可以從保護層134暴露出來。
如第1D圖所示，根據一些實施例，將第1C圖中的所得結構倒置，並使得半導體裝置128側固定在切割膠帶T上。之後，在中介層基板110的第一表面110A上形成數個凹槽118(為了簡單起見，僅示出兩個凹槽118)。在一些實施例中，每個凹槽118從第一表面110A延伸到中介層基板110的內部，但是不穿透中介層基板110(例如，每個凹槽118的底表面1182與中介層基板110的靠近半導體裝置128的第二表面110B間隔開)。每個凹槽118可以在基本上垂直於中介層基板110的第一表面110A的方向D1上具有適當的深度Z，以收容或容納後面將描述的一或多個其他半導體裝置。在一些實施例中，凹槽118的(最大)深度Z在方向D1上不會超過中介層基板110的厚度Z’的90%，以允許中介層基板110中的至少一個導電層被保留以用於佈線。
可以使用濕式或乾式蝕刻製程、能量束鑽孔製程(例如，雷射束鑽孔製程、離子束鑽孔製程或電子束鑽孔製程)、機械鑽孔製程、一或多種其他適用的製程或其組合來形成凹槽118。凹槽118的側壁可以垂直於底表面1182或者相對於底表面1182傾斜。
如第1E圖所示，根據一些實施例，將半導體裝置120放置或收容在中介層基板110的凹槽118中。每個凹槽118中可以有一個半導體裝置120。在一些其他實施例中，至少一個凹槽118中有一個以上的半導體裝置120。每個凹槽118的形狀及尺寸可以設計成與所接收的半導體裝置120的形狀與尺寸(在垂直於方向D1的截面中)相對應。
在一些實施例中，每個半導體裝置120包括半導體晶片、主動裝置(例如，電晶體、二極體、光二極體等)、被動裝置(例如，電阻器、電容器、電感器等)、僅具有金屬佈線的半導體晶粒(即，不含功能性晶片)、封裝模組(包括封裝基板以及安裝在其上的一或多個半導體晶片或晶粒)或其組合。半導體晶片可以包括任何類型的功能性積體電路，例如處理器、邏輯電路、記憶體、類比電路、數位電路、混合信號電路、或其類似物。在一些實施例中，半導體裝置120包括不同類型的電子裝置。舉例來說，一些半導體裝置120是記憶體裝置，而一些其他半導體裝置120是僅具有金屬佈線的半導體晶粒，但是也可以使用其他組合。在一些其他實施例中，半導體裝置120包括相同類型的電子裝置。在各種實施例中，在中介層基板110的相反側的半導體裝置120和半導體裝置128可以是或者包括相同或不同類型的電子裝置。
如第1E圖所示，根據一些實施例，半導體裝置120被放置(例如，通過拾取和放置工具)在凹槽118的底表面1182(參見第1D圖)上，並且借助於形成在底表面1182上的導電結構123(每一個都包括金屬柱123A和在金屬柱123A上方的金屬蓋層123B)和半導體裝置120上的導電元件122(例如，導電柱)通過覆晶接合方法接合到中介層基板110(例如，電連接到一些內部的貫穿通孔111)，以形成導電接合點。導電結構123和導電元件122的材料及形成方法可以分別與第1B圖所示的導電結構113和導電元件130的材料及形成方法相同或相似。在一些實施例中，半導體裝置120與中介層基板110之間的接合可以是焊料接合或者直接金屬對金屬(例如，銅對銅)接合，類似於前述半導體裝置128與中介層基板110之間的接合。
在一些實施例中，如第1E圖所示，也形成底部填充元件124(類似於第1B圖所示的底部填充元件132)以包圍和保護導電接合點(導電結構123及導電元件122)，並且強化半導體裝置120與中介層基板110之間的連接。在本實施例中，底部填充元件124填滿每個半導體裝置120與相應的凹槽118的底表面1182之間的整個間隙，並且覆蓋半導體裝置120的所有下表面。底部填充元件124也可以為封裝結構提供熱傳導路徑。在一些其他實施例中，未形成底部填充元件124，或者底部填充元件124僅覆蓋半導體裝置120的部分下表面。
之後，根據一些實施例，沿著第1E圖所示的切割槽G執行分割(singulation)製程(也稱為鋸切製程)，以形成多個單獨的封裝結構。在第1E圖中，示出其中一個封裝結構。之後，通過使用拾取和放置工具(未圖示)從切割膠帶T上去除每個封裝結構。
如第1F圖所示，根據一些實施例，將第1E圖中的所得封裝結構放置(例如，通過拾取和放置工具)在封裝基板102上方，使得中介層基板110的第一表面110A面向封裝基板102。之後，中介層基板110(與半導體裝置120和半導體裝置128集成在一起)通過導電結構116接合到導電元件108。導電結構116可以包括焊料凸塊(solder bumps)、焊球、導電柱、其他合適的導電元件或其組合。根據一些實施例，導電結構116的材料及形成方法可以與第1B圖所示的導電結構113的材料及形成方法相同或相似。儘管未圖示，導電結構116可以在第1E圖所示的處理步驟中(在去除切割膠帶T之前)形成在中介層基板110的第一表面110A上，並且電連接到其內部電路。
在一些實施例中，然後在高溫下將中介層基板110和封裝基板102彼此擠壓。結果，中介層基板110通過導電結構116接合到封裝基板102。在一些實施例中，使用熱壓(thermal compression)製程來實現上述接合製程。
如第1F圖所示，根據一些實施例，當中介層基板110堆疊在封裝基板102上方時，在中介層基板110下方的每個半導體裝置120與封裝基板102之間分開一間隙。由於凹槽118形成在中介層基板110的第一表面110A上以容納半導體裝置120，導電結構116的尺寸(例如，在方向D1上的高度)可以小於使用沒有凹槽的中介層基板的尺寸，這是因為導電結構116的尺寸不再需要大於半導體裝置120的厚度。結果，可以得到更薄的整體封裝結構。
如第1F圖所示，根據一些實施例，也形成底部填充元件126以包圍和保護介於中介層基板110與封裝基板102之間的導電結構116和導電元件108，並且強化中介層基板110與封裝基板102之間的連接。在一些實施例中，底部填充元件126還包圍和保護在中介層基板110下方的半導體裝置120。在一些實施例中，如第1F圖所示，一部分的底部填充元件126在每個半導體裝置120與封裝基板102之間的間隙中。在省略底部填充元件124的情況下，底部填充元件126可以形成在凹槽118中，並且與個別的半導體裝置120下方的導電接合點(導電結構123和導電元件122)直接接觸。底部填充元件126的材料及形成方法可以與第1E圖所示的底部填充元件124的材料及形成方法相同或相似。
之後，根據一些實施例，如第1G圖所示，去除載體基板100以暴露封裝基板102的表面。在一些實施例中，在形成封裝基板102之前，在載體基板100上方預先形成一離型膜(未圖示)。離型膜是暫時性接合材料，其有助於載體基板100與封裝基板102之間的分離操作。
在一些實施例中，如第1G圖所示，然後在原來由載體基板100所覆蓋的封裝基板102的表面上方形成導電凸塊136。每個導電凸塊136可以電連接到封裝基板102的導電特徵106中的一者。導電凸塊136使得封裝結構與外部裝置(未圖示)之間能夠電連接在一起。導電凸塊136可以是或者包括例如含錫焊料凸塊的焊料凸塊。含錫焊料凸塊可以進一步包括銅、銀、金、鋁、鉛、一或多種其他合適的材料或其組合。在一些實施例中，含錫焊料凸塊是不含鉛的。
在一些實施例中，在去除載體基板100之後，將焊球(或焊接元件)設置在暴露的導電特徵106上。然後，執行回焊製程以將焊球熔化並轉變成導電凸塊136。在一些其他實施例中，在設置焊球之前，在暴露的導電特徵106上方形成凸塊下金屬(under bump metallization，UBM)元件。在一些其他實施例中，焊接元件是被電鍍到暴露的導電特徵106上。之後，使用回焊製程熔化焊接元件以形成導電凸塊136。
結果，完成了形成如第1G圖所示的所得封裝結構(包括基板上晶圓上晶片(chip-on-wafer-on-substrate，CoWoS)封裝結構)的製程。在第1G圖的封裝結構中，半導體裝置128與半導體裝置120可以通過中介層基板110的內部電路彼此通信。因此，RC延遲及/或信號雜訊可以顯著減小，以及信號傳輸速度可以提高。結果，改善了整體封裝結構的電性能。此外，如上所述，由於中介層基板110的凹槽118，也可以實現更小的整體封裝尺寸。
可以對本揭露的實施例做出許多變化及/或修改。舉例來說，一個封裝結構中的凹槽118、半導體裝置128及/或半導體裝置120的數量不限於上述實施例，並且可以在不同實施例中有所不同。
可以對本揭露的實施例做出許多變化及/或修改。第2圖是根據一些實施例的封裝結構的剖視圖。在一些實施例中，在封裝基板102的面向和鄰近中介層基板110的頂表面102A上還形成有凹槽138，其與中介層基板110的一個凹槽118(例如，圖中所示右邊的凹槽118)對準，以允許收容在所述凹槽118中的半導體裝置120延伸到凹槽138中。在一些實施例中，如第2圖所示，半導體裝置120與凹槽138的底表面1382之間分開一間隙。這樣一來，一部分的底部填充元件126在半導體裝置120與凹槽138的底表面1382之間的間隙中。由於凹槽138，也可以基於與上述凹槽118類似的原因而得到更薄的整體封裝結構。
在一些實施例中，封裝基板102的凹槽138是在中介層基板110堆疊在封裝基板102上方之前形成。凹槽138的形成方法可以與第1D圖所示的凹槽118的形成方法類似。在一些實施例中，凹槽138在方向D1上的(最大)深度Z1不會超過封裝基板102在方向D1的厚度Z1’的50%，以保持封裝基板102的足夠的結構強度。凹槽138的側壁可以垂直於底表面1382或者相對於底表面1382傾斜。
在一些其他實施例中，在封裝基板102的頂表面102A上形成有一個以上的凹槽138，其與中介層基板110的相應的凹槽118對準，以容納安裝在中介層基板110下側的多個半導體裝置120。
可以對本揭露的實施例做出許多變化及/或修改。第3圖是根據一些實施例的封裝結構的剖視圖。如第3圖所示，收容在中介層基板110的一個凹槽118中的至少一個半導體裝置120(例如，圖中所示右邊的一者)延伸到封裝基板102的對應的凹槽138中(類似於第2圖的實施例)。而且，根據一些實施例，所述半導體裝置120還借助於形成在底表面1382上的導電結構140(每一個都包括金屬柱140A和在金屬柱140A上方的金屬蓋層140B)和半導體裝置120上的導電元件141(例如，導電柱)通過覆晶接合方法接合到在凹槽138的底表面1382處的暴露的接觸墊(由一些導電特徵106構成)，以形成導電接合點。在中介層基板110堆疊在封裝基板102上方之後，導電接合點使得半導體裝置120(以及所連接的中介層基板110和其上的半導體裝置128)與封裝基板102之間能夠電連接在一起。半導體裝置120與封裝基板102之間的接合可以是焊料接合或者直接金屬對金屬(例如，銅對銅)接合。導電結構140和導電元件141的材料及形成方法可以分別與第1E圖所示的導電結構123和導電元件122的材料及形成方法相同或相似。
在一些實施例中，在中介層基板110堆疊在封裝基板102上方之前，導電元件141形成在半導體裝置120的與導電元件122相對的表面上，並且電連接到半導體裝置120的暴露的接觸墊。導電元件141還電連接到半導體裝置120的內部電路。舉例來說，數個導電貫穿通孔可以在半導體裝置120中形成並且穿透半導體裝置120，以互連在半導體裝置120的相對表面上的導電元件122和導電元件141。
如第3圖所示，根據一些實施例，形成的底部填充元件126還包圍和保護半導體裝置120下方的導電接合點(導電結構140及導電元件141)，並且強化半導體裝置120與封裝基板102之間的連接。舉例來說，一部分的底部填充元件126在半導體裝置120與凹槽138的底表面1382之間的間隙中，如第3圖所示。所述底部填充元件126的部分也可以有助於為半導體裝置120提供熱傳導路徑。
如第3圖所示，至少一個半導體裝置120不僅電連接到中介層基板110，還電連接到封裝基板102，因此改善了整體封裝結構的電性能。
可以對本揭露的實施例做出許多變化及/或修改。第4A圖至第4F圖是根據一些實施例的形成一封裝結構的製程的各個階段的剖視圖。如第4A圖所示，根據一些實施例，提供或者收到一包括在載體基板100上方的封裝基板102的結構(類似於第1A圖所示的結構)。
如第4B圖所示，根據一些實施例，提供要堆疊在封裝基板102(參見第4A圖)上方的中介層基板110(類似於第1A圖所示的中介層基板110)。在一些實施例中，如前所述，中介層基板110可以包括形成在其第二表面110B上的互連結構層112(也稱為重分佈層(RDL))。在一些實施例中，在中介層基板110中形成多個凹槽502(應瞭解的是，為了簡單起見，僅示出兩個凹槽502)。在一些實施例中，每個凹槽502從互連結構層112的頂表面112A延伸到中介層基板110的內部，但是不穿透中介層基板110。舉例來說，每個凹槽502的底表面5022與中介層基板110的相對於第二表面110B的第一表面110A間隔開，如第4B圖所示。每個凹槽502可以在基本上垂直於第二表面110B的方向D1上具有適當的深度，以收容或容納後面將描述的一或多個其他半導體裝置，如先前參考第1D圖所示的凹槽118所討論的。
可以使用濕式或乾式蝕刻製程、能量束鑽孔製程(例如，雷射束鑽孔製程、離子束鑽孔製程或電子束鑽孔製程)、機械鑽孔製程、一或多種其他適用的製程或其組合來形成凹槽502。凹槽502的側壁可以垂直於底表面5022或者相對於底表面5022傾斜。
如第4C圖所示，根據一些實施例，將多個半導體裝置504(為了簡單起見，僅示出兩個半導體裝置504)放置(例如，通過拾取和放置工具)在中介層基板110的凹槽502中。每個凹槽502中可以有一個半導體裝置504。在一些其他實施例中，至少一個凹槽502中有一個以上的半導體裝置504。每個凹槽502的形狀與尺寸可以設計成與所接收的半導體裝置504的形狀與尺寸相對應。在一些實施例中，每個凹槽502被設計為具有適當的深度，使得在半導體裝置504放置在凹槽502中(例如，設置在相應的凹槽502的底表面5022上)之後，個別的半導體裝置504的頂表面504A與中介層基板110的頂表面110B基本上齊平。在一些實施例中，每個半導體裝置504可以通過黏著劑(未示出)固定在個別的凹槽502的底表面5022上。在這些實施例中，半導體裝置504與中介層基板110電隔離。黏著劑的材料的示例可以包括有機黏著劑材料，例如樹脂、聚醯亞胺(PI)、聚苯噁唑(PBO)、苯並環丁烯(benzo-cyclo-butene，BCB)，但並不限於此。
在一些實施例中，每個半導體裝置504包括半導體晶片、主動裝置(例如，電晶體、二極體、光二極體等)、被動裝置(例如，電阻器、電容器、電感器等)、僅具有金屬佈線的半導體晶粒(即，不含功能性晶片)、封裝模組(包括封裝基板以及安裝在其上的一或多個半導體晶片或晶粒)或其組合。半導體晶片可以包括任何類型的功能性積體電路，例如處理器、邏輯電路、記憶體、類比電路、數位電路、混合信號電路、或其類似物。在一些實施例中，半導體裝置504包括不同類型的電子裝置。舉例來說，一些半導體裝置504是記憶體裝置，而一些其他半導體裝置504是僅具有金屬佈線的半導體晶粒。在一些其他實施例中，半導體裝置504包括相同類型的電子裝置。
如第4D圖所示，根據一些實施例，然後將多個半導體裝置506(為了簡單起見，僅示出兩個半導體裝置506)堆疊在中介層基板110上方(例如，通過拾取和放置工具)。在一些實施例中，每個半導體裝置506包括半導體晶片、主動裝置(例如，電晶體、二極體、光二極體等)、被動裝置(例如，電阻器、電容器、電感器等)、或其組合。半導體晶片可以包括任何類型的功能性積體電路，例如處理器、邏輯電路、記憶體、類比電路、數位電路、混合信號電路、或其類似物。在一些替代實施例中，每個半導體裝置506包括一封裝模組，所述封裝模組包括封裝基板以及安裝在其上的一或多個半導體晶片或晶粒。在一些實施例中，半導體裝置506包括不同類型的電子裝置。舉例來說，一些半導體裝置506是記憶體裝置，而一些其他半導體裝置506是處理器裝置。在一些其他實施例中，半導體裝置506包括相同類型的電子裝置。在各種實施例中，在中介層基板110上方的半導體裝置506和收容在凹槽502中的半導體裝置504可以是或包括相同或不同類型的電子裝置。
如第4D圖所示，根據一些實施例，每個半導體裝置506設置在互連結構層112的頂表面112A上，並且借助於形成在互連結構層112的頂表面112A上或收容在凹槽502中的一或多個半導體裝置504上的導電結構509(每一個都包括金屬柱509A和在金屬柱509A上方的金屬蓋層509B)和半導體裝置506上的導電元件508(例如，導電柱)通過覆晶接合方法接合到互連結構層112的一些暴露的接觸墊(由互連結構層112的一些導電特徵構成)和半導體裝置504的一些暴露的接觸墊，以形成導電接合點。導電結構509和導電元件504的材料及形成方法可以分別與第1B圖所示的導電結構113和導電元件130的材料及形成方法相同或相似。在一些實施例中，半導體裝置506與中介層基板110之間以及半導體裝置506與半導體裝置504之間的接合可以是焊料接合或者直接金屬對金屬(例如，銅對銅)接合。
根據一些實施例，如第4D圖所示，在半導體裝置506設置在中介層基板110上方之後，收容在一個凹槽502(例如，圖中所示左邊的凹槽502)中的一個半導體裝置504位於半導體裝置506中的一者(例如，圖中所示左邊的半導體裝置506)的正下方，並且所述半導體裝置506接合到所述半導體裝置504的暴露的接觸墊(通過半導體裝置506與半導體裝置504之間的一些導電接合點)。此外，收容在另一個凹槽502(例如，圖中所示右邊的凹槽502)中的另一個半導體裝置504位於兩個相鄰的半導體裝置506之間和下方，並且兩個相鄰的半導體裝置506分別通過介於所述半導體裝置504與一個半導體裝置506之間的導電接合點以及通過介於所述半導體裝置504與另一個半導體裝置506之間的導電接合點接合到所述半導體裝置504的暴露的接觸墊。
之後，根據一些實施例，形成底部填充元件510以包圍和保護導電接合點(導電結構509及導電元件508)，並且強化半導體裝置506與中介層基板110之間及/或半導體裝置506與半導體裝置504之間的連接。根據一些實施例，底部填充元件510還包圍及保護收容在中介層基板110的凹槽502中的半導體裝置504，如第4D圖所示。在本實施例中，底部填充元件510填滿每個半導體裝置506與中介層基板110之間的整個間隙，並且覆蓋半導體裝置506的所有下表面。在一些其他實施例中，未形成底部填充元件510，或者底部填充元件510僅覆蓋半導體裝置506的部分下表面。底部填充元件510的材料及形成方法可以與第1B圖所示的底部填充元件132的材料及形成方法相同或相似。
如第4D圖所示，根據一些實施例，然後形成保護層512以包圍和保護半導體裝置506。在一些實施例中，保護層512通過底部填充元件510而與半導體裝置506與中介層基板110之間及/或半導體裝置506與收容在凹槽502中的半導體裝置504之間的導電接合點分開。然而，本揭露的實施例不限於此。在一些其他實施例中，未形成底部填充元件510。在這些情況下，保護層512可以與所述導電接合點直接接觸。保護層512的材料及形成方法可以與第1C圖所示的保護層134的材料及形成方法相同或相似。
在一些實施例中，在保護層512上施行平坦化製程，以部分地去除保護層512。結果，如第4D圖所示，暴露出每個半導體裝置506的頂表面506A(即，每個半導體裝置506的頂表面506A與保護層512的頂表面512A基本上齊平)。平坦化製程可以包括機械研磨製程、化學機械研磨(CMP)製程、蝕刻製程、乾式研磨製程、一或多種其他適用的製程或其組合。在半導體裝置506具有不同高度的一些其他實施例中，在平坦化製程之後，其中一個半導體裝置506可以埋在保護層512中，而其他半導體裝置506可以從保護層512暴露出來。
之後，根據一些實施例，當上述結構固定在切割膠帶T上時，沿著第4D圖所示的切割槽G執行分割(singulation)製程(也稱為鋸切製程)，以形成多個單獨的封裝結構。在第4D圖中，示出其中一個封裝結構。之後，通過使用拾取和放置工具(未圖示)從切割膠帶T上去除每個封裝結構。
如第4E圖所示，根據一些實施例，(通過拾取和放置工具)放置第4D圖中的所得封裝結構，使得中介層基板110的第一表面110A面向封裝基板102。之後，中介層基板110(與半導體裝置504和半導體裝置506集成在一起)堆疊在封裝基板102上方，然後通過導電結構116接合到導電元件108，類似於先前在第1F圖中討論的實施例。
在一些實施例中，然後在高溫下將中介層基板110和封裝基板102彼此擠壓。結果，中介層基板110通過導電結構116接合到封裝基板102。在一些實施例中，使用熱壓(thermal compression)製程來實現上述接合製程。在一些實施例中，形成底部填充元件126以包圍和保護介於中介層基板110與封裝基板102之間的導電結構116及導電元件108，類似於先前在第1F圖中討論的實施例。
之後，根據一些實施例，如第4F圖所示，去除載體基板100以暴露封裝基板102的表面。在一些實施例中，然後在原來由載體基板100所覆蓋的封裝基板102的表面上方形成導電凸塊514，如第4F圖所示。每個導電凸塊514可以電連接到封裝基板102的導電特徵106中的一者。導電凸塊514使得封裝結構與外部裝置(未圖示)之間能夠電連接在一起。導電凸塊514的材料及形成方法可以與第1G圖所示的導電凸塊136的材料及形成方法相同或相似。
結果，完成了形成如第4F圖所示的所得封裝結構(包括基板上晶圓上晶片(CoWoS)封裝結構)的製程。在第4F圖的封裝結構中，半導體裝置504收容在形成在中介層基板110的第二表面110B上的凹槽502中，所述第二表面110B面向和鄰近半導體裝置506。每個半導體裝置504可以直接互連到一或多個半導體裝置506(注意，半導體裝置504中的一者可以是用於橋接兩個或更多個半導體裝置506的橋接裝置)。因此，RC延遲及/或信號雜訊可以顯著減小，以及信號傳輸速度可以提高。結果，改善了整體封裝結構的電性能。此外，由於中介層基板110的凹槽502，也可以基於與上述凹槽118(參見第1D圖)類似的原因而實現更小的整體封裝尺寸。
可以對本揭露的實施例做出許多變化及/或修改。第5圖是根據一些實施例的封裝結構的剖視圖。在一些實施例中，收容在中介層基板110的凹槽502中的一或多個半導體裝置504不僅電連接到中介層基板110上方的半導體裝置506，還直接電連接到中介層基板110。舉例來說，根據一些實施例，如第5圖所示，收容在一個凹槽502(例如，圖中所示左邊的凹槽502)的一個半導體裝置504更借助於形成在凹槽502的底表面5022上的導電結構516(每一個都包括金屬柱516A和在金屬柱516A上方的金屬蓋層516B)和所述半導體裝置504上的導電元件517(例如，導電柱)通過覆晶接合方法接合到中介層基板110(例如，電連接到一些內部的貫穿通孔111)，以形成導電接合點。在一些實施例中，所述半導體裝置504與中介層基板110之間的接合可以是焊料接合或者直接金屬對金屬(例如，銅對銅)接合。導電結構516和導電元件517的材料及形成方法可以分別於第4D圖所示的導電結構509和導電元件508的材料及形成方法相同或相似。在一些實施例中，在第4C圖所示的前述處理步驟中(在半導體裝置506堆疊在中介層基板110上方之前)，將所述半導體裝置504放置在凹槽502中，然後通過介於所述半導體裝置504與凹槽502的底表面5022之間的導電接合點(導電結構516和導電元件517)接合到中介層基板110。本實施例的所述半導體裝置504可以具有與第3圖的先前討論的實施例中的半導體裝置120相似的結構。
如第5圖所示，收容在凹槽502中的所述半導體裝置504同時電連接到堆疊在中介層基板110上方的半導體裝置506和中介層基板110本身。因此，整體封裝結構的電性能可以進一步改善。
在一些其他實施例中，收容在中介層基板110的凹槽502中的一或多個半導體裝置504可以僅電連接到中介層基板110(即，不直接電連接到中介層基板110上方的半導體裝置506)，這可以實現與第1圖和第2圖所示的封裝結構的實施例相同的效果。
可以對本揭露的實施例做出許多變化及/或修改。舉例來說，在一些其他實施例中，也可以在中介層基板110的第一表面110A和第二表面110B上都形成凹槽(例如，通過組合上述實施例)以收容或容納附加的半導體裝置。附加地或替代地，收容在中介層基板的凹槽中的半導體裝置也可以電連接到封裝基板102、中介層基板110及/或中介層基板110上方的半導體裝置。
本揭露一些實施例形成一種封裝結構，包括封裝基板、位於封裝基板上方的中介層基板、以及位於中介層基板上方的多個半導體裝置。中介層基板還具有一或多個凹槽，以收容或容納不被允許安裝在中介層基板表面上的附加的半導體裝置。凹槽使得整體封裝結構更薄。一些收容在中介層基板的凹槽中的半導體裝置也可以電連接到中介層基板及/或中介層基板上方的半導體裝置，以改善整體封裝結構的電性能。
根據本揭露的一些實施例，提供一種封裝結構，包括封裝基板、中介層基板、第一半導體裝置、以及第二半導體裝置。中介層基板設置在封裝基板上方。中介層基板包括矽基板，並且具有面向和鄰近封裝基板的底表面以及形成在底表面上的第一凹槽。第一半導體裝置收容在第一凹槽中並且電連接到中介層基板。第二半導體裝置設置在中介層基板的相反於底表面的頂表面上。在一些實施例中，第一半導體裝置設在第一凹槽的底表面上，並且第一凹槽的底表面與中介層基板的頂表面間隔開。在一些實施例中，第一半導體裝置與封裝基板之間分開一間隙。在一些實施例中，封裝基板具有面向和鄰近中介層基板的頂表面，以及一第二凹槽形成在封裝基板的頂表面上，並且對準於中介層基板的第一凹槽，其中第二凹槽配置以容納第一半導體裝置。在一些實施例中，第一半導體裝置延伸至第二凹槽中，並且電連接到封裝基板。在一些實施例中，第一半導體裝置和第二半導體裝置包括不同類型的電子裝置。在一些實施例中，所述封裝結構更包括底部填充元件，形成在第一凹槽中並且介於第一半導體裝置與第一凹槽的底表面之間。在一些實施例中，底部填充元件包圍和保護介於第一半導體裝置與第一凹槽的底表面之間的複數個導電結構。
根據本揭露的一些實施例，提供一種封裝結構，包括封裝基板、中介層基板、第一半導體裝置、以及第二半導體裝置。中介層基板設置在封裝基板上方。中介層基板包括矽基板，並且具有面向和鄰近封裝基板的底表面、與底表面相反的頂表面、以及形成在頂表面上的凹槽。第一半導體裝置設置在中介層基板的頂表面上。第二半導體裝置收容在凹槽中，並且電連接到第一半導體裝置及/或中介層基板。在一些實施例中，第二半導體裝置通過介於第一半導體裝置與第二半導體裝置之間的複數個第一導電結構電連接到第一半導體裝置。在一些實施例中，第二半導體裝置通過介於第二半導體裝置與凹槽的底表面之間的複數個第二導電結構電連接到中介層基板。在一些實施例中，第二半導體裝置通過介於第一半導體裝置與第二半導體裝置之間的複數個第一導電結構電連接到第一半導體裝置，並且還通過介於第二半導體裝置與凹槽的底表面之間的複數個第二導電結構電連接到中介層基板。在一些實施例中，所述封裝結構更包括設置在中介層基板的頂表面上的第三半導體裝置，其中，第二半導體裝置通過介於第一半導體裝置與第二半導體裝置之間的複數個第一導電結構電連接到第一半導體裝置，並且還通過介於第三半導體裝置與第二半導體裝置之間的複數個第二導電結構電連接到第三半導體裝置。在一些實施例中，第二半導體裝置和凹槽位於第一半導體裝置與第三半導體裝置之間和下方。
根據本揭露的一些實施例，提供一種形成封裝結構的方法。所述方法包括在中介層基板的表面上形成凹槽，中介層基板包括矽基板。所述方法還包括將第一半導體裝置設置在凹槽中和凹槽的底表面上。所述方法更包括將中介層基板與第一半導體裝置堆疊在封裝基板上方。此外，所述方法還包括將第二半導體裝置設置在中介層基板上方。在一些實施例中，凹槽形成在中介層基板的面向和鄰近封裝基板的表面上，其中，在將第一半導體裝置設置在凹槽中之後，所述方法更包括將第一半導體裝置電連接到中介層基板，然後再將中介層基板與第一半導體裝置堆疊在封裝基板上方。在一些實施例中，在將中介層基板與第一半導體裝置堆疊在封裝基板上方之後，所述方法更包括將第一半導體裝置電連接到封裝基板。在一些實施例中，第二半導體裝置設置在中介層基板的具有凹槽的表面上，其中，在將第一半導體裝置設置在凹槽中之後，所述方法更包括將第一半導體裝置電連接到中介層基板。在一些實施例中，第二半導體裝置設置在中介層基板的具有凹槽的表面上，其中，在將第二半導體裝置設置在中介層基板上方之後，所述方法更包括將第一半導體裝置電連接到第二半導體裝置。在一些實施例中，第二半導體裝置設置在中介層基板的具有凹槽的表面上，其中，所述方法更包括將第三半導體裝置設置在中介層基板的所述表面上，以及在將第二半導體裝置和第三半導體裝置設置在中介層基板上方之後，所述方法更包括通過將設置在凹槽中的第一半導體裝置與第二半導體裝置和第三半導體裝置連接，而電性橋接第二半導體裝置與第三半導體裝置。
前述內文概述了許多實施例的特徵，使本技術領域中具有通常知識者可以從各個方面更佳地了解本揭露。本技術領域中具有通常知識者應可理解，且可輕易地以本揭露為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本揭露的發明精神與範圍。在不背離本揭露的發明精神與範圍之前提下，可對本揭露進行各種改變、置換或修改。
100:載體基板 102:封裝基板 102A:頂表面 104:絕緣層 106:導電特徵 108:導電元件 110:中介層基板 110A:第一表面 110B:第二表面 111:貫穿通孔 112:互連結構層 112A:頂表面 113:導電結構 113A:金屬柱 113B:金屬蓋層 116:導電結構 118:凹槽 1182:底表面 120:半導體裝置 122:導電元件 123:導電結構 123A:金屬柱 123B:金屬蓋層 124:底部填充元件 126:底部填充元件 128:半導體裝置 128A:頂表面 130:導電元件 132:底部填充元件 134:保護層 134A:頂表面 136:導電凸塊 138:凹槽 1382:底表面 140:導電結構 140A:金屬柱 140B:金屬蓋層 141:導電元件 502:凹槽 5022:底表面 504:半導體裝置 504A:頂表面 506:半導體裝置 506A:頂表面 508:導電元件 509:導電結構 509A:金屬柱 509B:金屬蓋層 510:底部填充元件 512:保護層 512A:頂表面 514:導電凸塊 516:導電結構 516A:金屬柱 516B:金屬蓋層 517:導電元件 T:切割膠帶 G:切割槽 Z,Z1:深度 Z’,Z1’:厚度 D1:方向
第1A圖至第1G圖是根據一些實施例的形成一封裝結構的製程的各個階段的剖視圖。 第2圖是根據一些實施例的封裝結構的剖視圖。 第3圖是根據一些實施例的封裝結構的剖視圖。 第4A圖至第4F圖是根據一些實施例的形成一封裝結構的製程的各個階段的剖視圖。 第5圖是根據一些實施例的封裝結構的剖視圖。
102:封裝基板
104:絕緣層
106:導電特徵
108:導電元件
110:中介層基板
110A:第一表面
110B:第二表面
111:貫穿通孔
112:互連結構層
112A:頂表面
113:導電結構
113A:金屬柱
113B:金屬蓋層
116:導電結構
118:凹槽
1182:底表面
120:半導體裝置
122:導電元件
123:導電結構
123A:金屬柱
123B:金屬蓋層
124:底部填充元件
126:底部填充元件
128:半導體裝置
128A:頂表面
130:導電元件
132:底部填充元件
134:保護層
134A:頂表面
136:導電凸塊
D1:方向

Claims (6)

  1. 一種封裝結構，包括：一封裝基板；一中介層基板，設置在該封裝基板上方，其中，該中介層基板包括一矽基板，並且具有面向和鄰近該封裝基板的一底表面以及形成在該底表面上的一第一凹槽，其中，該封裝基板具有面向和鄰近該中介層基板的一頂表面以及形成在該頂表面上的一第二凹槽，且該第二凹槽對準於該中介層基板的該第一凹槽；一第一半導體裝置，收容在該第一凹槽中，並且電連接到該中介層基板，其中該封裝基板的該第二凹槽配置以容納該第一半導體裝置；以及一第二半導體裝置，設置在該中介層基板的相反於該底表面的一頂表面上。
  2. 如請求項1之封裝結構，其中，該第一半導體裝置設在該第一凹槽的一底表面上，並且該第一凹槽的該底表面與該中介層基板的該頂表面間隔開。
  3. 如請求項1之封裝結構，其中，該第一半導體裝置延伸至該第二凹槽中，並且電連接到該封裝基板。
  4. 一種封裝結構，包括：一封裝基板；一中介層基板，設置在該封裝基板上方，其中，該中介層基板包括一矽基板，並且具有面向和鄰近該封裝基板的一底表面、與該底表面相反的一頂表面、以及形成在該頂表面上的一凹槽；一第一半導體裝置，設置在該中介層基板的該頂表面上；以及一第二半導體裝置，收容在該凹槽中，並且電連接到該第一半導體裝置及該中介層基板，其中，該第二半導體裝置通過介於該第一半導體裝置與該第二半 導體裝置之間的複數個第一導電結構電連接到該第一半導體裝置，並且還通過介於該第二半導體裝置與該凹槽的一底表面之間的複數個第二導電結構電連接到該中介層基板。
  5. 如請求項4之封裝結構，其中該中介層基板更具有形成在該頂表面上的一第二凹槽，並且該封裝結構更包括設置在該中介層基板的該頂表面上的一第三半導體裝置以及收容在該第二凹槽中的一第四半導體裝置，其中，該第四半導體裝置通過介於該第一半導體裝置與該第四半導體裝置之間的複數個第三導電結構電連接到該第一半導體裝置，並且還通過介於該第三半導體裝置與該第四半導體裝置之間的複數個第四導電結構電連接到該第三半導體裝置。
  6. 一種形成一封裝結構的方法，包括：在一中介層基板的一表面上形成一凹槽，其中該中介層基板包括一矽基板；將一第一半導體裝置設置在該凹槽中和該凹槽的一底表面上；將該中介層基板與該第一半導體裝置堆疊在一封裝基板上方；將一第二半導體裝置設置在該中介層基板上方，其中，該第二半導體裝置設置在該中介層基板的具有該凹槽的該表面上；將一第三半導體裝置設置在該中介層基板的該表面上；以及在將該第二半導體裝置和該第三半導體裝置設置在該中介層基板上方之後，通過將設置在該凹槽中的該第一半導體裝置與該第二半導體裝置和該第三半導體裝置連接，而電性橋接該第二半導體裝置與該第三半導體裝置。
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