CN114121856A - 半导体结构及其制造方法 - Google Patents

半导体结构及其制造方法 Download PDF

Info

Publication number
CN114121856A
CN114121856A CN202111361247.2A CN202111361247A CN114121856A CN 114121856 A CN114121856 A CN 114121856A CN 202111361247 A CN202111361247 A CN 202111361247A CN 114121856 A CN114121856 A CN 114121856A
Authority
CN
China
Prior art keywords
conductive
die
substrate
rdl
semiconductor structure
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202111361247.2A
Other languages
English (en)
Inventor
游济阳
何冠霖
陈衿良
梁裕民
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN114121856A publication Critical patent/CN114121856A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4871—Bases, plates or heatsinks
    • H01L21/4882—Assembly of heatsink parts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/54—Providing fillings in containers, e.g. gas fillings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3142—Sealing arrangements between parts, e.g. adhesion promotors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3178—Coating or filling in grooves made in the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/1401—Structure
    • H01L2224/1403—Bump connectors having different sizes, e.g. different diameters, heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/141—Disposition
    • H01L2224/1418—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/14181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/1701—Structure
    • H01L2224/1703—Bump connectors having different sizes, e.g. different diameters, heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/171—Disposition
    • H01L2224/1718—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/17181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15158—Shape the die mounting substrate being other than a cuboid
    • H01L2924/15162—Top view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/157—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15788—Glasses, e.g. amorphous oxides, nitrides or fluorides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)

Abstract

本发明实施例揭示一种半导体结构及其制造方法。所述半导体结构包含衬底；重布线层RDL，包含放置在所述衬底上方的介电层以及被所述介电层环绕的多个导电件；第一导电柱，放置在所述导电件的一者上方且与其电连接；第二导电柱，放置在所述导电件的一者上方且与其电连接；第一裸片，放置在所述RDL上方且与所述第一导电柱电连接；以及第二裸片，放置在所述RDL上方且与所述第二导电柱电连接，其中所述第二导电柱的高度为基本上大于所述第一导电柱的高度，且所述第一裸片的厚度为基本上大于所述第二裸片的厚度。

Description

半导体结构及其制造方法
分案申请信息
本申请是申请日为2017年5月16日、申请号为201710342284.6、发明名称为“半导体结构”的发明专利申请的分案申请。
技术领域
本发明实施例涉及半导体结构及其制造方法。
背景技术
使用半导体装置的电子仪器对于许多现代应用来说是必要的。随着电子技术的进步，半导体装置于大小上变得越来越小，同时具有更大的功能性及更大量的集成电路。由于半导体装置的小型化，晶片级封装(wafer level packaging，WLP)因其低成本及相对简单的制造操作被广泛地使用。在WLP操作期间，许多半导体组件被组装在半导体装置上。又者，大量制造操作为在这么小的半导体装置内实施。
然而，半导体装置的制造操作涉及许多在这么小且薄的半导体装置上的步骤及操作。小型化半导体装置的制造变得越来越复杂。制造半导体装置的复杂度的增加可造成缺陷例如不良电互连、裂痕的发展、组件分层或其它问题，而导致半导体装置的高产率损失。半导体装置是以不想要的构形生产，这将进一步加剧材料浪费并因此增加制造成本。
半导体装置与许多集成组件一起组装。因为涉及更不同的组件，半导体装置的制造操作的复杂度增加。对于修改半导体装置的结构及改善制造操作有许多挑战。因此，持续对改善制造半导体并解决上述缺陷有需求。
发明内容
在一些实施例中，一种半导体结构包含衬底；重布线层(redistribution layer，RDL)，包含放置在所述衬底上方的介电层以及被所述介电层环绕的多个导电件；第一导电柱，放置在所述导电件的一者上方且与其电连接；第二导电柱，放置在所述导电件的一者上方且与其电连接；第一裸片，放置在所述RDL上方且与所述第一导电柱电连接；以及第二裸片，放置在所述RDL上方且与所述第二导电柱电连接，其中所述第二导电柱的高度为基本上大于所述第一导电柱的高度，及所述第一裸片的厚度为基本上大于所述第二裸片的厚度。
在一些实施例中，一种半导体结构包含衬底；重布线层(RDL)，包含放置在所述衬底上方的介电层以及被所述介电层环绕的多个导电件；多个导电柱，分别放置在所述导电件上方且与其电连接；第一裸片，放置在所述衬底上方、包含面对所述RDL的第一侧及与所述第一侧相对的第二侧、且与所述导电柱的至少一者电连接；第二裸片，放置在所述衬底上方、包含面对所述RDL的第三侧及与所述第三侧相对的第四侧、且与所述导电柱的至少一者电连接，其中所述第一裸片的厚度为与所述第二裸片的厚度基本上不同，及所述第一裸片的所述第二侧与所述第二裸片的所述第四侧为在基本上相同水平。
在一些实施例中，一种制造半导体装置的方法包含提供衬底，所述衬底包含放置在所述衬底上方的重布线层(RDL)；放置第一图案化掩模在所述RDL上方；放置第一导电材料在从所述第一图案化掩模暴露出的所述RDL上方，以形成第一导电柱；移除所述第一图案化掩模；放置第二图案化掩模在所述RDL上方；放置第二导电材料在从所述第二图案化掩模暴露出的所述RDL上方，以形成第二导电柱；移除所述第二图案化掩模；放置第一裸片在所述第一导电柱上方；以及放置第二裸片在所述第二导电柱上方，其中所述第二导电柱的高度为基本上大于所述第一导电柱的高度。
附图说明
本揭露的方面将在与随附图式一同阅读下列详细说明下被最佳理解。请注意需要强调的是，根据业界标准作法，各种特征未依比例绘制。事实上，为了使讨论内容清楚，各种特征的尺寸可刻意放大或缩小。
图1为根据本揭露的一些实施例的半导体结构的示意性横截面图。
图2为图1的半导体结构的俯视横截面图。
图3为根据本揭露的一些实施例的半导体结构的示意性横截面图。
图4为根据本揭露的一些实施例的半导体结构的示意性横截面图。
图5为根据本揭露的一些实施例的制造半导体结构的方法的流程图。
图5A到5N为根据本揭露的一些实施例的通过图5的方法制造半导体结构的示意图。
具体实施方式
下列揭露提供许多用于实施所提供目标的不同特征的不同实施例、或实例。为了简化本揭露，于下描述件及配置的具体实例。当然这些仅为实例而非意图为限制性。例如，在下面说明中，形成第一特征在第二特征上方或上可包含其中第一及第二特征是经形成为直接接触的实施例，以及也可包含其中额外特征可形成在第一与第二特征之间而使得第一及第二特征不可直接接触的实施例。此外，本揭露可重复参考编号及/或字母于各种实例中。此重复是为了简单与清楚的目的且其本身并不决定所讨论的各种实施例及/或构形之间的关系。
再者，空间相关词汇，例如“在…之下”、“下面”、“下”、“上面”、“上”和类似词汇，可为了使说明书便于描述如图式绘示的一个组件或特征与另一个(或多个)组件或特征的相对关系而使用于本文中。除了图式中所画的方位外，这些空间相对词汇也意图用来涵盖装置在使用中或操作时的不同方位。所述设备可以其它方式定向(旋转90度或于其它方位)，据此在本文中所使用的这些空间相关说明符可以类似方式加以解释。
半导体结构是通过多个操作制造。于制造期间，数个裸片是放置在衬底上方且与衬底电连接以形成封装件。裸片是通过数个连接件例如凸块、焊点等接合在衬底上方。然而，因为衬底与裸片的热膨胀系数(coefficient of thermal expansion，CTE)彼此不同，在连接件的回焊期间，衬底与裸片将以不同程度膨胀，并导致封装件翘曲以及裸片与衬底之间的不良电连接(例如，连接件中的一些者无法将裸片附接至衬底并从衬底移开的冷焊点问题)。
又者，在回焊后，裸片被模制化合物囊封。因为裸片彼此可具有不同厚度，一些具有较小厚度的裸片的背侧被模制化合物覆盖而一些具有较大厚度的裸片的背侧从模制化合物暴露出。裸片的厚度差异也将导致封装件的翘曲以及裸片与衬底之间的不良电连接。
在本揭露中，揭示一种半导体结构。所述半导体结构包含衬底；重布线层(RDL)，放置在所述衬底上方；数个导电柱，放置在所述RDL上方；数个裸片，通过所述导电柱与所述衬底电连接；以及模制件，环绕所述裸片。裸片有各种厚度，且导电柱相应地有各种高度。因此，裸片的厚度差异将被不同高度的导电柱弥补，及裸片的背侧将以彼此相同的水平放置且将从模制件暴露出。因为没有模制件会出现在裸片的背侧上方，将防止或最小化在热操作例如回焊后半导体结构的翘曲，且将改善裸片与衬底之间的电连接。半导体结构的可靠度及性能被改善。
图1为根据本揭露的各种实施例的半导体结构100的示意性横截面图。图2为图1的半导体结构100的俯视横截面图。图1显示沿着图2的AA'的半导体结构100的横截面图。在一些实施例中，半导体结构100包含衬底101、重布线层(RDL)102、数个导电柱103、第一裸片104及第二裸片(105或106)。在一些实施例中，半导体结构100包含数个裸片(107或108)。在一些实施例中，半导体结构100为半导体封装件。在一些实施例中，半导体结构100为多尺寸封装件，例如2.5尺寸封装件。
在一些实施例中，衬底101于其上制造有预定功能电路。在一些实施例中，衬底101包含数个导电线及数个通过所述导电线连接的电气组件，例如晶体管、二极管等。在一些实施例中，衬底101为半导体衬底。在一些实施例中，衬底101为插置件或晶片。在一些实施例中，衬底101为硅衬底或硅晶片。在一些实施例中，衬底101包含半导体材料，例如硅、锗、镓、砷、及其组合。在一些实施例中，衬底101包含材料例如陶瓷、玻璃、有机物等。在一些实施例中，衬底101为玻璃衬底或玻璃晶片。在一些实施例中，衬底101是呈四边形、长方形、正方形、多边形或任何其它合适的形状。
在一些实施例中，衬底101包含第一面101a及第二面101b，第二面101b与第一面101b相对。在一些实施例中，第一面101a为其上放置有电路的前侧或其上放置有电路的有源侧。在一些实施例中，第二面101b为背侧或无源侧。
在一些实施例中，RDL 102经放置在衬底101上方。在一些实施例中，RDL 102经放置在衬底101的第一面101a上方。在一些实施例中，RDL 102与衬底101电连接。在一些实施例中，RDL 102重新路由发自衬底101的路径，以重新分布衬底101的输入输出(input/output，I/O)端。在一些实施例中，RDL 102包含介电层102a及数个导电件102b。在一些实施例中，介电层102a为放置在衬底101上方。在一些实施例中，介电层102a为放置在衬底101的第一面101a上方。在一些实施例中，介电层102a包含堆栈在彼此上方的数层介电材料。在一些实施例中，介电层102a包含介电材料，例如氧化硅、氮化硅、碳化硅、氧氮化硅或类似物。
在一些实施例中，导电件102b设置在衬底101上方且被介电层102a环绕。在一些实施例中，导电件102b延伸通过介电层102a。在一些实施例中，导电结构104b用以将衬底101的电路与在衬底101外部的电路电连接。在一些实施例中，导电件102b中的各者包含金、银、铜、镍、钨、铝、钛、钯及/或其合金。
在一些实施例中，导电件102b包含垫部分102b-1、通孔部分102b-2及延伸部分102b-3。在一些实施例中，延伸部分102b-3经放置在衬底101的第一面101a上方且用以与衬底101的电路电连接。在一些实施例中，通孔部分102b-2经放置在延伸部分102b-3上方且向延伸部分102b-3延伸而通过介电层102a的部分。
在一些实施例中，垫部分102b-1经放置在通孔部分102b-2上方且与通孔部分102b-2耦合。在一些实施例中，垫部分102b-1是透过通孔部分102b-2与延伸部分102b-3电连接。在一些实施例中，垫部分102b-1是透过延伸部分102b-3及通孔部分102b-2与衬底101电连接。在一些实施例中，垫部分102b-1的部份是从介电层102a暴露出且用以接收后续放置的导电结构。在一些实施例中，晶种层经放置在从介电层102a暴露出的垫部分102b-1上方。在一些实施例中，晶种层包含金、银、铜、镍、钨、铝、钛、钯及/或其合金。
在一些实施例中，数个导电柱103分别放置在导电件102b上方且与导电件102b电连接。在一些实施例中，导电柱103中的各者从对应导电件102b延伸出。在一些实施例中，导电柱103包含导电材料，例如铜、金、铝等。在一些实施例中，导电柱103为圆柱状形状。在一些实施例中，导电柱103的俯视截面(得自半导体结构100俯视图的截面)有各种形状，例如圆形形状、四边形形状或多边形形状。在一些实施例中，导电件102b或垫部分102b-1用以接收导电柱103。在一些实施例中，导电柱103具有各种高度。导电柱103的高度彼此不同。
在一些实施例中，导电柱103包含第一导电柱103a及第二导电柱103b。在一些实施例中，第一导电柱103a经放置在导电件102b中的一者上方且与其电连接，且第二导电柱103b经放置在导电件102b中的另一者上方且与其电连接。在一些实施例中，第二导电柱103b环绕第一导电柱103a。在一些实施例中，第一导电柱103a或第二导电柱103b是从RDL102并远离衬底101凸出。在一些实施例中，第一导电柱103a包含与第二导电柱103b相同的材料或不同的材料。在一些实施例中，第一导电柱103a具有与第二导电柱103b相同的构形。在一些实施例中，第二导电柱103b具有高度H2，其基本上大于第一导电柱103a的高度H1。在一些实施例中，高度H1与高度H2的比为大于约1:1.5。在一些实施例中，第二导电柱103b为相邻于半导体结构100的边缘放置。在一些实施例中，第一导电柱103a经放置在半导体结构100的中心位置。
在一些实施例中，第一裸片104及第二裸片(105或106)经放置在衬底101、RDL 102或导电柱103上方。在一些实施例中，第一裸片104与导电柱103中的至少一者电连接。在一些实施例中，第一裸片104经放置在RDL 102上方且与第一导电柱103a电连接。
在一些实施例中，第一裸片104为包含半导体材料例如硅的小片，且为在第一裸片104内制造有通过光刻操作生产是预定功能电路。在一些实施例中，第一裸片104是通过机械或激光刀从硅晶片单粒化而来。在一些实施例中，第一裸片104为芯片、装置或类似物。在一些实施例中，第一裸片104包括各种适合特定应用的电路。在一些实施例中，电路包含各种装置，例如晶体管、电容器、电阻、二极管及/或类似物。在一些实施例中，第一裸片104具有四边形、长方形或正方形形状的俯视截面(得自半导体结构100俯视图的截面)。
在一些实施例中，第一裸片104包含第一裸片衬底104a、第一侧104b、与第一侧104b相对的第二侧104c及放置在第一侧104b上方的第一裸片垫104d。在一些实施例中，第一裸片衬底104a包含半导体材料，例如硅等。在一些实施例中，第一侧104b为第一裸片104的前侧或有源侧。在一些实施例中，第一侧104b面向导电柱103、RDL 102或衬底101。在一些实施例中，第二侧104c为第一裸片104的背侧或无源侧。在一些实施例中，第一裸片垫104d包含导电材料，例如铜、铝、金等。在一些实施例中，第一裸片垫104d与第一裸片衬底104a的电路电连接。在一些实施例中，第一裸片垫104d为从第一裸片衬底104a的第一侧104b凸出的导电柱。在一些实施例中，第一裸片垫104d为圆柱状形状。
在一些实施例中，第一裸片104是通过第一导电凸块107a与第一导电柱103a电连接。在一些实施例中，第一导电凸块107a经放置在第一裸片104与第一导电柱103a之间。在一些实施例中，第一裸片垫104d是通过第一导电凸块107a与第一导电柱103a电连接。在一些实施例中，第一导电凸块107a为圆柱状、半球形或球形形状。在一些实施例中，第一导电凸块107a为电连接件、焊点、焊料凸块、焊球、球栅阵列(ball grid array，BGA)球、控制塌陷高度芯片连接(C4)凸块、微凸块、柱或类似物等。在一些实施例中，第一导电凸块107a包含导电材料，例如包含焊料、铜、镍、金等。在一些实施例中，焊接材料经放置在第一导电柱103a与第一导电凸块107a之间。
在一些实施例中，第二裸片(105或106)与导电柱103中的至少一者电连接。在一些实施例中，第二裸片(105或106)经放置在RDL 102上方且与第二导电柱103b电连接。在一些实施例中，第二裸片(105或106)环绕第一裸片104。在一些实施例中，第二裸片(105或106)为包含半导体材料例如硅的小片，且为在第二裸片(105或106)内制造有通过光刻操作生产的预定功能电路。在一些实施例中，第二裸片(105或106)是通过机械或激光刀从硅晶片单粒化而来。在一些实施例中，第二裸片(105或106)为芯片、装置或类似物。在一些实施例中，第二裸片(105或106)包括各种适合特定应用的电路。在一些实施例中，电路包含各种装置，例如晶体管、电容器、电阻、二极管及/或类似物。在一些实施例中，第二裸片(105或106)具有四边形、长方形或正方形形状的俯视截面(得自半导体结构100俯视图的截面)。在一些实施例中，第二裸片(105或106)为比第一裸片104更相邻于半导体结构100的边缘放置。在一些实施例中，从俯视图视角，第二裸片(105或106)经放置以环绕第一裸片104。
在一些实施例中，第二裸片(105或106)包含第二裸片衬底(105a或106a)、第三侧(105b或106b)、与第三侧(105b或106b)相对的第四侧(105c或106c)及放置在第三侧(105b或106b)上方的第二裸片垫(105d或106d)。在一些实施例中，第二裸片衬底(105a或106a)包含半导体材料，例如硅等。在一些实施例中，第三侧(105b或106b)为第二裸片(105或106)的前侧或有源侧。在一些实施例中，第三侧(105b或106b)面向导电柱103、RDL102或衬底101。在一些实施例中，第四侧(105c或106c)为第二裸片(105或106)的背侧或无源侧。在一些实施例中，第二裸片垫(105d或106d)包含导电材料，例如铜、铝、金等。在一些实施例中，第二裸片垫(105d或106d)与第二裸片衬底(105a或106a)的电路电连接。在一些实施例中，第二裸片垫(105d或106d)为从第二裸片衬底(105a或106a)的第三侧(105b或106b)凸出的导电柱。在一些实施例中，第二裸片垫(105d或106d)为圆柱状形状。
在一些实施例中，第二裸片(105或106)是通过第二导电凸块107b与第二导电柱103b电连接。在一些实施例中，第二导电凸块107b经放置在第二裸片(105或106)与第二导电柱103b之间。在一些实施例中，第二裸片垫105d是通过第二导电凸块107b与第二导电柱103b电连接。
在一些实施例中，第二导电凸块107b为圆柱状、半球形或球形形状。在一些实施例中，第二导电凸块107b为电连接件、焊点、焊料凸块、焊球、球栅阵列(BGA)球、控制塌陷高度芯片连接(C4)凸块、微凸块、柱或类似物等。在一些实施例中，第二导电凸块107b包含导电材料，例如包含焊料、铜、镍、金等。在一些实施例中，焊接材料经放置在第二导电柱103b与第二导电凸块107b之间。
在一些实施例中，裸片(104、105、106、107或108)具有各种厚度。裸片(104、105、106、107或108)的厚度彼此不同。在一些实施例中，第一裸片104的厚度T1与第二裸片(105或106)的厚度T2基本上不同。在一些实施例中，第一裸片104的厚度T1基本上大于第二裸片(105或106)的厚度T2。
在一些实施例中，第二裸片(105或106)与RDL 102之间的距离基本上大于第一裸片104与RDL 102之间的距离。在一些实施例中，第三侧(105b或106b)与RDL 102之间的距离D2基本上大于第一侧104b与RDL 102之间的距离D1。在一些实施例中，第一导电柱103a与第一裸片104的总高度与第二导电柱103b与第二裸片105的总高度基本上相同。在一些实施例中，第二侧104c与RDL 102之间的距离D3与第四侧105c与RDL102之间的距离D4基本上相同。
在一些实施例中，第一裸片104的第二侧104c与第二裸片(105或106)的第四侧(105c或106c)在基本上相同水平。在一些实施例中，第一裸片104的第一侧104b在与第二裸片(105或106)的第三侧(105b或106b)的水平基本上不同的水平。在一些实施例中，第一裸片104的第二侧104c与第二裸片(105或106)的第四侧(105c或106c)水平对准。因为导电柱103具有不同高度，此种高度差异可弥补第一裸片104与第二裸片(105或106)之间的不同厚度。因此，第一裸片104与第二裸片(105或106)之间的厚度差异被不同高度的导电柱103平衡。故，第一裸片104的第二侧104c在与第二裸片(105或106)的第四侧(105c或106c)的水平相同的水平。
在一些实施例中，裸片(104、105、106、107、108)的尺寸彼此不同。在一些实施例中，第一裸片104的尺寸基本上大于第二裸片(105或106)的尺寸。在一些实施例中，如图2所显示，第一裸片104的尺寸基本上大于第二裸片(105或106)及其它(107或108)的尺寸。在一些实施例中，如图2所显示，第一裸片衬底104a的大小基本上大于第二裸片衬底(105a或106a)的大小。在一些实施例中，如图2所显示，第一裸片衬底104a的宽度基本上大于第二裸片衬底(105a或106a)的宽度。
图3为根据本揭露的各种实施例的半导体结构200的示意性横截面图。在一些实施例中，半导体结构200为半导体封装件。在一些实施例中，半导体结构200为多尺寸封装件，例如2.5尺寸封装件。在一些实施例中，半导体结构200包含衬底101、重布线层(RDL)102、数个导电柱103、数个导电凸块107、第一裸片104及第二裸片(105或106)，其等具有相似于上述或相似于在图1或2中绘示的构形。
在一些实施例中，半导体结构200包含放置在衬底101与第一裸片104之间或在衬底101与第二裸片(105或106)之间的底部填充材料108。在一些实施例中，底部填充材料108经放置在衬底101或RDL 102上方。在一些实施例中，底部填充材料108填充在导电柱103之间或在导电凸块107之间的间隙。在一些实施例中，底部填充材料108囊封导电柱103或导电凸块107。在一些实施例中，底部填充材料108与第一裸片104的第一侧104b或第二裸片(105或106)的第三侧(105b或106b)接触。在一些实施例中，底部填充材料108保护导电柱103或导电凸块107免于湿气或其它环境危害，并提供额外机械强度给半导体结构200。在一些实施例中，底部填充材料108覆盖第二裸片(105或106)的第二裸片衬底(105a或106a)的侧壁并与RDL 102的介电层102a接触。在一些实施例中，底部填充材料108包含环氧化物、树脂、聚合物等等。
在一些实施例中，半导体结构200包含环绕第一裸片104或第二裸片(105或106)的模制件109。在一些实施例中，模制件109经放置在衬底101、RDL 102或底部填充材料108上方。在一些实施例中，模制件109环绕底部填充材料108。在一些实施例中，模制件109囊封底部填充材料108、第一裸片104、第二裸片(105或106)、导电柱103及导电凸块107。在一些实施例中，模制件109的部份经放置在第一裸片104与第二裸片(105或106)之间。在一些实施例中，模制件109与底部填充材料108及第二裸片(105或106)的侧壁介接。在一些实施例中，模制件109为单层膜或复合堆栈体。在一些实施例中，模制件109包含各种材料，例如模制化合物、模制底部填充、环氧化物、树脂、或类似物。在一些实施例中，模制件109具有高导热度、低湿气吸收率及高抗弯强度。
在一些实施例中，模制件109的厚度与第二侧104c与RDL 102之间的距离D3或第四侧(105c或106c)与RDL 102之间的距离D4基本上相同。在一些实施例中，第一裸片104的至少一部分及第二裸片(105或106)的至少一部分从模制件109暴露出。在一些实施例中，第一裸片104的第二侧104c及第二裸片(105或106)的第四侧(105c或106c)从模制件109暴露出。在一些实施例中，模制件109的顶部表面109a在与第一裸片104的第二侧104c的水平或第二裸片(105或106)的第四侧(105c或106c)的水平基本上相同的水平。在一些实施例中，模制件109经放置在第一裸片104或第二裸片(105或106)上方，或模制件109不覆盖第一裸片104或第二裸片(105或106)。因此，在热操作例如回焊操作后，半导体结构100不会弯折或弯曲。所以，可最小化或避免半导体结构100的翘曲。又者，因为半导体结构100的翘曲被最小化或避免，将不会出现冷接点(亦即，由于半导体结构100的弯折所致导电凸块107中的一些者从对应导电柱103移开或不与对应导电柱103接合)。因此，导电柱103与导电凸块107之间的电连接被改善。
在一些实施例中，半导体结构200包含放置在第一裸片104、第二裸片(105或106)及模制件109上方的散热装置110，例如散热片、散热器等。在一些实施例中，为了从第一裸片104或第二裸片(105或106)散热，散热装置110与第一裸片104及第二裸片(105或106)接触。在一些实施例中，散热装置110与第一裸片104的第二侧104c及第二裸片(105或106)的第四侧(105c或106c)接触。
在一些实施例中，接垫101d经放置在衬底101上方或在衬底101内。在一些实施例中，接垫101d经放置在衬底101的第二面101b上方。在一些实施例中，接垫101d包含导电材料铜、银、镍、铝、金、钛或钨等。在一些实施例中，接垫101d用以接收导电结构。
在一些实施例中，衬底101包含延伸通过衬底101的通孔101c。在一些实施例中，通孔101c包含导电材料，例如铜、银、镍、铝、金、钛或钨等。在一些实施例中，通孔101c放置在导电件102b与接垫101d之间且与导电件102b及接垫101d电连接。在一些实施例中，通孔101c透过导电凸块107、导电柱103及导电件102b与第一裸片104或第二裸片(105或106)电连接。在一些实施例中，通孔101c为穿硅通孔(through silicon via，TSV)。
在一些实施例中，连接件101e经放置在接垫101d上方且与接垫101d接触。在一些实施例中，连接件101e透过接垫101d与通孔101c及导电件102电连接。在一些实施例中，连接件101e为呈圆柱状、球形或半球形形状。在一些实施例中，连接件101e为焊点、焊料凸块、焊球、球栅阵列(BGA)球、控制塌陷高度芯片连接(C4)凸块、微凸块、柱或类似物等。在一些实施例中，连接件101e包含导电材料，例如包含焊料、铜、镍、金等。
图4为根据本揭露的各种实施例的半导体结构300的示意性横截面图。在一些实施例中，半导体结构300为半导体封装件或集成电路(integrated circuit，IC)封装件。在一些实施例中，半导体结构300为多尺寸封装件，例如2.5尺寸封装件。在一些实施例中，半导体结构300包含衬底101、重布线层(RDL)102、数个导电柱103、数个导电凸块107、第一裸片104、第二裸片(105或106)、底部填充材料108、模制件109及散热装置110，其等具有相似于上述或相似于在图1至3的任一者中绘示的构形。
在一些实施例中，半导体结构300包含板301及放置在板301上方的垫301a。在一些实施例中，图3的半导体结构200经放置在板301上方且与垫301a接合。在一些实施例中，板301包含半导体材料，例如硅。在一些实施例中，板301制造有预定功能电路。在一些实施例中，板301为衬底、装置板、印刷电路板(printed circuit board，PCB)等。在一些实施例中，垫301a包含导电材料，例如铜、银、镍、铝、金、钛或钨等。在一些实施例中，垫301a与板301的电路电连接。在一些实施例中，垫301a用以接收导电结构。在一些实施例中，垫301a与连接件101e电连接且与连接件101e接合。在一些实施例中，连接件101e经放置在垫301a上方。在一些实施例中，板301、衬底101、第一裸片104与第二裸片(105或106)透过导电凸块107、导电柱103、导电件102b、通孔101c、接垫101d及连接件101e电连接。
在本揭露中，也揭示一种制造半导体结构(100、200或300)的方法。在一些实施例中，半导体结构(100、200或300)是通过方法500形成。方法500包含多个操作且描述及说明不被视为对所述操作顺序的限制。图5为制造半导体结构(100、200或300)的方法500的实施例。方法500包含多个操作(501、502、503、504、505、506、507、508、509、510、511及512)。
在操作501中，如图5A所显示般提供或接收衬底101。在一些实施例中，衬底101为插置件或晶片。在一些实施例中，衬底101包含半导体材料，例如硅。在一些实施例中，衬底101具有相似于上述或在图1至4的任一者中所绘示的构形。在一些实施例中，衬底101包含放置在衬底101上方的RDL 102。在一些实施例中，RDL 102包含放置在衬底101上方的介电层102a及导电件102b。在一些实施例中，介电层102a是通过旋转涂布、沉积、化学气相沉积(chemical vapor deposition，CVD)、或任何其它合适的操作放置。在一些实施例中，导电件102b是通过溅镀、电镀或任何其它合适的操作形成。在一些实施例中，衬底101包含通孔101c及接垫101d。在一些实施例中，RDL 102、介电层102a、导电件102b、通孔101c及接垫101d具有相似于上述或在图1至4的任一者中所绘示的构形。
在操作502中，如图5B所显示般移除介电层102a的部分。在一些实施例中，介电层102a的所述部分是通过任何合适的操作移除，例如蚀刻操作，而使得RDL 102的导电件102b的垫部分102b-1的一部分暴露出。在一些实施例中，晶种层经放置在介电层102a及从介电层102a暴露出的垫部分102b-1的所述部分上方。在一些实施例中，晶种层经放置在介电层102a与第一图案化掩模401之间。在一些实施例中，晶种层包含导电材料，例如铜、钛等。
在操作503中，如图5C所显示，放置第一图案化掩模401在RDL 102上方。在一些实施例中，第一图案化掩模401包含第一凹槽401a，其对应于从介电层102a暴露出的垫部分102b-1的所述部分。在一些实施例中，第一图案化掩模401是通过下列形成：通过沉积或任何其它合适的操作放置光致抗蚀剂(photoresist，PR)在介电层102a上方，以及通过光刻及蚀刻操作移除PR的一些部分，以形成第一凹槽401a。
在操作504中，如图5D所显示，放置第一导电材料在从第一图案化掩模401暴露出的RDL 102上方，以形成第一导电柱103a。在一些实施例中，第一导电材料经放置在从第一图案化掩模401暴露出的垫部分102b-1的所述部分上方。在一些实施例中，第一导电材料是通过电镀、电镀或任何其它合适的操作放置。在一些实施例中，第一导电柱103a在垫部分102b-1上方形成且与导电件102b电连接。在一些实施例中，第一导电柱103a的高度与第一图案化掩模401的厚度基本上相同。在一些实施例中，第一导电柱103a具有相似于上述或在图1至4中的任一者中所绘示的构形。
在操作505中，如图5E所显示，移除第一图案化掩模401。在一些实施例中，第一图案化掩模401是通过蚀刻、剥除或任何其它合适的操作移除。在一些实施例中，焊接材料经放置在第一导电柱103a上方。
在操作506中，如图5F所显示，放置第二图案化掩模402在RDL 102上方。在一些实施例中，第二图案化掩模402包含第二凹槽402a，其对应于从介电层102a暴露出的垫部分102b-1的部分。在一些实施例中，第二图案化掩模402是通过下列形成：通过沉积或任何其它合适的操作放置光致抗蚀剂(PR)在介电层102a上方，以及通过光刻及蚀刻操作移除PR的一些部分，以形成第二凹槽402a。在一些实施例中，第二图案化掩模402的厚度基本上大于第一图案化掩模401的厚度。
在操作507中，如图5G所显示，放置第二导电材料在从第二图案化掩模402暴露出的RDL 102上方，以形成第二导电柱103b。在一些实施例中，第二导电材料经放置在从第二图案化掩模402暴露出的垫部分102b-1的所述部分上方。在一些实施例中，第二导电材料是通过电镀或任何其它合适的操作放置。在一些实施例中，第二导电柱103b在垫部分102b-1上方形成且与导电件102b电连接。在一些实施例中，第二导电柱103b的高度与第二图案化掩模402的厚度基本上相同。在一些实施例中，第二导电柱103b的高度基本上大于第一导电柱103a的高度。在一些实施例中，第二导电柱103b具有相似于上述或在图1至4中的任一者中所绘示的构形。
在操作508中，如图5H所显示，移除第二图案化掩模402。在一些实施例中，第二图案化掩模402是通过蚀刻、剥除或任何其它合适的操作移除。在一些实施例中，焊接材料经放置在第二导电柱103b上方。
在操作509中，如图5I所显示，放置第一裸片104在第一导电柱103a上方。在一些实施例中，第一裸片104是通过第一导电凸块107a与第一导电柱103a接合。在一些实施例中，第一导电凸块107是通过焊球落下、焊料贴合或任何其它合适的操作形成。
在一些实施例中，第一裸片104及第一导电凸块107a具有相似于上述或在图1至4中的任一者中所绘示的构形。
在操作510中，如图5J所显示，放置第二裸片(105或106)在第二导电柱103b上方。在一些实施例中，第二裸片(105或106)是通过第二导电凸块107b与第二导电柱103b接合。在一些实施例中，第二导电凸块107b是通过焊球落下、焊料贴合或任何其它合适的操作形成。在一些实施例中，第一裸片104的第二侧104c在与第二裸片(105或106)的第四侧(105c或106c)的水平基本上相同的水平。在一些实施例中，第二裸片(105或106)及第二导电凸块107b具有相似于上述或在图1至4中的任一者中所绘示的构形。在一些实施例中，半导体结构100被形成，其具有相似于在图1中所绘示的构形。
在操作511中，如图5K所显示，放置底部填充材料108在衬底101上方。在一些实施例中，底部填充材料108囊封第一导电柱103a、第二导电柱103b、第一导电凸块107a及第二导电凸块107b。在一些实施例中，底部填充材料108具有相似于上述或在图1至4中的任一者中所绘示的构形。
在操作512中，如图5L所显示，放置模制件109在衬底101上方。在一些实施例中，模制件109环绕底部填充材料108、第一裸片104及第二裸片(105或106)。在一些实施例中，模制件109是通过放置模制化合物例如模制化合物、环氧化物等在底部填充材料108及衬底101上方形成。在一些实施例中，模制件109是通过转印模制、压缩模制或任何其它合适的操作放置。在一些实施例中，第一裸片104的第二侧104c及第二裸片(105或106)的第四侧(105c或106c)从模制件109暴露出。在一些实施例中，模制件109的顶部表面109a在与第一裸片104的第二侧104c的水平及第二裸片105的第四侧(105c或106c)的水平基本上相同的水平。在一些实施例中，模制件109具有相似于上述或在图1至4中的任一者中所绘示的构形。
在一些实施例中，如图5M所显示，散热装置110经放置在第一裸片104与第二裸片(105或106)上方。在一些实施例中，连接件101e经放置在衬底101的接垫101d上方。在一些实施例中，连接件101e是通过焊球落下、焊料贴合或任何其它合适的操作形成。在一些实施例中，散热装置110及连接件101e具有相似于上述或在图3或4中所绘示的构形。在一些实施例中，半导体结构200如图3中所绘示般形成。
在一些实施例中，如图5N所显示，提供或接收包含垫301a的板301。在一些实施例中，连接件101e与垫301a接合。在一些实施例中，板301及垫301a具有相似于上述或在图4中所绘示的构形。在一些实施例中，半导体结构400如图4中所绘示般形成。
揭示一种半导体结构。所述半导体结构包含各种厚度的裸片及相应地各种高度的导电柱。因此，所述裸片之间的厚度差异将被不同高度的所述导电柱弥补，且所述裸片的背侧将以彼此相同的水平放置。因为没有模制件会出现在所述裸片的所述背侧上方，将防止或最小化在热操作后所述半导体结构的翘曲，且将避免冷接点。
在一些实施例中，一种半导体结构包含衬底；重布线层(RDL)，包含放置在所述衬底上方的介电层以及被所述介电层环绕的多个导电件；第一导电柱，放置在所述导电件中的一者上方且与其电连接；第二导电柱，放置在所述导电件中的一者上方且与其电连接；第一裸片，放置在所述RDL上方且与所述第一导电柱电连接；以及第二裸片，放置在所述RDL上方且与所述第二导电柱电连接，其中所述第二导电柱的高度基本上大于所述第一导电柱的高度，及所述第一裸片的厚度基本上大于所述第二裸片的厚度。
在一些实施例中，所述第二裸片与所述RDL之间的距离基本上大于所述第一裸片与所述RDL之间的距离。在一些实施例中，所述第一导电柱与所述第一裸片的总高度与所述第二导电柱与所述第二裸片的总高度基本上相同。在一些实施例中，所述第二导电柱或所述第二裸片相邻于所述半导体结构的边缘放置。在一些实施例中，所述第一导电柱或所述第二导电柱从所述RDL并远离所述衬底凸出。在一些实施例中，所述第一裸片的尺寸基本上大于所述第二裸片的尺寸。在一些实施例中，导电凸块经放置在所述第一裸片与所述第一导电柱之间或在所述第二裸片与所述第二导电柱之间。在一些实施例中，所述导电件中的各者包含从所述介电层暴露出且用以接收所述第一导电柱或所述第二导电柱的部分。在一些实施例中，焊接材料经放置在所述第一导电柱与所述第一导电凸块之间或在所述第二导电柱与所述第二导电凸块之间。
在一些实施例中，一种半导体结构包含衬底；重布线层(RDL)，包含放置在所述衬底上方的介电层以及被所述介电层环绕的多个导电件；多个导电柱，分别放置在所述导电件上方且与其电连接；第一裸片，放置在所述衬底上方、包含面对所述RDL的第一侧及与所述第一侧相对的第二侧、且与所述导电柱的至少一者电连接；第二裸片，放置在所述衬底上方、包含面对所述RDL的第三侧及与所述第三侧相对的第四侧、且与所述导电柱中的至少一者电连接，其中所述第一裸片的厚度与所述第二裸片的厚度基本上不同，及所述第一裸片的所述第二侧与所述第二裸片的所述第四侧在基本上相同水平。
在一些实施例中，所述第一裸片的所述第一侧在与所述第二裸片的所述第三侧的水平基本上不同的水平。在一些实施例中，所述第一裸片的所述第二侧与所述第二裸片的所述第四侧水平对准。在一些实施例中，所述半导体结构进一步包含模制件，环绕所述第一裸片及所述第二裸片。在一些实施例中，所述第一裸片的所述第二侧及所述第二裸片的所述第四侧从所述模制件暴露出。在一些实施例中，所述模制件的顶部表面在与所述第一裸片的所述第二侧的水平或所述第二裸片的所述第四侧的水平基本上相同的水平。在一些实施例中，所述模制件的部份经放置在所述第一裸片与所述第二裸片之间。在一些实施例中，所述半导体结构进一步包含底部填充材料，放置在所述衬底与所述第一裸片之间或在所述衬底与所述第二裸片之间并囊封所述导电柱；或散热装置，与所述第一裸片的所述第二侧或所述第二裸片的所述第四侧接触。
在一些实施例中，一种制造半导体装置的方法包含提供衬底，所述衬底包含放置在所述衬底上方的重布线层(RDL)；放置第一图案化掩模在所述RDL上方；放置第一导电材料在从所述第一图案化掩模暴露出的所述RDL上方，以形成第一导电柱；移除所述第一图案化掩模；放置第二图案化掩模在所述RDL上方；放置第二导电材料在从所述第二图案化掩模暴露出的所述RDL上方，以形成第二导电柱；移除所述第二图案化掩模；放置第一裸片在所述第一导电柱上方；以及放置第二裸片在所述第二导电柱上方，其中所述第二导电柱的高度基本上大于所述第一导电柱的高度。
在一些实施例中，所述第二图案化掩模的厚度基本上大于所述第一图案化掩模的厚度。在一些实施例中，所述放置所述第一导电材料或所述放置所述第二导电材料包含电镀操作。在一些实施例中，所述方法进一步包含放置晶种层在所述RDL与所述第一图案化掩模之间或在所述RDL与所述第二图案化掩模之间；放置焊接材料在所述第一导电柱或所述第二导电柱上方；通过第一导电凸块接合所述第一裸片与所述第一导电柱；通过第二导电凸块接合所述第二裸片与所述第二导电柱；放置底部填充材料以囊封所述第一导电柱及所述第二导电柱；放置模制件以环绕所述底部填充材料、所述第一裸片及所述第二裸片；或放置散热装置在所述第一裸片及所述第二裸片上方。
前面列述了数个实施例的特征以便所属领域的技术人员可更佳地理解本揭露的方面。所属领域的技术人员应了解它们可轻易地使用本揭露作为用以设计或修改其它制程及结构的基础以实现本文中所介绍实施例的相同目的及/或达成本文中所介绍实施例的相同优点。所属领域的技术人员也应体认到此些均等构造不会悖离本揭露的精神及范围，以及它们可在不悖离本揭露的精神及范围下做出各种改变、取代、或替代。
符号说明
100 半导体结构
101 衬底
101a 第一面
101b 第二面
101c 通孔
101d 接垫
101e 连接件
102 重布线层(RDL)
102a 介电层
102b 导电件
102b-1 垫部分
102b-2 通孔部分
102b-3 延伸部分
103 导电柱
103a 第一导电柱
103b 第二导电柱
104 第一裸片
104a 第一裸片衬底
104b 第一侧
104c 第二侧
104d 第一裸片垫
105 第二裸片
105a 第二裸片衬底
105b 第三侧
105c 第四侧
105d 第二裸片垫
106 第二裸片
106a 第二裸片衬底
106b 第三侧
105c 第四侧
106d 第二裸片垫
107 裸片/导电凸块
107a 第一导电凸块
107b 第二导电凸块
108 裸片/底部填充材料
109 模制件
109a 顶部表面
110 散热装置
200 半导体结构
300 半导体结构
301 板
301a 垫
401 第一图案化掩模
401a 第一凹槽
402 第二图案化掩模
402a 第二凹槽
500 方法
501 操作
502 操作
503 操作
504 操作
505 操作
506 操作
507 操作
508 操作
509 操作
510 操作
511 操作
512 操作
D1 距离
D2 距离
D3 距离
D4 距离
T1 厚度
T2 厚度
H1 高度
H2 高度

Claims (10)

1.一种半导体结构，其包括：
衬底，包含延伸通过所述衬底的多个通孔；
重布线层RDL，包含放置在所述衬底上方的介电层以及被所述介电层环绕的多个导电件；
第一导电柱，放置在所述导电件中的一者上方且与其电连接；
第二导电柱，放置在所述导电件中的一者上方且与其电连接；
第一裸片，放置在所述RDL上方且与所述第一导电柱电连接，具有第一厚度；
第二裸片，放置在所述RDL上方且与所述第二导电柱电连接，具有与所述第一厚度不同的第二厚度，其中所述第一裸片的无源侧和第二裸片的无源侧水平对准；以及
第一导电凸块，放置在所述第二裸片与所述第二导电柱之间，且电连接所述第一裸片与所述第一导电柱，其中所述第一导电凸块与所述RDL之间的第一距离大于第一导电凸块与所第二裸片之间的第二距离。
2.根据权利要求1所述的半导体结构，其进一步包括：
第二导电凸块，放置在所述第一裸片与所述第一导电柱之间，且电连接所述第一裸片与所述第一导电柱，其中所述第一距离大于所述第二导电凸块与所述RDL之间的第三距离。
3.根据权利要求2所述的半导体结构，其中所述第一距离与所述第三距离之间的差异和所述第一厚度与所述第二厚度之间的差异对应。
4.根据权利要求1所述的半导体结构，其中所述第二裸片包括面向所述RDL的第一侧，且所述第一导电凸块与所述第一侧之间的所述第二距离小于所述第一导电凸块与所述RDL的所述介电层的顶面的所述第一距离。
5.一种半导体结构，其包括：
衬底，包含延伸通过所述衬底的多个通孔；
重布线层RDL，其包含放置在所述衬底上方的介电层以及被所述介电层环绕的多个导电件；
第一导电柱，放置在所述导电件中的一者上方且与其电连接；
第二导电柱，放置在所述导电件中的一者上方且与其电连接；
第一裸片，其放置在所述衬底上方，包含面对所述RDL的第一侧及与所述第一侧相对的第二侧；
第二裸片，其放置在所述衬底上方，包含面对所述RDL的第三侧及与所述第三侧相对的第四侧，其中所述第二裸片的所述第四侧与所述第一裸片的所述第二侧水平对准；
第一导电凸块，放置在所述第一裸片与所述第一导电柱之间，电连接所述第一裸片与所述第一导电柱，且对应所述多个导电件中的第一导电件；以及
第二导电凸块，放置在所述第二裸片与所述第二导电柱之间，电连接所述第二裸片与所述第二导电柱，且对应所述多个导电件中的第二导电件，
其中所述第一导电柱自所述第一导电凸块的底面至所述第一导电件的顶面的第一高度小于所述第二导电柱自所述第二导电凸块的底面至所述第二导电件的顶面的第二高度。
6.根据权利要求5所述的半导体结构，其中所述第一裸片的所述第一侧与所述RDL之间的第一距离小于所述第二裸片的所述第三侧与所述RDL之间的第二距离。
7.根据权利要求6所述的半导体结构，其中所述第一高度与所述第二高度之间的差异基本上和所述第一距离与所述第二距离之间的差异相同。
8.根据权利要求5所述的半导体结构，其进一步包括：
模制件，放置在所述RDL上方且与所述RDL分离，其中所述模制件环绕所述第一裸片的侧壁及所述第二裸片的侧壁，且所述第一裸片的所述第二侧与所述第二裸片的第四侧从所述模制件暴露出。
9.一种制造半导体结构的方法，其包括：
提供衬底，所述衬底包含延伸通过所述衬底的多个通孔及放置在所述衬底上方的重布线层RDL；
放置第一图案化掩模在所述RDL上方；
放置第一导电材料在从所述第一图案化掩模暴露出的所述RDL上方，以形成第一导电柱；
移除所述第一图案化掩模；
放置第二图案化掩模在所述RDL上方，其中所述第二图案化掩模覆盖所述第一导电柱的顶部；
放置第二导电材料在从所述第二图案化掩模暴露出的所述RDL上方，以形成第二导电柱，其中所述第二导电柱的高度大于所述第一导电柱的高度；
移除所述第二图案化掩模；
通过第一导电凸块接合所述第一裸片与所述第一导电柱；以及
通过第二导电凸块接合所述第一裸片与所述第二导电柱，
其中所述第一裸片的厚度大于所述第二裸片的厚度，且所述第一导电柱的所述高度与所述第二导电柱的所述高度之间的差异相应于所述第一裸片的所述厚度与所述第二裸片的所述厚度之间的差异。
10.根据权利要求9所述的方法，其中所述第二图案化掩模的厚度基本上大于所述第一图案化掩模的厚度。
CN202111361247.2A 2016-06-15 2017-05-16 半导体结构及其制造方法 Pending CN114121856A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US15/183,131 US9865566B1 (en) 2016-06-15 2016-06-15 Semiconductor structure and manufacturing method thereof
US15/183,131 2016-06-15
CN201710342284.6A CN107527901A (zh) 2016-06-15 2017-05-16 半导体结构

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
CN201710342284.6A Division CN107527901A (zh) 2016-06-15 2017-05-16 半导体结构

Publications (1)

Publication Number Publication Date
CN114121856A true CN114121856A (zh) 2022-03-01

Family

ID=60659731

Family Applications (2)

Application Number Title Priority Date Filing Date
CN202111361247.2A Pending CN114121856A (zh) 2016-06-15 2017-05-16 半导体结构及其制造方法
CN201710342284.6A Pending CN107527901A (zh) 2016-06-15 2017-05-16 半导体结构

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN201710342284.6A Pending CN107527901A (zh) 2016-06-15 2017-05-16 半导体结构

Country Status (3)

Country Link
US (4) US9865566B1 (zh)
CN (2) CN114121856A (zh)
TW (1) TWI735551B (zh)

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10283479B2 (en) * 2016-05-20 2019-05-07 Taiwan Semiconductor Manufacturing Co., Ltd. Package structures and methods of forming the same
US10504827B2 (en) 2016-06-03 2019-12-10 Amkor Technology, Inc. Semiconductor device and manufacturing method thereof
US9865566B1 (en) * 2016-06-15 2018-01-09 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method thereof
US10797019B2 (en) * 2016-08-31 2020-10-06 Advanced Semiconductor Engineering, Inc. Semiconductor package and method for manufacturing the same
KR102561987B1 (ko) * 2017-01-11 2023-07-31 삼성전기주식회사 반도체 패키지와 그 제조 방법
US10553548B2 (en) * 2017-06-28 2020-02-04 Intel Corporation Methods of forming multi-chip package structures
US10276551B2 (en) * 2017-07-03 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device package and method of forming semiconductor device package
US11101209B2 (en) * 2017-09-29 2021-08-24 Taiwan Semiconductor Manufacturing Company, Ltd. Redistribution structures in semiconductor packages and methods of forming same
US10861761B2 (en) * 2017-09-29 2020-12-08 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor packaged wafer and method for forming the same
US10957672B2 (en) * 2017-11-13 2021-03-23 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure and method of manufacturing the same
US10529693B2 (en) * 2017-11-29 2020-01-07 Advanced Micro Devices, Inc. 3D stacked dies with disparate interconnect footprints
KR102404058B1 (ko) * 2017-12-28 2022-05-31 삼성전자주식회사 반도체 패키지
US10727212B2 (en) 2018-03-15 2020-07-28 Samsung Electronics Co., Ltd. Semiconductor package
US10727204B2 (en) 2018-05-29 2020-07-28 Advances Micro Devices, Inc. Die stacking for multi-tier 3D integration
US10937755B2 (en) 2018-06-29 2021-03-02 Advanced Micro Devices, Inc. Bond pads for low temperature hybrid bonding
US11462419B2 (en) 2018-07-06 2022-10-04 Invensas Bonding Technologies, Inc. Microelectronic assemblies
US11114311B2 (en) * 2018-08-30 2021-09-07 Taiwan Semiconductor Manufacturing Co., Ltd. Chip package structure and method for forming the same
US11205620B2 (en) * 2018-09-18 2021-12-21 International Business Machines Corporation Method and apparatus for supplying power to VLSI silicon chips
KR102524812B1 (ko) 2018-11-06 2023-04-24 삼성전자주식회사 반도체 패키지
CN113330557A (zh) 2019-01-14 2021-08-31 伊文萨思粘合技术公司 键合结构
US11024586B2 (en) * 2019-01-22 2021-06-01 Advanced Semiconductor Engineering, Inc. Semiconductor device package and method of manufacturing the same
KR102674087B1 (ko) * 2019-09-06 2024-06-12 에스케이하이닉스 주식회사 전자기간섭 차폐층을 포함하는 반도체 패키지
US11948855B1 (en) 2019-09-27 2024-04-02 Rockwell Collins, Inc. Integrated circuit (IC) package with cantilever multi-chip module (MCM) heat spreader
US12027493B2 (en) * 2019-11-04 2024-07-02 Xilinx, Inc. Fanout integration for stacked silicon package assembly
US11521958B2 (en) * 2019-11-05 2022-12-06 Advanced Semiconductor Engineering, Inc. Semiconductor device package with conductive pillars and reinforcing and encapsulating layers
US20210305123A1 (en) * 2020-03-27 2021-09-30 Taiwan Semiconductor Manufacturing Co., Ltd. Package and Method for Manufacturing the Same
US11631647B2 (en) 2020-06-30 2023-04-18 Adeia Semiconductor Bonding Technologies Inc. Integrated device packages with integrated device die and dummy element
US11894317B2 (en) * 2020-08-26 2024-02-06 Advanced Semiconductor Engineering, Inc. Package structure and method for manufacturing the same
US20220352046A1 (en) * 2021-04-28 2022-11-03 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor packages and method of manufacturing the same

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8143108B2 (en) * 2004-10-07 2012-03-27 Stats Chippac, Ltd. Semiconductor device and method of dissipating heat from thin package-on-package mounted to substrate
US6972964B2 (en) * 2002-06-27 2005-12-06 Via Technologies Inc. Module board having embedded chips and components and method of forming the same
US7820543B2 (en) 2007-05-29 2010-10-26 Taiwan Semiconductor Manufacturing Company, Ltd. Enhanced copper posts for wafer level chip scale packaging
US7838424B2 (en) 2007-07-03 2010-11-23 Taiwan Semiconductor Manufacturing Company, Ltd. Enhanced reliability of wafer-level chip-scale packaging (WLCSP) die separation using dry etching
US7863742B2 (en) 2007-11-01 2011-01-04 Taiwan Semiconductor Manufacturing Company, Ltd. Back end integrated WLCSP structure without aluminum pads
US8797057B2 (en) 2011-02-11 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. Testing of semiconductor chips with microbumps
US10475759B2 (en) 2011-10-11 2019-11-12 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit structure having dies with connectors of different sizes
US8987058B2 (en) 2013-03-12 2015-03-24 Taiwan Semiconductor Manufacturing Company, Ltd. Method for wafer separation
US9257333B2 (en) 2013-03-11 2016-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structures and methods of forming same
US9263839B2 (en) 2012-12-28 2016-02-16 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for an improved fine pitch joint
KR102052158B1 (ko) * 2012-02-29 2019-12-04 엘지이노텍 주식회사 카메라 모듈
US9196532B2 (en) 2012-06-21 2015-11-24 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit packages and methods for forming the same
KR20140006587A (ko) * 2012-07-06 2014-01-16 삼성전자주식회사 반도체 패키지
US8865585B2 (en) 2012-07-11 2014-10-21 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming post passivation interconnects
US8987884B2 (en) 2012-08-08 2015-03-24 Taiwan Semiconductor Manufacturing Company, Ltd. Package assembly and methods for forming the same
US9275924B2 (en) 2012-08-14 2016-03-01 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package having a recess filled with a molding compound
US8754508B2 (en) 2012-08-29 2014-06-17 Taiwan Semiconductor Manufacturing Company, Ltd. Structure to increase resistance to electromigration
US8952530B2 (en) 2012-09-14 2015-02-10 Taiwan Semiconductor Manufacturing Company, Ltd. Post passivation interconnect structures and methods for forming the same
US8772151B2 (en) 2012-09-27 2014-07-08 Taiwan Semiconductor Manufacturing Company, Ltd. Passivation scheme
KR101411813B1 (ko) * 2012-11-09 2014-06-27 앰코 테크놀로지 코리아 주식회사 반도체 디바이스 및 그 제조 방법
US8884400B2 (en) 2012-12-27 2014-11-11 Taiwan Semiconductor Manufacturing Company, Ltd. Capacitor in Post-Passivation structures and methods of forming the same
US8846548B2 (en) 2013-01-09 2014-09-30 Taiwan Semiconductor Manufacturing Company, Ltd. Post-passivation interconnect structure and methods for forming the same
US9773732B2 (en) 2013-03-06 2017-09-26 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus for packaging pad structure
US9196559B2 (en) 2013-03-08 2015-11-24 Taiwan Semiconductor Manufacturing Company, Ltd. Directly sawing wafers covered with liquid molding compound
US8987922B2 (en) 2013-03-11 2015-03-24 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for wafer level packaging
US9275925B2 (en) 2013-03-12 2016-03-01 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for an improved interconnect structure
US9281254B2 (en) 2014-02-13 2016-03-08 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming integrated circuit package
US10971476B2 (en) * 2014-02-18 2021-04-06 Qualcomm Incorporated Bottom package with metal post interconnections
CN104979224B (zh) * 2014-04-04 2017-10-20 中国科学院苏州纳米技术与纳米仿生研究所 一种器件封装互联方法
US9496189B2 (en) 2014-06-13 2016-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked semiconductor devices and methods of forming same
US10074630B2 (en) * 2015-04-14 2018-09-11 Amkor Technology, Inc. Semiconductor package with high routing density patch
US9704825B2 (en) * 2015-09-30 2017-07-11 Taiwan Semiconductor Manufacturing Company, Ltd. Chip packages and methods of manufacture thereof
US9865566B1 (en) * 2016-06-15 2018-01-09 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method thereof

Also Published As

Publication number Publication date
US20180130772A1 (en) 2018-05-10
US20220367414A1 (en) 2022-11-17
TW201810554A (zh) 2018-03-16
US9865566B1 (en) 2018-01-09
US20170365581A1 (en) 2017-12-21
US11424220B2 (en) 2022-08-23
US10804245B2 (en) 2020-10-13
US11908835B2 (en) 2024-02-20
TWI735551B (zh) 2021-08-11
US20210020606A1 (en) 2021-01-21
CN107527901A (zh) 2017-12-29

Similar Documents

Publication Publication Date Title
US11424220B2 (en) Semiconductor structure and manufacturing method thereof
CN109427745B (zh) 半导体结构及其制造方法
US11501978B2 (en) Semiconductor device and manufacturing method thereof
CN110504247B (zh) 集成电路封装件及其形成方法
CN109786266B (zh) 半导体封装件及其形成方法
CN107799499B (zh) 半导体封装结构及其制造方法
US10720409B2 (en) Semiconductor packages with thermal-electrical-mechanical chips and methods of forming the same
CN108630676B (zh) 半导体封装件及其形成方法
US10128213B2 (en) Integrated fan-out stacked package with fan-out redistribution layer (RDL)
CN108122861B (zh) 具有虚设管芯的封装结构、半导体装置及其形成方法
CN107833864B (zh) 封装结构及其形成方法
TWI610412B (zh) 封裝結構及其形成方法
CN106548948B (zh) 集成多输出封装件及制造方法
CN105789062B (zh) 封装件结构及其形成方法
TWI710085B (zh) 半導體結構及其製造方法
US20230395490A1 (en) Package structure and method of forming the same
CN109390320B (zh) 半导体结构及其制造方法
US7799608B2 (en) Die stacking apparatus and method
CN110112115B (zh) 集成电路封装件及其形成方法
KR20230078607A (ko) 팬 아웃 패키지 및 이의 형성 방법
KR102564124B1 (ko) 집적 회로 패키지 및 그 형성 방법
KR102331050B1 (ko) 반도체 패키지 및 그 형성 방법
US20230114652A1 (en) Integrated Fan-Out Package and the Methods of Manufacturing
KR102524244B1 (ko) 반도체 패키지들에서의 방열 및 그 형성 방법
CN114765148A (zh) 半导体封装

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination