KR102564124B1 - 집적 회로 패키지 및 그 형성 방법 - Google Patents

집적 회로 패키지 및 그 형성 방법 Download PDF

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    • H01L2224/08221—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/08225—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
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    • H01L2224/13117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/13124—Aluminium [Al] as principal constituent
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13139—Silver [Ag] as principal constituent
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144—Gold [Au] as principal constituent
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
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    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13155—Nickel [Ni] as principal constituent
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
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    • H01L2224/13163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/13164—Palladium [Pd] as principal constituent
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    • H01L2224/13166—Titanium [Ti] as principal constituent
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    • H01L2224/13638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/13655—Nickel [Ni] as principal constituent
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    • H01L2224/13664—Palladium [Pd] as principal constituent
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    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16238—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area protruding from the surface of the item
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    • H01L2224/80009—Pre-treatment of the bonding area
    • H01L2224/8003—Reshaping the bonding area in the bonding apparatus, e.g. flattening the bonding area
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    • H01L2224/808—Bonding techniques
    • H01L2224/80801—Soldering or alloying
    • H01L2224/80815—Reflow soldering
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    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
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    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
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    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
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    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80905—Combinations of bonding methods provided for in at least two different groups from H01L2224/808 - H01L2224/80904
    • H01L2224/80906—Specific sequence of method steps
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    • H01L2224/80909—Post-treatment of the bonding area
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Abstract

집적 회로 패키지를 형성하는 방법은 제1 다이를 인터포저에 부착시키는 단계를 포함한다. 인터포저는, 인터포저 상에 있는 제1 다이 커넥터와 제2 다이 커넥터, 및 상기 제1 다이 커넥터의 적어도 하나의 측벽과 상기 제2 다이 커넥터의 적어도 하나의 측벽을 덮는 제1 유전체층을 포함한다. 제1 다이는 제1 다이 커넥터에 그리고 제1 유전체층에 커플링되고, 제2 다이 커넥터는 제1 다이에 의해 노출된다. 방법은 제2 다이 커넥터의 적어도 하나의 측벽을 노출시키기 위해 제1 유전체층을 리세싱하는 단계와, 제2 다이를 인터포저에 부착시키는 단계를 더 포함하며, 제2 다이는 제2 다이 커넥터에 커플링된다.

Description

집적 회로 패키지 및 그 형성 방법{INTEGRATED CIRCUIT PACKAGE AND METHOD OF FORMING THEREOF}
본 출원은 2021년 3월 18일에 출원된 미국 가특허 출원 제63/162,629호의 우선권을 청구하며, 이 가특허 출원의 전문은 참조로서 본 명세서 내에 편입된다.
집적 회로(integrated circuit; IC)의 개발 이래로, 반도체 산업은 다양한 전자 컴포넌트들(즉, 트랜지스터, 다이오드, 저항기, 캐패시터 등)의 집적 밀도에서의 끊임없는 향상으로 인해 급격한 성장을 계속해서 경험해 왔다. 대부분의 경우, 이러한 집적 밀도 향상은 최소 피처 크기의 반복된 감축으로부터 유발되었으며, 이것은 주어진 면적 내에 보다 많은 컴포넌트들이 집적되도록 해준다.
집적된 컴포넌트들에 의해 점유된 면적은 반도체 웨이퍼의 표면 상에 대한 것이라는 점에서, 이러한 집적도 향상은 성질상 이차원적인 것이다. 증가된 밀도와 이에 대응하는 집적 회로의 영역 감소는 일반적으로 집적회로 칩을 기판 상에 직접 결합시키는 능력을 능가해 왔다. 볼 접촉 영역들을 칩의 영역으로부터 인터포저의 더 큰 영역으로 재분배시키기 위해 인터포저가 사용되어 왔다. 또한, 인터포저는 다중 칩들을 포함하는 삼차원 패키지를 허용해 왔다. 삼차원 양태들을 병합시키기 위해 다른 패키지들이 또한 개발되어 왔다.
실시예에 따르면, 방법은, 인터포저의 최상측에 논리 다이를 부착시키는 단계 - 상기 인터포저는, 상기 인터포저의 최상측 상에 있는 제1 다이 커넥터와 제2 다이 커넥터, 및 상기 제1 다이 커넥터의 적어도 하나의 측벽과 상기 제2 다이 커넥터의 적어도 하나의 측벽을 덮는 제1 유전체층을 포함하고, 상기 논리 다이는 상기 제1 다이 커넥터에 그리고 상기 제1 유전체층에 커플링되고, 상기 제2 다이 커넥터는 상기 논리 다이에 의해 노출됨 -; 상기 제1 유전체층을 리세싱하는 단계 - 상기 리세싱은 상기 제2 다이 커넥터의 적어도 하나의 측벽을 노출시킴 -; 및 상기 인터포저의 최상측에 메모리 소자를 부착시키는 단계 - 상기 메모리 소자는 상기 제2 다이 커넥터에 커플링됨 -을 포함하는 방법. 실시예에서, 방법은 상기 메모리 소자와 상기 인터포저 사이의 갭 내에 언더필(underfill)을 형성하는 단계를 더 포함한다. 실시예에서, 방법은 상기 제2 다이 커넥터의 최상면과 측벽들 상에 캡층을 형성하는 단계를 더 포함한다. 실시예에서, 캡층을 형성하는 단계는 무전해 니켈/무전해 팔라듐 공정을 포함한다. 실시예에서, 방법은, 상기 메모리 소자와 상기 논리 다이를 인캡슐런트로 캡슐화하는 단계; 및 상기 인터포저를 패키지 기판에 결합시키는 단계를 더 포함하며, 상기 인터포저는 상기 패키지 기판과 상기 인캡슐런트 사이에 위치해 있다. 실시예에서, 논리 다이는 제3 다이 커넥터와 제2 유전체층을 포함하며, 상기 인터포저의 최상측에 논리 다이를 부착시키는 단계는, 상기 제1 다이 커넥터와 상기 제3 다이 커넥터 간의 금속 대 금속 결합, 및 상기 제1 유전체층과 상기 제2 유전체층 간의 유전체 대 유전체 결합을 포함한다. 실시예에서, 상기 인터포저의 최상측에 메모리 소자를 부착시키는 단계는 플립 칩 결합을 포함한다.
다른 실시예에 따르면, 방법은, 인터포저 상에 프로세서 소자를 배치하는 단계; 상기 프로세서 소자의 제1 다이 커넥터와 상기 인터포저의 제2 다이 커넥터 간에 금속 대 금속 결합을 형성하고, 상기 프로세서 소자의 제1 유전체층과 상기 인터포저의 제2 유전체층 간에 유전체 대 유전체 결합을 형성하는 단계; 상기 프로세서 소자에 의해 노출된 상기 제2 유전체층의 최상부를 제거하는 것에 의해 제3 다이 커넥터의 측벽들을 노출시키는 단계; 상기 인터포저 상에 메모리 소자를 실장하는 단계 - 상기 메모리 소자를 실장하는 단계는 상기 제3 다이 커넥터의 최상면과 노출된 측벽들을 덮도록 상기 제3 다이 커넥터 상에 제1 도전성 커넥터를 리플로우(reflow)시키는 단계를 포함함 -; 및 상기 메모리 소자와 상기 인터포저 사이에 언더필을 형성하는 단계를 포함하는 방법. 실시예에서, 방법은, 상기 메모리 소자와 상기 프로세서 소자를 인캡슐런트로 캡슐화하는 단계; 상기 인캡슐런트 반대쪽의 상기 인터포저 상에 복수의 제2 도전성 커넥터들을 형성하는 단계; 및 상기 프로세서 소자, 상기 메모리 소자, 및 상기 인터포저의 일부분을 단품화(singulating)하여, 집적 회로 패키지를 형성하는 단계를 더 포함한다. 실시예에서, 방법은 상기 제3 다이 커넥터의 노출된 최상면과 측벽들 상에 캡층을 형성하는 단계를 더 포함하며, 상기 캡층은 니켈 또는 팔라듐을 포함한다. 실시예에서, 상기 제3 다이 커넥터는 제1 높이를 갖고, 상기 제2 유전체층의 최상부를 제거하는 것은 상기 제3 다이 커넥터의 일부분을 제2 높이로 노출시키며, 상기 제1 높이 대 상기 제2 높이의 비는 1 대 3의 범위 내에 있다. 실시예에서, 제2 높이는 5㎛ 내지 10㎛의 범위 내에 있다. 실시예에서, 금속 대 금속 결합은 Cu-Cu 결합이다. 실시예에서, 금속 대 금속 결합은 Ti-Ti 결합 또는 Al-Al 결합이다. 실시예에서, 방법은 금속 대 금속 결합은 Cu-Ti 결합, Cu-Al 결합, 또는 Ti-Al 결합이다.
또다른 실시예에 따르면, 집적 회로 패키지는, 인터포저 - 상기 인터포저는, 제1 유전체층; 제1 다이 커넥터 - 상기 제1 다이 커넥터의 측벽들은 상기 제1 유전체층에 의해 덮여짐 -; 및 제2 다이 커넥터 - 상기 제2 다이 커넥터의 최상부는 상기 제1 유전체층 위에서 연장되고, 상기 제2 다이 커넥터의 최상면은 상기 제1 다이 커넥터의 최상면과 동일 평면 상에 있음 -을 포함함 -; 상기 인터포저 상의 논리 소자 - 상기 논리 소자는 제3 다이 커넥터를 포함하고, 상기 제3 다이 커넥터는 금속 대 금속 결합으로 상기 제1 다이 커넥터에 결합됨 -; 및 상기 인터포저 상의 메모리 소자 - 상기 메모리 소자는 도전성 커넥터로 상기 인터포저에 커플링되며, 상기 도전성 커넥터는 상기 제2 다이 커넥터의 최상부를 덮음 -를 포함한다. 실시예에서, 집적 회로 패키지는 제2 다이 커넥터의 최상부 위의 캡층을 더 포함하며, 상기 도전성 커넥터는 상기 캡층을 덮는다. 실시예에서, 캡층은 니켈 또는 팔라듐을 포함한다. 실시예에서, 집적 회로 패키지는 인터포저와 메모리 소자 사이에 배치된 언더필을 더 포함한다. 실시예에서, 제1 유전체층은, 제1 부분 - 상기 제1 부분은 상기 논리 소자의 제2 유전체층에 결합됨 -; 및 제2 부분 - 상기 제2 부분은 5㎛ 내지 10㎛의 범위 내의 높이만큼 상기 제1 부분 아래에 있음 -을 포함한다.
실시예들은 장점들을 달성할 수 있다. 논리 다이는 인터포저 상의 유전체층에 결합된다. 그런 후, 유전체층의 나머지 노출된 부분은 리세싱되며, 이는 인터포저로부터 연장된 결합 패드들의 측벽들을 노출시키고, 후속적으로 결합되는 메모리 소자를 위한 더 큰 결합 영역을 제공한다. 결합 패드들의 증가된 표면 영역은 결합 강도를 증가시키고, 메모리 소자와 인터포저 사이의 간격을 확대시킨다. 이것은 메모리 소자와 인터포저 사이의 언더필 충전을 위한 더 큰 공정 윈도우를 제공함으로써 결합의 신뢰성을 증가시킬 수 있다. 일부 실시예들에서, 메모리 소자와 인터포저 사이의 솔더 조인트에서 형성된 금속간 화합물(IMC)의 양을 감소시키기 위해 캡층이 결합 패드들의 최상면들과 측벽들 상에 형성된다.
본 발명개시의 양태들은 첨부 도면들과 함께 읽혀질 때 아래의 상세한 설명으로부터 최상으로 이해된다. 본 산업계에서의 표준적인 관행에 따라, 다양한 피처들은 실척도로 작도되지 않았음을 유념한다. 실제로, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 일부 실시예들에 따른, 집적 회로 소자의 단면도이다.
도 2a 내지 도 2f는 일부 실시예들에 따른, 메모리 큐브(cube)를 형성하기 위한 공정 동안의 중간 단계들의 단면도들이다.
도 3a 내지 도 3d는 일부 실시예들에 따른, HBM 소자를 형성하기 위한 공정 동안의 중간 단계들의 단면도들이다.
도 4 내지 도 11c는 일부 실시예들에 따른, 집적 회로 패키지들을 형성하기 위한 공정 동안의 중간 단계들의 단면도들이다.
도 12 내지 도 14c는 일부 다른 실시예들에 따른, 집적 회로 패키지들을 형성하기 위한 공정 동안의 중간 단계들의 단면도들이다.
아래의 발명개시는 본 발명의 여러 특징들을 구현하는 많은 여러 실시예들 또는 예시들을 제공한다. 본 발명개시를 단순화하기 위해 컴포넌트 및 장치의 특정예들이 아래에서 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 이것들로 한정시키고자 의도한 것은 아니다. 예를 들어, 이후의 상세설명에서 제2 피처 상에서의 또는 그 위에서의 제1 피처의 형성은 제1 및 제2 피처들이 직접적으로 접촉하여 형성되는 실시예들을 포함할 수 있으며, 또한 제1 및 제2 피처들이 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제1 및 제2 피처들 사이에서 형성될 수 있는 실시예들을 포함할 수 있다. 또한, 본 발명개시는 다양한 예시들에서 참조 숫자들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 목적으로 한 것이며, 그러한 반복 자체는 개시된 다양한 실시예들 및/또는 구성들 간의 관계에 영향을 주는 것은 아니다.
또한, 도면들에서 도시된 하나의 엘리먼트 또는 피처에 대한 다른 엘리먼트(들) 또는 피처(들)의 관계를 설명하기 위해 "아래", "밑", "보다 낮은", "위", "보다 위" 등과 같은 공간 상대적 용어들이 설명의 용이성을 위해 여기서 이용될 수 있다. 공간 상대적 용어들은 도면들에서 도시된 배향에 더하여 이용중에 있거나 또는 동작중에 있는 소자의 상이한 배향들을 망라하도록 의도된 것이다. 장치는 이와달리 배향될 수 있고(90° 회전되거나 또는 다른 배향으로 회전됨), 이에 따라 여기서 이용되는 공간 상대적 기술어들이 이와 똑같이 해석될 수 있다.
일부 실시예들에 따르면, 예를 들어 논리 다이와 메모리 소자와 같은 두 개의 소자들이 인터포저에 결합된다. 인터포저 상의 유전체층 내의 결합 패드들에 논리 다이를 결합한 후, 유전체층의 나머지 노출된 부분은 리세싱되어 리세싱된 유전체층으로부터 연장되는 결합 패드들의 더 큰 비율의 표면 영역을 노출시킨다. 이것은, 예를 들어, 플립 칩 결합을 사용하여 인터포저에 나중에 결합되는 메모리 소자를 위한 더 큰 결합 영역을 제공하여 결합 강도를 증대시키고, 인터포저와 메모리 소자 사이의 갭을 증가시킨다. 이러한 증가된 갭은 메모리 소자와 인터포저 사이의 언더필 충전을 위한 더 큰 공정 윈도우를 제공하여, 결합의 신뢰성을 증가시킨다. 예를 들어, 무전해 니켈/무전해 팔라듐(electroless nickel/electroless palladium; ENEP) 층과 같은 캡층이 결합 패드들의 노출된 표면 영역 위에 형성될 수 있으며, 이는 메모리 소자와 인터포저 사이의 솔더 조인트에서 형성되는 금속간 화합물(intermetallic compound; IMC)의 양을 감소시킬 수 있다.
도 1은 일부 실시예들에 따른, 집적 회로 소자(10)의 단면도이다. 집적 회로 소자(10)는 논리 다이(예를 들어, CPU(central processing unit), GPU(graphics processing unit), SoC(system-on-a-chip), 마이크로제어기 등), 메모리 다이(예를 들어, DRAM(dynamic random access memory) 다이, SRAM(static random access memory) 다이 등), 전력 관리 다이(예를 들어, PMIC(power management integrated circuit) 다이), RF(radio frequency) 다이, 센서 다이, MEMS(micro-electro-mechanical-system) 다이, 신호 처리 다이(예를 들어, DSP(digital signal processing) 다이), 프론트 엔드 다이(예를 들어, AFE(analog front-end) 다이들) 등, 또는 이들의 조합일 수 있다. 집적 회로 소자(10)는 상이한 소자 영역들을 포함하는 웨이퍼(도시되지 않음) 내에 형성된다. 일부 실시예들에서, 다중 웨이퍼들이 적층되어 웨이퍼 스택을 형성할 것이며, 이는 후속 처리에서 단품화되어 다중 다이 스택들을 형성한다. 일부 실시예들에서, 웨이퍼는 단품화되어 복수의 집적 회로 소자들(10)을 형성하고, 이는 후속 처리에서 적층되어 다중 다이 스택들을 형성한다. 집적 회로 소자(10)는 적용가능한 제조 공정들에 따라 처리되어 집적 회로를 형성할 수 있다. 예를 들어, 집적 회로 소자(10)는 반도체 기판(12), 상호연결 구조물(14), 도전성 비아(16), 다이 커넥터(22), 및 유전체층(24)을 포함할 수 있다.
반도체 기판(12)은 도핑 또는 비도핑된 실리콘, 또는 SOI(semiconductor-on-insulator) 기판의 활성층일 수 있다. 반도체 기판(12)은 게르마늄과 같은 다른 반도체 물질들; 실리콘 탄화물, 갈륨 비소, 갈륨 인, 인듐 인, 인듐 비화물, 및/또는 인듐 안티몬을 비롯한 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 비롯한 합금 반도체; 또는 이들의 조합들을 포함할 수 있다. 다층 또는 구배 기판들과 같은, 다른 기판들이 또한 이용될 수 있다. 반도체 기판(12)은 때때로 전면이라고 칭해지는 활성면(예를 들어, 도 1에서 위를 바라보고 있는 표면) 및 때때로 후면이라고 칭해지는 비활성면(예를 들어, 도 1에서 아래를 바라보고 있는 표면)을 갖는다.
소자는 반도체 기판(12)의 활성면에 형성될 수 있다. 소자는 능동 소자(예를 들어, 트랜지스터, 다이오드 등), 커패시터, 저항기 등일 수 있다. 비활성면에는 소자들이 없을 수 있다. 층간 유전체(inter-layer dielectric; ILD)가 반도체 기판(12)의 활성면 위에 있다. ILD는 소자를 둘러싸고 이를 덮을 수 있다. ILD는 PSG(Phospho-Silicate Glass), BSG(Boro-Silicate Glass), BPSG(Boron-Doped Phospho-Silicate Glass), USG(undoped Silicate Glass)와 같은 물질들로 형성된 하나 이상의 유전체층 등을 포함할 수 있다.
상호연결 구조물(14)이 반도체 기판(12)의 활성면 위에 있다. 상호연결 구조물(14)은 반도체 기판(12)의 활성면에 있는 소자들을 상호연결하여 집적 회로를 형성한다. 상호연결 구조물(14)은 예를 들어, 유전체층들 내의 금속화 패턴들에 의해 형성될 수 있다. 금속화 패턴들은 하나 이상의 유전체층 내에 형성된 금속 라인들과 비아들을 포함한다. 상호연결 구조물(14)의 금속화 패턴들은 반도체 기판(12)의 활성면에 있는 소자들에 전기적으로 커플링된다.
도전성 비아(16)가 상호연결 구조물(14) 및/또는 반도체 기판(12) 내로 연장되도록 형성된다. 도전성 비아(16)는 상호연결 구조물(14)의 금속화 패턴들에 전기적으로 커플링된다. 도전성 비아(16)를 형성하기 위한 예시로서, 예를 들어, 에칭, 밀링, 레이저 기술, 이들의 조합 등에 의해 상호연결 구조물(14) 및/또는 반도체 기판(12) 내에 리세스가 형성될 수 있다. 산화 기술과 같은 것을 사용함으로써, 얇은 유전체 물질이 리세스 내에 형성될 수 있다. 배리어층(18)이 CVD, 원자층 성막(ALD), 물리적 증착(PVD), 열 산화, 이들의 조합 등에 의해 리세스 내에 컨포멀하게 성막될 수 있다. 배리어층(18)은 티타늄 질화물, 티타늄 산질화물, 탄탈륨 질화물, 탄탈륨 산질화물, 텅스텐 질화물, 이들의 조합 등과 같은 산화물, 질화물, 또는 산질화물로부터 형성될 수 있다. 도전성 물질(20)이 배리어층(18) 위에 그리고 리세스 내에 성막될 수 있다. 도전성 물질(20)은 전기화학 도금 공정, CVD, PVD, 이들의 조합 등에 의해 형성될 수 있다. 도전성 물질들의 예시들은 구리, 텅스텐, 알루미늄, 은, 금, 이들의 조합 등이다. 도전성 물질(20)과 배리어층(18)의 과잉부분은 예를 들어 CMP(chemical-mechanical polish)에 의해 상호연결 구조물(14) 및/또는 반도체 기판(12)의 표면으로부터 제거된다. 도전성 물질(20)과 배리어층(18)의 잔존 부분들은 도전성 비아(16)를 형성한다.
예시된 실시예에서, 도전성 비아(16)는 집적 회로 소자(10)의 후면에서 아직 노출되어 있지 않다. 오히려, 도전성 비아(16)는 반도체 기판(12) 내에 매립된다. 아래에서 더 상세히 논의될 바와 같이, 도전성 비아(16)는 후속 처리에서 집적 회로 소자(10)의 후면에서 노출될 것이다. 노출 후, 도전성 비아(16)를 실리콘 관통 비아(through-silicon via) 또는 기판 관통 비아(through-substrate via)(TSV)라고 칭할 수 있다.
다이 커넥터(22)는 집적 회로 소자(10)의 전면에 있다. 다이 커넥터(22)는 외부 연결이 이루어지는 도전성 필라(pillar), 패드 등일 수 있다. 다이 커넥터(22)는 상호연결 구조물(14) 내부에 및/또는 상호연결 구조물(14) 상에 있다. 다이 커넥터(22)는 구리, 티타늄, 알루미늄 등과 같은 금속 또는 이들의 조합으로 형성될 수 있으며, 예를 들어 도금 등에 의해 형성될 수 있다.
유전체층(24)은 집적 회로 소자(10)의 전면에 있다. 유전체층(24)은 상호연결 구조물(14) 내부에 및/또는 상호연결 구조물(14) 상에 있다. 유전체층(24)은 다이 커넥터(22)를 횡측으로 캡슐화하고, 유전체층(24)은 집적 회로 소자(10)의 측벽들과 횡측으로 (공정 변동 내에서) 동일한 경계를 갖는다. 유전체층(24)은 실리콘 산화물, PSG, BSG, BPSG 등과 같은 산화물; 실리콘 질화물 등과 같은 질화물; PBO(polybenzoxazole), 폴리이미드, BCB(benzocyclobutene)계 폴리머 등과 같은 폴리머; 또는 이들의 조합일 수 있다. 유전체층(24)은 예를 들어, 스핀 코팅, 라미네이션, 화학적 증착(chemical vapor deposition; CVD) 등에 의해 형성될 수 있다. 일부 실시예들에서, 유전체층(24)의 최상면이 다이 커넥터(22)의 최상면 위에 있도록, 유전체층(24)은 다이 커넥터(22) 이후에 형성되고, 다이 커넥터(22)를 매립할 수 있다. 일부 실시예들에서, 다이 커넥터(22)는 다마신 공정, 예컨대, 단일 다마신, 듀얼 다마신 등에 의해서, 유전체층(24) 이후에 형성될 수 있다. 형성 이후, 다이 커넥터(22)와 유전체층(24)은, 예컨대, CMP 공정, 에치백 공정 등, 또는 이들의 조합을 사용하여 평탄화될 수 있다. 평탄화 이후, 다이 커넥터(22)와 유전체층(24)의 최상면은 (공정 변동 내에서) 동일 평면이고, 집적 회로 소자(10)의 전면에서 노출된다. 다른 실시예에서, 다이 커넥터(22)는 도금 공정에 의해 유전체층(24) 이후에 형성되고, 다이 커넥터(22)의 최상면이 유전체층(24)의 최상면 위로 연장되도록 융기된 커넥터(예를 들어, 마이크로범프)이다.
도 2a 내지 도 2f는 일부 실시예들에 따른, 메모리 큐브(50)를 형성하기 위한 공정 동안의 중간 단계들의 단면도들이다. 아래에서 더 상세히 논의될 바와 같이, 도 2a 내지 도 2f는 캐리어 기판(52) 상에 제1 집적 회로 소자들을 포함하는 다중 웨이퍼들을 적층함으로써 메모리 큐브(50)가 형성되는 공정을 예시한다. 제1 집적 회로 소자들은 각각 도 1을 참조하여 위에서 논의된 집적 회로 소자(10)와 유사한 구조를 가질 수 있고, 이들은, 실시예에서, 메모리 소자일 수 있다. 캐리어 기판(52)의 하나의 소자 영역(52A)에서 메모리 큐브(50)를 형성하기 위한 웨이퍼들의 적층이 도시되어 있지만, 캐리어 기판(52)은 임의의 수의 소자 영역들을 가질 수 있고, 각각의 소자 영역에서 메모리 큐브(50)가 형성될 수 있음을 이해해야 한다. 메모리 큐브(50)는 웨이퍼 온 웨이퍼(wafer-on-wafer; WoW) 적층에 의해 하향식(또는 역방향) 방식으로 형성되는데, 여기서는 메모리 큐브(50)의 최상층을 위한 웨이퍼가 제공되고, 이어서 메모리 큐브(50)의 하위층들을 위한 웨이퍼들이 최상부 웨이퍼 상에 적층된다. 웨이퍼 스택은 단품화되어 다중 메모리 큐브(50)를 형성한다. 메모리 큐브(50)는 알려진 불량 메모리 큐브(50)의 후속 처리를 감소시키거나 또는 방지하기 위해 형성 후에 테스트된다.
이어서, 메모리 큐브(50)는 고 대역폭 메모리(high bandwidth memory; HBM) 소자의 형성에서 사용될 수 있다. 구체적으로, 아래에서 더 상세히 논의될 바와 같이, 메모리 큐브(50)는 HBM 소자를 형성하기 위해 제2 집적 회로 소자 상에 더 적층될 수 있다. 제2 집적 회로 소자는 도 1을 참조하여 위에서 논의된 집적 회로 소자(10)와 유사한 구조를 가질 수 있고, 이는, 실시예에서, 논리 소자일 수 있다.
도 2a에서, 캐리어 기판(52)이 제공되고, 박리층(54)이 캐리어 기판(52) 상에 형성된다. 캐리어 기판(52)은 유리 캐리어 기판, 세라믹 캐리어 기판 등일 수 있다. 캐리어 기판(52)은 웨이퍼일 수 있으며, 다중 메모리 큐브(50)가 캐리어 기판(52) 상에 동시에 형성될 수 있다.
박리층(54)은 폴리머계 물질로 형성될 수 있으며, 후속 단계들에서 형성될 위에 있는 구조물들로부터 캐리어 기판(52)과 함께 제거될 수 있다. 일부 실시예들에서, 박리층(54)은 LTHC(Light-to-Heat-Conversion) 박리 코팅과 같이, 가열될 때 자신의 접착 특성을 잃어버리는 에폭시계 열 박리(epoxy-based thermal-release) 물질이다. 다른 실시예들에서, 박리층(54)은 자외선(UV) 광에 노출될 때 자신의 접착 특성을 잃어버리는 UV 아교일 수 있다. 박리층(54)은 액체로서 디스펜싱(dispense)되고 경화될 수 있거나, 캐리어 기판(52) 상에 적층된 라미네이트막일 수 있거나, 이와 유사한 것일 수 있다. 박리층(54)의 최상면은 평탄화될 수 있고 고도의 평탄도를 가질 수 있다.
웨이퍼(56A)가 캐리어 기판(52) 상에 적층된다. 웨이퍼(56A)는 소자 영역(52A) 내의 메모리 소자(10A)와 같은, 다중 집적 회로 소자들을 포함한다. 메모리 소자(10A)는 메모리 큐브(50) 내에 포함되도록 후속 처리에서 단품화될 것이다. 메모리 소자(10A)는 반도체 기판(12A), 상호연결 구조물(14A), 도전성 비아(16A), 및 유전체층(24A)을 포함하지만, 이 처리 단계에서는 유전체층(24A)에서 다이 커넥터를 포함하지 않는다. 웨이퍼(56A)는, 유전체층(24A)의 주 표면이 캐리어 기판(52)과 대면/접촉하도록, 캐리어 기판(52) 상에 페이스 다운(face-down)되어 적층된다. 아래에서 더 상세히 논의될 바와 같이, 메모리 큐브(50)는 단품화 이후에 다른 집적 회로 소자에 부착된다. 메모리 큐브(50)를 다른 집적 회로 소자에 부착시키기 위해 리플로우가능 커넥터가 사용된다. 일부 실시예들에서, 다이 커넥터는 유전체층(24A) 내에 형성될 수 있다(아래, 도 2e 참조). 웨이퍼 적층 동안 다이 커넥터의 손상을 방지하기 위해, 다이 커넥터는 웨이퍼 적층이 완료된 후에 형성된다.
도 2b에서, 웨이퍼(56A)가 시닝(thin)된다. 시닝은 CMP 공정, 그라인딩 공정, 에치백 공정 등 또는 이들의 조합에 의해 행해질 수 있으며, 반도체 기판(12A)의 비활성면에 대해 수행된다. 시닝은 도전성 비아(16A)를 노출시킨다. 시닝 이후, 도전성 비아(16A)의 표면과 반도체 기판(12A)의 비활성면은 (공정 변동 내에서) 동일 평면이 된다. 이와 같이, 도전성 비아(16A)는 메모리 소자(10A)의 후면에서 노출된다.
도 2c에서, 웨이퍼(56B)가 캐리어 기판(52) 위에 적층된다. 특히, 웨이퍼(56B)의 전면이 웨이퍼(56A)의 후면에 부착된다. 웨이퍼(56B)는 소자 영역(52A) 내의 메모리 소자(10B)와 같은, 다중 집적 회로 소자들을 포함한다. 메모리 소자(10B)는 메모리 큐브(50) 내에 포함되도록 후속 처리에서 단품화될 것이다. 메모리 소자(10B)는 반도체 기판(12B), 상호연결 구조물(14B), 도전성 비아(16B), 다이 커넥터(22B), 및 유전체층(24B)을 포함한다.
웨이퍼(56A)의 후면이 웨이퍼(56B)의 전면에 결합되도록, 웨이퍼(56A)와 웨이퍼(56B)는 백 투 페이스(back-to-face) 결합되는데, 예컨대, 하이브리드 결합에 의해 백 투 페이스 방식으로 직접 결합된다. 구체적으로, 웨이퍼(56A)와 웨이퍼(56B) 사이에 유전체 대 유전체 결합 및 금속 대 금속 결합이 형성된다. 예시된 실시예에서, 유전체층(58)과 다이 커넥터(60)가 웨이퍼(56A)의 후면에 형성되고, 하이브리드 결합을 위해 사용된다.
유전체층(58)은 반도체 기판(12A) 상과 같은, 웨이퍼(56A)의 후면에 형성된다. 유전체층(58)은 집적 회로 소자(10)의 측벽들과 횡측으로 (공정 변동 내에서) 동일한 경계를 갖는다. 유전체층(58)은 실리콘 산화물, PSG, BSG, BPSG 등과 같은 산화물; 실리콘 질화물 등과 같은 질화물; PBO(polybenzoxazole), 폴리이미드, BCB(benzocyclobutene)계 폴리머 등과 같은 폴리머; 또는 이들의 조합일 수 있다. 유전체층(58)은 예를 들어, 스핀 코팅, 라미네이션, 화학적 증착(chemical vapor deposition; CVD) 등에 의해 형성될 수 있다. (아래에서 더 상세하게 논의되는) 일부 실시예들에서, 유전체층(58)이 도전성 비아(16A)를 둘러싸도록 반도체 기판(12A)은 유전체층(58)을 형성하기 전에 리세싱된다.
다이 커넥터(60)는 웨이퍼(56A)의 후면에 형성되고, 도전성 비아(16A)와 물리적으로 접촉한다. 다이 커넥터(60)는 외부 연결이 이루어지는 도전성 필라(pillar), 패드 등일 수 있다. 다이 커넥터(60)는 구리, 알루미늄 등과 같은 금속으로 형성될 수 있으며, 예를 들어 도금 등에 의해 형성될 수 있다. 다이 커넥터(60)는 도전성 비아(16A)에 의해 메모리 소자(10A)의 집적 회로들에 전기적으로 연결된다. 형성 이후, 다이 커넥터(60)와 유전체층(58)은, 예컨대, CMP 공정, 에치백 공정 등, 또는 이들의 조합을 사용하여 평탄화된다. 평탄화 이후, 다이 커넥터(60)와 유전체층(58)의 최상면은 (공정 변동 내에서) 동일 평면이고, 웨이퍼(56A)의 후면에서 노출된다.
유전체층(58)은 어떠한 접착 물질(예를 들어, 다이 부착막)도 사용하지 않고서 유전체 대 유전체 결합을 통해 유전체층(24B)에 결합되고, 다이 커넥터(60)는 어떠한 공융 물질(예를 들어, 솔더)도 사용하지 않고서 금속 대 금속 결합을 통해 다이 커넥터(22B)에 결합된다. 결합은 사전 결합 및 어닐링을 포함할 수 있다. 사전 결합 동안, 웨이퍼(56A)에 대해 웨이퍼(56B)를 가압하기 위해 작은 가압력이 가해진다. 사전 결합은 15℃ 내지 30℃의 범위의 온도와 같은, 실온과 같은 저온에서 수행되며, 사전 결합 이후, 유전체층(24B)과 유전체층(58)은 서로 결합된다. 이어서 결합 강도가 후속 어닐링 단계에서 향상되는데, 이 후속 어닐링 단계에서는, 유전체층(24B)과 유전체층(58)이 약 140℃ 내지 약 280℃의 범위의 온도와 같은 고온에서 어닐링된다. 어닐링 이후, 유전체층(24B)과 유전체층(58)을 결합시키기 위해 퓨전 결합과 같은 결합이 형성된다. 예를 들어, 결합은 유전체층(58)의 물질과 유전체층(24B)의 물질 사이의 공유 결합일 수 있다. 다이 커넥터(22B)와 다이 커넥터(60)는 일대일 대응으로 서로 연결된다. 다이 커넥터(22B)와 다이 커넥터(60)는 사전 결합 이후에 물리적으로 접촉해 있을 수 있거나, 또는 어닐링 동안 물리적으로 접촉하도록 확장될 수 있다. 또한, 어닐링 동안, 다이 커넥터(22B)와 다이 커넥터(60)의 물질(예를 들어, 구리)이 혼합되어, 금속 대 금속 결합이 또한 형성된다. 따라서, 웨이퍼(56A)와 웨이퍼(56B) 사이의 결과적인 결합은 유전체 대 유전체 결합 및 금속 대 금속 결합을 모두 포함하는 하이브리드 결합이다.
다른 실시예에서, 다이 커넥터(60)는 생략된다. 유전체층(58)은 어떠한 접착 물질(예를 들어, 다이 부착막)도 사용하지 않고서 유전체 대 유전체 결합을 통해 유전체층(24B)에 결합되고, 도전성 비아(16A)는 어떠한 공융 물질(예를 들어, 솔더)도 사용하지 않고서 금속 대 금속 결합을 통해 다이 커넥터(22B)에 결합된다.
또다른 실시예에서, 유전체층(58)과 다이 커넥터(60)는 생략된다. 반도체 기판(12A)은 어떠한 접착 물질(예를 들어, 다이 부착막)도 사용하지 않고서 유전체 대 유전체 결합을 통해 유전체층(24B)에 결합될 수 있고, 도전성 비아(16A)는 어떠한 공융 물질(예를 들어, 솔더)도 사용하지 않고서 금속 대 금속 결합을 통해 다이 커넥터(22B)에 결합될 수 있다. 예를 들어, 반도체 기판(12A)의 비활성면 상에 자연 산화물, 열 산화물 등과 같은 산화물이 형성될 수 있고, 이는 유전체 대 유전체 결합을 위해 사용될 수 있다.
도 2d에서, 웨이퍼들(56C, 56D, 56E, 56F, 56G, 56H)이 캐리어 기판(52) 위에 적층되도록 위에서 설명된 단계들이 반복된다. 웨이퍼들(56C, 56D, 56E, 56F, 56G, 56H) 각각은 소자 영역(52A)에 있는 각각의 메모리 소자들(10C, 10D, 10E, 10F, 10G, 10H)과 같은 다중 집적 회로 소자들을 포함한다. 메모리 소자들(10C, 10D, 10E, 10F, 10G, 10H)은 메모리 큐브(50)에 포함되도록 후속 처리에서 단품화될 것이다. 웨이퍼들(56C, 56D, 56E, 56F, 56G, 56H) 각각은 하이브리드 결합에 의해 웨이퍼들(56B, 56C, 56D, 56E, 56F, 56G) 각각에 백 투 페이스(back-to-face) 방식으로 직접 결합된다. 적층되는 마지막 웨이퍼, 예를 들어, 웨이퍼(56H)는 웨이퍼(56H)의 도전성 비아(16H)가 전기적으로 절연된 상태로 유지되도록 시닝되지 않을 수 있다.
도 2e에서, 웨이퍼 스택, 예를 들어 웨이퍼(56A)로부터 캐리어 기판(52)을 분리(또는 "결합해제")시키기 위해 캐리어 기판 결합해제가 수행된다. 일부 실시예들에 따르면, 결합해제는 박리층(54) 상에 레이저 광 또는 UV 광과 같은 광을 투사시켜서 박리층(54)이 이러한 광의 열로 인해 분해되고 캐리어 기판(52)이 제거될 수 있도록 하는 것을 포함한다. 캐리어 기판(52)을 제거하면 메모리 큐브(50)의 상부 메모리 소자(예를 들어, 메모리 소자(10A))의 주 표면이 노출된다. 그런 후, 웨이퍼 스택은 뒤집혀지고, 테이프(도시되지 않음) 상에 배치된다.
그런 후, 다이 커넥터(22A)가 예를 들어, 웨이퍼(56A)의 전면에서의 메모리 큐브(50)의 최상층을 위해 형성된다. 다이 커넥터(22A)는 메모리 큐브를 예를 들어, 웨이퍼(102)(아래, 도 3c 참조)와 같은 다른 소자에 후속하여 연결하는데 사용된다. 다이 커넥터(22A)는 도 2c와 관련하여 전술된 다이 커넥터(60)와 유사한 물질로 그리고 유사한 방법에 의해 형성될 수 있다. 다이 커넥터(22A)는 도전성 비아(16A)에 의해 메모리 소자(10A)의 집적 회로들에 전기적으로 연결된다. 형성 이후, 다이 커넥터(22A)와 유전체층(24A)은, 예컨대, CMP 공정, 에치백 공정 등, 또는 이들의 조합을 사용하여 평탄화된다. 평탄화 이후, 다이 커넥터(22A)와 유전체층(24A)의 최상면은 (공정 변동 내에서) 동일 평면이고, 웨이퍼(56A)의 전면에서 노출된다.
도 2f에서, 예를 들어, 스크라이브 라인 영역들을 따라, 예컨대, 소자 영역(52A)과 이에 인접해 있는 소자 영역들 사이에서 단품화 공정이 수행된다. 단품화는 소잉(sawing), 레이저 커팅 등에 의해 행해질 수 있다. 단품화 공정은 다이 커넥터(22A)가 형성되기 전 또는 후에 수행될 수 있다. 단품화는 인접해 있는 소자 영역들로부터 소자 영역(52A)을 분리시킨다. 결과적인, 단품화된 메모리 큐브(50)는 소자 영역(52A)으로부터 비롯된 것이다. 메모리 큐브(50)의 메모리 소자들은 단품화 이후에 (공정 변동 내에서) 횡측으로 동일한 경계를 갖는다.
메모리 큐브(50)는 임의의 수의 층들을 포함할 수 있다는 것을 이해해야 한다. 도시된 실시예에서, 메모리 큐브(50)는 8개의 층들을 포함한다. 다른 실시예에서, 메모리 큐브(50)는 2개 층들, 4개 층들, 16개 층들, 32개 층들 등과 같이, 8개보다 많거나 적은 층들을 포함한다.
메모리 큐브(50)의 형성이 완료된 후(예를 들어, 다이 커넥터(22A)의 형성 및 메모리 큐브(50)의 단품화 이후), 결과적인 메모리 큐브(50)는 프로브(62)를 사용하여 테스트된다. 프로브(62)는 다이 커넥터(22A)에 물리적으로 그리고 전기적으로 연결된다. 알려진 양호한 메모리 큐브들만이 추가 처리를 위해 사용되도록, 다이 커넥터(22A)는 메모리 큐브(50)를 테스트하는 데 사용된다. 테스트는 메모리 소자들(10A, 10B, 10C, 10D, 10E, 10F, 10G, 10H)의 기능의 테스트를 포함할 수 있거나, 또는 메모리 소자들의 설계에 기초하여 예상될 수 있는 알려진 개방 또는 단락 회로들에 대한 테스트를 포함할 수 있다. 테스트 동안, 메모리 큐브(50)의 모든 메모리 소자들은 데이지 체인(daisy-chain) 방식으로 테스트될 수 있다.
도 3a 내지 도 3d는 일부 실시예들에 따른, HBM 소자를 형성하기 위한 공정 동안의 중간 단계들의 단면도들이다. 아래에서 더 상세히 논의될 바와 같이, 도 3a 내지 도 3d는 제2 집적 회로 소자(예를 들어, 논리 소자(10L)(도 3a 참조)) 상에 메모리 큐브(50)를 적층함으로써 HBM 소자(100)가 형성되는 공정을 나타낸다. 제2 집적 회로 소자는 웨이퍼(102) 내에 형성될 수 있는 베어 다이이다. 웨이퍼(102)의 하나의 소자 영역(102A)에서의 HBM 소자(100)의 형성이 예시되어 있지만, 웨이퍼(102)는 임의의 수의 소자 영역들을 가질 수 있고, 각각의 소자 영역에서 HBM 소자(100)가 형성될 수 있음을 이해해야 한다.
도 3a에서, 웨이퍼(102)가 획득된다. 웨이퍼(102)는 소자 영역(102A)에서 논리 소자(10L)를 포함한다. 논리 소자(10L)는 HBM 소자(100) 내에 포함되도록 후속 처리에서 단품화될 것이다. 논리 소자(10L)는 메모리 큐브(50)의 메모리 소자들을 위한 인터페이스 소자, 버퍼 소자, 제어기 소자 등일 수 있다. 일부 실시예들에서, 논리 소자(10L)는 HBM 소자(100)를 위한 입력/출력(I/O) 인터페이스를 제공한다. 논리 소자(10L)는 반도체 기판(12L), 상호연결 구조물(14L), 도전성 비아(16L), 다이 커넥터(22L), 및 유전체층(24L)을 포함한다.
다이 커넥터(22L)는 HBM 소자(100)가 구현될 수 있는 집적 회로 패키지 내의 소자들과 같은, 다른 소자들에 대한 연결에 사용된다. 일부 실시예들에서, 다이 커넥터(22L)는 유전체층(24L)을 통해 연장되는, 마이크로범프와 같은, 리플로우가능 커넥터와 함께 사용하기에 적합한 도전성 범프이다. 다이 커넥터(22A)는 (공정 변동 내에서) 실질적으로 수직인 측벽들을 가질 수 있다. 예시된 실시예에서, 다이 커넥터(22L)는 상호연결 구조물(14L)의 금속화 패턴들을 커플링시키기 위해 유전체층(24L)을 관통하여 형성된다. 다이 커넥터(22L)를 형성하기 위한 예시로서, 유전체층(24L) 내에 개구가 형성되고, 유전체층(24L) 위와 개구 내에 시드층이 형성된다. 일부 실시예들에서, 시드층은 상이한 물질들로 형성된 복수의 서브층들을 포함한 복합층 또는 단일층일 수 있는 금속층이다. 일부 실시예들에서, 시드층은 티타늄층과, 티타늄층 위의 구리층을 포함한다. 시드층은 예컨대, PVD 등을 이용하여 형성될 수 있다. 그 후, 시드층 상에 포토레지스트가 형성되고 패터닝된다. 포토레지스트는 스핀 코팅 등에 의해 형성될 수 있고, 패터닝을 위해 광에 노광될 수 있다. 포토레지스트의 패턴은 다이 커넥터(22L)에 대응한다. 패터닝은 시드층을 노출시키는 개구들을 포토레지스트를 통해 형성한다. 도전성 물질이 시드층의 노출된 부분들 상과 포토레지스트의 개구들 내에 형성된다. 도전성 물질은 전기도금 또는 무전해 도금 등과 같은, 도금에 의해 형성될 수 있다. 도전성 물질은 구리, 니켈, 티타늄, 텅스텐, 알루미늄 등과 같은 금속을 포함할 수 있다. 그런 후, 도전성 물질이 형성되어 있지 않은 시드층의 일부분들 및 포토레지스트가 제거된다. 포토레지스트는 산소 플라즈마 등을 이용하는 것과 같이, 수용가능한 애싱(ashing) 또는 스트리핑(stripping) 공정에 의해 제거될 수 있다. 포토레지스트가 제거되면, 습식 에칭(wet etching) 또는 건식 에칭(dry etching)과 같은 수용가능한 에칭 공정을 사용하여, 시드층의 노출된 부분들은 제거된다. 도전성 물질과 시드층의 잔존 부분들은 다이 커넥터(22L)를 형성한다.
도 3b에서, 웨이퍼(102)가 시닝된다. 시닝은 CMP 공정, 그라인딩 공정, 에치백 공정 등 또는 이들의 조합에 의해 행해질 수 있으며, 반도체 기판(12L)의 비활성면에 대해 수행된다. 시닝은 도전성 비아(16L)를 노출시킨다. 시닝 이후, 도전성 비아(16L)의 표면과 반도체 기판(12L)의 비활성면은 (공정 변동 내에서) 동일 평면이 된다. 이와 같이, 도전성 비아(16L)는 메모리 소자(10L)의 후면에서 노출된다.
그런 후, 유전체층(104)이 웨이퍼(102) 위에, 예를 들어 논리 소자(10L)의 후면에 형성된다. 유전체층(104)은 도 2c와 관련하여 설명된 유전체층(58)과 유사한 물질로 그리고 유사한 방법에 의해 형성될 수 있다. 그런 후, 다이 커넥터(106)가 유전체층(104)을 관통하여 연장되도록 형성된다. 다이 커넥터(106)는 도 2e와 관련하여 설명된 다이 커넥터(22A)와 유사한 물질로 그리고 유사한 방법에 의해 형성될 수 있다. 예를 들어, 다이 커넥터(106)는 어떠한 공융 물질(예를 들어, 솔더)도 사용하지 않고서, 금속 대 금속 결합과 함께 사용하기에 적합한 도전성 필라, 패드 등일 수 있다. 다이 커넥터(106)는 도전성 비아(16L)에 물리적으로 연결되고, 도전성 비아(16L)에 의해 논리 소자(10L)의 집적 회로들에 전기적으로 연결된다.
도 3c에서, 메모리 큐브(50)는 웨이퍼(102)에, 예를 들어 논리 소자(10L)의 후면에 부착된다. 웨이퍼(102)의 후면이 메모리 큐브(50)의 전면에 결합되도록, 웨이퍼(102)와 메모리 큐브(50)는 백 투 페이스 결합되는데, 예컨대, 하이브리드 결합에 의해 백 투 페이스 방식으로 직접 결합된다. 구체적으로, 웨이퍼(102)의 유전체층(104)과 메모리 큐브(50)의 유전체층(24A) 간에 유전체 대 유전체 결합이 형성되고, 웨이퍼(102)의 다이 커넥터(106)와 메모리 큐브(50)의 다이 커넥터(22A) 간에 금속 대 금속 결합이 형성된다. 웨이퍼(102)와 메모리 큐브(50)의 하이브리드 결합은 도 2c와 관련하여 웨이퍼(56A)와 웨이퍼(56B)의 하이브리드 결합에 대해 전술된 것과 유사한 방법을 사용하여 수행될 수 있다.
도 3d에서, 인캡슐런트(112)가 다양한 컴포넌트들 상에 그리고 그 주위에 형성된다. 형성 이후, 인캡슐런트(112)는 메모리 큐브(50)를 캡슐화하고, 유전체층(104)의 최상면과 메모리 큐브(50)의 각각의 메모리 소자와 접촉한다. 인캡슐런트(112)는 몰딩 화합물, 에폭시 등일 수 있다. 인캡슐런트(112)는 압축 몰딩, 전사 몰딩 등에 의해 도포될 수 있고, 메모리 큐브(50)가 매립되거나 덮히도록 웨이퍼(102) 위에 형성될 수 있다. 인캡슐런트(112)는 액체 또는 반액체 형태로 도포되고, 그런 후 경화될 수 있다. 선택적으로, 메모리 큐브(50)를 노출시키기 위해 인캡슐런트(112)에 대해 평탄화 공정이 수행된다. 평탄화 공정 후, 메모리 큐브(50)와 인캡슐런트(112)의 최상면들은 (공정 변동 내에서) 동일 평면이 된다. 평탄화 공정은, 예를 들어, CMP(chemical-mechanical polish), 그라인딩 공정 등일 수 있다. 일부 실시예들에서, 평탄화는, 예를 들어, 메모리 큐브(50)가 이미 노출된 경우, 생략될 수 있다.
그런 후, 스크라이브 라인 영역들을 따라, 예컨대, 소자 영역(102A) 주위에서 단품화 공정이 수행된다. 단품화는 소잉, 레이저 커팅 등에 의해 행해질 수 있다. 단품화 공정은 논리 소자(10L)를 포함하는 HBM 소자(100)를 형성하기 위해 인접한 소자 영역들로부터 소자 영역(102A)(논리 소자(10L)를 포함함)을 분리시킨다. 단품화된 논리 소자(10L)는 메모리 큐브(50)의 각각의 메모리 소자보다 더 큰 폭을 갖는다. 단품화 후, 논리 소자(10L)와 인캡슐런트(112)는 횡측으로 (공정 변동 내에서) 동일한 경계를 갖는다.
도전성 커넥터(114)가 다이 커넥터(22L) 상에 형성된다. 도전성 커넥터(114)는 BGA(ball grid array) 커넥터, 솔더 볼, 금속 필라, C4(controlled collapse chip connection) 범프, 마이크로 범프, ENEPIG(electroless nickel-electroless palladium-immersion gold) 기술로 형성된 범프 등일 수 있다. 도전성 커넥터(114)는 솔더, 구리, 알루미늄, 금, 니켈, 은, 팔라듐, 주석 등, 또는 이들의 조합과 같은 도전성 물질을 포함할 수 있다. 일부 실시예들에서, 도전성 커넥터(114)는 증발, 전기도금, 프린팅, 솔더 전사, 볼 배치 등을 통해 솔더층을 초기에 형성함으로써 형성된다. 솔더층이 구조물 상에서 형성되면, 원하는 범프 형상으로 물질을 형상화하기 위해 리플로우가 수행될 수 있다. 다른 실시예들에서, 도전성 커넥터(114)는 스퍼터링, 프린팅, 전기도금, 무전해 도금, CVD 등에 의해 형성된 금속 필라(예컨대, 구리 필라)를 포함한다. 금속 필라는 솔더가 없을 수 있고 실질적으로 수직한 측벽들을 갖는다. 일부 실시예들에서, 금속 캡층이 금속 필라의 최상부 상에 형성된다. 금속 캡층은 니켈, 주석, 주석 납, 금, 은, 팔라듐, 인듐, 니켈 팔라듐 금, 니켈 금 등, 또는 이들의 조합을 포함할 수 있고, 도금 공정에 의해 형성될 수 있다. 도전성 커넥터(114)는 단품화 공정 전 또는 후에 형성될 수 있다. 도전성 커넥터(114)는 외부 연결을 위해 사용될 것이다(아래에서 더 논의됨).
도 3d에서 도시된 예시적인 전자 소자(HBM 소자(100))는 개시된 실시예들의 응용들을 추가로 설명하기 위해서만 예시적인 목적으로 제공된 것이며, 개시된 실시예들을 어떤 방식으로든 제한시키는 것을 의미하지 않는다. 이어서, HBM 소자(100)는 집적 회로 패키지의 형성에서 사용된다. 구체적으로, 아래에서 더 상세히 논의될 바와 같이, HBM 소자(100)는 SiP(system-in-package)와 같은, 3차원 집적 회로(three-dimensional integrated circuit; 3DIC) 패키지로 패키징된다. 3DIC 패키지의 예시들은 CoW(chip-on-wafer) 패키지, CoWoS(chip-on-wafer-on-substrate) 패키지, InFO(integrated fan-out) 패키지 등을 포함하지만, 본 실시예들은 다른 3DIC 패키지들에 적용될 수 있음을 이해해야 한다.
도 4 내지 도 11c는 일부 실시예들에 따른, 집적 회로 패키지들을 형성하기 위한 공정 동안의 중간 단계들의 단면도들이다. 아래에서 더 상세히 논의될 바와 같이, 도 4 내지 도 10은 HBM 소자(100)가 CoW 패키지와 같은 집적 회로 패키지(300)(도 9 참조)로 패키징되는 공정을 예시한다. 그런 후, 집적 회로 패키지(300)는 CoWoS 패키지와 같은 다른 패키지를 형성하기 위해 패키지 기판(400)(도 11a 참조)에 실장된다. 집적 회로 패키지(300)는 웨이퍼(302) 상에 HBM 소자(100) 및 제3 집적 회로 소자를 적층함으로써 형성된다. 제3 집적 회로 소자는 도 1을 참조하여 위에서 논의된 집적 회로 소자(10)와 유사한 구조를 가질 수 있고, 이는, 실시예에서, 논리 소자 또는 프로세서 소자일 수 있다. 웨이퍼(302)의 하나의 패키지 영역(302A)에서의 집적 회로 패키지들의 형성이 예시되어 있지만, 웨이퍼(302)는 임의의 수의 소자 영역들을 가질 수 있고, 각각의 소자 영역에서 HBM 소자(100)가 적층될 수 있음을 이해해야 한다.
도 4에서, 웨이퍼(302)가 획득된다. 웨이퍼(302)는 패키지 영역(302A)에서 인터포저(304)를 포함한다. 인터포저(304)는 집적 회로 패키지(300) 내에 포함되도록 후속 처리에서 단품화될 것이다. 인터포저(304)는 반도체 기판(306), 상호연결 구조물(308), 도전성 비아(310), 유전체층(311), 및 다이 커넥터(312)를 포함하며, 이들은 반도체 기판(306)에 능동/수동 소자들이 없을 수 있다는 점을 제외하고, 도 1을 참조하여 위에서 논의된 집적 회로 소자(10)의 반도체 기판(12), 상호연결 구조물(14), 도전성 비아(16), 유전체층(24), 및 다이 커넥터(22)와 각각 유사할 수 있다. 다이 커넥터(312)는 구리, 티타늄, 알루미늄 등, 또는 이들의 조합과 같은 금속일 수 있다. 다이 커넥터(312)는 1㎛ 내지 10㎛ 범위의 피치(P1)를 가질 수 있으며, 이는 후속적으로 부착되는 논리 소자(아래, 도 5a 참조)와의 미세 피치 하이브리드 결합을 가능케 할 수 있다.
도 5a에서, 프로세서 소자(10P)와 같은 논리 다이가 웨이퍼(302)의 전면에, 예를 들어 인터포저(304)의 상호연결 구조물(308)에 부착된다. 도 5b는 도 5a에서 예시된 영역(500)의 모습을 예시한다. 프로세서 소자(10P)는 CPU, GPU, SoC 등과 같은 처리 장치일 수 있다. 일부 실시예들에서, 프로세서 소자(10P)는 반도체 기판(12P), 도전성 피처(20P), 반도체 기판(12P)의 전면 상의 상호연결 구조물(14P), 도전성 패드(18P), 도전성 비아(22P), 유전체층(24P), 및 다이 커넥터(26P)를 포함한다. 일부 실시예들에서, 프로세서 소자(10P)에는 TSV가 없다. 도전성 피처(20P)는 예를 들어, 반도체 기판(12P)의 논리 회로부에 연결된 도전성 라인들 또는 다른 최상부 금속 피처들일 수 있다. 도전성 패드(18P)는 예를 들어, 상호연결 구조물(14P)을 통한 외부 연결을 위해서 또는 프로세서 소자(10P)가 알려진 양호한 다이인지를 결정하기 위한 테스트를 위해 프로브(62)(위, 도 2f 참조)에 연결하기 위해서 사용될 수 있는 도전성 피처(20P) 상의 알루미늄 패드들일 수 있다. 상호연결 구조물(14P) 내의 도전성 비아(22P)는 도전성 패드(18P)를 다이 커넥터(26P)에 연결할 수 있다. 일부 실시예들에서, 도전성 비아 및/또는 도전성 라인의 다중 층들은 상호연결 구조물(14P)을 통해 도전성 패드(18P)를 다이 커넥터(26P)에 연결할 수 있다. 유전체층(24P)은 도 1과 관련하여 상술된 유전체층(24)과 유사한 물질로 그리고 유사한 방법에 의해 형성될 수 있다. 다이 커넥터(26P)는 구리, 티타늄, 알루미늄 등과 같은 유사한 물질 또는 이들의 조합으로 형성될 수 있으며, 도 1과 관련하여 상술된 다이 커넥터(22)와 유사한 방법에 의해 형성될 수 있다.
프로세서 소자(10P)와 인터포저(304)는 페이스 투 페이스(face-to-face) 결합되는데, 예를 들어, 하이브리드 결합에 의해 페이스 투 페이스 방식으로 직접 결합되어, 프로세서 소자(10P)의 전면이 인터포저(304)의 전면에 결합되도록 한다. 구체적으로, 유전체층(24P)과 유전체층(311) 간에 유전체 대 유전체 결합이 형성되고, 다이 커넥터(26P)와 다이 커넥터(312) 간에 금속 대 금속 결합이 형성된다. 하이브리드 결합은 도 2c와 관련하여 상술된 웨이퍼(56A)와 웨이퍼(56B)의 결합과 유사한 방법에 의해 수행될 수 있다. 다이 커넥터(26P)와 다이 커넥터(312) 간에 금속 대 금속 결합은 Cu-Cu 결합, Ti-Ti 결합, Al-Al 결합, Cu-Ti 결합, Cu-Al 결합, Ti-Al 결합, 또는 이들의 조합일 수 있다.
도 5c는 도전성 비아(22P)가 도전성 피처(20P) 바로 위에 형성되는 실시예를 도시한다. 도전성 패드(18P)는 다른 도전성 피처(20P)에 커플링될 수 있고, 상호연결 구조물(14P)을 형성하기 전에 프로세서 소자(10P)가 알려진 양호한 다이인지를 결정하기 위한 테스트 공정 동안 프로브(62)(상기, 도 2f 참조)에 연결하는 데 사용될 수 있다.
도 6a에서, 유전체층(311)의 노출된 부분들은 부착된 프로세서 소자(10P)를 유전체층(311)의 리세싱을 위한 마스크로서 사용하여, 자체 정렬 공정에 의해 리세싱된다. 유전체층(311)을 리세싱하는 것은 프로세서 소자(10P)에 부착되지 않은 다이 커넥터(312)의 더 큰 표면 영역을 노출시키고, 인터포저(304)와 예컨대, HBM 소자(100)(아래의 도 7a와 도 7b 참조)와 같은 후속적으로 부착되는 메모리 소자 사이의 갭을 넓힌다. 이것은 인터포저(304)와 HBM 소자(100) 간의 결합 강도를 증대시키기 위해 솔더 조인트를 형성하고 언더필 충전을 위한 충분한 공정 윈도우를 제공할 수 있다. 리세싱의 예시로서, 유전체층(311)은 예컨대, CH4, CF4, CH2F2, CHF3, O2, HBr, Cl2, NF3, N2, He 등, 또는 이들의 조합을 포함하는 하나 이상의 에천트로부터의 플라즈마를 활용하는 플라즈마 에칭을 사용하여, 리세싱될 수 있다. 그러나, HF 또는 H2와 같은 에천트를 사용하는 습식 에칭, NH3/NF3와 같은 에천트를 갖는 건식 에칭, 화학적 산화물 제거, 또는 건식 화학적 세정과 같은 다른 제거 방법이 대안적으로, 공동으로, 또는 순차적으로 활용될 수 있다. 리세싱 공정은 프로세서 소자(10P)와 결합하는 데 사용되는 유전체층(311)의 부분들을 덮기 위해 프로세서 소자(10P)를 사용함으로써 자체 정렬된다.
도 6b는 리세싱 이후의 유전체층(311)과 다이 커넥터(312)를 보여주는 도 6a에서 도시된 영역(1000)의 도면을 예시한다. 일부 실시예들에서, 다이 커넥터(312)는 5㎛ 내지 10㎛의 범위의 높이(H1)를 갖고, 유전체층(311)은 다이 커넥터(312)의 최상면 아래로 5㎛ 내지 10㎛의 범위의 높이(H2)까지 리세싱된다. 5㎛ 내지 10㎛의 범위에 있는 높이(H2)는 인터포저(304)와 후속적으로 부착되는 HBM 소자(100) 사이의 결합 강도를 향상시키기 위해 다이 커넥터(312)의 측벽의 일부분을 노출시키는 데 유리할 수 있다. 5㎛ 미만인 높이(H2)는 다이 커넥터(312)의 측벽을 충분히 노출시키지 않을 수 있고, 이는 인터포저(304)와 후속적으로 부착되는 HBM 소자(100) 사이의 결합 강도를 악화시킬 수 있다. 10㎛보다 더 큰 높이(H2)는 너무 많은 다이 커넥터(312)가 유전체층(311) 위에 있게 하여, 다이 커넥터(312)가 인터포저(304)로부터 분리될 가능성을 증가시킬 수 있다.
H1:H2의 비는 1 내지 3의 범위 내에 있을 수 있고, 이것은 인터포저(304)와 후속적으로 부착되는 HBM 소자(100) 사이의 결합 강도를 향상시키기 위해 다이 커넥터(312)의 측벽의 부분을 노출시키는 데 유리할 수 있다. 1보다 더 작은 H1:H2의 비는 다이 커넥터(312) 중 너무 많은 부분이 유전체층(311) 위에 있게 하여, 다이 커넥터(312)가 인터포저(304)로부터 분리될 가능성을 증가시킬 수 있다.3보다 더 큰 H1:H2의 비는 다이 커넥터(312)의 측벽 중 너무 작은 부분을 노출시킬 수 있고, 이는 인터포저(304)와 후속적으로 부착되는 HBM 소자(100) 사이의 결합 강도를 악화시킬 수 있다.
도 7a와 도 7b에서, HBM 소자(100)는 웨이퍼(302), 예를 들어 인터포저(304)의 상호연결 구조물(308)에 부착된다. HBM 소자(100)는 플립 칩 결합 공정으로 도전성 커넥터(114)를 리플로우시킴으로써 웨이퍼(302)의 다이 커넥터(312)에 부착될 수 있다. 일부 실시예들에서, 리플로우된 도전성 커넥터(114)는 다이 커넥터(312)의 최상면 및 측벽을 덮고 유전체층(311)의 최상면과 물리적으로 접촉한다. 유전체층(311)의 리세싱(상기 도 6a와 도 6b 참조)은 도전성 커넥터(114)가 다이 커넥터(312)의 더 큰 표면 영역을 덮게 하여, 결합 강도를 증가시킬 수 있다. 일부 실시예들에서, 도 7c에 따라 예시된 바와 같이, 다이 커넥터(312)의 하부 측벽들의 각각의 부분들은 도전성 커넥터(114)의 각각의 바닥면과 유전체층(311)의 최상면 사이에서 노출된다.
도 8에서, 언더필(316)이 도전성 커넥터(114)를 둘러싸도록, 웨이퍼(302)와 HBM 소자(100) 사이에 형성될 수 있다. 언더필(316)은 응력을 감소시킬 수 있고, 도전성 커넥터(114)의 리플로우로 인한 조인트로부터 보호할 수 있다. 유전체층(311)의 리세싱(상기 도 6a와 도 6b 참조)은 HBM 소자(100)와 인터포저(304) 사이에 더 큰 갭을 허용하며, 이는 언더필(316)을 위한 충전 공정을 향상시키고 결합 강도를 증가시킬 수 있다. 언더필(316)은 HBM 소자(100)가 부착된 후에 모세관 유동 공정에 의해 형성될 수 있거나, 또는 HBM 소자(100)가 부착되기 전에 적절한 성막 방법에 의해 형성될 수 있다. 언더필(316)의 물질은 액체 에폭시, 변형가능 겔, 실리콘 고무 등, 또는 이들의 조합일 수 있다. 하지만, 언더필(316)을 위해 임의의 적절한 물질이 사용될 수 있다.
도 9에서, 그 후 인캡슐런트(318)가 다양한 컴포넌트들 상에 그리고 그 주위에 형성된다. 형성 이후, 인캡슐런트(318)는 HBM 소자(100)와 프로세서 소자(10P)를 캡슐화하고, 언더필(316)과 접촉한다. 인캡슐런트(318)는 도 3d와 관련하여 설명된 인캡슐런트(112)와 유사한 물질로 그리고 유사한 방법에 의해 형성될 수 있다. HBM 소자(100) 및/또는 프로세서 소자(10P)를 노출시키기 위해 인캡슐런트(318)에 대해 평탄화 공정이 선택적으로 수행된다. 그런 후, 구조물은 뒤집혀지고, 테이프(도시되지 않음) 상에 배치된다.
도 10에서, 웨이퍼(302)는 시닝된다. 시닝은 CMP 공정, 그라인딩 공정, 에치백 공정 등 또는 이들의 조합에 의해 행해질 수 있으며, 웨이퍼(302)의 비활성면에 대해 수행된다. 시닝은 도전성 비아(310)를 노출시킨다. 시닝 이후, 도전성 비아(310)의 표면과 웨이퍼(302)의 비활성면은 (공정 변동 내에서) 동일 평면이 된다. 이와 같이, 도전성 비아(310)는 인터포저(304)의 후면에서 노출된다.
도전성 비아(310)를 노출시킨 후, 외부 커넥터(314)가 웨이퍼(302)의 비활성면 상에 형성되고, 도전성 비아(310)에 연결된다. 외부 커넥터(314)는 도 3a와 관련하여 설명된 다이 커넥터(22L)와 유사한 물질로 그리고 유사한 방법에 의해 형성될 수 있다. 도전성 커넥터(320)가 외부 커넥터(314) 상에 형성된다. 도전성 커넥터(320)는 도 3d와 관련하여 설명된 도전성 커넥터(114)와 유사한 물질로 그리고 유사한 방법에 의해 형성될 수 있다.
다음으로, 스크라이브 라인 영역들(301)을 따라, 예컨대, 패키지 영역(302A)과 예컨대, 패키지 영역(302B)과 같은 인접한 패키지 영역들 사이를 소잉함으로써 단품화 공정이 수행된다. 소잉은 예를 들어, 패키지 영역(302B)과 같은 인접한 패키지 영역들로부터 패키지 영역(302A)을 단품화시킨다. 그 결과, 단품화된 집적 회로 패키지(300)가 패키지 영역(302A)과 패키지 영역(302B)으로부터 각각 비롯된다.
도 11a에서, 패키지 영역(302A)(상기 도 10 참조)으로부터와 같은 집적 회로 패키지(300)는 도전성 커넥터(320)를 사용하여 패키지 기판(400)에 실장된다. 패키지 기판(400)은 기판 코어(402) 및 기판 코어(402) 위의 결합 패드(404)를 포함한다. 기판 코어(402)는 실리콘, 게르마늄, 다이아몬드 등과 같은 반도체 물질로 제조될 수 있다. 대안적으로, 실리콘 게르마늄, 실리콘 카바이드, 갈륨 비소, 인듐 비소, 인듐 인, 실리콘 게르마늄 카바이드, 갈륨 비소 인, 갈륨 인듐 인, 이들의 조합 등과 같은 화합물 물질이 또한 이용될 수 있다. 추가적으로, 기판 코어(402)는 SOI 기판일 수 있다. 일반적으로, SOI 기판은 에피택셜 실리콘, 게르마늄, 실리콘 게르마늄, SOI, SGOI, 또는 이들의 조합과 같은 반도체 물질층을 포함한다. 기판 코어(402)는, 하나의 대안적인 실시예에서, 유리섬유 강화 수지 코어와 같은 절연 코어를 기반으로 한다. 하나의 예시적인 코어 물질은 FR4와 같은 유리섬유 수지이다. 대안적인 코어 물질에는 BT(bismaleimide-triazine) 수지, 또는 대안적으로는, 다른 PCB 물질 또는 막이 포함된다. 기판 코어(402)를 위해 ABF 또는 다른 라미네이트와 같은 빌드 업 막(build up film)이 사용될 수 있다.
기판 코어(402)는 능동 소자와 수동 소자(도시되지 않음)를 포함할 수 있다. 소자 스택에 대한 설계의 구조적 및 기능적 요건들을 생성하기 위해 트랜지스터, 커패시터, 저항기, 이들의 조합 등과 같은 폭넓게 다양한 소자들이 사용될 수 있다. 이러한 소자들은 임의의 적절한 방법들을 이용하여 형성될 수 있다.
기판 코어(402)는 또한 금속화층들과 비아들(도시되지 않음)을 포함할 수 있으며, 결합 패드(404)는 이 금속화층들과 비아들에 물리적으로 및/또는 전기적으로 결합된다. 금속화층들은 능동 및 수동 소자들 위에 형성될 수 있으며, 기능 회로부를 형성하기 위해 다양한 소자들을 연결시키도록 설계된다. 금속화층들은 도전성 물질의 층들을 상호연결시키는 비아를 구비하면서 유전체 물질(예컨대, 로우 k 유전체 물질)과 도전성 물질(예컨대, 구리)의 교호 층들로 형성될 수 있고, 이것은 (성막, 다마신, 듀얼 다마신 등과 같은) 임의의 적절한 공정을 통해 형성될 수 있다. 일부 실시예들에서, 기판 코어(402)에는 능동 소자와 수동 소자가 실질적으로 없다.
일부 실시예들에서, 도전성 커넥터(320)는 리플로우(reflow)되어 외부 커넥터(314)를 결합 패드(404)에 부착시킨다. 도전성 커넥터(320)는 기판 코어(402) 내의 금속화층들을 비롯하여, 패키지 기판(400)을 집적 회로 패키지(300)에 전기적으로 및/또는 물리적으로 커플링시킨다. 일부 실시예들에서, 솔더 레지스트가 기판 코어(402) 상에 형성된다. 도전성 커넥터(320)는 결합 패드(404)에 전기적으로 그리고 기계적으로 커플링되도록 솔더 레지스트 내의 개구 내에 배치될 수 있다. 솔더 레지스트는 외부 손상으로부터 기판 코어(402)의 영역들을 보호하기 위해 사용될 수 있다.
일부 실시예들에서, 응력을 감소시키고 도전성 커넥터(320)의 리플로우로부터 초래되는 조인트들을 보호하기 위해, 집적 회로 패키지(300)와 패키지 기판(400) 사이에 그리고 도전성 커넥터(320)를 둘러싸도록 언더필(406)이 형성될 수 있다. 언더필(406)은 집적 회로 패키지(300)가 부착된 후에 모세관 유동 공정에 의해 형성될 수 있거나, 또는 집적 회로 패키지(300)가 부착되기 전에 적절한 성막 방법에 의해 형성될 수 있다. 도전성 커넥터(320)가 리플로우되기 전에는 도전성 커넥터(320)에 에폭시 플럭스(미도시됨)가 형성되어 있을 수 있고, 에폭시 플럭스의 에폭시 부분의 적어도 일부는 집적 회로 패키지(300)가 패키지 기판(400)에 부착된 후에 잔존한다. 이 잔존하는 에폭시 부분은 언더필(406)로서 작용할 수 있다.
일부 실시예들에서, 수동 소자들(예를 들어, 표면 실장 소자(surface mount device; SMD), 도시되지 않음)이 또한 집적 회로 패키지(300)에(예를 들어, 외부 커넥터(314)에) 또는 패키지 기판(400)에(예를 들어, 결합 패드(404)에) 부착될 수 있다. 예를 들어, 수동 디바이스들은 도전성 커넥터(320)와 동일한, 집적 회로 패키지(300) 또는 패키지 기판(400)의 표면에 결합될 수 있다. 수동 소자들은 패키지 기판(400) 상에 집적 회로 패키지(300)를 실장하기 전에 집적 회로 패키지(300)에 부착될 수 있거나, 또는 패키지 기판(400) 상에 집적 회로 패키지(300)를 실장하기 전 또는 후에 패키지 기판(400)에 부착될 수 있다.
도 11b는 일부 실시예들에 따른, 도 11a에서 예시된 바와 같은 영역(1000)의 모습을 예시한다. 언더필(316)이 유전체층(24L)과 유전체층(311) 사이에 배치된다. 도전성 커넥터(114)가 유전체층(24L)과는 반대쪽에 있는 다이 커넥터(22L)의 바닥면에 커플링되고, 다이 커넥터(312)의 최상면 및 측벽을 덮는다. 언더필(316)은 도전성 커넥터(114)의 측벽 및 다이 커넥터(22L)의 측벽을 덮을 수 있다. 일부 실시예들에서, 언더필(316)은 다이 커넥터(22L)의 바닥면의 일부를 덮는다. 일부 실시예들에서, 도 11c에 따라 예시된 바와 같이, 다이 커넥터(312)의 하부 측벽의 각각의 부분들은 언더필(316)에 의해 덮여 있다.
도 12 내지 도 14c는 집적 회로 패키지(350)를 형성하기 위한 공정 동안의 중간 단계들의 단면도들이다. 이 실시예에서, 집적 회로 패키지(350)는 도 7a 내지 도 11a를 참조하여 전술된 집적 회로 패키지(300)와 유사하며, 여기서 동일한 참조 번호들은 동일한 공정들을 사용하여 형성된 동일한 엘리먼트들을 나타낸다. 집적 회로 패키지(350)의 실시예들 및 그 제조는 예를 들어, 인터포저(304) 상에 HBM 소자(100)를 실장하는데 사용되는 다이 커넥터(312)가 캡층(324)에 의해 덮여 있다는 점에서, 집적 회로 패키지(300)의 실시예들 및 그 제조와는 다를 수 있다.
도 12는 캡층(324)이 다이 커넥터(312)의 노출면들 상에 형성되는, 도 6a에서 위에 도시된 실시예와 유사한 실시예를 예시한다. 캡층(324)은 예를 들어, 인터포저(304)와 후속적으로 부착되는 HBM 소자(100)(아래, 도 13a 참조) 사이의 도전성 커넥터(114)와 같은 솔더 조인트에서 형성되는 금속간 화합물(IMC)의 양을 감소시킬 수 있으며, 이는 저항을 감소시키고 소자 성능을 향상시킬 수 있다. 캡층(324)은 무전해(E-Less) 도금 공정을 사용하여 형성될 수 있다. 무전해 도금 공정은 예를 들어, 무전해 니켈/무전해 팔라듐(electroless nickel/electroless palladium; ENEP) 공정, 무전해 니켈/무전해 팔라듐/침지 금(electroless nickel/electroless palladium/immersion gold; ENEPIG) 공정, 침지 금 공정, 또는 다른 공정들을 포함할 수 있다. 예를 들어, 캡층(324)을 형성하기 위해 다른 무전해 공정들이 또한 사용될 수 있다.
도 13a에서, HBM 소자(100)는 웨이퍼(302), 예를 들어 인터포저(304)의 상호연결 구조물(308)에 부착된다. 도 13b는 일부 실시예들에 따른, 도 13a에서 예시된 바와 같은 영역(1002)의 모습을 예시한다. HBM 소자(100)는 플립 칩 결합 공정으로 도전성 커넥터(114)를 리플로우시킴으로써 웨이퍼(302)의 다이 커넥터(312)에 부착될 수 있다. 일부 실시예들에서, 리플로우된 도전성 커넥터(114)는 다이 커넥터(312)의 최상면 및 측벽 상의 캡층(324)을 덮고 유전체층(311)의 최상면과 물리적으로 접촉한다. 일부 실시예들에서, 도 13c에 따라 예시된 바와 같이, 캡층(324)의 각각의 부분들은 도전성 커넥터(114)의 각각의 바닥면과 유전체층(311)의 최상면 사이에서 노출된다.
도 14a는 도전성 커넥터(320)를 사용하여 패키지 기판(400) 상에 실장된 집적 회로 패키지(350)를 도시한다. 집적 회로 패키지(350)는 도 8 내지 도 11a와 관련하여 설명된 바와 같은 집적 회로 패키지(300)를 형성하는데 사용되는 것과 유사한 방법을 사용하여 도 13a와 도 13b에서 도시된 구조물로부터 형성될 수 있다. 도 14b는 일부 실시예들에 따른, 도 14a에서 예시된 바와 같은 영역(1002)의 모습을 예시한다. 언더필(316)이 유전체층(24L)과 유전체층(311) 사이에 배치된다. 도전성 커넥터(114)가 유전체층(24L)과는 반대쪽에 있는 다이 커넥터(22L)의 바닥면에 커플링되고, 캡층(324)을 덮는다. 언더필(316)은 도전성 커넥터(114)의 측벽 및 다이 커넥터(22L)의 측벽을 덮을 수 있다. 일부 실시예들에서, 언더필(316)은 다이 커넥터(22L)의 바닥면의 일부를 덮는다. 일부 실시예들에서, 도 14c에 따라 예시된 바와 같이, 도전성 커넥터(114)의 각각의 바닥면과 유전체층(311)의 최상면 사이의 캡층(324)의 각각의 부분들은 언더필(316)에 의해 덮여 있다.
본 개시의 양태들을 본 발명분야의 당업자가 보다 잘 이해할 수 있도록 앞에서는 여러 개의 실시예들의 특징들을 약술해왔다. 본 발명분야의 당업자는 여기서 소개한 실시예들의 동일한 목적들을 수행하거나 및/또는 동일한 장점들을 달성하기 위한 다른 공정들 및 구조물들을 설계하거나 또는 수정하기 위한 기초로서 본 발명개시를 자신들이 손쉽게 이용할 수 있다는 것을 알아야 한다. 본 발명분야의 당업자는 또한 이와 같은 등가적 구성들은 본 개시의 사상과 범위를 이탈하지 않는다는 것과, 본 개시의 사상과 범위를 이탈하지 않고서 당업자가 다양한 변경들, 대체들, 및 개조들을 본 발명에서 행할 수 있다는 것을 자각해야 한다.
실시예들
실시예 1. 방법에 있어서,
인터포저의 최상측에 논리 다이를 부착시키는 단계 - 상기 인터포저는, 상기 인터포저의 최상측 상에 있는 제1 다이 커넥터와 제2 다이 커넥터, 및 상기 제1 다이 커넥터의 적어도 하나의 측벽과 상기 제2 다이 커넥터의 적어도 하나의 측벽을 덮는 제1 유전체층을 포함하고, 상기 논리 다이는 상기 제1 다이 커넥터에 그리고 상기 제1 유전체층에 커플링되고, 상기 제2 다이 커넥터는 상기 논리 다이에 의해 노출됨 -;
상기 제1 유전체층을 리세싱하는 단계 - 상기 리세싱은 상기 제2 다이 커넥터의 적어도 하나의 측벽을 노출시킴 -; 및
상기 인터포저의 최상측에 메모리 소자를 부착시키는 단계 - 상기 메모리 소자는 상기 제2 다이 커넥터에 커플링됨 -을 포함하는 방법.
실시예 2. 실시예 1에 있어서, 상기 메모리 소자와 상기 인터포저 사이의 갭 내에 언더필(underfill)을 형성하는 단계를 더 포함하는 방법.
실시예 3. 실시예 1에 있어서, 상기 제2 다이 커넥터의 최상면과 측벽들 상에 캡층을 형성하는 단계를 더 포함하는 방법.
실시예 4. 실시예 3에 있어서, 상기 캡층을 형성하는 단계는 무전해 니켈/무전해 팔라듐 공정을 포함한 것인 방법.
실시예 5. 실시예 1에 있어서,
상기 메모리 소자와 상기 논리 다이를 인캡슐런트로 캡슐화하는 단계; 및
상기 인터포저를 패키지 기판에 결합시키는 단계를 더 포함하며, 상기 인터포저는 상기 패키지 기판과 상기 인캡슐런트 사이에 위치해 있는 것인 방법.
실시예 6. 실시예 1에 있어서, 상기 논리 다이는 제3 다이 커넥터와 제2 유전체층을 포함하며, 상기 인터포저의 최상측에 논리 다이를 부착시키는 단계는, 상기 제1 다이 커넥터와 상기 제3 다이 커넥터 간의 금속 대 금속 결합, 및 상기 제1 유전체층과 상기 제2 유전체층 간의 유전체 대 유전체 결합을 포함한 것인 방법.
실시예 7. 실시예 1에 있어서, 상기 인터포저의 최상측에 메모리 소자를 부착시키는 단계는 플립 칩 결합을 포함한 것인 방법.
실시예 8. 방법에 있어서,
인터포저 상에 프로세서 소자를 배치하는 단계;
상기 프로세서 소자의 제1 다이 커넥터와 상기 인터포저의 제2 다이 커넥터 간에 금속 대 금속 결합을 형성하고, 상기 프로세서 소자의 제1 유전체층과 상기 인터포저의 제2 유전체층 간에 유전체 대 유전체 결합을 형성하는 단계;
상기 프로세서 소자에 의해 노출된 상기 제2 유전체층의 최상부를 제거하는 것에 의해 제3 다이 커넥터의 측벽들을 노출시키는 단계;
상기 인터포저 상에 메모리 소자를 실장하는 단계 - 상기 메모리 소자를 실장하는 단계는 상기 제3 다이 커넥터의 최상면과 노출된 측벽들을 덮도록 상기 제3 다이 커넥터 상에 제1 도전성 커넥터를 리플로우(reflow)시키는 단계를 포함함 -; 및
상기 메모리 소자와 상기 인터포저 사이에 언더필(underfill)을 형성하는 단계를 포함하는 방법.
실시예 9. 실시예 8에 있어서,
상기 메모리 소자와 상기 프로세서 소자를 인캡슐런트로 캡슐화하는 단계;
상기 인캡슐런트와는 반대쪽의 상기 인터포저 상에 복수의 제2 도전성 커넥터들을 형성하는 단계; 및
상기 프로세서 소자, 상기 메모리 소자, 및 상기 인터포저의 일부분을 단품화하여, 집적 회로 패키지를 형성하는 단계를 더 포함하는 방법.
실시예 10. 실시예 8에 있어서, 상기 제3 다이 커넥터의 노출된 최상면과 측벽들 상에 캡층을 형성하는 단계를 더 포함하며, 상기 캡층은 니켈 또는 팔라듐을 포함한 것인 방법.
실시예 11. 실시예 8에 있어서, 상기 제3 다이 커넥터는 제1 높이를 갖고, 상기 제2 유전체층의 최상부를 제거하는 것은 상기 제3 다이 커넥터의 일부분을 제2 높이로 노출시키며, 상기 제1 높이 대 상기 제2 높이의 비는 1 대 3의 범위 내에 있는 것인 방법.
실시예 12. 실시예 11에 있어서, 상기 제2 높이는 5㎛ 내지 10㎛의 범위 내에 있는 것인 방법.
실시예 13. 실시예 8에 있어서, 상기 금속 대 금속 결합은 Cu-Cu 결합인 것인 방법.
실시예 14. 실시예 8에 있어서, 상기 금속 대 금속 결합은 Ti-Ti 결합 또는 Al-Al 결합인 것인 방법.
실시예 15. 실시예 8에 있어서, 상기 금속 대 금속 결합은 Cu-Ti 결합, Cu-Al 결합, 또는 Ti-Al 결합인 것인 방법.
실시예 16. 집적 회로 패키지에 있어서,
인터포저 - 상기 인터포저는,
제1 유전체층;
제1 다이 커넥터 - 상기 제1 다이 커넥터의 측벽들은 상기 제1 유전체층에 의해 덮여짐 -; 및
제2 다이 커넥터 - 상기 제2 다이 커넥터의 최상부는 상기 제1 유전체층 위에서 연장되고, 상기 제2 다이 커넥터의 최상면은 상기 제1 다이 커넥터의 최상면과 동일 평면 상에 있음 -
을 포함함 -;
상기 인터포저 상의 논리 소자 - 상기 논리 소자는 제3 다이 커넥터를 포함하고, 상기 제3 다이 커넥터는 금속 대 금속 결합으로 상기 제1 다이 커넥터에 결합됨 -; 및
상기 인터포저 상의 메모리 소자 - 상기 메모리 소자는 도전성 커넥터로 상기 인터포저에 커플링되며, 상기 도전성 커넥터는 상기 제2 다이 커넥터의 최상부를 덮음 -
를 포함하는 집적 회로 패키지.
실시예 17. 실시예 16에 있어서, 상기 제2 다이 커넥터의 최상부 위의 캡층을 더 포함하며, 상기 도전성 커넥터는 상기 캡층을 덮는 것인 집적 회로 패키지.
실시예 18. 실시예 17에 있어서, 상기 캡층은 니켈 또는 팔라듐을 포함한 것인 집적 회로 패키지.
실시예 19. 실시예 16에 있어서, 상기 인터포저와 상기 메모리 소자 사이에 배치된 언더필을 더 포함하는 집적 회로 패키지.
실시예 20. 실시예 16에 있어서, 상기 제1 유전체층은,
제1 부분 - 상기 제1 부분은 상기 논리 소자의 제2 유전체층에 결합됨 -; 및
제2 부분 - 상기 제2 부분은 5㎛ 내지 10㎛의 범위 내의 높이만큼 상기 제1 부분 아래에 있음 -을 포함한 것인 집적 회로 패키지.

Claims (10)

  1. 방법에 있어서,
    인터포저의 최상측에 논리 다이를 부착시키는 단계 - 상기 인터포저는, 상기 인터포저의 최상측 상에 있는 제1 다이 커넥터와 제2 다이 커넥터, 및 상기 제1 다이 커넥터의 적어도 하나의 측벽과 상기 제2 다이 커넥터의 적어도 하나의 측벽을 덮는 제1 유전체층을 포함하고, 상기 논리 다이는 상기 제1 다이 커넥터에 그리고 상기 제1 유전체층에 커플링되고, 상기 제2 다이 커넥터는 상기 논리 다이에 의해 노출됨 -;
    상기 제1 유전체층을 리세싱하는 단계 - 상기 리세싱은 상기 제2 다이 커넥터의 적어도 하나의 측벽을 노출시킴 -; 및
    상기 인터포저의 최상측에 메모리 소자를 부착시키는 단계 - 상기 메모리 소자는 상기 제2 다이 커넥터에 커플링됨 -
    를 포함하는 방법.
  2. 제1항에 있어서,
    상기 메모리 소자와 상기 논리 다이를 인캡슐런트로 캡슐화하는 단계; 및
    상기 인터포저를 패키지 기판에 결합시키는 단계
    를 더 포함하며,
    상기 인터포저는 상기 패키지 기판과 상기 인캡슐런트 사이에 위치해 있는 것인 방법.
  3. 제1항에 있어서,
    상기 논리 다이는 제3 다이 커넥터와 제2 유전체층을 포함하며,
    상기 인터포저의 최상측에 논리 다이를 부착시키는 단계는, 상기 제1 다이 커넥터와 상기 제3 다이 커넥터 간의 금속 대 금속 결합, 및 상기 제1 유전체층과 상기 제2 유전체층 간의 유전체 대 유전체 결합을 포함한 것인 방법.
  4. 방법에 있어서,
    인터포저 상에 프로세서 소자를 배치하는 단계;
    상기 프로세서 소자의 제1 다이 커넥터와 상기 인터포저의 제2 다이 커넥터 간에 금속 대 금속 결합을 형성하고, 상기 프로세서 소자의 제1 유전체층과 상기 인터포저의 제2 유전체층 간에 유전체 대 유전체 결합을 형성하는 단계;
    상기 프로세서 소자에 의해 노출된 상기 제2 유전체층의 최상부를 제거하는 것에 의해 제3 다이 커넥터의 측벽들을 노출시키는 단계;
    상기 인터포저 상에 메모리 소자를 실장하는 단계 - 상기 메모리 소자를 실장하는 단계는 상기 제3 다이 커넥터의 최상면과 노출된 측벽들을 덮도록 상기 제3 다이 커넥터 상에 제1 도전성 커넥터를 리플로우(reflow)시키는 단계를 포함함 -; 및
    상기 메모리 소자와 상기 인터포저 사이에 언더필(underfill)을 형성하는 단계
    를 포함하는 방법.
  5. 제4항에 있어서,
    상기 메모리 소자와 상기 프로세서 소자를 인캡슐런트로 캡슐화하는 단계;
    상기 인캡슐런트와는 반대쪽의 상기 인터포저 상에 복수의 제2 도전성 커넥터들을 형성하는 단계; 및
    상기 프로세서 소자, 상기 메모리 소자, 및 상기 인터포저의 일부분을 단품화하여(singulating), 집적 회로 패키지를 형성하는 단계
    를 더 포함하는 방법.
  6. 집적 회로 패키지에 있어서,
    인터포저 - 상기 인터포저는,
    제1 유전체층;
    제1 다이 커넥터 - 상기 제1 다이 커넥터의 측벽들은 상기 제1 유전체층에 의해 덮여짐 -; 및
    제2 다이 커넥터 - 상기 제2 다이 커넥터의 최상부는 상기 제1 유전체층 위에서 연장되고, 상기 제2 다이 커넥터의 최상부의 측벽들은 상기 제1 유전체층에 의해 덮이지 않고, 상기 제2 다이 커넥터의 최상면은 상기 제1 다이 커넥터의 최상면과 동일 평면 상에 있음 -
    를 포함함 -;
    상기 인터포저 상의 논리 소자 - 상기 논리 소자는 제3 다이 커넥터를 포함하고, 상기 제3 다이 커넥터는 금속 대 금속 결합으로 상기 제1 다이 커넥터에 결합됨 -; 및
    상기 인터포저 상의 메모리 소자 - 상기 메모리 소자는 도전성 커넥터로 상기 인터포저에 커플링되며, 상기 도전성 커넥터는 상기 제2 다이 커넥터의 최상부를 덮음 -
    를 포함하는 집적 회로 패키지.
  7. 제6항에 있어서,
    상기 제2 다이 커넥터의 최상부 위의 캡층
    을 더 포함하며,
    상기 도전성 커넥터는 상기 캡층을 덮는 것인 집적 회로 패키지.
  8. 제7항에 있어서,
    상기 캡층은 니켈 또는 팔라듐을 포함한 것인 집적 회로 패키지.
  9. 제6항에 있어서,
    상기 인터포저와 상기 메모리 소자 사이에 배치된 언더필
    을 더 포함하는 집적 회로 패키지.
  10. 집적 회로 패키지에 있어서,
    인터포저 - 상기 인터포저는,
    제1 유전체층;
    제1 다이 커넥터 - 상기 제1 다이 커넥터의 측벽들은 상기 제1 유전체층에 의해 덮여짐 -; 및
    제2 다이 커넥터 - 상기 제2 다이 커넥터의 최상부는 상기 제1 유전체층 위에서 연장되고, 상기 제2 다이 커넥터의 최상면은 상기 제1 다이 커넥터의 최상면과 동일 평면 상에 있음 -
    를 포함함 -;
    상기 인터포저 상의 논리 소자 - 상기 논리 소자는 제3 다이 커넥터를 포함하고, 상기 제3 다이 커넥터는 금속 대 금속 결합으로 상기 제1 다이 커넥터에 결합됨 -; 및
    상기 인터포저 상의 메모리 소자 - 상기 메모리 소자는 도전성 커넥터로 상기 인터포저에 커플링되며, 상기 도전성 커넥터는 상기 제2 다이 커넥터의 최상부를 덮음 -
    상기 제1 유전체층은,
    제1 부분 - 상기 제1 부분은 상기 논리 소자의 제2 유전체층에 결합됨 -; 및
    제2 부분 - 상기 제2 부분은 5㎛ 내지 10㎛의 범위 내의 높이만큼 상기 제1 부분 아래에 있음 -
    을 포함한 것인 집적 회로 패키지.
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