DE102021113639B3 - Integriertes schaltungs-package und verfahren zum bilden desselben - Google Patents

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Hsien-Wei Chen
Ming-Fa Chen
Ying-Ju Chen
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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    • H01L2224/08221—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/08225—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
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    • H01L2224/13117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/13124—Aluminium [Al] as principal constituent
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13139—Silver [Ag] as principal constituent
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144—Gold [Au] as principal constituent
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
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    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13155—Nickel [Ni] as principal constituent
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
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    • H01L2224/13163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/13164—Palladium [Pd] as principal constituent
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    • H01L2224/13166—Titanium [Ti] as principal constituent
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    • H01L2224/13638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/13655—Nickel [Ni] as principal constituent
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    • H01L2224/13664—Palladium [Pd] as principal constituent
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    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16238—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area protruding from the surface of the item
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    • H01L2224/80009—Pre-treatment of the bonding area
    • H01L2224/8003—Reshaping the bonding area in the bonding apparatus, e.g. flattening the bonding area
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    • H01L2224/808—Bonding techniques
    • H01L2224/80801—Soldering or alloying
    • H01L2224/80815—Reflow soldering
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    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
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    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
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    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
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    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80905—Combinations of bonding methods provided for in at least two different groups from H01L2224/808 - H01L2224/80904
    • H01L2224/80906—Specific sequence of method steps
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    • H01L2224/80909—Post-treatment of the bonding area
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Abstract

Ein Verfahren zum Bilden eines integrierten Schaltungs-Packages umfasst das Anbringen eines ersten Dies an einem Interposer. Der Interposer weist einen ersten Die-Verbinder und einen zweiten Die-Verbinder am Interposer und eine erste dielektrische Schicht, welche mindestens eine Seitenwand des ersten Die-Verbinders und mindestens eine Seitenwand des zweiten Die-Verbinders bedeckt, auf. Der erste Die ist an den ersten Die-Verbinder und die erste dielektrische Schicht gekoppelt, und der zweite Die-Verbinder ist durch den ersten Die freigelegt. Das Verfahren umfasst ferner das Vertiefen der ersten dielektrischen Schicht zum Freilegen mindestens einer Seitenwand des zweiten Die-Verbinders und das Anbringen eines zweiten Dies am Interposer, wobei der zweite Die an den zweiten Die-Verbinder gekoppelt ist.

Description

  • ALLGEMEINER STAND DER TECHNIK
  • Seit der Entwicklung der integrierten Schaltung (IC) ist die Halbleiterindustrie aufgrund ständiger Verbesserungen der Integrationsdichte verschiedener elektronischer Komponenten (das heißt Transistoren, Dioden, Widerstände, Kondensatoren, etc.) einem fortwährenden raschen Wachstum unterworfen. Größtenteils entsprangen diese Verbesserungen der Integrationsdichte wiederholten Verkleinerungen der minimalen Merkmalsgröße, welche es ermöglicht, mehr Komponenten in eine bestimmte Fläche zu integrieren.
  • Diese Integrationsverbesserungen sind zweidimensionaler Natur, insofern als der von den integrierten Komponenten eingenommene Bereich an der Oberfläche des Halbleiterwafers angeordnet ist. Die erhöhte Dichte und die damit zusammenhängende Verringerung der Fläche der integrierten Schaltung hat in der Regel die Fähigkeit übertroffen, eine integrierte Schaltung direkt an ein Substrat zu bonden. Zwischenelemente (engl. Interposer) sind dazu verwendet worden, Kugelkontaktbereiche von jenen des Chips zu einer größeren Fläche des Interposers umzuverteilen. Ferner haben die Interposer ein dreidimensionales Package möglich gemacht, welches mehrere Chips aufweist. Auch andere Packages sind derart entwickelt worden, dass sie dreidimensionale Aspekte einbringen.
  • DE 10 2018 124 695 A1 beschreibt das Bonden eines ersten Vorrichtungs-Die mit einem zweiten Vorrichtungs-Die. Das zweite Vorrichtungs-Die liegt über dem ersten Vorrichtungs-Die. Ein Lückenfüllungsmaterial wird über dem ersten Vorrichtungs-Die gebildet, wobei das Lückenfüllungsmaterial Abschnitte an entgegengesetzten Seiten des zweiten Vorrichtungs-Die umfasst. Das Verfahren weist ferner das Durchführen einer Planarisierung auf, um das zweite Vorrichtungs-Die freizulegen, wobei ein verbleibender Abschnitt des Lückenfüllungsmaterials einen Isolierungsbereich bildet, eine erste und eine zweite Durchkontaktierung bildend, die durch den Isolierungsbereich hindurch gehen, um mit dem ersten Vorrichtungs-Die elektrisch zu koppeln.
  • Figurenliste
    • 1 ist eine Querschnittsansicht eines IC-Bauteils im Einklang mit einigen Ausführungsformen.
    • Die 2A bis 2F sind Querschnittsansichten von Zwischenschritten während eines Prozesses zum Bilden eines Speicherwürfels im Einklang mit einigen Ausführungsformen.
    • Die 3A bis 3D sind Querschnittsansichten von Zwischenschritten während eines Prozesses zum Bilden einer HBM-Vorrichtung im Einklang mit einigen Ausführungsformen.
    • Die 4 bis 11C sind Querschnittsansichten von Zwischenschritten während eines Prozesses zum Bilden integrierter Schaltungs-Packages im Einklang mit einigen Ausführungsformen.
    • Die 12 bis 14C sind Querschnittsansichten von Zwischenschritten während eines Prozesses zum Bilden integrierter Schaltungs-Packages im Einklang mit einigen anderen Ausführungsformen.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Im Einklang mit einigen Ausführungsformen sind zwei Bauelemente, wie zum Beispiel ein Logik-Die und eine Speichervorrichtung an ein Zwischenelement (engl.: Interposer) gebondet. Nach der Bondung des Logik-Dies an Bondungs-Pads in einer dielektrischen Schicht am Interposer wird der verbleibende freiliegende Abschnitt der dielektrischen Schicht vertieft, um einen größeren Anteil der Flächenbereiche der Bondungs-Pads, welche sich von der vertieften dielektrischen Schicht weg erstrecken, freizulegen. Dies schafft einen größeren Bondungs-Bereich für eine Speichervorrichtung, welche anschließend zum Beispiel durch Flip-Chip-Bondung an den Interposer gebondet wird, wodurch die Stärke der Bondung verbessert und ein Zwischenraum zwischen dem Interposer und der Speichervorrichtung vergrößert wird. Dieser vergrößerte Zwischenraum stellt ein größeres Prozessfenster zum Unterfüllen mit einer Füllung zwischen der Speichervorrichtung und dem Interposer bereit, was die Zuverlässigkeit der Bondung erhöht. Eine Deckschicht, wie zum Beispiel eine Schicht aus stromlos aufgebrachtem Nickel/stromlos aufgebrachtem Palladium (ENEP), kann über dem freiliegenden Flächenbereich der Bondungs-Pads gebildet werden, was die Menge an intermetallischer Verbindung (IMC), welche sich in Lötverbindungen zwischen der Speichervorrichtung und dem Interposer bildet, verringern kann.
  • 1 ist eine Querschnittsansicht eines IC-Bauteils 10 im Einklang mit einigen Ausführungsformen. Das IC-Bauteil 10 kann ein Logik-Die (zum Beispiel eine zentrale Verarbeitungseinheit (CPU), eine Grafik-Verarbeitungseinheit (GPU), ein System-auf-einem-Chip (SoC), ein Mikrocontroller, etc.), ein Speicher-Die (zum Beispiel ein dynamischer Direktzugriffsspeicher-Die (DRAM-Die), ein statischer Direktzugriffsspeicher-Die (SRAM-Die), etc.), ein Energieverwaltungs-Die (zum Beispiel ein integrierter Energieverwaltungsschaltungs-Die (PMIC-Die)), ein Funkfrequenz-Die (RF-Die), ein Sensor-Die, ein mikroelektromechanischer System-Die (MEMS-Die), ein Signalverarbeitungs-Die (zum Beispiel ein digitaler Signalverarbeitungs-Die (DSP-Die)), ein Front-End-Die (zum Beispiel analoge Front-End-Dies (AFE-Dies)), dergleichen oder eine Kombination davon sein. Das IC-Bauteil 10 wird in einem Wafer (nicht gezeigt) gebildet, welcher verschiedene Vorrichtungsbereiche aufweist. In einigen Ausführungsformen werden mehrere Wafer gestapelt, um einen Wafer-Stapel zu bilden, welcher bei der anschließenden Verarbeitung vereinzelt wird, um mehrere Die-Stapel zu bilden. In einigen Ausführungsformen wird ein Wafer vereinzelt, um eine Mehrzahl von IC-Bauteilen 10 zu bilden, welche bei der anschließenden Verarbeitung gestapelt werden, um mehrere Die-Stapel zu bilden. Das IC-Bauteil 10 kann im Einklang mit anwendbaren Fertigungsprozessen verarbeitet werden, um integrierte Schaltungen zu bilden. Zum Beispiel kann das IC-Bauteil 10 ein Halbleitersubstrat 12, eine Interconnect-Struktur 14, leitfähige Durchkontaktierungen 16, Die-Verbinder 22 und eine dielektrische Schicht 24 aufweisen.
  • Das Halbleitersubstrat 12 kann Silizium, dotiert oder undotiert, oder eine aktive Schicht eines Halbleiter-auf-Isolator-Substrats (SOI-Substrats) sein. Das Halbleitersubstrat 12 kann weitere Halbleitermaterialien, wie zum Beispiel Germanium; einen Verbundhalbleiter enthaltend Siliziumkarbid, Gallium-Arsen, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; einen Legierungshalbleiter enthaltend SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP; oder Kombinationen davon, enthalten. Andere Substrate, wie zum Beispiel mehrschichtige oder Gradientensubstrate, können ebenfalls verwendet werden. Das Halbleitersubstrat 12 weist eine aktive Fläche (zum Beispiel die Fläche, welche in 1 nach oben gerichtet ist), welche manchmal als eine Vorderseite bezeichnet wird, und eine inaktive Fläche (zum Beispiel die Fläche, welche in 1 nach unten gerichtet ist), welche manchmal als eine Rückseite bezeichnet wird, auf.
  • Bauelemente können an der aktiven Fläche des Halbleitersubstrats 12 gebildet werden. Die Bauelemente können aktive Bauelemente (zum Beispiel Transistoren, Dioden, etc.), Kondensatoren, Widerstände, etc. sein. Die inaktive Fläche kann frei von Bauelementen sein. Ein Zwischenschicht-Dielektrikum (ILD) ist über der aktiven Fläche des Halbleitersubstrats 12 angeordnet. Das ILD umgibt die Bauelemente und kann diese bedecken. Das ILD kann eine oder mehrere dielektrische Schichten gebildet aus Materialien wie zum Beispiel Phosphorsilikatglas (PSG), Borosilikatglas (BSG), bordodiertes Phosphorsilikatglas (BPSG), undotiertes Silikatglas (USG) oder dergleichen, aufweisen.
  • Die Interconnect-Struktur 14 ist über der aktiven Fläche des Halbleitersubstrats 12 angeordnet. Die Interconnect-Struktur 14 verbindet die Bauelemente an der aktiven Fläche des Halbleitersubstrats 12, um eine integrierte Schaltung zu bilden. Die Interconnect-Struktur 14 kann zum Beispiel durch Metallisierungsstrukturen in dielektrischen Schichten gebildet werden. Die Metallisierungsstrukturen weisen Metallleitungen und Durchkontaktierungen auf, welche in einer oder mehreren dielektrischen Schichten gebildet werden. Die Metallisierungsstrukturen der Interconnect-Struktur 14 sind elektrisch an die Bauelemente an der aktiven Fläche des Halbleitersubstrats 12 gekoppelt.
  • Die leitfähigen Durchkontaktierungen 16 sind derart gebildet, dass sie sich in die Interconnect-Struktur 14 und/oder das Halbleitersubstrat 12 erstrecken. Die leitfähigen Durchkontaktierungen 16 sind elektrisch an Metallisierungsstrukturen der Interconnect-Struktur 14 gekoppelt. Als ein Beispiel zum Bilden der leitfähigen Durchkontaktierungen 16 können Vertiefungen in der Interconnect-Struktur 14 und/oder dem Halbleitersubstrat 12 zum Beispiel durch Ätzen, Fräsen, Lasertechniken, eine Kombination davon und/oder dergleichen gebildet werden. Ein dünnes dielektrisches Material kann zum Beispiel durch Verwendung einer Oxidationstechnik in den Vertiefungen gebildet werden. Eine Barriereschicht 18 kann konform zum Beispiel durch CVD, Atomlagenabscheidung (ALD), physische Aufdampfung (PVD), thermische Oxidation, eine Kombination davon oder dergleichen in den Öffnungen aufgebracht werden. Die Barriereschicht 18 kann aus einem Oxid, einem Nitrid oder einem Oxynitrid, wie zum Beispiel Titannitrid, Titanoxynitrid, Tantalnitrid, Tantaloxynitrid, Wolframnitrid, einer Kombination davon und/oder dergleichen gebildet werden. Ein leitfähiges Material 20 kann über der Barriereschicht 18 und in den Öffnungen aufgebracht werden. Das leitfähige Material 20 kann durch einen elektrochemischen Plattierungsprozess, CVD, PVD, eine Kombination davon und/oder dergleichen gebildet werden. Beispiele für die leitfähigen Materialien sind Kupfer, Wolfram, Aluminium, Silber, Gold, eine Kombination davon und/oder dergleichen. Überschüssiges leitfähiges Material 20 und überschüssige Barriereschicht 18 werden von der Oberfläche der Interconnect-Struktur 14 und/oder des Halbleitersubstrats 12 zum Beispiel durch chemisch-mechanisches Polieren (CMP) entfernt. Verbleibende Abschnitte der Barriereschicht 18 und das leitfähige Material 20 bilden die leitfähigen Durchkontaktierungen 16.
  • In der dargestellten Ausführungsform sind die leitfähigen Durchkontaktierungen 16 an der Rückseite des IC-Bauteils 10 noch nicht freigelegt. Vielmehr sind die leitfähigen Durchkontaktierungen 16 im Halbleitersubstrat 12 eingebettet. Wie nachfolgend ausführlicher erörtert wird, werden die leitfähigen Durchkontaktierungen 16 an der Rückseite des IC-Bauteils 10 bei der nachfolgenden Verarbeitung freigelegt. Nach der Exposition können die leitfähigen Durchkontaktierungen 16 als Durchkontaktierungen durch das Silizium oder Durchkontaktierungen durch das Substrat (TSV) bezeichnet werden.
  • Die Die-Verbinder 22 sind an der Vorderseite des IC-Bauteils 10 angeordnet. Die Die-Verbinder 22 können leitfähige Säulen, Pads oder dergleichen sein, zu welchen externe Verbindungen hergestellt werden. Die Die-Verbinder 22 sind in der und/oder an der Interconnect-Struktur 14 angeordnet. Die Die-Verbinder 22 können aus einem Metall, wie zum Beispiel Kupfer, Titan, Aluminium, dergleichen oder eine Kombination daraus, gebildet werden, und können zum Beispiel durch Plattierung oder dergleichen gebildet werden.
  • Die dielektrische Schicht 24 ist an der Vorderseite des IC-Bauteils 10 angeordnet. Die dielektrische Schicht 24 ist in und/oder an der Interconnect-Struktur 14 angeordnet. Die dielektrische Schicht 24 schließt die Die-Verbinder 22 seitlich ein, und die dielektrische Schicht 24 ist seitlich bündig (abhängig von Prozessschwankungen) mit Seitenwänden des IC-Bauteils 10. Die dielektrische Schicht 24 kann ein Oxid, wie zum Beispiel Siliziumoxid, PSG, BSG, BPSG oder dergleichen; ein Nitrid, wie zum Beispiel Siliziumnitrid oder dergleichen; ein Polymer, wie zum Beispiel Polybenzoxazol (PBO), Polyimid, ein Polymer basierend auf Benzocyclobuten (BCB) oder dergleichen; dergleichen oder eine Kombination davon sein. Die dielektrische Schicht 24 kann zum Beispiel durch Rotationsbeschichtung, Laminierung, chemische Dampfabscheidung (CVD) oder dergleichen gebildet werden. In einigen Ausführungsformen wird die dielektrische Schicht 24 nach den Die-Verbindern 22 gebildet, und kann die Die-Verbinder 22 derart einbetten, dass die obere Fläche der dielektrischen Schicht 24 über den oberen Flächen der Die-Verbinder 22 angeordnet ist. In einigen Ausführungsformen werden die Die-Verbinder 22 nach der dielektrischen Schicht 24 gebildet, zum Beispiel durch einen Damaszenerprozess, zum Beispiel Einzeldamaszener, Doppeldamaszener oder dergleichen. Nach der Bildung können die Die-Verbinder 22 und die dielektrische Schicht 24 zum Beispiel unter Verwendung eines CMP-Prozesses, eines Rückätzprozesses, dergleichen oder einer Kombination davon, planarisiert werden. Nach der Planarisierung sind die oberen Flächen der Die-Verbinder 22 und der dielektrischen Schicht 24 komplanar (abhängig von Prozessschwankungen) und sind an der Vorderseite des IC-Bauteils 10 freigelegt. In einer weiteren Ausführungsform werden die Die-Verbinder 22 nach der dielektrischen Schicht 24 gebildet, zum Beispiel durch einen Plattierungsprozess, und sind erhöhte Verbinder (zum Beispiel Mikrohöcker), sodass sich die oberen Flächen der Die-Verbinder 22 über der oberen Fläche der dielektrischen Schicht 24 erstrecken.
  • Die 2A bis 2F sind Querschnittsansichten von Zwischenschritten während eines Prozesses zum Bilden eines Speicherwürfels 50 im Einklang mit einigen Ausführungsformen. Wie unten ausführlicher erörtert wird, stellen die 2A bis 2F einen Prozess dar, in welchen ein Speicherwürfel 50 durch das Stapeln mehrerer Wafer, welche erste IC-Bauteile an einem Trägersubstrat 52 aufweisen, gebildet wird. Die ersten IC-Bauteile können jeweils eine Struktur ähnlich dem oben unter Bezugnahme auf 1 erörterten IC-Bauteil 10 aufweisen, und können in einer Ausführungsform Speichervorrichtungen sein. Zwar ist das Stapeln von Wafern zum Bilden eines Speicherwürfels 50 in einem Vorrichtungsbereich 52A des Trägersubstrats 52 dargestellt, es versteht sich jedoch, dass das Trägersubstrat 52 eine beliebige Anzahl von Vorrichtungsbereichen aufweisen kann, und in jedem der Vorrichtungsbereiche ein Speicherwürfel 50 gebildet werden kann. Der Speicherwürfel 50 wird von oben nach unten (oder umgekehrt) durch Wafer-auf-Wafer-Stapelung (WoW-Stapelung) gebildet, wobei ein Wafer für die oberste Schicht des Speicherwürfels 50 bereitgestellt wird, und Wafer für darunterliegende Schichten des Speicherwürfels 50 nacheinander auf den obersten Wafer gestapelt werden. Der Wafer-Stapel wird vereinzelt, um mehrere Speicherwürfel 50 zu bilden. Die Speicherwürfel 50 werden nach ihrer Bildung getestet, um eine nachfolgende Verarbeitung als schlecht bekannter Speicherwürfel 50 zu verringern oder zu verhindern.
  • Anschließend kann der Speicherwürfel 50 bei der Bildung einer Speichervorrichtung mit hoher Bandbreite (HBM-Vorrichtung) verwendet werden. Wie nachfolgend ausführlicher erörtert wird, kann der Speicherwürfel 50 ferner insbesondere auf ein zweites IC-Bauteil gestapelt werden, um eine HBM-Vorrichtung zu bilden. Das zweite IC-Bauteil kann eine Struktur ähnlich dem oben unter Bezugnahme auf 1 erörterten IC-Bauteil 10 aufweisen, und kann in einer Ausführungsform eine Logikvorrichtung sein.
  • In 2A ist ein Trägersubstrat 52 bereitgestellt, und eine Trennschicht 54 ist am Trägersubstrat 52 gebildet worden. Das Trägersubstrat 52 kann ein Glasträgersubstrat, ein Keramikträgersubstrat oder dergleichen sein. Das Trägersubstrat 52 kann ein Wafer sein, sodass mehrere Speicherwürfel 50 gleichzeitig auf dem Trägersubstrat 52 gebildet werden können.
  • Die Trennschicht 54 kann aus einem Material auf Polymerbasis gebildet sein, welches zusammen mit dem Trägersubstrat 52 aus den darüberliegenden Strukturen entfernt werden kann, welche in nachfolgenden Schritten gebildet werden. In einigen Ausführungsformen ist die Trennschicht 54 ein thermisches Trennmaterial auf Epoxidbasis, welches seine Hafteigenschaft verliert, wenn es erhitzt wird, wie zum Beispiel eine Licht-Wärme-Umwandlungs-Trennschicht (LTHC-Trennschicht). In anderen Ausführungsformen kann die Trennschicht 54 ein Ultraviolettklebstoff (UV-Klebstoff) sein, welcher seine Hafteigenschaft verliert, wenn er UV-Lichtern ausgesetzt wird. Die Trennschicht 54 kann als eine Flüssigkeit aufgetragen und ausgehärtet werden, kann ein Laminatfilm sein, welcher auf das Trägersubstrat 52 geschichtet wird, oder kann dergleichen sein. Die obere Fläche der Trennschicht 54 kann eingeebnet werden, und kann einen hohen Grad an Ebenheit aufweisen.
  • Ein Wafer 56A wird auf das Trägersubstrat 52 gestapelt. Der Wafer 56A weist mehrere IC-Bauteile, wie zum Beispiel eine Speichervorrichtung 10A im Vorrichtungsbereich 52A, auf. Die Speichervorrichtung 10A kann bei der nachfolgenden Verarbeitung vereinzelt werden, um in den Speicherwürfel 50 aufgenommen zu werden. Die Speichervorrichtung 10A weist ein Halbleitersubstrat 12A, eine Interconnect-Struktur 14A, leitfähige Durchkontaktierungen 16A und eine dielektrische Schicht 24A auf, weist in diesem Schritt der Verarbeitung jedoch keine Die-Verbinder in der dielektrischen Schicht 24A auf. Der Wafer 56A wird mit der Vorderseite nach unten auf das Trägersubstrat 52 gestapelt, sodass eine Hauptfläche der dielektrischen Schicht 24A dem Trägersubstrat 52 zugewandt ist, bzw. dieses kontaktiert. Wie nachfolgend ausführlicher erörtert, wird der Speicherwürfel 50 nach der Vereinzelung an einem weiteren IC-Bauteil angebracht. Aufschmelzbare Verbinder werden dazu verwendet, den Speicherwürfel 50 am anderen IC-Bauteil anzubringen. In einigen Ausführungsformen können Die-Verbinder in der dielektrischen Schicht 24A gebildet werden (siehe unten, 2E). Die Die-Verbinder werden gebildet, nachdem die Wafer-Stapelung abgeschlossen worden ist, um eine Beschädigung der Die-Verbinder während des Wafer-Stapelns zu vermeiden.
  • In 2B wird der Wafer 56A verdünnt. Das Verdünnen kann ein CMP-Prozess, ein Schleifprozess, ein Rückätzprozess, dergleichen oder Kombinationen davon sein, und wird an der inaktiven Fläche des Halbleitersubstrats 12A vorgenommen. Das Verdünnen legt die leitfähigen Durchkontaktierungen 16A frei. Nach dem Verdünnen sind Oberflächen der leitfähigen Durchkontaktierungen 16A und die inaktive Fläche des Halbleitersubstrats 12A komplanar (abhängig von Prozessschwankungen). Somit sind die leitfähigen Durchkontaktierungen 16A an der Rückseite der Speichervorrichtung 10A freigelegt.
  • In 2C wird ein Wafer 56B über das Trägersubstrat 52 gestapelt. Insbesondere wird die Vorderseite des Wafers 56B an der Rückseite des Wafers 56A angebracht. Der Wafer 56B weist mehrere IC-Bauteile, wie zum Beispiel eine Speichervorrichtung 10B im Vorrichtungsbereich 52A, auf. Die Speichervorrichtung 10B kann bei der nachfolgenden Verarbeitung vereinzelt werden, um in den Speicherwürfel 50 aufgenommen zu werden. Das IC-Bauteil 10B weist ein Halbleitersubstrat 12B, eine Interconnect-Struktur 14B, leitfähige Durchkontaktierungen 16B, Die-Verbinder 22B und eine dielektrische Schicht 24B auf.
  • Der Wafer 56A und der Wafer 56B sind derart Rückseite-an-Vorderseite gebondet, zum Beispiel direkt Rückseite-an-Vorderseite gebondet durch Hybrid-Bondung, dass die Rückseite des Wafers 56A an die Vorderseite des Wafers 56B gebondet ist. Insbesondere werden Bonds von Dielektrikum an Dielektrikum und Bonds von Metall an Metall zwischen dem Wafer 56A und dem Wafer 56B gebildet. In der dargestellten Ausführungsform sind eine dielektrische Schicht 58 und Die-Verbinder 60 an der Rückseite des Wafer 56A gebildet, und werden für die Hybrid-Bondung verwendet.
  • Die dielektrische Schicht 58 wird an der Rückseite des Wafers 56A gebildet, wie zum Beispiel am Halbleitersubstrat 12A. Die dielektrische Schicht 58 ist seitlich bündig (abhängig von Prozessschwankungen) mit Seitenwänden des IC-Bauteils 10. Die dielektrische Schicht 58 kann ein Oxid, wie zum Beispiel Siliziumoxid, PSG, BSG, BPSG oder dergleichen; ein Nitrid, wie zum Beispiel Siliziumnitrid oder dergleichen; ein Polymer, wie zum Beispiel Polybenzoxazol (PBO), Polyimid, ein Polymer basierend auf Benzocyclobuten (BCB) oder dergleichen; dergleichen; oder eine Kombination davon sein. Die dielektrische Schicht 58 kann zum Beispiel durch Rotationsbeschichtung, Laminierung, chemische Dampfabscheidung (CVD) oder dergleichen gebildet werden. In einigen Ausführungsformen (welche nachfolgend ausführlicher erörtert werden) wird das Halbleitersubstrat 12A vertieft, bevor die dielektrische Schicht 58 gebildet wird, sodass die dielektrische Schicht 58 die leitfähigen Durchkontaktierungen 16A umgibt.
  • Die Die-Verbinder 60 werden an der Rückseite des Wafers 56A, gebildet, und sind in physischen Kontakt mit den leitfähigen Durchkontaktierungen 16A angeordnet. Die Die-Verbinder 60 können leitfähige Säulen, Pads oder dergleichen sein, zu welchen externe Verbindungen hergestellt werden. Die Die-Verbinder 60 können aus einem Metall, wie zum Beispiel Kupfer, Aluminium oder dergleichen, gebildet werden, und können zum Beispiel durch Plattierung oder dergleichen gebildet werden. Die Die-Verbinder 60 sind durch die leitfähigen Durchkontaktierungen 16A elektrisch mit integrierten Schaltungen der Speichervorrichtung 10A verbunden. Nach der Bildung werden die dielektrische Schicht 58 und die Die-Verbinder 60 zum Beispiel unter Verwendung eines CMP-Prozesses, eines Rückätzprozesses, dergleichen oder Kombinationen davon, planarisiert. Nach der Planarisierung sind die oberen Flächen der Die-Verbinder 60 und der dielektrischen Schicht 58 komplanar (abhängig von Prozessschwankungen), und sind an der Rückseite des Wafers 56A freigelegt.
  • Die dielektrische Schicht 58 wird durch Bondung von Dielektrikum an Dielektrikum an die dielektrische Schicht 24B gebondet, ohne irgendein Klebematerial (zum Beispiel Die-Befestigungsfilm) zu verwenden, und die Die-Verbinder 60 werden durch Bondung von Metall an Metall an die Die-Verbinder 22B gebondet, ohne irgendein eutektisches Material (zum Beispiel Lot) zu verwenden. Die Bondung kann eine Vor-Bondung und ein Tempern umfassen. Während der Vor-Bondung wird eine kleine Druckkraft ausgeübt, um den Wafer 56B gegen den Wafer 56A zu drücken. Die Vor-Bondung wird bei einer niedrigen Temperatur, wie zum Beispiel Raumtemperatur, also zum Beispiel einer Temperatur im Bereich von 15° C bis 30° C, vorgenommen, und nach der Vor-Bondung sind die dielektrische Schicht 24B und die dielektrische Schicht 58 aneinander gebondet. Die Bondungs-Stärke wird dann in einem anschließenden Temper-Schritt verbessert, in welchem die dielektrische Schicht 24B und die dielektrische Schicht 58 bei einer hohen Temperatur, wie zum Beispiel einer Temperatur im Bereich von 140° C bis 280° C getempert werden. Nach dem Tempern sind Bonds, wie zum Beispiel Schmelz-Bonds, gebildet worden, welche die dielektrische Schicht 24B und die dielektrische Schicht 58 aneinander bonden. Die Bonds können zum Beispiel kovalente Bonds zwischen dem Material der dielektrischen Schicht 58 und dem Material der dielektrischen Schicht 24B sein. Die Die-Verbinder 22B und die Die-Verbinder 60 werden mit einer Eins-zu-Eins-Entsprechung miteinander verbunden. Die Die-Verbinder 22B und die Die-Verbinder 60 können nach der Vor-Bondung in physischem Kontakt miteinander sein, oder können sich während des Temperns ausdehnen, um in physischen Kontakt miteinander zu kommen. Ferner vermischt sich während des Temperns das Material der Die-Verbinder 22B und der Die-Verbinder 60 (zum Beispiel Kupfer) miteinander, sodass auch Bonds von Metall an Metall gebildet werden. Somit sind die entstehenden Bonds zwischen dem Wafer 56A und dem Wafer 56B Hybrid-Bonds, welche sowohl Bonds von Dielektrikum an Dielektrikum als auch Bonds von Metall an Metall aufweisen.
  • In einer weiteren Ausführungsform werden die Die-Verbinder 60 weggelassen. Die dielektrische Schicht 58 wird durch Bondung von Dielektrikum an Dielektrikum an die dielektrische Schicht 24B gebondet, ohne irgendein Klebematerial (zum Beispiel Die-Befestigungsfilm) zu verwenden, und die leitfähigen Durchkontaktierungen 16A werden durch Bondung von Metall an Metall an die Die-Verbinder 22B gebondet, ohne irgendein eutektisches Material (zum Beispiel Lot) zu verwenden.
  • In noch einer weiteren Ausführungsform werden die dielektrische Schicht 58 und die Die-Verbinder 60 weggelassen. Das Halbleitersubstrat 12A kann durch Bondung von Dielektrikum an Dielektrikum an die dielektrische Schicht 24B gebondet werden, ohne irgendein Klebematerial (zum Beispiel Die-Befestigungsfilm) zu verwenden, und die leitfähigen Durchkontaktierungen 16A können durch Bondung von Metall an Metall an die Die-Verbinder 22B gebondet werden, ohne irgendein eutektisches Material (zum Beispiel Lot) zu verwenden. Zum Beispiel kann ein Oxid, wie zum Beispiel ein natives Oxid, ein thermisches Oxid oder dergleichen, an der inaktiven Fläche des Halbleitersubstrats 12A gebildet werden, und kann für die Bondung von Dielektrikum an Dielektrikum verwendet werden.
  • In 2D werden die oben beschriebenen Schritte wiederholt, sodass die Wafer 56C, 56D, 56E, 56F, 56G, 56H über das Trägersubstrat 52 gestapelt werden. Die Wafer 56C, 56D, 56E, 56F, 56G, 56H weisen jeweils mehrere IC-Bauteile, wie zum Beispiel die Speichervorrichtungen 10C, 10D, 10E, 10F, 10G beziehungsweise 10H im Vorrichtungsbereich 52A, auf. Die Speichervorrichtungen 10C, 10D, 10E, 10F, 10G, 10H können bei der nachfolgenden Verarbeitung vereinzelt werden, um in den Speicherwürfel 50 aufgenommen zu werden. Jeder der Wafer 56C, 56D, 56E, 56F, 56G, 56H wird Rückseite an Rückseite durch Hybrid-Bondung direkt an die Wafer 56B, 56C, 56D, 56E, 56F beziehungsweise 56G gebondet. Der letzte Wafer, welcher gestapelt wird, zum Beispiel der Wafer 56H, kann nicht verdünnt werden, sodass die leitfähigen Durchkontaktierungen 16H des Wafers 56H elektrisch isoliert bleiben.
  • In 2E wird eine Trägersubstrat-Entbondung vorgenommen, um das Trägersubstrat 52 vom Wafer-Stapel, zum Beispiel dem Wafer 56A, zu lösen (oder zu „entbonden“). Im Einklang mit einigen Ausführungsformen umfasst die Entbondung das Projizieren eines Lichts, zum Beispiel eines Laserlichts oder eines UV-Lichts, auf die Trennschicht 54, sodass sich die Trennschicht 54 unter der Hitze des Lichts zersetzt, und das Trägersubstrat 52 entfernt werden kann. Das Entfernen des Trägersubstrats 52 legt die Hauptfläche der oberen Speichervorrichtung (zum Beispiel der Speichervorrichtung 10A) des Speicherwürfels 50 frei. Dann wird der Wafer-Stapel umgedreht und auf einem Band (nicht gezeigt) platziert.
  • Dann werden Die-Verbinder 22A für die oberste Schicht des Speicherwürfels 50, zum Beispiel an einer Vorderseite des Wafers 56A, gebildet. Die Die-Verbinder 22A werden dazu verwendet, anschließend den Speicherwürfel mit einem weiteren Bauelement, wie zum Beispiel einem Wafer 102 (siehe unten, 3C) zu verbinden. Die Die-Verbinder 22A können aus einem ähnlichen Material und durch ein ähnliches Verfahren gebildet werden, wie die Die-Verbinder 60, welche oben unter Bezugnahme auf 2C beschrieben worden sind. Die Die-Verbinder 60 sind durch die leitfähigen Durchkontaktierungen 16A elektrisch mit integrierten Schaltungen der Speichervorrichtung 10A verbunden. Nach der Bildung werden die dielektrische Schicht 24A und die Die-Verbinder 22A zum Beispiel unter Verwendung eines CMP-Prozesses, eines Rückätzprozesses, dergleichen oder Kombinationen davon, planarisiert. Nach der Planarisierung sind die oberen Flächen der Die-Verbinder 22A und der dielektrischen Schicht 24A komplanar (abhängig von Prozessschwankungen), und sind an der Vorderseite des Wafers 56A freigelegt.
  • In 2F wird ein Vereinzelungsprozess entlang von Trennlinienbereichen, zum Beispiel zwischen dem Vorrichtungsbereich 52A und benachbarten Vorrichtungsbereichen, vorgenommen. Die Vereinzelung kann durch Sägen, Laserschneiden oder dergleichen erfolgen. Der Vereinzelungsprozess kann vor oder nach der Bildung der Die-Verbinder 22A ausgeführt werden. Die Vereinzelung trennt den Vorrichtungsbereich 52A von benachbarten Vorrichtungsbereichen. Der entstehende, vereinzelte Speicherwürfel 50 stammt vom Vorrichtungsbereich 52A. Die Speichervorrichtungen des Speicherwürfels 50 sind nach der Vereinzelung seitlich bündig (abhängig von Prozessschwankungen).
  • Es versteht sich, dass der Speicherwürfel 50 eine beliebige Anzahl von Schichten aufweisen kann. In der gezeigten Ausführungsform weist der Speicherwürfel 50 acht Schichten auf. In einer weiteren Ausführungsform weist der Speicherwürfel 50 mehr oder weniger als acht Schichten auf, wie zum Beispiel zwei Schichten, vier Schichten, sechzehn Schichten, zweiunddreißig Schichten oder dergleichen.
  • Nach dem Abschluss der Bildung des Speicherwürfels 50 (zum Beispiel nach der Bildung der Die-Verbinder 22A und der Vereinzelung des Speicherwürfels 50) wird der entstandene Speicherwürfel 50 unter Verwendung einer Sonde getestet. Die Sonde 62 ist physisch und elektrisch mit den Die-Verbindern 22A verbunden. Die Die-Verbinder 22A werden dazu verwendet, den Speicherwürfel 50 derart zu testen, dass nur als gut erkannte Speicherwürfel für die weitere Verarbeitung verwendet werden. Die Testung kann die Testung der Funktionalität der Speichervorrichtungen 10A, 10B, 10C, 10D, 10E, 10F, 10G, 10H umfassen, oder kann die Testung auf erkannte offene Schaltungen oder Kurzschlüsse umfassen, welche basierend auf dem Design der Speichervorrichtung zu erwarten sind. Während der Testung können sämtliche der Speichervorrichtungen des Speicherwürfels 50 nach der sogenannten Daisy-Chain-Technik getestet werden.
  • Die 3A bis 3D sind Querschnittsansichten von Zwischenschritten während eines Prozesses zum Bilden einer HBM-Vorrichtung 100 im Einklang mit einigen Ausführungsformen. Wie unten ausführlicher erörtert wird, stellen die 3A bis 3D einen Prozess dar, in welchen eine HBM-Vorrichtung 100 durch das Stapeln eines Speicherwürfels 50 auf ein zweites IC-Bauteil (zum Beispiel eine Logikvorrichtung 10L, siehe 3A) gebildet wird. Das zweite IC-Bauteil ist ein leerer Die, welcher in einem Wafer 102 gebildet werden kann. Zwar ist die Bildung einer HBM-Vorrichtung 100 in einem Vorrichtungsbereich 102A des Wafers 102 dargestellt, es versteht sich jedoch, dass der Wafer 102 eine beliebige Anzahl von Vorrichtungsbereichen aufweisen kann, und in jedem der Vorrichtungsbereiche eine HBM-Vorrichtung 100 gebildet werden kann.
  • In 3A wird der Wafer 102 erlangt. Der Wafer 102 weist eine Logikvorrichtung 10L im Vorrichtungsbereich 102A auf. Die Logikvorrichtung 10L wird bei der nachfolgenden Verarbeitung vereinzelt werden, um in die HBM-Vorrichtung 100 aufgenommen zu werden. Die Logikvorrichtung 10L kann eine Schnittstellenvorrichtung, eine Puffervorrichtung, eine Steuerungsvorrichtung oder dergleichen für die Speichervorrichtungen des Speicherwürfels 50 sein. In einigen Ausführungsformen stellt die Logikvorrichtung 10L die Eingangs-/Ausgangs-Schnittstelle (I/O-Schnittstelle) für die HBM-Vorrichtung 100 bereit. Die Logikvorrichtung 10L weist ein Halbleitersubstrat 12L, eine Interconnect-Struktur 14L, leitfähige Durchkontaktierungen 16L, Die-Verbinder 22L und eine dielektrische Schicht 24L auf.
  • Die Die-Verbinder 22L werden für Verbindungen zu anderen Bauelementen verwendet, wie zum Beispiel zu Vorrichtungen in einem integrierten Schaltungs-Package, in welchem die HBM-Vorrichtung 100 umgesetzt werden kann. In einigen Ausführungsformen sind die Die-Verbinder 22L leitfähige Höcker, welche zur Verwendung mit aufschmelzbaren Verbindern, wie zum Beispiel Mikrohöckern, welche sich durch die dielektrische Schicht 24L erstrecken, geeignet sind. Die Die-Verbinder 22A können im Wesentlichen vertikale Seitenwände (abhängig von Prozessschwankungen) aufweisen. In der dargestellten Ausführungsform werden die Die-Verbinder 22L durch die dielektrische Schicht 24L gebildet, um die Metallisierungsstrukturen der Interconnect-Struktur 14L zu koppeln. Als ein Beispiel zum Bilden der Die-Verbinder 22L werden Öffnungen in der dielektrischen Schicht 24L gebildet, und eine Impfschicht wird über der dielektrischen Schicht 24L und in den Öffnungen gebildet. In einigen Ausführungsformen ist die Impfschicht eine Metallschicht, welche eine einzelne Schicht oder eine zusammengesetzte Schicht, welche eine Mehrzahl von aus unterschiedlichen Materialien gebildeten Unterschichten aufweist, sein kann. In einigen Ausführungsformen weist die Impfschicht eine Titanschicht und eine Kupferschicht über der Titanschicht auf. Die Impfschicht kann zum Beispiel unter Verwendung von PVD oder dergleichen gebildet werden. Dann wird ein Fotolack auf der Impfschicht gebildet und strukturiert. Der Fotolack kann durch Rotationsbeschichtung/Aufschleudern oder dergleichen gebildet werden und kann zum Strukturieren Licht ausgesetzt werden. Die Struktur des Fotolacks entspricht den Die-Verbindern 22L. Die Strukturierung bildet Öffnungen durch den Fotolack, um die Impfschicht freizulegen. Ein leitfähiges Material wird in den Öffnungen des Fotolacks und an den freiliegenden Abschnitten der Impfschicht gebildet. Das leitfähige Material kann durch Plattieren, wie zum Beispiel Elektroplattieren oder stromloses Plattieren oder dergleichen, gebildet werden. Das leitfähige Material kann ein Metall, wie zum Beispiel Kupfer, Nickel, Titan, Wolfram, Aluminium oder dergleichen, sein. Dann werden der Fotolack und Abschnitte der Impfschicht, an welchen das leitfähige Material nicht gebildet worden ist, entfernt. Der Fotolack kann durch einen annehmbaren Veraschungs- oder Abstreifprozess, zum Beispiel unter Verwendung eines Sauerstoffplasmas oder dergleichen, entfernt werden. Sobald der Fotolack entfernt worden ist, werden freiliegende Abschnitte der Impfschicht entfernt, zum Beispiel unter Verwendung eines annehmbaren Ätzprozesses, wie zum Beispiel Nass- oder Trockenätzung. Die verbleibenden Abschnitte der Impfschicht und des leitfähigen Materials bilden die Die-Verbinder 22L.
  • In 3B ist der Wafer 102 verdünnt worden. Das Verdünnen kann ein CMP-Prozess, ein Schleifprozess, ein Rückätzprozess, dergleichen oder Kombinationen davon sein, und wird an der inaktiven Fläche des Halbleitersubstrats 12L vorgenommen. Das Verdünnen legt die leitfähigen Durchkontaktierungen 16L frei. Nach dem Verdünnen sind Oberflächen der leitfähigen Durchkontaktierungen 16L und die inaktive Fläche des Halbleitersubstrats 12L komplanar (abhängig von Prozessschwankungen). Somit sind die leitfähigen Durchkontaktierungen 16L an der Rückseite der Speichervorrichtung 10L freigelegt.
  • Eine dielektrische Schicht 104 wird dann über dem Wafer 102, zum Beispiel an der Rückseite der Logikvorrichtung 10L, gebildet. Die dielektrische Schicht 104 kann aus einem ähnlichen Material und durch ein ähnliches Verfahren gebildet werden, wie die dielektrische Schicht 58, welche in Bezug auf 2C beschrieben worden ist. Dann werden Die-Verbinder 106 gebildet, welche sich durch die dielektrische Schicht 104 erstrecken. Die Die-Verbinder 106 können aus einem ähnlichen Material und durch ein ähnliches Verfahren gebildet werden, wie die Die-Verbinder 22A, welche oben unter Bezugnahme auf 2E beschrieben worden sind. Zum Beispiel können die Die-Verbinder 106 leitfähige Säulen, Pads oder dergleichen sein, welche zur Verwendung mit Bondung von Metall auf Metall geeignet sind, ohne irgendein eutektisches Material (zum Beispiel Lot) zu verwenden. Die Die-Verbinder 106 sind physisch mit den leitfähigen Durchkontaktierungen 16L verbunden, und sind durch die leitfähigen Durchkontaktierungen 16L elektrisch mit integrierten Schaltungen der Logikvorrichtung 10L verbunden.
  • In 3C ist ein Speicherwürfel 50 am Wafer 102, zum Beispiel an der Rückseite der Logikvorrichtung 10L, angebracht. Der Wafer 102 und der Speicherwürfel 50 sind Rückseite-an-Vorderseite gebondet, zum Beispiel direkt Rückseite-an-Vorderseite gebondet durch Hybrid-Bondung, sodass die Rückseite des Wafers 102 an die Vorderseite des Speicherwürfels 50 gebondet ist. Insbesondere werden Bonds von Dielektrikum an Dielektrikum zwischen der dielektrischen Schicht 104 des Wafers 102 und der dielektrischen Schicht 24A des Speicherwürfels 50 gebildet, und Bonds von Metall an Metall werden zwischen den Die-Verbindern 106 des Wafers 102 und den Die-Verbindern 22A des Speicherwürfels 50 gebildet. Die Hybrid-Bondung des Wafers 102 und des Speicherwürfels 50 kann unter Verwendung ähnlicher Verfahren, wie sie oben für die Hybrid-Bondung des Wafers 56A und des Wafers 56B in Bezug auf 2C beschrieben worden sind, vorgenommen werden.
  • In 3D wird ein Verkapselungsmaterial 112 auf und rund um die verschiedenen Komponenten gebildet. Nach der Bildung bettet das Verkapselungsmaterial 112 den Speicherwürfel 50 ein und kontaktiert eine obere Fläche der dielektrischen Schicht 104 und jede der Speichervorrichtungen des Speicherwürfels 50. Das Verkapselungsmaterial 112 kann eine Formgebungsverbindung, ein Epoxid oder dergleichen sein. Das Verkapselungsmaterial 112 kann durch Formpressen, Transferpressen oder dergleichen aufgebracht werden, und kann derart über dem Wafer 102 gebildet werden, dass der Speicherwürfel 50 vergraben oder bedeckt ist. Das Verkapselungsmaterial 112 kann in flüssiger oder halb-flüssiger Form aufgebracht und in der Folge ausgehärtet werden. Optional wird ein Planarisierungsprozess am Verkapselungsmaterial 112 ausgeführt, um den Speicherwürfel 50 freizulegen. Nach dem Planarisierungsprozess sind obere Flächen des Speicherwürfels 50 und des Verkapselungsmaterials 112 komplanar (abhängig von Prozessschwankungen). Der Planarisierungsprozess kann zum Beispiel ein chemisch-mechanischer Polierprozess (CMP-Prozess), ein Schleifprozess oder dergleichen sein. In einigen Ausführungsformen kann die Planarisierung weggelassen werden, zum Beispiel wenn der Speicherwürfel 50 bereits freiliegt.
  • Dann wird ein Vereinzelungsprozess entlang von Trennlinienbereichen, zum Beispiel rund um den Vorrichtungsbereich 102A, durchgeführt. Die Vereinzelung kann durch Sägen, Laserschneiden oder dergleichen erfolgen. Der Vereinzelungsprozess trennt den Vorrichtungsbereich 102A (welcher die Logikvorrichtung 10L aufweist) von benachbarten Vorrichtungsbereichen, um eine HBM-Vorrichtung 100 zu bilden, welche die Logikvorrichtung 10L aufweist. Die vereinzelte Logikvorrichtung 10L weist eine größere Breite auf als jede der Speichervorrichtungen des Speicherwürfels 50. Die Logikvorrichtung 10L und das Verkapselungsmaterial 112 sind nach der Vereinzelung seitlich bündig (abhängig von Prozessschwankungen).
  • Leitfähige Verbinder 114 werden an den Die-Verbindern 22L gebildet. Die leitfähigen Verbinder 114 können Kugelgitteranordnungsverbinder (BGA-Verbinder), Lotkugeln, Metallsäulen, kontrolliert zusammenbrechende Chipverbindungshöcker (C4-Höcker), Mikrohöcker, durch stromlos aufgebrachten Nickel-stromlos aufgebrachtes Palladium-Eintauchgoldtechnik (ENEPIG) gebildete Höcker oder dergleichen sein. Die leitfähigen Verbinder 114 können ein leitfähiges Material, wie zum Beispiel Lot, Kupfer, Aluminium, Gold, Nickel, Silber, Palladium, Zinn, dergleichen oder eine Kombination davon, enthalten. In einigen Ausführungsformen werden die leitfähigen Verbinder 114 durch anfängliches Bilden einer Schicht aus Lot durch Verdampfung, Elektroplattieren, Drucken, Lotzuführung, Kugelplatzierung oder dergleichen gebildet. Sobald eine Lotschicht auf der Struktur gebildet worden ist, kann ein Aufschmelzen durchgeführt werden, um das Material in die gewünschten Höckerformen zu bringen. In einer weiteren Ausführungsform weisen die leitfähigen Verbinder 114 Metallsäulen (wie zum Beispiel eine Kupfersäule) gebildet durch Zerstäubung/Sputtern, Drucken, Elektroplattieren, stromloses Plattieren, CVD oder dergleichen auf. Die Metallsäulen können lotfrei sein und im Wesentlichen vertikale Seitenwände aufweisen. In einigen Ausführungsformen wird eine Metallkappenschicht auf der Oberseite der Metallsäulen gebildet. Die Metallkappenschicht kann Nickel, Zinn, Zinn-Blei, Gold, Silber, Palladium, Indium, Nickel-Palladium-Gold, Nickel-Gold, dergleichen oder eine Kombination davon enthalten, und kann durch einen Plattierungsprozess gebildet werden. Die leitfähigen Verbinder 114 können vor oder nach dem Vereinzelungsprozess gebildet werden. Die leitfähigen Verbinder 114 werden für externe Verbindungen (wie nachfolgend näher erörtert) verwendet.
  • Die elektronische Beispielvorrichtung (HBM-Vorrichtung 100), wie in 3D dargestellt, ist nur zu veranschaulichenden Zwecken bereitgestellt worden, um Anwendungen der offenbarten Ausführungsformen näher zu erklären, und soll die offenbarten Ausführungsformen in keiner Weise einschränken. In der Folge wird die HBM-Vorrichtung 100 bei der Bildung eines integrierten Schaltungs-Packages verwendet. Insbesondere, wie nachfolgend ausführlicher erörtert wird, ist die HBM-Vorrichtung 100 in ein dreidimensionales integriertes Schaltungs-Package (3DIC-Package), wie zum Beispiel ein System-im-Package (SiP), gepackt. Beispiele für ein 3DIC-Package weisen ein Chip-auf-Wafer-Package (CoW-Package), ein Chip-auf-Wafer-auf-Substrat-Package (CoWoS-Package), ein integriertes verzweigendes Package (InFO-Package) und dergleichen auf, wobei sich versteht, dass Ausführungsformen auch für andere 3DIC-Packages angewendet werden können.
  • Die 4 bis 11C sind Querschnittsansichten von Zwischenschritten während eines Prozesses zum Bilden integrierter Schaltungs-Packages im Einklang mit einigen Ausführungsformen. Wie nachfolgend ausführlicher erörtert wird, stellen die 4 bis 10 einen Prozess dar, in welchem eine HBM-Vorrichtung 100 in ein integriertes Schaltungs-Package 300 (siehe 9), wie zum Beispiel ein CoW-Package, gepackt wird. Dann wird das integrierte Schaltungs-Package 300 an einem Package-Substrat 400 (siehe Figure 11A) angebracht, um ein weiteres Package, wie zum Beispiel ein CoWoS-Package, zu bilden. Das integrierte Schaltungs-Package 300 wird durch Stapeln der HBM-Vorrichtung 100 und eines dritten IC-Bauteils auf einem Wafer 302 gebildet. Das dritte IC-Bauteil kann eine Struktur ähnlich dem oben unter Bezugnahme auf 1 erörterten IC-Bauteil 10 aufweisen, und kann in einer Ausführungsform eine Logikvorrichtung oder eine Prozessorvorrichtung sein. Zwar ist die Bildung von integrierten Schaltungs-Packages in einem Vorrichtungsbereich 302A des Wafers 302 dargestellt, es versteht sich jedoch, dass der Wafer 302 eine beliebige Anzahl von Vorrichtungsbereichen aufweisen kann, und in jedem der Vorrichtungsbereiche eine HBM-Vorrichtung 100 gestapelt werden kann.
  • In 4 wird der Wafer 302 erlangt. Der Wafer 302 weist einen Interposer 304 im Package-Bereich 302A auf. Der Interposer 304 wird in einer nachfolgenden Verarbeitung vereinzelt, um in das integrierte Schaltungs-Package 300 aufgenommen zu werden. Der Interposer 304 weist ein Halbleitersubstrat 306, eine Interconnect-Struktur 308, leitfähige Durchkontaktierungen 310, eine dielektrische Schicht 311 und Die-Verbinder 312 auf, welche jeweils ähnlich dem Halbleitersubstrat 12, der Interconnect-Struktur 14, den leitfähigen Durchkontaktierungen 16, der dielektrischen Schicht 24 beziehungsweise den Die-Verbindern 22 des oben in Bezug auf 1 erörterten IC-Bauteils 10 sein können, außer dass das Halbleitersubstrat 306 frei von aktiven/passiven Vorrichtungen sein kann. Die Die-Verbinder 312 können ein Metall, wie zum Beispiel Kupfer, Titan, Aluminium, dergleichen oder eine Kombination davon, sein. Die Die-Verbinder 312 können ein Abstandsmaß P1 in einem Bereich von 1 µm bis 10 µm aufweisen, was eine Hybrid-Bondung mit feinem Abstand mit einer anschließend angebrachten Logikvorrichtung (siehe unten, 5A) ermöglichen kann.
  • In 5A ist ein Logik-Die, wie zum Beispiel eine Prozessorvorrichtung 10P, an der Vorderseite des Wafers 302, zum Beispiel an der Interconnect-Struktur 308 des Interposers 304, angebracht. 5B stellt eine Ansicht des Bereichs 500 im Einklang mit der Darstellung in 5A dar. Die Prozessorvorrichtung 10P kann eine Verarbeitungseinheit, wie zum Beispiel eine CPU, ein GPU, ein SoC oder dergleichen, sein. In einigen Ausführungsformen weist die Prozessorvorrichtung 10P ein Halbleitersubstrat 12P, leitfähige Merkmale 20P, eine Interconnect-Struktur 14P an der Vorderseite des Halbleitersubstrats 12P, leitfähige Pads (Anschlussflächen) 18P, leitfähige Durchkontaktierungen 22P, eine dielektrische Schicht 24P und Die-Verbinder 26P auf. In einigen Ausführungsformen ist die Prozessorvorrichtung 10P frei von TSVs. Die leitfähigen Merkmale 20P können zum Beispiel Leiterbahnen oder andere obere Metallmerkmale sein, welche mit der Logikschaltung im Halbleitersubstrat 12P verbunden sind. Die leitfähigen Pads 18P können zum Beispiel Aluminium-Pads an den leitfähigen Merkmalen 20P sein, welche für externe Verbindungen durch die Interconnect-Struktur 14P oder für Verbindungen zu einer Sonde 62 (siehe oben, 2F) zum Testen für eine Bestimmung, ob die Prozessorvorrichtung 10P ein als gut erkannter Die ist, verwendet werden. Leitfähige Durchkontaktierungen 22P in der Interconnect-Struktur 14P können die leitfähigen Pads 18P mit den Die-Verbindern 26P verbinden. In einigen Ausführungsformen können mehrere Schichten von leitfähigen Durchkontaktierungen und/oder Leiterbahnen die leitfähigen Pads 18P durch die Interconnect-Struktur 14P mit den Die-Verbindern 26P verbinden. Die dielektrische Schicht 24P kann aus einem ähnlichen Material und durch ein ähnliches Verfahren gebildet werden, wie die dielektrische Schicht 24, welche in Bezug auf 1 beschrieben worden ist. Die Die-Verbinder 26P können aus einem ähnlichen Material, wie zum Beispiel Kupfer, Titan, Aluminium, dergleichen oder eine Kombination davon, und durch ein ähnliches Verfahren gebildet werden, wie die Die-Verbinder 22, welche oben unter Bezugnahme auf 1 beschrieben worden sind.
  • Die Prozessorvorrichtung 10P und der Interposer 304 sind Vorderseite an Vorderseite aneinander gebondet, zum Beispiel direkt Vorderseite-an-Vorderseite gebondet durch Hybrid-Bondung, sodass die Vorderseite der Prozessorvorrichtung 10P an die Vorderseite des Interposers 304 gebondet ist. Insbesondere werden Bonds von Dielektrikum an Dielektrikum zwischen der dielektrischen Schicht 24P und der dielektrischen Schicht 311 gebildet, und Bonds von Metall an Metall werden zwischen den Die-Verbindern 26L und den Die-Verbindern 312 gebildet. Die Hybrid-Bondung kann unter Verwendung eines ähnlichen Verfahrens, wie die oben in Bezug auf 2C beschriebene Bondung des Wafers 56A und des Wafers 56B, vorgenommen werden. Die Bonds von Metall an Metall zwischen den Die-Verbindern 26L und den Die-Verbindern 312 können Cu-Cu-Bonds, Ti-Ti-Bonds, Al-Al-Bonds, Cu-Ti-Bonds, Cu-Al-Bonds, Ti-Al-Bonds oder eine Kombination davon sein.
  • 5C stellt eine Ausführungsform dar, in welcher die leitfähigen Durchkontaktierungen 22P direkt an den leitfähigen Merkmalen 20P gebildet worden sind. Die leitfähigen Pads 18P können mit anderen leitfähigen Merkmalen 20P gekoppelt werden, und können zur Verbindung mit Sonden (siehe oben, 2F) während eines Testprozesses zur Bestimmung, ob die Prozessorvorrichtung 10P ein als gut erkannter Die ist, bevor die Interconnect-Struktur 14P gebildet wird, verwendet werden.
  • In 6A werden freiliegende Abschnitte der dielektrischen Schicht 311 durch einen selbstausrichtenden Prozess vertieft, indem die angebrachte Prozessorvorrichtung 10P als eine Maske für das Vertiefen der dielektrischen Schicht 311 verwendet wird. Das Vertiefen der dielektrischen Schicht 311 legt größere Flächenbereiche der Die-Verbinder 312 frei, welche nicht an der Prozessorvorrichtung 10P angebracht sind, und erweitert den Zwischenraum zwischen dem Interposer 304 und einer anschließend angebrachten Speichervorrichtung, wie zum Beispiel einer HBM-Vorrichtung 100 (siehe unten, 7A und 7B). Dies kann ein ausreichendes Prozessfenster zum Bilden von Lötverbindungen und zum Unterfüllen mit einer Füllung bereitstellen, um die Bondungs-Stärke zwischen dem Interposer 304 und der HBM-Vorrichtung 100 zu verbessern. Als ein Beispiel für die Vertiefung kann die dielektrische Schicht 311 zum Beispiel vertieft werden, indem eine Plasmaätzung verwendet wird, welche ein Plasma von einem oder mehreren Ätzmitteln, wie zum Beispiel CH4, CF4, CH2F2, CHF3, O2, HBr, Cl2, NF3, N2, He, dergleichen oder einer Kombination davon, benützt. Alternativ dazu, gemeinsam oder hintereinander können jedoch auch andere Entfernungsverfahren, wie zum Beispiel Nassätzung unter Verwendung eines Ätzmittels wie HF oder H2, eine Trockenätzung mit Ätzmitteln wie NH3/NF3, chemische Oxidentfernung oder chemische Trockenreinigung, verwendet werden. Der Vertiefungsprozess ist selbstausrichtend, indem die Prozessorvorrichtung 10P dazu verwendet wird, die Abschnitte der dielektrischen Schicht 311, welche dazu verwendet werden, die Bondung mit der Prozessorvorrichtung 10P bereitzustellen, abzudecken.
  • 6B stellt eine Ansicht eines Bereichs 1000 gemäß der Darstellung in 6A dar, welche die dielektrische Schicht 311 und einen Die-Verbinder 312 nach dem Vertiefen zeigt. In einigen Ausführungsformen weist der Die-Verbinder 312 eine Höhe H1 in einem Bereich von 5 µm bis 10 µm auf, und die dielektrische Schicht 311 ist bis auf eine Höhe H2 unter einer oberen Fläche des Die-Verbinders 312 in einem Bereich von 5 µm bis 10 µm vertieft. Eine Höhe H2 in einem Bereich von 5 µm bis 10 µm kann vorteilhaft sein, um einen Abschnitt der Seitenwand des Die-Verbinders 312 freizulegen, wodurch eine Bondungs-Stärke zwischen dem Interposer 304 und einer in der Folge angebrachten HBM-Vorrichtung 100 verbessert wird. Eine Höhe H2 von weniger als 5 µm kann die Seitenwand des Die-Verbinders 312 nicht ausreichend freilegen, was zu einer schlechteren Bondungs-Stärke zwischen dem Interposer 304 und einer in der Folge angebrachten HBM-Vorrichtung 100 führt. Eine Höhe H2 von mehr als 10 µm kann dazu führen, dass zu viel des Die-Verbinders 312 über der dielektrischen Schicht 311 angeordnet ist, was die Wahrscheinlichkeit erhöht, dass sich der Die-Verbinder 312 vom Interposer 304 ablöst.
  • Ein Verhältnis von H1 : H2 in einem Bereich von 1 bis 3 kann vorteilhaft sein, um einen Anteil der Seitenwand des Die-Verbinders 312 freizulegen, wodurch die Bondungs-Stärke zwischen dem Interposer 304 und einer in der Folge angebrachten HBM-Vorrichtung 100 verbessert wird. Ein Verhältnis von H1:H2 kleiner als 1 kann dazu führen, dass ein zu großer Anteil des Die-Verbinders 312 über der dielektrischen Schicht 311 angeordnet ist, was die Wahrscheinlichkeit erhöht, dass sich der Die-Verbinder 312 vom Interposer 304 ablöst. Ein Verhältnis von H1:H2 größer als 3 kann einen zu kleinen Anteil der Seitenwand des Die-Verbinders 312 freilegen, was zu einer schlechteren Bondungs-Stärke zwischen dem Interposer 304 und einer in der Folge angebrachten HBM-Vorrichtung 100 führt.
  • In den 7A und 7B ist eine HBM-Vorrichtung 100 am Wafer 302 angebracht, zum Beispiel die Interconnect-Struktur 308 des Interposers 304. Die HBM Vorrichtung 100 kann durch Aufschmelzen der leitfähigen Verbinder 114 mit einem Flip-Chip-Bondungs-Prozess an den Die-Verbindern 312 des Wafers 302 angebracht werden. In einigen Ausführungsformen bedecken die aufgeschmolzenen leitfähigen Verbinder 114 obere Flächen und Seitenwände der Die-Verbinder 312 und stehen in physischem Kontakt mit der oberen Fläche der dielektrischen Schicht 311. Das Vertiefen der dielektrischen Schicht 311 (siehe oben, 6A und 6B) erlaubt, dass die leitfähigen Verbinder 114 einen größeren Flächenbereich der Die-Verbinder 312 bedecken, was die Bondungs-Stärke erhöhen kann. In einigen Ausführungsformen, wie im Einklang mit 7C dargestellt, sind betreffende Abschnitte der unteren Seitenwände der Die-Verbinder 312 zwischen jeweiligen unteren Flächen der leitfähigen Verbinder 114 und der oberen Fläche der dielektrischen Schicht 311 freigelegt.
  • In 8 kann eine Unterfüllung 316 zwischen dem Wafer 302 und der HBM-Vorrichtung 100 gebildet sein, welche die leitfähigen Verbinder 114 umschließt. Die Unterfüllung 316 kann Spannung verringern und die aus dem Aufschmelzen der aufschmelzbaren Verbinder 114 entstandenen Verbindungen schützen. Das Vertiefen der dielektrischen Schicht 311 (siehe oben, 6A und 6B) erlaubt einen größeren Zwischenraum zwischen der HBM-Vorrichtung 100 und dem Interposer 304, was den Füllungsprozess für die Unterfüllung 316 verbessern und die Bondungs-Stärke erhöhen kann. Die Unterfüllung 316 kann durch einen Kapillarflussprozess gebildet werden, nachdem die HBM-Vorrichtung 100 angebracht worden ist, oder kann durch ein geeignetes Abscheidungsverfahren gebildet werden, bevor die HBM-Vorrichtung 100 angebracht wird. Das Material der Unterfüllung 316 kann ein flüssiges Epoxid, verformbares Gel, Silikongummi, dergleichen oder eine Kombination davon sein. Für die Unterfüllung 316 kann jedoch auch ein beliebiges anderes geeigneten Material verwendet werden.
  • In 9 wird dann ein Verkapselungsmaterial 318 auf und rund um die verschiedenen Komponenten gebildet. Nach seiner Bildung bettet das Verkapselungsmaterial 316 die HBM-Vorrichtung 100 und die Prozessorvorrichtung 10P ein, und kontaktiert die Unterfüllung 316. Das Verkapselungsmaterial 318 kann aus einem ähnlichen Material und durch ein ähnliches Verfahren gebildet werden, wie das Verkapselungsmaterial 112, welches unter Bezugnahme auf 3D beschrieben worden ist. Optional wird ein Planarisierungsprozess am Verkapselungsmaterial 318 durchgeführt, um die HBM-Vorrichtung 100 und/oder die Prozessorvorrichtung 10P freizulegen. Dann wird die Struktur umgedreht und auf einem Band (nicht gezeigt) platziert.
  • In 10 wird der Wafer 302 verdünnt. Das Verdünnen kann ein CMP-Prozess, ein Schleifprozess, ein Rückätzprozess, dergleichen oder Kombinationen davon sein, und wird an der inaktiven Fläche des Wafers 302 vorgenommen. Das Verdünnen legt die leitfähigen Durchkontaktierungen 310 frei. Nach dem Verdünnen sind Oberflächen der leitfähigen Durchkontaktierungen 310 und die inaktive Fläche des Wafers 302 komplanar (abhängig von Prozessschwankungen). Somit sind die leitfähigen Durchkontaktierungen 310 an der Rückseite des Interposers 304 freigelegt.
  • Nach dem Freilegen der leitfähigen Durchkontaktierungen 310 werden externe Verbinder 314 an der inaktiven Fläche des Wafers 302 gebildet, und werden mit den leitfähigen Durchkontaktierungen 310 verbunden. Die externen Verbinder 314 können aus einem ähnlichen Material und durch ein ähnliches Verfahren gebildet werden, wie die Die-Verbinder 22L, welche unter Bezugnahme auf 3A beschrieben worden sind. Leitfähige Verbinder 320 werden an den externen Verbindern 314 gebildet. Die leitfähigen Verbinder 320 können aus einem ähnlichen Material und durch ein ähnliches Verfahren gebildet werden, wie die leitfähigen Verbinder 114, welche oben unter Bezugnahme auf 3D beschrieben worden sind.
  • Als nächstes wird ein Vereinzelungsprozess durch Sägen entlang von Trennlinienbereichen 301 durchgeführt, zum Beispiel zwischen dem Package-Bereich 302A und benachbarten Package-Bereichen, wie zum Beispiel dem Package-Bereich 302B. Das Sägen vereinzelt den Package-Bereich 302A von benachbarten Package-Bereichen, wie zum Beispiel dem Package-Bereich 302B. Die entstehenden vereinzelten integrierten Schaltungs-Packages 300 stammen vom Package-Bereich 302A beziehungsweise vom Package-Bereich 302B.
  • In 11A wird das integrierte Schaltungs-Package 300, wie zum Beispiel vom Package-Bereich 302A (siehe oben, 10), unter Verwendung der leitfähigen Verbinder 320 an einem Package-Substrat 400 befestigt. Das Package-Substrat 400 weist einen Substratkern 402 sowie Bondpads 404 über dem Substratkern 402 auf. Der Substratkern 402 kann aus einem Halbleitermaterial, wie zum Beispiel Silizium, Germanium, Diamant oder dergleichen, gebildet sein. Alternativ dazu können auch Verbundmaterialien, wie zum Beispiel Silizium-Germanium, Siliziumkarbid, Gallium-Arsen, Indiumarsenid, Indiumphosphid, Silizium-Germaniumkarbid, Gallium-Arsenphosphid, Gallium-Indiumphosphid, Kombinationen davon und dergleichen, verwendet werden. Darüber hinaus kann der Substratkern 402 ein Silizium-auf-Isolator-Substrat (SOI-Substrat) sein. In der Regel weist ein SOI-Substrat eine Schicht aus einem Halbleitermaterial, wie zum Beispiel epitaxiales Silizium, Germanium, Silizium-Germanium, SOI, SGOI oder Kombinationen davon, auf. Der Substratkern 402 basiert in einer alternativen Ausführungsform auf einem Isolierkern, wie zum Beispiel einem glasfaserverstärkten Harzkern. Ein Beispiel für ein Kernmaterial ist Glasfaserharz, wie zum Beispiel FR4. Alternativen für das Kernmaterial enthalten Bismaleimidtriazin-Harz (BT-Harz), oder, alternativ dazu, andere PCB-Materialien oder -Filme. Aufbaufilme, wie zum Beispiel ABF oder andere Laminate, können für den Substratkern 402 verwendet werden.
  • Der Substratkern 402 kann aktive und passive Bauelemente (nicht gezeigt) aufweisen. Eine große Vielfalt von Bauelementen, wie zum Beispiel Transistoren, Kondensatoren, Widerstände, Kombinationen davon und dergleichen, können verwendet werden, die strukturellen und funktionellen Anforderungen des Designs für den Vorrichtungsstapel zu erzielen. Die Bauelemente können unter Verwendung beliebiger geeigneter Verfahren gebildet werden.
  • Der Substratkern 402 kann auch Metallisierungsschichten und Durchkontaktierungen (nicht gezeigt) aufweisen, wobei die Bondpads 404 physisch und/oder elektrisch mit den Metallisierungsschichten und Durchkontaktierungen gekoppelt sind. Die Metallisierungsschichten können über den aktiven und passiven Vorrichtungen/Bauelementen gebildet und dafür entworfen sein, die verschiedenen Bauelemente zu verbinden, um eine funktionelle Schaltung zu bilden. Die Metallisierungsschichten können aus abwechselnden Schichten aus Dielektrikum (z.B. dielektrischem Material mit niedrigem k-Wert) und leitfähigem Material (z.B. Kupfer) mit Durchkontaktierungen, welche die Schichten leitfähigen Materials miteinander verbinden, gebildet sein, und können durch einen beliebigen geeigneten Prozess (wie zum Beispiel Abscheidung, Damaszener, Doppeldamaszener oder dergleichen) gebildet werden. In einigen Ausführungsformen ist der Substratkern 402 im Wesentlichen frei von aktiven und passiven Bauelementen.
  • In einigen Ausführungsformen werden die leitfähigen Verbinder 320 aufgeschmolzen, um die externen Verbinder 314 an den Bondpads 404 anzubringen. Die leitfähigen Verbinder 320 koppeln das Package-Substrat 400, einschließlich der Metallisierungsschichten im Substratkern 402, elektrisch und/oder physisch mit dem integrierten Schaltungs-Package 300. In einigen Ausführungsformen wird ein Lötstopplack am Substratkern 402 gebildet. Die leitfähigen Verbinder 320 können in Öffnungen im Lötstopplack angeordnet werden, um elektrisch und mechanisch mit den Bondpads 404 gekoppelt zu werden. Der Lötstopplack kann dazu verwendet werden, Bereiche des Substratkerns 402 vor äußerer Beschädigung zu schützen.
  • In einigen Ausführungsformen kann eine Unterfüllung 406 zwischen dem integrierten Schaltungs-Package 300 und dem Package-Substrat 400 gebildet werden und die leitfähigen Verbinder 320 umschließen, um Spannung zu verringern und die aus dem Aufschmelzen der leitfähigen Verbinder 320 entstandenen Verbindungen zu schützen. Die Unterfüllung 406 kann durch einen Kapillarflussprozess gebildet werden, nachdem das integrierte Schaltungs-Package 300 angebracht worden ist, oder kann durch ein geeignetes Abscheidungsverfahren gebildet werden, bevor das integrierte Schaltungs-Package 300 angebracht wird. Die leitfähigen Verbinder 320 können einen darauf gebildeten Epoxidfluss (nicht gezeigt) aufweisen, bevor sie aufgeschmolzen werden, wobei mindestens ein Teil des Epoxidanteils des Epoxidflusses zurückbleibt, nachdem das integrierte Schaltungs-Package 300 am Package-Substrat 400 angebracht worden ist. Dieser zurückbleibende Epoxidabschnitt kann als die Unterfüllung 406 dienen.
  • In einigen Ausführungsformen können auch passive Bauelemente (zum Beispiel Oberflächenmontagebauelemente (SMDs) nicht gezeigt) am integrierten Schaltungs-Package 300 oder am Package-Substrat 400 (zum Beispiel den Bondpads 404) angebracht werden. Zum Beispiel können die passiven Bauelemente an eine selbe Oberfläche des integrierten Schaltungs-Package 300 oder des Package-Substrats 400 gebondet werden, wie die leitfähigen Verbinder 320. Die passiven Bauelemente können am integrierten Schaltungs-Package 300 angebracht werden, bevor das integrierte Schaltungs-Package 300 am Package-Substrat 400 befestigt wird, oder können am Package-Substrat 400 angebracht werden, bevor oder nachdem das integrierte Schaltungs-Package 300 am Package-Substrat 400 befestigt wird.
  • 11B stellt eine Ansicht des Bereichs 1000 gemäß der Darstellung in 11A im Einklang mit einigen Ausführungsformen dar. Die Unterfüllung 316 ist zwischen der dielektrischen Schicht 24L und der dielektrischen Schicht 311 angeordnet. Der leitfähige Verbinder 114 ist mit einer unteren Fläche des Die-Verbinders 22L gegenüber der dielektrischen Schicht 24L gekoppelt, und bedeckt eine obere Fläche und Seitenwände des Die-Verbinders 312. Die Unterfüllung 316 kann Seitenwände des leitfähigen Verbinders 114 und Seitenwände des Die-Verbinders 22L bedecken. In einigen Ausführungsformen bedeckt die Unterfüllung 316 einen Abschnitt der unteren Fläche des Die-Verbinders 22L. In einigen Ausführungsformen, wie im Einklang mit 11C dargestellt, sind betreffende Abschnitte der unteren Seitenwände der Die-Verbinder 312 durch die Unterfüllung 316 bedeckt.
  • Die 12 bis 14C sind Querschnittsansichten von Zwischenschritten während eines Prozesses zum Bilden eines integrierten Schaltungs-Packages 350. In dieser Ausführungsform ist das integrierte Schaltungs-Package 350 ähnlich dem integrierten Schaltungs-Package 300, welches oben unter Bezugnahme auf die 7A bis 11A beschrieben worden ist, wobei ähnliche Bezugszimmern ähnliche Elemente kennzeichnen, welche unter Verwendung ähnlicher Prozesse gebildet werden. Ausführungsformen des integrierten Schaltungs-Package 350 und die Herstellung derselben können sich von den Ausführungsformen des integrierten Schaltungs-Package 300 und der Herstellung derselben unterscheiden, wie zum Beispiel dadurch, dass die Die-Verbinder 312, welche dazu verwendet werden, eine HBM-Vorrichtung 100 an einem Interposer 304 zu befestigen, durch eine Deckschicht 324 bedeckt sind.
  • 12 stellt eine Ausführungsform ähnlich der Ausführungsform, welche oben unter Bezugnahme auf 6A gezeigt ist, dar, wobei eine Deckschicht 324 an freiliegenden Flächen der Die-Verbinder 312 gebildet worden ist. Die Deckschicht 324 kann die Menge an intermetallischer Verbindung (IMC), welche sich in Lötverbindungen, wie zum Beispiel den leitfähigen Verbindern 114, zwischen dem Interposer 304 und der anschließend angebrachten HBM-Vorrichtung 100 (siehe unten, 13A) bildet, verringern, was den Widerstand verringern und somit die Vorrichtungsleistung verbessern kann. Die Deckschicht 324 kann unter Verwendung eines stromlosen Plattierungsprozesses gebildet werden. Der stromlose Plattierungsprozess kann zum Beispiel einen Prozess mit stromlos aufgebrachtem Nickel/stromlos aufgebrachtem Palladium (ENEP-Prozess), einen Prozess mit stromlos aufgebrachtem Nickel/stromlos aufgebrachtem Palladium/Immersionsgold (ENEPIG-Prozess), einen Immersionsgoldprozess oder andere Prozesse umfassen. Andere stromlose Prozesse können ebenfalls dazu verwendet werden, die Deckschicht 324 zu bilden.
  • In 13A ist eine HBM-Vorrichtung 100 am Wafer 302, zum Beispiel an der Interconnect-Struktur 308 des Interposers 304, angebracht. 13B stellt eine Ansicht des Bereichs 1002 gemäß der Darstellung in 13A im Einklang mit einigen Ausführungsformen dar. Die HBM-Vorrichtung 100 kann durch Aufschmelzen der leitfähigen Verbinder 114 mit einem Flip-Chip-Bondungs-Prozess an den Die-Verbindern 312 des Wafers 302 angebracht werden. In einigen Ausführungsformen bedecken die aufgeschmolzenen leitfähigen Verbinder 114 die Deckschicht 324 an den oberen Flächen und Seitenwänden der Die-Verbinder 312, und stehen in physischem Kontakt mit der oberen Fläche der dielektrischen Schicht 311. In einigen Ausführungsformen, wie im Einklang mit 13C dargestellt, sind betreffende Abschnitte der Deckschicht 324 zwischen jeweiligen unteren Flächen der leitfähigen Verbinder 114 und der oberen Fläche der dielektrischen Schicht 311 freigelegt.
  • 14A stellt ein integriertes Schaltungs-Package 350 befestigt an einem Package-Substrat 400 unter Verwendung der leitfähigen Verbinder 320 dar. Das integrierte Schaltungs-Package 350 kann aus der in den 13A und 13B dargestellten Struktur gebildet werden, indem ähnliche Verfahren verwendet werden, wie sie zum Bilden des integrierten Schaltungs-Package 300 gemäß der Beschreibung unter Bezugnahme auf die 8 bis 11A verwendet werden. 14B stellt eine Ansicht des Bereichs 1002 gemäß der Darstellung in 14A im Einklang mit einigen Ausführungsformen dar. Die Unterfüllung 316 ist zwischen der dielektrischen Schicht 24L und der dielektrischen Schicht 311 angeordnet. Der leitfähige Verbinder 114 ist mit einer unteren Fläche des Die-Verbinders 22L gegenüber der dielektrischen Schicht 24L gekoppelt, und bedeckt die Deckschicht 324. Die Unterfüllung 316 kann Seitenwände des leitfähigen Verbinders 114 und Seitenwände des Die-Verbinders 22L bedecken. In einigen Ausführungsformen bedeckt die Unterfüllung 316 einen Abschnitt der unteren Fläche des Die-Verbinders 22L. In einigen Ausführungsformen, wie im Einklang mit 14C dargestellt, sind betreffende Abschnitte der Deckschicht 324 zwischen jeweiligen unteren Flächen der leitfähigen Verbinder 114 und der oberen Fläche der dielektrischen Schicht 311 durch die Unterfüllung 316 bedeckt.
  • Ausführungsformen können bestimmte Vorteile erzielen. Ein Logik-Die wird an eine dielektrische Schicht eines Interposers gebondet. Dann wird ein verbleibender freiliegender Abschnitt der dielektrischen Schicht vertieft, wodurch Seitenwände von Bondungs-Pads, welche sich vom Interposer weg erstrecken, freigelegt werden, was einen größeren Bondungs-Bereich für eine anschließend daran gebondete Speichervorrichtung bereitstellt. Das Vergrößern des Flächenbereichs der Bondungs-Pads erhöht die Bondungs-Stärke und vergrößert einen Zwischenraum zwischen der Speichervorrichtung und dem Interposer. Dies kann die Zuverlässigkeit der Bondung erhöhen, indem ein größeres Prozessfenster zum Unterfüllen mit einer Füllung zwischen der Speichervorrichtung und dem Interposer bereitgestellt wird. In einigen Ausführungsformen wird eine Deckschicht an oberen Flächen und Seitenwänden der Bondungs-Pads gebildet, um die Menge an intermetallischer Verbindung (IMC), welche sich in Lötverbindungen zwischen der Speichervorrichtung und dem Interposer bildet, verringert wird.
  • Im Einklang mit einer Ausführungsform umfasst ein Verfahren: Anbringen eines Logik-Dies an einer Oberseite eines Interposers, wobei der Interposer einen ersten Die-Verbinder und einen zweiten Die-Verbinder an der Oberseite des Interposers aufweist, und eine erste dielektrische Schicht mindestens eine Seitenwand des ersten Die-Verbinders und mindestens eine Seitenwand des zweiten Die-Verbinders bedeckt, der Logik-Die mit dem ersten Die-Verbinder und der ersten dielektrischen Schicht gekoppelt ist, und der zweite Die-Verbinder durch den Logik-Die freigelegt ist; Vertiefen der ersten dielektrischen Schicht, wobei das Vertiefen mindestens eine Seitenwand des zweiten Die-Verbinders freilegt; und Anbringen einer Speichervorrichtung an der Oberseite des Interposers, wobei die Speichervorrichtung an den zweiten Die-Verbinder gekoppelt ist. In einer Ausführungsform umfasst das Verfahren ferner das Bilden einer Unterfüllung in einem Zwischenraum zwischen der Speichervorrichtung und dem Interposer. In einer Ausführungsform umfasst das Verfahren ferner das Bilden einer Deckschicht an einer oberen Fläche und Seitenwänden des zweiten Die-Verbinders. In einer Ausführungsform umfasst das Bilden der Deckschicht einen Prozess mit stromlos aufgebrachtem Nickel/stromlos aufgebrachtem Palladium. In einer Ausführungsform umfasst das Verfahren ferner: Einbetten der Speichervorrichtung und des Logik-Dies mit einem Verkapselungsmaterial; und Bonden des Interposers an ein Package-Substrat, wobei der Interposer zwischen dem Package-Substrat und dem Verkapselungsmaterial angeordnet ist. In einer Ausführungsform weist der Logik-Die einen dritten Die-Verbinder und eine zweite dielektrische Schicht auf, wobei das Anbringen des Logik-Dies an der Oberseite des Interposers einen Bond von Metall an Metall zwischen dem ersten Die-Verbinder und einem dritten Die-Verbinder, sowie einen Bond von Dielektrikum an Dielektrikum zwischen der ersten dielektrischen Schicht und der zweiten dielektrischen Schicht umfasst. In einer Ausführungsform umfasst das Anbringen der Speichervorrichtung an der Oberseite des Interposers Flip-Chip-Bondung.
  • Im Einklang mit einer weiteren Ausführungsform umfasst ein Verfahren: Anbringen einer Prozessorvorrichtung an einem Interposer; Bilden eines Bonds von Metall an Metall zwischen einem ersten Die-Verbinder der Prozessorvorrichtung und einem zweiten Die-Verbinder des Interposers, und Bilden eines Bonds von Dielektrikum an Dielektrikum zwischen einer ersten dielektrischen Schicht der Prozessorvorrichtung und einer zweiten dielektrischen Schicht des Interposers; Freilegen von Seitenwänden eines dritten Die-Verbinders durch Entfernen eines oberen Abschnitts der zweiten dielektrischen Schicht, welche durch die Prozessorvorrichtung freigelegt ist; Anbringen einer Speichervorrichtung am Interposer, wobei das Anbringen der Speichervorrichtung das Aufschmelzen eines ersten leitfähigen Verbinders am dritten Die-Verbinder umfasst, um eine obere Fläche und freiliegende Seitenwände des dritten Die-Verbinders zu bedecken; und Bilden einer Unterfüllung zwischen der Speichervorrichtung und dem Interposer. In einer Ausführungsform umfasst das Verfahren ferner: Einbetten der Prozessorvorrichtung und der Speichervorrichtung mit einem Verkapselungsmaterial; Bilden einer Mehrzahl zweiter leitfähiger Verbinder am Interposer gegenüber dem Verkapselungsmaterial; und Vereinzeln der Prozessorvorrichtung, der Speichervorrichtung und eines Abschnitts des Interposers zum Bilden eines integrierten Schaltungs-Packages. In einer Ausführungsform umfasst das Verfahren ferner das Bilden einer Deckschicht an einer freiliegenden oberen Fläche und Seitenwänden des dritten Die-Verbinders, wobei die Deckschicht Nickel oder Palladium enthält. In einer Ausführungsform weist der dritte Die-Verbinder eine erste Höhe auf, das Entfernen des oberen Abschnitts der zweiten dielektrischen Schicht legt einen Abschnitt des dritten Die-Verbinders mit einer zweiten Höhe frei, und ein Verhältnis der ersten Höhe zur zweiten Höhe liegt in einem Bereich von 1 bis 3. In einer Ausführungsform liegt die zweite Höhe in einem Bereich von 5 µm bis 10 µm. In einer Ausführungsform ist der Bond von Metall an Metall ein Cu-Cu-Bond. In einer Ausführungsform ist der Bond von Metall an Metall ein Ti-Ti-Bond oder ein Al-Al-Bond. In einer Ausführungsform ist der Bond von Metall an Metall ein Cu-Ti-Bond, ein Cu-Al-Bond oder ein Ti-Al-Bond.
    Im Einklang mit noch einer weiteren Ausführungsform weist ein integriertes Schaltungs-Package auf: ein Interposer, der Interposer aufweisend: eine erste dielektrische Schicht; einen ersten Die-Verbinder, wobei Seitenwände des ersten Die-Verbinders durch die erste dielektrische Schicht bedeckt sind; und einen zweiten Die-Verbinder, wobei sich ein oberer Abschnitt des zweiten Die-Verbinders über der ersten dielektrischen Schicht erstreckt, und eine obere Fläche des zweiten Die-Verbinders komplanar mit einer oberen Fläche des ersten Die-Verbinders ist; eine Logikvorrichtung am Interposer, wobei die Logikvorrichtung einen dritten Die-Verbinder aufweist, und der dritte Die-Verbinder durch einen Bond von Metall an Metall an den ersten Die-Verbinder gebondet ist; und eine Speichervorrichtung am Interposer, wobei die Speichervorrichtung mit einem leitfähigen Verbinder an den Interposer gekoppelt ist, und der leitfähige Verbinder den oberen Abschnitt des zweiten Die-Verbinders bedeckt. In einer Ausführungsform weist das integrierte Schaltungs-Package ferner eine Deckschicht über dem oberen Abschnitt des zweiten Die-Verbinders auf, wobei der leitfähige Verbinder die Deckschicht bedeckt. In einer Ausführungsform enthält die Deckschicht Nickel oder Palladium. In einer Ausführungsform weist das integrierte Schaltungs-Package ferner eine Unterfüllung angeordnet zwischen dem Interposer und der Speichervorrichtung auf. In einer Ausführungsform weist die erste dielektrische Schicht auf: einen ersten Abschnitt, wobei der erste Abschnitt an eine zweite dielektrische Schicht der Logikvorrichtung gebondet ist; und einen zweiten Abschnitt, wobei der zweite Abschnitt um eine Höhe in einem Bereich von 5 µm bis 10 µm unter dem ersten Abschnitt angeordnet ist.

Claims (20)

  1. Verfahren, umfassend: Anbringen eines Logik-Dies an einer Oberseite eines Interposers (304), wobei der Interposer (304) einen ersten Die-Verbinder (312) und einen zweiten Die-Verbinder (312) an der Oberseite des Interposers (304) aufweist, und eine erste dielektrische Schicht (311) mindestens eine Seitenwand des ersten Die-Verbinders (312) und mindestens eine Seitenwand des zweiten Die-Verbinders (312) bedeckt, der Logik-Die mit dem ersten Die-Verbinder (312) und der ersten dielektrischen Schicht (311) gekoppelt wird, und der zweite Die-Verbinder (312) durch den Logik-Die freigelegt wird; Vertiefen der ersten dielektrischen Schicht (311), wobei das Vertiefen mindestens eine Seitenwand des zweiten Die-Verbinders (312) freilegt; und Anbringen einer Speichervorrichtung (100) an der Oberseite des Interposers (304), wobei die Speichervorrichtung (100) mit dem zweiten Die-Verbinder (312) gekoppelt wird.
  2. Verfahren nach Anspruch 1, ferner umfassend Bilden einer Unterfüllung (316) in einem Zwischenraum zwischen der Speichervorrichtung (100) und dem Interposer (304).
  3. Verfahren nach Anspruch 1 oder 2, ferner umfassend Bilden einer Deckschicht (324) an einer oberen Fläche und Seitenwänden des zweiten Die-Verbinders (312).
  4. Verfahren nach Anspruch 3, wobei das Bilden der Deckschicht (324) einen Prozess mit stromlos aufgebrachtem Nickel/stromlos aufgebrachtem Palladium umfasst.
  5. Verfahren nach einem der vorstehenden Ansprüche, ferner umfassend: Einbetten der Speichervorrichtung (100) und des Logik-Dies mit einem Verkapselungsmaterial (318); und Bonden des Interposers (304) an ein Package-Substrat (400), wobei der Interposer (304) zwischen dem Package-Substrat (400) und dem Verkapselungsmaterial (318) angeordnet wird.
  6. Verfahren nach einem der vorstehenden Ansprüche, wobei der Logik-Die einen dritten Die-Verbinder (26P) und eine zweite dielektrische Schicht (24P) aufweist, und wobei das Anbringen des Logik-Dies an der Oberseite des Interposers (304) einen Bonden von Metall an Metall zwischen dem ersten Die-Verbinder (312) und einem dritten Die-Verbinder (26P), sowie einen Bonden von Dielektrikum an Dielektrikum zwischen der ersten dielektrischen Schicht (311) und der zweiten dielektrischen Schicht (24P) umfasst.
  7. Verfahren nach einem der vorstehenden Ansprüche, wobei das Anbringen der Speichervorrichtung (100) an der Oberseite des Interposers (304) eine Flip-Chip-Bondung umfasst.
  8. Verfahren, umfassend: Anordnen einer Prozessorvorrichtung (10P) an einem Interposer (304); Bilden eines Bonds von Metall an Metall zwischen einem dritten Die-Verbinder (26P) der Prozessorvorrichtung (10P) und einem zweiten Die-Verbinder (312) des Interposers (304), und Bilden eines Bonds von Dielektrikum an Dielektrikum zwischen einer ersten dielektrischen Schicht (311) der Prozessorvorrichtung (10P) und einer zweiten dielektrischen Schicht (311) des Interposers (304); Freilegen der Seitenwände eines ersten Die-Verbinders (312) durch Entfernen eines oberen Abschnitts der zweiten dielektrischen Schicht (311), welcher durch die Prozessorvorrichtung (10P) freigelegt wird; Befestigen einer Speichervorrichtung (100) am Interposer (304), wobei das Befestigen der Speichervorrichtung (100) umfasst: Aufschmelzen eines ersten leitfähigen Verbinders (114) am ersten Die-Verbinder (312) zum Bedecken einer oberen Fläche und freiliegender Seitenwände des ersten Die-Verbinders (312); und Bilden einer Unterfüllung (316) zwischen der Speichervorrichtung (100) und dem Interposer (304).
  9. Verfahren nach Anspruch 8, ferner umfassend: Einbetten der Prozessorvorrichtung (10P) und der Speichervorrichtung (100) mit einem Verkapselungsmaterial (318); Bilden einer Mehrzahl zweiter leitfähiger Verbinder am Interposer (304) gegenüber des Verkapselungsmaterials (318); und Vereinzeln der Prozessorvorrichtung (10P), der Speichervorrichtung (100) und eines Abschnitts des Interposers (304) zum Bilden eines integrierten Schaltungs-Packages.
  10. Verfahren nach Anspruch 8 oder 9, ferner umfassend Bilden einer Deckschicht (324) an einer freiliegenden oberen Fläche und Seitenwänden des ersten Die-Verbinders (312), wobei die Deckschicht (324) Nickel oder Palladium enthält.
  11. Verfahren nach einem der Ansprüche 8 bis 10, wobei der erste Die-Verbinder (312) eine erste Höhe aufweist, das Entfernen des oberen Abschnitts der zweiten dielektrischen Schicht (311) einen Abschnitt des ersten Die-Verbinders (312) mit einer zweiten Höhe freilegt, und ein Verhältnis der ersten Höhe zur zweiten Höhe in einem Bereich von 1 bis 3 liegt.
  12. Verfahren nach Anspruch 11, wobei die zweite Höhe in einem Bereich von 0,45 µm bis 5 µm liegt.
  13. Verfahren nach einem der Ansprüche 8 bis 12, wobei der Bond von Metall an Metall ein Cu-Cu-Bond ist.
  14. Verfahren nach einem der Ansprüche 8 bis 12, wobei der Bond von Metall an Metall ein Ti-Ti-Bond oder ein Al-Al-Bond ist.
  15. Verfahren nach einem der Ansprüche 8 bis 12, wobei der Bond von Metall an Metall ein Cu-Ti-Bond, ein Cu-Al-Bond oder ein Ti-Al-Bond ist.
  16. Integriertes Schaltungs-Package, aufweisend: einen Interposer (304), der aufweist: eine erste dielektrische Schicht (311); einen ersten Die-Verbinder (312), wobei Seitenwände des ersten Die-Verbinders (312) durch die erste dielektrische Schicht (311) bedeckt sind; und einen zweiten Die-Verbinder (312), wobei sich ein oberer Abschnitt des zweiten Die-Verbinders (312) über der ersten dielektrischen Schicht (311) erstreckt, und eine obere Fläche des zweiten Die-Verbinders (312) komplanar mit einer oberen Fläche des ersten Die-Verbinders (312) ist, wobei die erste dielektrische Schicht (311) im Bereich des zweiten Die-Verbinders (312) eine geringere Höhe aufweist als im Bereich des ersten Die-Verbinders (312); eine Logikvorrichtung (10) am Interposer (304), die Logikvorrichtung (10) aufweisend einen dritten Die-Verbinder (26P), wobei der dritte Die-Verbinder (26P) mit einem Bond von Metall an Metall an den ersten Die-Verbinder (312) gebondet ist; und eine Speichervorrichtung (100) am Interposer (304), wobei die Speichervorrichtung (100) mit einem leitfähigen Verbinder (114) an dem Interposer (304) gekoppelt ist, wobei der leitfähige Verbinder (114) den oberen Abschnitt des zweiten Die-Verbinders (312) bedeckt.
  17. Integriertes Schaltungs-Package nach Anspruch 16, ferner aufweisend eine Deckschicht (324) über dem oberen Abschnitt des zweiten Die-Verbinders (312), wobei der leitfähige Verbinder (114) die Deckschicht (324) bedeckt.
  18. Integriertes Schaltungs-Package nach Anspruch 17, wobei die Deckschicht (324) Nickel oder Palladium enthält.
  19. Integriertes Schaltungs-Package nach einem der Ansprüche 16 bis 18, ferner aufweisend eine Unterfüllung (316) angeordnet zwischen dem Interposer (304) und der Speichervorrichtung (100).
  20. Integriertes Schaltungs-Package nach einem der Ansprüche 16 bis 19, wobei die erste dielektrische Schicht (311) aufweist: einen ersten Abschnitt, wobei der erste Abschnitt an eine zweite dielektrische Schicht der Logikvorrichtung (10) gebondet ist; und einen zweiten Abschnitt, wobei der zweite Abschnitt um eine Höhe in einem Bereich von 5 µm bis 10 µm unter dem ersten Abschnitt angeordnet ist.
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