DE102021103541A1 - Ic-package und verfahren - Google Patents

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DE102021103541A1
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die
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dielectric
dielectric layer
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Chen-Hua Yu
Chuei-Tang Wang
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
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    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
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    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
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    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80905—Combinations of bonding methods provided for in at least two different groups from H01L2224/808 - H01L2224/80904
    • H01L2224/80906—Specific sequence of method steps
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    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80905—Combinations of bonding methods provided for in at least two different groups from H01L2224/808 - H01L2224/80904
    • H01L2224/80907—Intermediate bonding, i.e. intermediate bonding step for temporarily bonding the semiconductor or solid-state body, followed by at least a further bonding step
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Abstract

In einer Ausführungsform umfasst ein Verfahren: Bonden einer Rückseite einer ersten Speichervorrichtung mit einer Vorderseite einer zweiten Speichervorrichtung mit Dielektrikum-Dielektrikum-Bonds und mit Metall-Metall-Bonds; nach dem Bonden, Ausbilden erster leitfähiger Höcker durch eine erste dielektrische Schicht an einer Vorderseite der ersten Speichervorrichtung, wobei die ersten leitfähigen Höcker von einer Hauptoberfläche der ersten dielektrischen Schicht erhaben sind; Prüfen der ersten Speichervorrichtung und der zweiten Speichervorrichtung unter Verwendung der ersten leitfähigen Höcker; und nach dem Prüfen, Befestigen einer Logikvorrichtung an den ersten leitfähigen Höckern mit aufschmelzbaren Verbindern.

Description

  • HINTERGRUND
  • Bei der Entwicklung von integrierten Schaltungen (ICs) hat die Halbleiterindustrie aufgrund fortlaufender Verbesserungen der Integrationsdichte verschiedener elektronischer Komponenten (d. h. Transistoren, Dioden, Widerständen, Kondensatoren usw.) ein anhaltend schnelles Wachstum erlebt. Diese Verbesserungen der Integrationsdichte sind größtenteils auf periodische Verkleinerungen der minimalen Merkmalsgröße zurückzuführen, wodurch mehr Komponenten in einer bestimmten Fläche integriert werden können.
  • Diese Verbesserungen bei der Integration sind im Wesentlichen zweidimensionaler Natur, da sich die von den integrierten Komponenten eingenommene Fläche im Wesentlichen auf der Oberfläche des Halbleiterwafers befindet. Die erhöhte Dichte und die entsprechende Verringerung der Fläche der integrierten Schaltung haben im Allgemeinen die Fähigkeit übertroffen, einen IC-Chip direkt auf ein Substrat zu bonden. Interposer wurden verwendet, um Flächen von Kugelkontakten vom Chip auf eine größere Fläche des Interposers umzuschichten. Ferner haben Interposer dreidimensionale Packages möglich gemacht, die mehrere Chips aufweisen. Es wurden auch weitere Packages entwickelt, um dreidimensionale Aspekte zu berücksichtigen.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung werden am besten aus der folgenden detaillierten Beschreibung verstanden, wenn sie mit den beigefügten Zeichnungen gelesen wird. Man beachte, dass gemäß dem üblichen Vorgehen in der Branche verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zur Klarheit der Beschreibung beliebig vergrößert oder verkleinert werden.
    • 1 ist eine Querschnittsansicht einer integrierten Schaltungsvorrichtung gemäß einigen Ausführungsformen.
    • Die 2A bis 2F sind Querschnittsansichten von Zwischenschritten eines Prozesses zum Ausbilden eines Speicherwürfels gemäß einigen Ausführungsformen.
    • Die 3A bis 3F sind Querschnittsansichten von Zwischenschritten eines Prozesses zum Ausbilden einer HBM-Vorrichtung gemäß einigen Ausführungsformen.
    • Die 4A bis 4D sind Querschnittsansichten von Zwischenschritten eines Prozesses zum Ausbilden einer HBM-Vorrichtung gemäß einigen weiteren Ausführungsformen.
    • Die 5A bis 5C sind Querschnittsansichten von Zwischenschritten eines Prozesses zum Ausbilden einer HBM-Vorrichtung gemäß einigen weiteren Ausführungsformen.
    • Die 6A bis 6F sind Querschnittsansichten von Zwischenschritten eines Prozesses zum Ausbilden eines Speicherwürfels gemäß einigen weiteren Ausführungsformen.
    • Die 7 bis 9 sind Querschnittsansichten von HBM-Vorrichtungen gemäß einigen weiteren Ausführungsformen.
    • Die 10A bis 10E sind Querschnittsansichten von Zwischenschritten eines Prozesses zum Ausbilden eines Speicherwürfels gemäß einigen Ausführungsformen.
    • Die 11, 12 und 13 sind Querschnittsansichten von HBM-Vorrichtungen gemäß einigen weiteren Ausführungsformen.
    • Die 14A und 14B sind Querschnittsansichten von Zwischenschritten eines Prozesses zum Ausbilden von integrierten Schaltungs-Packages gemäß einigen Ausführungsformen.
    • Die 15A bis 15C sind Querschnittsansichten von Zwischenschritten eines Prozesses zum Ausbilden von integrierten Schaltungs-Packages gemäß einigen weiteren Ausführungsformen.
    • Die 16A bis 16F sind Querschnittsansichten von Zwischenschritten eines Prozesses zum Ausbilden von integrierten Schaltungs-Packages gemäß einigen weiteren Ausführungsformen.
  • DETAILLIERTE BESCHREIBUNG
  • Die folgende Offenbarung sieht viele verschiedene Ausführungsformen oder Beispiele vor, um verschiedene Merkmale der Erfindung zu implementieren. Spezielle Beispiele von Komponenten und Anordnungen sind unten beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich nur Beispiele und sollen nicht einschränkend wirken. Beispielsweise kann das Ausbilden eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, in denen das erste und das zweite Merkmal in direktem Kontakt ausgebildet sind, und kann auch Ausführungsformen umfassen, in denen zusätzliche Merkmale zwischen dem ersten Merkmal und dem zweiten Merkmal ausgebildet sein können, so dass das erste und das zweite Merkmal nicht in direktem Kontakt stehen müssen. Zusätzlich kann die vorliegende Offenbarung Bezugszeichen und/oder Buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient dem Zweck der Einfachheit und Klarheit und erzwingt an sich keine Beziehung zwischen den verschiedenen beschriebenen Ausführungsformen und/oder Konfigurationen.
  • Weiter können räumlich relative Begriffe, wie „unten“, „unter“, „unterer“, „über“, „oberer“ und ähnliche, hier der Einfachheit der Beschreibung halber verwendet werden, um die Beziehung eines Elements oder Merkmals mit einem oder mehreren anderen Elementen oder Merkmalen zu beschreiben, wie sie in den Figuren gezeigt sind. Die räumlich relativen Begriffe sollen verschiedene Ausrichtungen der Vorrichtung, die verwendet oder betrieben wird, zusätzlich zu der in den Figuren gezeigten Ausrichtung umfassen. Die Vorrichtung kann anders (um 90 Grad gedreht oder in einer anderen Ausrichtung) ausgerichtet sein und die räumlich relativen Begriffe, die hier verwendet werden, können auch dahingehend interpretiert werden.
  • Gemäß einigen Ausführungsformen wird ein Speicherwürfel ausgebildet, indem mehrere Speichervorrichtungen durch Hybridbonden gestapelt werden. Die-Verbinder wie z. B. leitfähige Höcker werden nach dem Hybridbonden in der oberen Speichervorrichtung des Speicherwürfels ausgebildet. Der Speicherwürfel wird unter Verwendung der Die-Verbinder geprüft, so dass nur bekannt gute Speicherwürfel für die weitere Verarbeitung verwendet werden. Die Die-Verbinder können dann verwendet werden, um den Speicherwürfel mit aufschmelzbaren Verbindern an einer Logikvorrichtung zu befestigen. Die Verarbeitung bekannt fehlerhafter Speicherwürfel kann somit vermieden werden, wodurch die Herstellungskosten der Vorrichtungen verringert werden.
  • 1 ist eine Querschnittsansicht einer integrierten Schaltungsvorrichtung 10 gemäß einigen Ausführungsformen. Die integrierte Schaltungsvorrichtung 10 kann ein Logik-Die (z. B. eine Zentraleinheit (CPU), eine Grafikverarbeitungseinheit (GPU), ein System-on-a-Chip (SoC), ein Mikrocontroller usw.), ein Speicher-Die (z. B. ein DRAM-Die (dynamischer Direktzugriffsspeicher-Die), ein SRAM-Die (statischer Direktzugriffsspeicher-Die) usw.), ein Leistungssteuerungs-Die (z. B. ein PMIC-Die (integrierter Leistungssteuerungsschaltungs-Die)), ein Hochfrequenz-Die (HF-Die), ein Sensor-Die, ein Mikrosystem-Die (MEMS-Die), ein Signalverarbeitungs-Die (z. B. ein digitaler Signalverarbeitungs-Die (DSP-Die)), ein Front-End-Die (z. B. einen analoger Front-End-Die (AFE)), dergleichen oder eine Kombination davon sein. Die integrierten Schaltungsvorrichtung 10 wird in einem Wafer (nicht gezeigt) ausgebildet, der verschiedene Vorrichtungsbereiche aufweist. In einigen Ausführungsformen werden mehrere Wafer gestapelt, so dass ein Waferstapel ausgebildet wird, der bei der nachfolgenden Verarbeitung vereinzelt wird, so dass mehrere Die-Stapel ausgebildet werden. In einigen Ausführungsformen wird ein Wafer vereinzelt, so dass mehrere integrierte Schaltungsvorrichtungen 10 ausgebildet werden, die bei der nachfolgenden Verarbeitung gestapelt werden, so dass mehrere Die-Stapel ausgebildet werden. Die integrierte Schaltungsvorrichtung 10 kann gemäß geeigneten Herstellungsverfahren zum Ausbilden integrierter Schaltungen verarbeitet werden. Beispielsweise kann die integrierte Schaltungsvorrichtung 10 ein Halbleitersubstrat 12, eine Interconnect-Struktur 14, leitfähige Durchkontaktierungen 16, Die-Verbinder 22 und eine dielektrische Schicht 24 aufweisen.
  • Das Halbleitersubstrat 12 kann Silizium, dotiert oder undotiert, oder eine aktive Schicht eines Halbleiter-auf-Isolator-Substrats (SOI-Substrats) sein. Das Halbleitersubstrat kann andere Halbleitermaterialien wie Germanium; einen Verbindungshalbleiter wie beispielsweise Siliziumkarbid, Galliumarsen, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; einen Legierungshalbleiter wie beispielsweise SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP; oder Kombinationen davon enthalten. Es können auch andere Substrate wie Mehrschicht- oder Gradientsubstrate verwendet werden. Das Halbleitersubstrat 12 weist eine aktive Oberfläche (z. B. die in 1 nach oben gerichtete Oberfläche), die manchmal als Vorderseite bezeichnet wird, und eine inaktive Oberfläche (z. B. die in 1 nach unten gerichtete Oberfläche) auf, die manchmal als Rückseite bezeichnet wird.
  • Vorrichtungen können an der aktiven Oberfläche des Halbleitersubstrats 12 ausgebildet sein. Die Vorrichtungen können aktive Vorrichtungen (z. B. Transistoren, Dioden usw.), Kondensatoren, Widerstände usw. sein. Die inaktive Oberfläche kann frei von Vorrichtungen sein. Ein Zwischenschichtdielektrikum (ILD) befindet sich über der aktiven Oberfläche des Halbleitersubstrats 12. Das ILD umgibt die Vorrichtungen und kann sie abdecken. Das ILD kann eine oder mehrere dielektrische Schichten aufweisen, die aus Materialien wie Phosphorsilikatglas (PSG), Borsilikatglas (BSG), Bor-dotiertem Phosphorsilikatglas (BPSG), undotiertem Silikatglas (USG) oder dergleichen ausgebildet sind.
  • Die Interconnect-Struktur 14 befindet sich über der aktiven Oberfläche des Halbleitersubstrats 12. Die Interconnect-Struktur 14 verbindet die Vorrichtungen an der aktiven Oberfläche des Halbleitersubstrats 12 miteinander, so dass eine integrierte Schaltung ausgebildet wird. Die Interconnect-Struktur 14 kann beispielsweise durch Metallisierungsstrukturen in dielektrischen Schichten gebildet werden. Die Metallisierungsstrukturen weisen Metallleitungen und Durchkontaktierungen auf, die in einer oder mehreren dielektrischen Schichten ausgebildet sind. Die Metallisierungsstrukturen der Interconnect-Struktur 14 sind elektrisch mit den Vorrichtungen an der aktiven Oberfläche des Halbleitersubstrats 12 verbunden.
  • Die leitfähigen Durchkontaktierungen 16 sind so ausgebildet, dass sie sich in die Interconnect-Struktur 14 und/oder das Halbleitersubstrat 12 erstrecken. Die leitfähigen Durchkontaktierungen 16 sind elektrisch mit Metallisierungsstrukturen der Interconnect-Struktur 14 verbunden. Als Beispiel zum Ausbilden der leitfähigen Durchkontaktierungen 16 können Vertiefungen in der Interconnect-Struktur 14 und/oder dem Halbleitersubstrat 12 beispielsweise durch Ätzen, Fräsen, Lasertechniken, eine Kombination davon und/oder dergleichen ausgebildet werden. In den Vertiefungen kann ein dünnes Dielektrikum ausgebildet werden, beispielsweise unter Verwendung einer Oxidationstechnik. Eine Sperrschicht 18 kann konform in den Öffnungen abgeschieden werden, beispielsweise durch CVD, Atomlagenabscheidung (ALD), physikalische Gasphasenabscheidung (PVD), thermische Oxidation, eine Kombination davon und/oder dergleichen. Die Sperrschicht 18 kann aus einem Oxid, einem Nitrid oder einem Oxynitrid ausgebildet sein, beispielsweise Titannitrid, Titanoxynitrid, Tantalnitrid, Tantaloxynitrid, Wolframnitrid, einer Kombination davon und/oder dergleichen. Ein leitfähiges Material 20 kann über der Sperrschicht 18 und in den Öffnungen abgeschieden werden. Das leitfähige Material 20 kann durch einen elektrochemischen Plattierprozess, CVD, PVD, eine Kombination davon und/oder dergleichen ausgebildet werden. Beispiele für leitfähige Materialien sind Kupfer, Wolfram, Aluminium, Silber, Gold, eine Kombination davon und/oder dergleichen. Überschüsse des leitfähigen Materials 20 und der Sperrschicht 18 werden von der Oberfläche der Interconnect-Struktur 14 und/oder des Halbleitersubstrats 12 beispielsweise durch ein chemisch-mechanisches Polieren (CMP) entfernt. Verbleibende Anteile der Sperrschicht 18 und des leitfähigen Materials 20 bilden die leitfähigen Durchkontaktierungen 16.
  • In der gezeigten Ausführungsform sind die leitfähigen Durchkontaktierungen 16 an der Rückseite der integrierten Schaltungsvorrichtung 10 noch nicht freigelegt. Vielmehr sind die leitfähigen Durchkontaktierungen 16 in dem Halbleitersubstrat 12 vergraben. Wie nachstehend ausführlicher beschrieben, werden die leitfähigen Durchkontaktierungen 16 bei der nachfolgenden Verarbeitung an der Rückseite der integrierten Schaltungsvorrichtung 10 freigelegt. Nach dem Freilegen können die leitfähigen Durchkontaktierungen 16 als Silizium-Durchkontaktierungen oder Substrat-Durchkontaktierungen (TSVs) bezeichnet werden.
  • Die Die-Verbinder 22 befinden sich an einer Vorderseite der integrierten Schaltungsvorrichtung 10. Die Die-Verbinder 22 können leitfähige Säulen, Pads oder dergleichen sein, zu denen externe Verbindungen hergestellt werden. Die Die-Verbinder 22 befinden sich in und/oder auf der Interconnect-Struktur 14. Die Die-Verbinder 22 können aus einem Metall wie Kupfer, Aluminium oder dergleichen ausgebildet sein und können beispielsweise durch Plattieren oder dergleichen ausgebildet werden.
  • Die dielektrische Schicht 24 befindet sich an der Vorderseite der integrierten Schaltungsvorrichtung 10. Die dielektrische Schicht 24 befindet sich in und/oder auf der Interconnect-Struktur 14. Die dielektrische Schicht 24 verkapselt die Die-Verbinder 22 seitlich, und die dielektrische Schicht 24 ist seitlich (innerhalb von Prozessschwankungen) mit Seitenwänden der integrierten Schaltungsvorrichtung 10 bündig. Die dielektrische Schicht 24 kann ein Oxid wie Siliziumoxid, PSG, BSG, BPSG oder dergleichen; ein Nitrid wie Siliziumnitrid oder dergleichen; ein Polymer wie Polybenzoxazol (PBO), Polyimid, ein Benzocyclobuten-basiertes (BCB-basiertes) Polymer oder dergleichen; dergleichen; oder eine Kombination davon sein. Die dielektrische Schicht 24 kann zum Beispiel durch Rotationsbeschichten, Laminieren, chemische Gasphasenabscheidung (CVD) oder dergleichen ausgebildet werden. In einigen Ausführungsformen wird die dielektrische Schicht 24 nach den Die-Verbindern 22 ausgebildet und kann die Die-Verbinder 22 vergraben, so dass die obere Fläche der dielektrischen Schicht 24 über den oberen Flächen der Die-Verbinder 22 liegt. In einigen Ausführungsformen werden die Die-Verbinder 22 nach der dielektrischen Schicht 24 ausgebildet, beispielsweise durch einen Damascene-Prozess, z. B. Single-Damascene, Dual-Damascene oder dergleichen. Nach dem Ausbilden können die Die-Verbinder 22 und die dielektrische Schicht 24 unter Verwendung beispielsweise eines CMP-Prozesses, eines Rückätzprozesses oder dergleichen planarisiert werden. Nach dem Planarisieren sind die oberen Flächen der Die-Verbinder 22 und der dielektrischen Schicht 24 (innerhalb von Prozessschwankungen) koplanar und liegen an der Vorderseite der integrierten Schaltungsvorrichtung 10 frei. In einer weiteren Ausführungsform werden die Die-Verbinder 22 nach der dielektrischen Schicht 24 ausgebildet, beispielsweise durch einen Plattierprozess, und sind erhabene Verbinder (z. B. Mikrohöcker), so dass sich die oberen Flächen der Die-Verbinder 22 über die obere Fläche der dielektrischen Schicht 24 erstrecken.
  • Die 2A bis 2F sind Querschnittsansichten von Zwischenschritten eines Prozesses zum Ausbilden eines Speicherwürfels 50 gemäß einigen Ausführungsformen. Wie nachstehend ausführlicher beschrieben, zeigen die 2A bis 2F einen Prozess, bei dem ein Speicherwürfel 50 durch Stapeln mehrerer Wafer, die erste integrierte Schaltungsvorrichtungen aufweisen, auf einem Trägersubstrat 52 ausgebildet wird. Die ersten integrierten Schaltungsvorrichtungen können jeweils eine Struktur ähnlich der integrierten Schaltungsvorrichtung 10 aufweisen, die oben unter Bezugnahme auf 1 beschrieben wurde, und können in einer Ausführungsform Speichervorrichtungen sein. Es wird ein Stapeln von Wafern zum Ausbilden eines Speicherwürfels 50 in einem Vorrichtungsbereich 52A des Trägersubstrats 52 gezeigt, es sollte jedoch beachtet werden, dass das Trägersubstrat 52 eine beliebige Anzahl von Vorrichtungsbereichen aufweisen kann und in jedem Vorrichtungsbereich ein Speicherwürfel 50 ausgebildet werden kann. Der Speicherwürfel 50 wird von oben nach unten (oder umgekehrt) durch Wafern-Wafer-Stapeln (WoW-Stapeln) ausgebildet, wobei ein Wafer für die oberste Schicht des Speicherwürfels 50 bereitgestellt wird, und Wafer für darunter liegende Schichten des Speicherwürfels 50 nachfolgend auf den oberen Wafer gestapelt werden. Der Waferstapel wird vereinzelt, so dass mehrere Speicherwürfel 50 ausgebildet werden. Die Speicherwürfel 50 werden nach dem Ausbilden geprüft, um eine nachfolgende Verarbeitung bekannt fehlerhafter Speicherwürfel 50 zu verringern oder zu vermeiden.
  • Anschließend kann der Speicherwürfel 50 beim Ausbilden einer Speichervorrichtung mit hoher Bandbreite (HBM-Vorrichtung) verwendet werden. Wie nachstehend ausführlicher beschrieben, kann der Speicherwürfel 50 ferner insbesondere auf eine zweite integrierte Schaltungsvorrichtung gestapelt werden, um eine HBM-Vorrichtung auszubilden. Die zweite integrierte Schaltungsvorrichtung kann eine Struktur aufweisen, die der oben unter Bezugnahme auf 1 beschriebenen integrierten Schaltungsvorrichtung 10 ähnelt, und kann in einer Ausführungsform eine Logikvorrichtung sein.
  • In 2A wird ein Trägersubstrat 52 bereitgestellt, und eine Trennschicht 54 wird auf dem Trägersubstrat 52 ausgebildet. Das Trägersubstrat 52 kann ein Glasträgersubstrat, ein Keramikträgersubstrat oder dergleichen sein. Das Trägersubstrat 52 kann ein Wafer sein, so dass mehrere Speicherwürfel 50 gleichzeitig auf dem Trägersubstrat 52 ausgebildet werden können.
  • Die Trennschicht 54 kann aus einem Material auf Polymerbasis ausgebildet sein, das zusammen mit dem Trägersubstrat 52 von den darüberliegenden Strukturen entfernt werden kann, die in nachfolgenden Schritten ausgebildet werden. In einigen Ausführungsformen ist die Trennschicht 54 ein thermisches Trennmaterial auf Epoxidbasis, das seine Hafteigenschaft verliert, wenn es erwärmt wird, beispielsweise eine Licht-Wärme-Umwandlungs-Trennbeschichtung (LTHC-Trennbeschichtung). In weiteren Ausführungsformen kann die Trennschicht 54 ein Ultraviolettklebstoff (UV-Klebstoff) sein, der seine Klebeeigenschaft verliert, wenn er UV-Licht ausgesetzt wird. Die Trennschicht 54 kann als Flüssigkeit abgegeben und ausgehärtet werden, kann ein Laminatfilm sein, der auf das Trägersubstrat 52 laminiert wird, oder dergleichen. Die Oberseite der Trennschicht 54 kann eingeebnet sein und einen hohen Grad an Planarität aufweisen.
  • Ein Wafer 56A wird auf dem Trägersubstrat 52 gestapelt. Der Wafer 56A weist mehrere integrierten Schaltungsvorrichtungen auf, beispielsweise eine Speichervorrichtung 10A in dem Vorrichtungsbereich 52A. Die Speichervorrichtung 10A wird in der nachfolgenden Verarbeitung vereinzelt, so dass sie in den Speicherwürfel 50 aufgenommen wird. Die Speichervorrichtung 10A weist ein Halbleitersubstrat 12A, eine Interconnect-Struktur 14A, leitfähige Durchkontaktierungen 16A und eine dielektrische Schicht 24A auf, weist in diesem Verarbeitungsschritt jedoch keine Die-Verbinder in der dielektrischen Schicht 24A auf. Der Wafer 56A wird umgedreht auf dem Trägersubstrat 52 gestapelt, so dass eine Hauptoberfläche der dielektrischen Schicht 24A dem Trägersubstrat 52 zugewandt ist/dieses berührt. Wie nachstehend ausführlicher beschrieben, wird der Speicherwürfel 50 nach dem Vereinzeln an einer weiteren integrierten Schaltungsvorrichtung befestigt. Aufschmelzbare Verbinder werden verwendet, um den Speicherwürfel 50 an der weiteren integrierten Schaltungsvorrichtung zu befestigen. In einigen Ausführungsformen können in der dielektrischen Schicht 24A Die-Verbinder ausgebildet sein, die zur Verwendung mit aufschmelzbaren Verbindern wie Mikrohöckern geeignet sind. Die Mikrohöcker werden ausgebildet, nachdem das Stapeln der Wafer abgeschlossen ist, um eine Beschädigung der Mikrohöcker während des Stapelns der Wafer zu verhindern.
  • In 2B wird der Wafer 56A ausgedünnt. Das Ausdünnen kann durch einen CMP-Prozess, einen Schleifprozess, einen Ätzprozess oder dergleichen oder Kombinationen davon erfolgen und wird an der inaktiven Oberfläche des Halbleitersubstrats 12A durchgeführt. Das Ausdünnen legt die leitfähigen Durchkontaktierungen 16A frei. Nach dem Ausdünnen sind die Oberflächen der leitfähigen Durchkontaktierungen 16A und der inaktiven Oberfläche des Halbleitersubstrats 12A (innerhalb von Prozessschwankungen) koplanar. Als solches liegen die leitfähigen Durchkontaktierungen 16A an der Rückseite der Speichervorrichtung 10A frei.
  • In 2C wird ein Wafer 56B über das Trägersubstrat 52 gestapelt. Insbesondere wird die Vorderseite des Wafers 56B an der Rückseite des Wafers 56A befestigt. Der Wafer 56B weist mehrere integrierten Schaltungsvorrichtungen auf, beispielsweise eine Speichervorrichtung 10B in dem Vorrichtungsbereich 52A. Die Speichervorrichtung 10B wird in der nachfolgenden Verarbeitung vereinzelt, so dass sie in den Speicherwürfel 50 aufgenommen wird. Die Speichervorrichtung 10B weist ein Halbleitersubstrat 12B, eine Interconnect-Struktur 14B, leitfähige Durchkontaktierungen 16B, Die-Verbinder 22B und eine dielektrische Schicht 24B auf.
  • Der Wafer 56A und der Wafer 56B werden rückseitig-vorderseitig gebondet, z. B. werden sie durch Hybridbonden rückseitig-vorderseitig gebondet, derart, dass die Rückseite des Wafers 56A mit der Vorderseite des Wafers 56B gebondet wird. Insbesondere werden zwischen dem Wafer 56A und dem Wafer 56B Dielektrikum-Dielektrikum-Bonds und Metall-Metall-Bonds ausgebildet. In der gezeigten Ausführungsform werden an der Rückseite des Wafers 56A eine dielektrische Schicht 58 und Die-Verbinder 60 ausgebildet und werden zum Hybridbonden verwendet.
  • Die dielektrische Schicht 58 wird an der Rückseite des Wafers 56A ausgebildet, beispielsweise auf dem Halbleitersubstrat 12A. Die dielektrische Schicht 58 ist seitlich (innerhalb von Prozessschwankungen) mit Seitenwänden der integrierten Schaltungsvorrichtung 10 bündig. Die dielektrische Schicht 58 kann ein Oxid wie Siliziumoxid, PSG, BSG, BPSG oder dergleichen; ein Nitrid wie Siliziumnitrid oder dergleichen; ein Polymer wie Polybenzoxazol (PBO), Polyimid, ein Benzocyclobuten-basiertes (BCB-basiertes) Polymer oder dergleichen; dergleichen; oder eine Kombination davon sein. Die dielektrische Schicht 58 kann zum Beispiel durch Rotationsbeschichten, Laminieren, chemische Gasphasenabscheidung (CVD) oder dergleichen ausgebildet werden. In einigen Ausführungsformen (nachstehend ausführlicher beschrieben) wird das Halbleitersubstrat 12A vor dem Ausbilden der dielektrischen Schicht 58 vertieft, so dass die dielektrische Schicht 58 die leitfähigen Durchkontaktierungen 16A umgibt.
  • Die Die-Verbinder 60 werden an der Rückseite des Wafers 56A ausgebildet und stehen in physischem Kontakt mit den leitfähigen Durchkontaktierungen 16A. Die Die-Verbinder 60 können leitfähige Säulen, Pads oder dergleichen sein, zu denen externe Verbindungen hergestellt werden. Die Die-Verbinder 60 können aus einem Metall wie Kupfer, Aluminium oder dergleichen ausgebildet sein und können beispielsweise durch Plattieren oder dergleichen ausgebildet werden. Die Die-Verbinder 60 sind durch die leitfähigen Durchkontaktierungen 16A elektrisch mit integrierten Schaltungen der Speichervorrichtung 10A verbunden. Nach dem Ausbilden werden die dielektrische Schicht 58 und die Die-Verbinder 60 unter Verwendung beispielsweise eines CMP-Prozesses, eines Rückätzprozesses oder dergleichen planarisiert. Nach dem Planarisieren sind die oberen Flächen der Die-Verbinder 60 und der dielektrischen Schicht 58 (innerhalb von Prozessschwankungen) koplanar und liegen an der Rückseite des Wafers 56A frei.
  • Die dielektrische Schicht 58 wird durch Dielektrikum-Dielektrikum-Bonden ohne Verwendung eines Klebematerials (z. B. eines Die-Befestigungsfilms) mit der dielektrischen Schicht 24B gebondet, und die Die-Verbinder 60 werden durch Metall-Metall-Bonden ohne Verwendung eines eutektischen Materials (z. B. Lot) mit den Die-Verbindern 22B gebondet. Das Bonden kann ein Vor-Bonden und ein Tempern umfassen. Während des Vor-Bondens wird eine kleine Druckkraft angewendet, um den Wafer 56B gegen den Wafer 56A zu pressen. Das Vor-Bonden wird bei einer niedrigen Temperatur ausgeführt, beispielsweise Raumtemperatur, beispielsweise einer Temperatur im Bereich von etwa 15 °C bis etwa 30 °C, und nach dem Vor-Bonden sind die dielektrische Schicht 24B und die dielektrische Schicht 58 miteinander gebondet. Die Bondstärke wird dann in einem anschließenden Temperschritt verbessert, in dem die dielektrische Schicht 24B und die dielektrische Schicht 58 bei einer hohen Temperatur getempert werden, beispielsweise einer Temperatur im Bereich von etwa 140°C bis etwa 280°C. Nach dem Tempern sind Bindungen wie beispielsweise Fusionsbonds ausgebildet, die die dielektrische Schicht 24B und die dielektrische Schicht 58 bonden. Beispielsweise können die Bonds kovalente Bindungen zwischen dem Material der dielektrischen Schicht 58 und dem Material der dielektrischen Schicht 24B sein. Die Die-Verbinder 22B und die Die-Verbinder 60 sind in einer Eins-zu-Eins-Zuordnung miteinander verbunden. Die Die-Verbinder 22B und die Die-Verbinder 60 können nach dem Vor-Bonden in physischem Kontakt stehen oder können sich während des Temperns so ausdehnen, dass sie in physischem Kontakt stehen. Ferner vermischt sich während des Temperns das Material der Die-Verbinder 22B und der Die-Verbinder 60 (z. B. Kupfer), so dass auch Metall-Metall-Bonds ausgebildet werden. Daher sind die resultierenden Bonds zwischen dem Wafer 56A und dem Wafer 56B Hybridbonds, die sowohl Dielektrikum-Dielektrikum-Bonds als auch Metall-Metall-Bonds aufweisen.
  • In einer weiteren Ausführungsform werden die Die-Verbinder 60 weggelassen. Die dielektrische Schicht 58 wird durch Dielektrikum-Dielektrikum-Bonden ohne Verwendung eines Klebematerials (z. B. eines Die-Befestigungsfilms) mit der dielektrischen Schicht 24B gebondet, und die leitfähigen Durchkontaktierungen 16A werden durch Metall-Metall-Bonden ohne Verwendung eines eutektischen Materials (z. B. Lot) mit den Die-Verbindern 22B gebondet.
  • In einer weiteren Ausführungsform werden die dielektrische Schicht 58 und die Die-Verbinder 60 weggelassen. Das Halbleitersubstrat 12A kann durch Dielektrikum-Dielektrikum-Bonden ohne Verwendung eines Klebematerials (z. B. eines Die-Befestigungsfilms) mit der dielektrischen Schicht 24B gebondet werden, und die leitfähigen Durchkontaktierungen 16A können durch Metall-Metall-Bonden ohne Verwendung eines eutektischen Materials (z. B. Lot) mit den Die-Verbindern 22B gebondet werden. Beispielsweise kann ein Oxid wie ein natives Oxid, ein thermisches Oxid oder dergleichen auf der inaktiven Oberfläche des Halbleitersubstrats 12A ausgebildet werden und kann für das Dielektrikum-Dielektrikum-Bonden verwendet werden.
  • In 2D werden die oben beschriebenen Schritte wiederholt, so dass Wafer 56C, 56D, 56E, 56F, 56G, 56H über das Trägersubstrat 52 gestapelt werden. Die Wafer 56C, 56D, 56E, 56F, 56G, 56H weisen in dem Vorrichtungsbereich 52A jeweils mehrere integrierte Schaltungsvorrichtungen auf, beispielsweise Speichervorrichtungen 10C, 10D, 10E, 10F, 10G, 10H. Die Speichervorrichtungen 10C, 10D, 10E, 10F, 10G, 10H werden in der nachfolgenden Verarbeitung vereinzelt, so dass sie in den Speicherwürfel 50 aufgenommen werden. Jeder der Wafer 56C, 56D, 56E, 56F, 56G, 56H wird durch rückseitig-vorderseitiges Hybridbonden direkt mit den Wafern 56B, 56C, 56D, 56E, 56F, 56G gebondet. Der letzte gestapelte Wafer, z. B. der Wafer 56H, muss nicht ausdünnt werden, so dass die leitfähigen Durchkontaktierungen 16H des Wafers 56H elektrisch isoliert bleiben.
  • In 2E wird ein Trägersubstrat-Entbonden durchgeführt, um das Trägersubstrat 52 vom Waferstapel, z. B. dem Wafer 56A, zu lösen (bzw. zu „entbonden“). Gemäß einigen Ausführungsformen umfasst das Entbonden ein Projizieren eines Lichts wie eines Laserlichts oder eines UV-Lichts auf die Trennschicht 104, so dass sich die Trennschicht 104 unter der Wärme des Lichts zersetzt und das Trägersubstrat 52 entfernt werden kann. Durch Entfernen des Trägersubstrats 52 wird die Hauptoberfläche der oberen Speichervorrichtung (z. B. der Speichervorrichtung 10A) des Speicherwürfels 50 freigelegt. Der Waferstapel wird dann umgedreht und auf ein Band (nicht gezeigt) gelegt.
  • Die-Verbinder 22A werden dann für die oberste Schicht des Speicherwürfels 50 ausgebildet, z. B. an einer Vorderseite des Wafers 56A. Die Die-Verbinder 22A können leitfähige Säulen, Pads oder dergleichen sein, zu denen externe Verbindungen hergestellt werden. In einigen Ausführungsformen sind die Die-Verbinder 22A leitfähige Höcker, beispielsweise Mikrohöcker. Die Die-Verbinder 22A können (innerhalb von Prozessschwankungen) im Wesentlichen vertikale Seitenwände aufweisen. In der gezeigten Ausführungsform sind die Die-Verbinder 22A durch die dielektrische Schicht 24A hindurch so ausgebildet, dass sie mit der Metallisierungsstruktur der Interconnect-Struktur 14A verbunden sind. Als ein Beispiel zum Ausbilden der Die-Verbinder 22A werden Öffnungen in der dielektrischen Schicht 24A ausgebildet, und eine Keimschicht wird über der dielektrischen Schicht 24A und in den Öffnungen ausgebildet. In einigen Ausführungsformen ist die Keimschicht eine Metallschicht, die eine einzelne Schicht oder eine Verbundschicht sein kann, die eine Mehrzahl von Teilschichten aufweist, die aus verschiedenen Materialien ausgebildet sind. In einigen Ausführungsformen weist die Keimschicht eine Titanschicht und eine Kupferschicht über der Titanschicht auf. Die Keimschicht kann z.B. unter Verwendung von PVD oder dergleichen ausgebildet werden. Ein Photoresist wird dann auf der Keimschicht ausgebildet und strukturiert. Der Photoresist kann durch Rotationsbeschichtung oder dergleichen ausgebildet werden und zum Strukturieren Licht ausgesetzt werden. Die Struktur des Photoresists entspricht den Die-Verbindern 22A. Das Strukturieren bildet Öffnungen durch den Photoresist aus, die die Keimschicht freilegen. In den Öffnungen des Photoresists und auf den freiliegenden Abschnitten der Keimschicht wird ein leitfähiges Material ausgebildet. Das leitfähige Material kann durch Plattieren ausgebildet werden, beispielsweise Elektroplattieren oder stromloses Plattieren oder dergleichen. Das leitfähige Material kann ein Metall wie Kupfer, Nickel, Titan, Wolfram, Aluminium oder dergleichen enthalten. Dann werden der Photoresist und Abschnitte der Keimschicht entfernt, auf denen das leitfähige Material nicht ausgebildet ist. Der Photoresist kann durch ein geeignetes Veraschungs- oder Abziehverfahren entfernt werden, beispielsweise unter Verwendung eines Sauerstoffplasmas oder dergleichen. Nachdem der Photoresist entfernt ist, werden freiliegende Abschnitte der Keimschicht entfernt, beispielsweise unter Verwendung eines geeigneten Ätzprozesses, beispielsweise durch Nass- oder Trockenätzen. Die verbleibenden Abschnitte der Keimschicht und des leitfähigen Materials bilden die Die-Verbinder 22A.
  • Die Die-Verbinder 22A unterscheiden sich von den Die-Verbindern 22B, 22C, 22D, 22E, 22F, 22G, 22H. Insbesondere sind die Die-Verbinder 22A Höcker (z. B. Mikrohöcker), die von der Hauptoberfläche der dielektrischen Schicht 24A erhaben sind. Umgekehrt sind die Die-Verbinder 22B, 22C, 22D, 22E, 22F, 22G, 22H Bondpads mit oberen Flächen, die koplanar mit der Hauptoberfläche der dielektrischen Schichten 24B, 24C, 24D, 24E, 24F, 24G bzw. 24H (z. B. nicht von diesen erhaben) sind. Mit anderen Worten weist die obere Speichervorrichtung 10A des Speicherwürfels 50 leitfähige Höcker an der Vorderseite der Speichervorrichtung auf, und die unteren Speichervorrichtungen 10B, 10C, 10D, 10E, 10F, 10G, 10H des Speicherwürfels 50 weisen Bondpads an den jeweiligen Vorderseiten der Speichervorrichtungen auf.
  • In 2F wird entlang Ritzlinienbereichen ein Vereinzelungsprozess durchgeführt, z. B. zwischen dem Vorrichtungsbereich 52A und benachbarten Vorrichtungsbereichen. Das Vereinzeln kann durch Sägen, Laserschneiden oder dergleichen erfolgen. Der Vereinzelungsprozess kann vor oder nach dem Ausbilden der Die-Verbinder 22A ausgeführt werden. Das Vereinzeln trennt den Vorrichtungsbereich 52A von benachbarten Vorrichtungsbereichen. Der resultierende vereinzelte Speicherwürfel 50 stammt aus dem Vorrichtungsbereich 52A. Die Speichervorrichtungen des Speicherwürfels 50 sind nach dem Vereinzeln seitlich (innerhalb von Prozessschwankungen) bündig.
  • Es versteht sich, dass der Speicherwürfel 50 eine beliebige Anzahl von Schichten aufweisen kann. In der gezeigten Ausführungsform weist der Speicherwürfel 50 acht Schichten auf. In einer weiteren Ausführungsform weist der Speicherwürfel 50 mehr oder weniger als acht Schichten auf, beispielsweise zwei Schichten, vier Schichten, sechzehn Schichten, zweiunddreißig Schichten oder dergleichen.
  • Nachdem das Ausbilden des Speicherwürfels 50 abgeschlossen ist (z. B. nach dem Ausbilden der Die-Verbinder 22A und Vereinzeln des Speicherwürfels 50), wird der resultierende Speicherwürfel 50 unter Verwendung einer Sonde 62 geprüft. Die Sonde 62 ist physisch und elektrisch mit den Die-Verbindern 22A verbunden. Die Die-Verbinder 22A werden verwendet, um den Speicherwürfel 50 zu prüfen, so dass nur bekannt gute Speicherwürfel zur weiteren Verarbeitung verwendet werden. Das Prüfen kann ein Prüfen der Funktionalität der Speichervorrichtungen 10A, 10B, 10C, 10D, 10E, 10F, 10G, 10H umfassen, oder kann ein Prüfen auf bekannte offene Verbindungen oder Kurzschlüsse umfassen, die auf Grundlage des Designs der Speichervorrichtungen erwartet werden können. Während des Prüfens können alle Speichervorrichtungen des Speicherwürfels 50 der Reihen nach geprüft werden.
  • Die 3A bis 3D sind Querschnittsansichten von Zwischenschritten eines Prozesses zum Ausbilden einer HBM-Vorrichtung 100 gemäß einigen Ausführungsformen. Wie nachstehend ausführlicher beschrieben, zeigen die 3A bis 3D einen Prozess, bei dem eine HBM-Vorrichtung 100 durch Stapeln eines Speicherwürfels 50 auf einer zweiten integrierten Schaltungsvorrichtung (z. B. einer Logikvorrichtung 10L, siehe 3A) ausgebildet wird. Die zweite integrierten Schaltungsvorrichtung ist ein nackter Die, der in einem Wafer 102 ausgebildet sein kann. Es wird ein Ausbilden einer HBM-Vorrichtung 100 in einem Vorrichtungsbereich 102A des Wafers 102 gezeigt, es sollte jedoch beachtet werden, dass der Wafer 102 eine beliebige Anzahl von Vorrichtungsbereichen aufweisen kann und eine HBM-Vorrichtung 100 in jedem Vorrichtungsbereich ausgebildet werden kann.
  • Nachfolgend kann die HBM-Vorrichtung 100 beim Ausbilden eines integrierten Schaltungs-Packages verwendet werden. Insbesondere kann, wie nachstehend ausführlicher beschrieben, die HBM-Vorrichtung 100 in einem dreidimensionalen integrierten Schaltung-Package (3DIC-Package) verpackt werden, beispielsweise einem System-in-Package (SiP). Beispiele für ein 3DIC-Package enthalten ein Chip-auf-Wafer-Package (CoW-Package), ein Chip-auf-Wafer-auf-Substrat-Package (CoWoS-Package), ein integriertes Fan-Out-Package (InFO-Package) und dergleichen, obwohl klar sein sollte, dass Ausführungsformen auf andere 3DIC-Packages angewendet werden können.
  • In 3A wird der Wafer 102 erhalten. Der Wafer 102 weist eine Logikvorrichtung 10L im Vorrichtungsbereich 102A auf. Die Logikvorrichtung 10L wird in der nachfolgenden Verarbeitung vereinzelt, so dass sie in die HBM-Vorrichtung 100 aufgenommen werden kann. Die Logikvorrichtung 10L kann eine Schnittstellenvorrichtung bzw. Verbindungsvorrichtung, eine Puffervorrichtung, eine Steuervorrichtung oder dergleichen für die Speichervorrichtungen des Speicherwürfels 50 sein. In einigen Ausführungsformen stellt die Logikvorrichtung 10L die Eingang/Ausgang-Schnittstelle (E/A-Schnittstelle) für die HBM-Vorrichtung 100 bereit. Die Logikvorrichtung 10L weist ein Halbleitersubstrat 12L, eine Interconnect-Struktur 14L, leitfähige Durchkontaktierungen 16L, Die-Verbinder 22L und eine dielektrische Schicht 24L auf. Die Die-Verbinder 22L werden für Verbindungen zu anderen Vorrichtungen verwendet, beispielsweise Vorrichtungen in einem integrierten Schaltungs-Package, in dem die HBM-Vorrichtung 100 implementiert werden kann. Die Die-Verbinder 22L können aus einem ähnlichen Material und durch ein ähnliches Verfahren wie die in Bezug auf 2E beschriebenen Die-Verbinder 22A ausgebildet werden. Beispielsweise können die Die-Verbinder 22L Verbinder sein, die zur Verwendung mit aufschmelzbaren Verbindern wie Mikrohöckern geeignet sind und die sich durch die dielektrische Schicht 24L erstrecken.
  • In 3B wird der Wafer 102 ausgedünnt. Das Ausdünnen kann durch einen CMP-Prozess, einen Schleifprozess, einen Ätzprozess oder dergleichen oder Kombinationen davon erfolgen und wird an der inaktiven Oberfläche des Halbleitersubstrats 12L durchgeführt. Das Ausdünnen legt die leitfähigen Durchkontaktierungen 16L frei. Nach dem Ausdünnen sind die Oberflächen der leitfähigen Durchkontaktierungen 16L und der inaktiven Oberfläche des Halbleitersubstrats 12L (innerhalb von Prozessschwankungen) koplanar. Als solches liegen die leitfähigen Durchkontaktierungen 16L an der Rückseite der Logikvorrichtung 10L frei.
  • Eine dielektrische Schicht 104 wird dann über dem Wafer 102 ausgebildet, z. B. auf der Rückseite der Logikvorrichtung 10L. Die dielektrische Schicht 104 kann aus einem ähnlichen Material und durch ein ähnliches Verfahren wie die in Bezug auf 2C beschriebene dielektrische Schicht 58 ausgebildet werden. Dann werden Die-Verbinder 106 ausgebildet, die sich durch die dielektrische Schicht 104 erstrecken. Die Die-Verbinder 106 können aus einem ähnlichen Material und durch ein ähnliches Verfahren wie die in Bezug auf 2E beschriebenen Die-Verbinder 22A ausgebildet werden. Beispielsweise können die Die-Verbinder 106 Verbinder sein, die zur Verwendung mit aufschmelzbaren Verbindern wie Mikrohöckern geeignet sind. Die Die-Verbinder 106 sind physisch mit den leitfähigen Durchkontaktierungen 16L verbunden und sind durch die leitfähigen Durchkontaktierungen 16L elektrisch mit integrierten Schaltungen der Logikvorrichtung 10L verbunden.
  • In 3C wird ein Speicherwürfel 50 an dem Wafer 102 befestigt, z. B. an der Rückseite der Logikvorrichtung 10L. Der Speicherwürfel 50 wird mit dem Wafer 102 mit aufschmelzbaren Verbindern 108 verbunden. Die aufschmelzbaren Verbinder 108 können auf den Die-Verbindern 106 und/oder den Die-Verbindern 22A ausgebildet werden. Die aufschmelzbaren Verbinder 108 können aus einem Lotmaterial wie Zinn, Zinn-Blei, Gold, Silber, Zinn-Silber, Zinn-Wismut, Kupfer, Kupfer-Zinn, Kupfer-Zinn-Silber, Kupfer-Nickel-Zinn-Silber, Palladium, Indium, Nickel, Nickel-Palladium-Gold, Nickel-Gold oder dergleichen oder Kombinationen davon ausgebildet sein. In einigen Ausführungsformen werden die aufschmelzbaren Verbinder 108 ausgebildet, indem anfänglich eine Schicht aus Lotmaterial durch Verdampfen, Elektroplattieren, Drucken, Lottransfer, Kugelplatzierung oder dergleichen ausgebildet wird. Nachdem eine Schicht aus Lotmaterial auf der Struktur ausgebildet ist, kann ein Aufschmelzen durchgeführt werden, um das Material in die gewünschte Höckerform zu formen. In einigen Ausführungsformen werden die aufschmelzbaren Verbinder 108 auf den Die-Verbindern 106 ausgebildet. In solchen Ausführungsformen wird der Speicherwürfel 50 mit dem Wafer 102 verbunden, indem die Die-Verbinder 22A mit den aufschmelzbaren Verbindern 108 in Kontakt gebracht werden und anschließend die aufschmelzbaren Verbinder 108 aufgeschmolzen werden, wodurch der Speicherwürfel 50 mit dem Wafer 102 verlötet ist. Somit sind Lotstellen zwischen den Die-Verbindern 22A und den Die-Verbindern 106 ausgebildet, wodurch der Speicherwürfel 50 mit dem Wafer 102 verbunden ist.
  • In einigen Ausführungsformen wird eine Unterfüllung 110 zwischen dem Speicherwürfel 50 und dem Wafer 102 ausgebildet, die die aufschmelzbaren Verbinder 108 umgibt. Die Unterfüllung 110 kann Spannungen verringern und die Verbindungen schützen, die aus dem Aufschmelzen der aufschmelzbaren Verbinder 108 entstanden sind. Die Unterfüllung 110 kann durch einen Kapillarflussprozess nach dem Befestigen des Speicherwürfels 50 oder durch ein geeignetes Abscheidungsverfahren vor dem Befestigen des Speicherwürfels 50 ausgebildet werden.
  • In 3D wird eine Verkapselung 112 auf den verschiedenen Komponenten und um sie herum ausgebildet. Nach dem Ausbilden verkapselt die Verkapselung 112 den Speicherwürfel 50 und berührt Seitenwände der Unterfüllung 110 und jeder Speichervorrichtung des Speicherwürfels 50. Die Verkapselung 112 kann eine Formmasse, ein Epoxidharz oder dergleichen sein. Die Verkapselung 112 kann durch Formpressen, Spritzpressen oder dergleichen aufgebracht werden und kann so über dem Wafer 102 ausgebildet werden, dass der Speicherwürfel 50 vergraben bzw. bedeckt ist. Die Verkapselung 112 kann in flüssiger oder halbflüssiger Form aufgebracht und anschließend gehärtet werden. Optional wird ein Planarisierungsprozess so an der Verkapselung 112 durchgeführt, dass der Speicherwürfel 50 freigelegt wird. Nach dem Planarisierungsprozess sind die oberen Flächen des Speicherwürfels 50 und der Verkapselung 112 (innerhalb von Prozessschwankungen) koplanar. Der Planarisierungsprozess kann beispielsweise ein chemisch-mechanisches Polieren (CMP), ein Schleifprozess oder dergleichen sein. In einigen Ausführungsformen kann das Planarisieren weggelassen werden, beispielsweise wenn der Speicherwürfel 50 bereits freigelegt ist.
  • Ein Vereinzelungsprozess wird dann entlang Ritzlinienbereichen durchgeführt, beispielsweise um den Vorrichtungsbereich 102A herum. Das Vereinzeln kann durch Sägen, Laserschneiden oder dergleichen erfolgen. Der Vereinzelungsprozess trennt den Vorrichtungsbereich 102A (der die Logikvorrichtung 10L aufweist) von benachbarten Vorrichtungsbereichen, so dass eine HBM-Vorrichtung 100 ausgebildet wird, die die Logikvorrichtung 10L aufweist. Die vereinzelte Logikvorrichtung 10L hat eine größere Breite als jede der Speichervorrichtungen des Speicherwürfels 50. Nach dem Vereinzeln sind die Logikvorrichtung 10L und die Verkapselung 112 seitlich (innerhalb von Prozessschwankungen) bündig.
  • Leitfähige Verbinder 114 werden auf den Die-Verbindern 22L ausgebildet. Die leitfähigen Verbinder 114 können Ball-Grid-Array-Verbinder (BGA-Verbinder), Lotkugeln, Metallsäulen, Flip-Chip-Verbindungshöcker (C4-Höcker), durch ENEPIG-Technik (stromloses Nickel-stromloses Palladium-Goldimmersion-Technik) ausgebildete Höcker oder dergleichen sein. Die leitfähigen Verbinder 114 können ein leitfähiges Material wie Lot, Kupfer, Aluminium, Gold, Nickel, Silber, Palladium, Zinn, dergleichen oder eine Kombination davon enthalten. In einigen Ausführungsformen werden die leitfähigen Verbinder 114 ausgebildet, indem anfänglich eine Lotschicht durch Gasphasenabscheidung, Elektroplattieren, Drucken, Lotübertragung, Kugelplatzierung oder dergleichen ausgebildet wird. Nachdem eine Schicht aus Lot auf der Struktur ausgebildet ist, kann ein Aufschmelzen durchgeführt werden, um das Material in die gewünschte Höckerform zu formen. In einer weiteren Ausführungsform weisen die leitfähigen Verbinder 114 Metallsäulen (etwa Kupfersäulen) auf, die durch Sputtern, Drucken, Elektroplattieren, stromloses Plattieren, CVD oder dergleichen ausgebildet werden. Die Metallsäulen können lotfrei sein und im Wesentlichen vertikale Seitenwände aufweisen. In einigen Ausführungsformen wird eine Metallkappenschicht auf der Oberseite der Metallsäulen ausgebildet. Die Metallkappenschicht kann Nickel, Zinn, Zinn-Blei, Gold, Silber, Palladium, Indium, Nickel-Palladium-Gold, Nickel-Gold oder eine Kombination davon enthalten und kann durch einen Plattierungsprozess ausgebildet werden. Die leitfähigen Verbinder 114 können vor oder nach dem Vereinzelungsprozess ausgebildet werden. Die leitfähigen Verbinder 114 werden für externe Verbindungen (weiter unten beschrieben) verwendet.
  • 3E ist eine Detailansicht eines Bereichs 102R der 3D gemäß einigen Ausführungsformen. In dieser Ausführungsform ist die dielektrische Schicht 58 um die leitfähigen Durchkontaktierungen 16A herum ausgebildet, und die Die-Verbinder 60 sind so in der dielektrischen Schicht 58 ausgebildet, dass sie die leitfähigen Durchkontaktierungen 16A berühren. Die Die-Verbinder 22B berühren die Die-Verbinder 60. Ferner zeigt 3E auch deutlicher, dass die Die-Verbinder 106 und die Die-Verbinder 22A Höcker (z. B. Mikrohöcker) sind, die von den Hauptoberflächen der dielektrischen Schicht 104 bzw. der dielektrischen Schicht 24A erhaben sind.
  • 3F ist eine Detailansicht eines Bereichs 102R der 3D gemäß einigen weiteren Ausführungsformen. In dieser Ausführungsform ist die dielektrische Schicht 58 um die leitfähigen Durchkontaktierungen 16A herum ausgebildet, aber die Die-Verbinder 60 sind weggelassen. Stattdessen berühren die Die-Verbinder 22B die leitfähigen Durchkontaktierungen 16A. Ferner zeigt 3F auch deutlicher, dass die Die-Verbinder 106 und die Die-Verbinder 22A Höcker (z. B. Mikrohöcker) sind, die von den Hauptoberflächen der dielektrischen Schicht 104 bzw. der dielektrischen Schicht 24A erhaben sind.
  • Die 4A bis 4D sind Querschnittsansichten von Zwischenschritten eines Prozesses zum Ausbilden einer HBM-Vorrichtung 100 gemäß einigen weiteren Ausführungsformen. Wie nachstehend ausführlicher beschrieben, zeigen die 4A bis 4D einen Prozess, bei dem eine HBM-Vorrichtung 100 ausgebildet wird, indem ein Speicherwürfel 50 auf eine Packagekomponente 200 (siehe 4D) anstatt auf einen nackten Die gestapelt wird. Die Packagekomponente 200 wird auf einem Trägersubstrat 202 ausgebildet und weist eine zweite integrierten Schaltungsvorrichtung (z. B. eine Logikvorrichtung 10L, siehe 4A) auf. Es ist ein Ausbilden einer HBM-Vorrichtung 100 in einem Vorrichtungsbereich 202A des Trägersubstrats 202 gezeigt, es sollte jedoch beachtet werden, dass das Trägersubstrat 202 eine beliebige Anzahl von Vorrichtungsbereichen aufweisen kann und eine HBM-Vorrichtung 100 in jedem Vorrichtungsbereich ausgebildet werden kann.
  • In 4A wird ein Trägersubstrat 202 bereitgestellt, und eine Trennschicht 204 wird auf dem Trägersubstrat 202 ausgebildet. Das Trägersubstrat 202 kann aus einem ähnlichen Material und durch ein ähnliches Verfahren wie das in 2A beschriebene Trägersubstrat 52 ausgebildet werden. Die Trennschicht 204 kann aus einem ähnlichen Material und durch ein ähnliches Verfahren wie die in 2A beschriebene Trennschicht 54 ausgebildet werden.
  • Eine vereinzelte Logikvorrichtung 10L wird auf der Trennschicht 204 angeordnet. Die Logikvorrichtung 10L kann aus einem ähnlichen Material und durch ein ähnliches Verfahren wie die in Bezug auf 3A beschriebene Logikvorrichtung 10L ausgebildet werden, mit der Ausnahme, dass die Die-Verbinder 22L keine Höcker sein müssen und die leitfähigen Durchkontaktierungen 16L an einer Rückseite der Logikvorrichtung 10L freiliegen.
  • Eine Verkapselung 206 wird auf und um die Logikvorrichtung 10L herum ausgebildet. Die Verkapselung 206 kann aus einem ähnlichen Material und durch ein ähnliches Verfahren wie die in Bezug auf 3D beschriebene Verkapselung 112 ausgebildet werden. Bei Bedarf kann ein Planarisierungsprozess an der Verkapselung 206 so durchgeführt werden, dass die Die-Verbinder 22L freigelegt werden.
  • Eine dielektrische Schicht 208 wird auf der Verkapselung 206 und der Vorderseite der Logikvorrichtung 10L ausgebildet. Die dielektrische Schicht 208 kann ein Oxid wie Siliziumoxid, PSG, BSG, BPSG oder dergleichen; ein Nitrid wie Siliziumnitrid oder dergleichen; ein Polymer wie Polybenzoxazol (PBO), Polyimid, ein Benzocyclobuten-basiertes (BCB-basiertes) Polymer oder dergleichen; dergleichen; oder eine Kombination davon sein. Die dielektrische Schicht 208 kann zum Beispiel durch Rotationsbeschichten, Laminieren, chemische Gasphasenabscheidung (CVD) oder dergleichen ausgebildet werden.
  • Under-Bump-Metallurgien (UBMs) 210 werden ausgebildet, die mit der Logikvorrichtung 10L verbunden sind. Die UBMs 210 weisen Höckerabschnitte an der Hauptoberfläche der dielektrischen Schicht 208 auf und erstrecken sich entlang dieser und weisen Durchkontaktierungsabschnitte auf, die sich so durch die dielektrische Schicht 208 erstrecken, dass sie mit den Die-Verbindern 22L physisch und elektrisch verbunden sind. Infolgedessen sind die UBMs 210 elektrisch mit der Logikvorrichtung 10L verbunden. Als ein Beispiel zum Ausbilden der UBMs 210 werden Öffnungen durch die dielektrische Schicht 208 ausgebildet, und eine Keimschicht wird über der dielektrischen Schicht 208 und in den Öffnungen ausgebildet, die sich durch die dielektrische Schicht 208 erstrecken. In einigen Ausführungsformen ist die Keimschicht eine Metallschicht, die eine einzelne Schicht oder eine Verbundschicht sein kann, die eine Mehrzahl von Teilschichten aufweist, die aus verschiedenen Materialien ausgebildet sind. In einigen Ausführungsformen weist die Keimschicht eine Titanschicht und eine Kupferschicht über der Titanschicht auf. Die Keimschicht kann beispielsweise unter Verwendung von PVD oder dergleichen ausgebildet werden. Ein Photoresist wird dann auf der Keimschicht ausgebildet und strukturiert. Der Photoresist kann durch Rotationsbeschichtung oder dergleichen ausgebildet werden und zum Strukturieren Licht ausgesetzt werden. Die Struktur des Photoresists entspricht den UBMs 210. Das Strukturieren bildet Öffnungen durch den Photoresist aus, die die Keimschicht freilegen. Ein leitfähiges Material wird dann in den Öffnungen des Photoresist und auf den freiliegenden Abschnitten der Keimschicht ausgebildet. Das leitfähige Material kann durch Plattieren ausgebildet werden, beispielsweise Elektroplattieren oder stromloses Plattieren oder dergleichen. Das leitfähige Material kann ein Metall wie Kupfer, Titan, Wolfram, Aluminium oder dergleichen enthalten. Die Kombination des leitfähigen Materials und der darunter liegenden Abschnitte der Keimschicht bildet die UBMs 210. Der Photoresist und die Abschnitte der Keimschicht, auf denen das leitfähige Material nicht ausgebildet ist, werden entfernt. Der Photoresist kann durch ein geeignetes Veraschungs- oder Abziehverfahren entfernt werden, beispielsweise unter Verwendung eines Sauerstoffplasmas oder dergleichen. Nachdem der Photoresist entfernt ist, werden freiliegende Abschnitte der Keimschicht entfernt, beispielsweise unter Verwendung eines geeigneten Ätzprozesses, beispielsweise durch Nass- oder Trockenätzen.
  • In 4B wird ein Trägersubstrat-Entbonden durchgeführt, um das Trägersubstrat 202 von der Logikvorrichtung 10L zu lösen (bzw. entbonden). Gemäß einigen Ausführungsformen umfasst das Entbonden ein Projizieren eines Lichts wie eines Laserlichts oder eines UV-Lichts auf die Trennschicht 204, so dass sich die Trennschicht 204 unter der Wärme des Lichts zersetzt und das Trägersubstrat 202 entfernt werden kann. Die Struktur kann dann umgedreht und beispielsweise auf ein Band gelegt werden.
  • Eine dielektrische Schicht 212 wird dann auf der Verkapselung 206 und der Rückseite der Logikvorrichtung 10L ausgebildet. Die dielektrische Schicht 212 kann aus einem ähnlichen Material und durch ein ähnliches Verfahren wie die dielektrische Schicht 208 ausgebildet werden.
  • UBMs 214 werden dann ausgebildet, die mit der Logikvorrichtung 10L verbunden sind. Die UBMs 214 weisen Höckerabschnitte auf der Hauptoberfläche der dielektrischen Schicht 212 und sich entlang dieser erstreckend auf und weisen Durchkontaktierungsabschnitte auf, die sich so durch die dielektrische Schicht 212 erstrecken, dass sie mit den leitfähigen Durchkontaktierungen 16L physisch und elektrisch verbunden sind. Die UBMs 214 können aus einem ähnlichen Material und durch ein ähnliches Verfahren wie die UBMs 210 ausgebildet werden.
  • In 4C wird ein Speicherwürfel 50 an der Packagekomponente 200 befestigt, z. B. an den UBMs 214. Der Speicherwürfel 50 ist ein bekannt guter Speicherwürfel, der geprüft wurde. Die Die-Verbinder 22A des Speicherwürfels 50 werden mit den UBMs 214 der Packagekomponente 200 mit aufschmelzbaren Verbindern 108 auf ähnliche Weise wie in Bezug auf 3C beschrieben verbunden. In einigen Ausführungsformen wird eine Unterfüllung 110 zwischen dem Speicherwürfel 50 und der Packagekomponente 200 auf ähnliche Weise wie in Bezug auf 3C beschrieben ausgebildet.
  • In 4D wird eine Verkapselung 112 auf und um die verschiedenen Komponenten herum auf ähnliche Weise wie in Bezug auf 3D beschrieben ausgebildet. Ein Vereinzelungsprozess wird dann entlang Ritzlinienbereichen durchgeführt, beispielsweise um den Vorrichtungsbereich 202A herum. Das Vereinzeln kann durch Sägen, Laserschneiden oder dergleichen erfolgen. Der Vereinzelungsprozess trennt den Vorrichtungsbereich 202A (der die Packagekomponente 200 aufweist) von benachbarten Vorrichtungsbereichen, so dass eine HBM-Vorrichtung 100 ausgebildet wird, die die Packagekomponente 200 aufweist. Nach dem Vereinzeln sind die Verpackungskomponente 200 und die Verkapselung 112 seitlich (innerhalb von Prozessschwankungen) bündig.
  • Leitfähige Verbinder 114 werden auf den UBMs 210 ausgebildet. Die leitfähigen Verbinder 114 können aus einem ähnlichen Material und durch ein ähnliches Verfahren wie die in Bezug auf 3D beschriebenen leitfähigen Verbinder 114 ausgebildet werden. Die leitfähigen Verbinder 114 können vor oder nach dem Vereinzelungsprozess ausgebildet werden. Die leitfähigen Verbinder 114 werden für eine externe Verbindung (weiter unten beschrieben) verwendet.
  • Das Befestigen des Speicherwürfels 50 an der Packagekomponente 200 anstelle eines nackten Dies ermöglicht es vorteilhafterweise, dass die Logikvorrichtung 10L eine beliebige gewünschte Größe hat. Wenn die HBM-Vorrichtung 100 durch Befestigen des Speicherwürfels 50 direkt an einem nackten Die (wie in der in Bezug auf 3C beschriebenen Ausführungsform) ausgebildet wird, hat der nackte Die eine größere Breite als jede der Speichervorrichtungen des Speicherwürfels 50. Wenn jedoch die HBM-Vorrichtung 100 durch Befestigen des Speicherwürfels 50 an einer Packagekomponente ausgebildet wird, hat die Packagekomponente eine größere Breite als jede der Speichervorrichtungen des Speicherwürfels 50, aber die verpackte Logikvorrichtung 10L kann eine Breite haben, die größer als, kleiner als oder ähnlich wie jede der Speichervorrichtungen des Speicherwürfels 50 ist.
  • Die 5A bis 5C sind Querschnittsansichten von Zwischenschritten eines Prozesses zum Ausbilden einer HBM-Vorrichtung 100 gemäß einigen weiteren Ausführungsformen. Wie nachstehend ausführlicher beschrieben, zeigen die 5A bis 5C einen Prozess, bei dem eine HBM-Vorrichtung 100 ausgebildet wird, indem eine zweite integrierte Schaltungsvorrichtung (z. B. eine Logikvorrichtung 10L, siehe 5A) auf einen Speicherwürfel 50 gestapelt wird, bevor der Speicherwürfel 50 vereinzelt wird. Es ist ein Verarbeiten einer Struktur (z. B. eines nicht vereinzelten Waferstapels) ähnlich der in Bezug auf 2E beschriebenen Ausführungsform gezeigt. Es ist ein Ausbilden einer HBM-Vorrichtung 100 in einem Vorrichtungsbereich 52A des Waferstapels gezeigt, es sollte jedoch beachtet werden, dass der Waferstapel eine beliebige Anzahl von Vorrichtungsbereichen aufweisen kann und eine HBM-Vorrichtung 100 in jedem Vorrichtungsbereich ausgebildet werden kann. In dieser Ausführungsform werden die Speicherwürfel 50 vor dem Vereinzeln geprüft, und nur bekannt gute Speicherwürfel 50 (z. B. bekannt gute Vorrichtungsbereiche des nicht vereinzelten Waferstapels) können unter Verwendung des in den 5A bis 5C gezeigten Prozesses verarbeitet werden.
  • In 5A wird eine vereinzelte Logikvorrichtung 10L mit dem Waferstapel gebondet, beispielsweise dem Speicherwürfel 50. Die Logikvorrichtung 10L kann aus einem ähnlichen Material und durch ein ähnliches Verfahren wie die in Bezug auf 3A beschriebene Logikvorrichtung 10L ausgebildet werden, mit der Ausnahme, dass die Die-Verbinder 22L keine Höcker sein müssen und die leitfähigen Durchkontaktierungen 16L an einer Rückseite der Logikvorrichtung 10L freiliegen. Eine dielektrische Schicht 104 wird an der Rückseite der Logikvorrichtung 10L ausgebildet. Die dielektrische Schicht 104 wird aus einem ähnlichen Material und durch ein ähnliches Verfahren wie die in Bezug auf 2C beschriebene dielektrische Schicht 58 ausgebildet. Die-Verbinder 106 werden so ausgebildet, dass sie sich durch die dielektrische Schicht 104 erstrecken. Die Die-Verbinder 106 können aus einem ähnlichen Material und durch ein ähnliches Verfahren wie die in Bezug auf 2E beschriebenen Die-Verbinder 22A ausgebildet werden. Beispielsweise können die Die-Verbinder 106 Verbinder sein, die zur Verwendung mit aufschmelzbaren Verbindern wie Mikrohöckern geeignet sind. Die Die-Verbinder 106 der Logikvorrichtung 10L werden mit aufschmelzbaren Verbindern 108 mit den Die-Verbindern 22A des Speicherwürfels 50 auf ähnliche Weise wie in Bezug auf 3C beschrieben verbunden. In einigen Ausführungsformen wird eine Unterfüllung 110 zwischen der Logikvorrichtung 10L und dem Speicherwürfel 50 auf ähnliche Weise wie in Bezug auf 3C beschrieben ausgebildet.
  • In 5B wird eine Verkapselung 124 auf der Logikvorrichtung 10L und um sie herum ausgebildet. Die Verkapselung 124 kann aus einem ähnlichen Material und durch ein ähnliches Verfahren wie die in Bezug auf 3D beschriebene Verkapselung 112 ausgebildet werden. Bei Bedarf kann ein Planarisierungsprozess an der Verkapselung 124 so durchgeführt werden, dass die Die-Verbinder 22L freigelegt werden.
  • Eine dielektrische Schicht 126 wird auf der Verkapselung 124 und der Vorderseite der Logikvorrichtung 10L ausgebildet. Die dielektrische Schicht 126 kann aus einem ähnlichen Material und durch ein ähnliches Verfahren wie die in Bezug auf 4A beschriebene dielektrische Schicht 208 ausgebildet werden.
  • Dann werden UBMs 128 ausgebildet, die mit der Logikvorrichtung 10L verbunden sind. Die UBMs 128 weisen Höckerabschnitte an der Hauptoberfläche der dielektrischen Schicht 126 auf und erstrecken sich entlang dieser und weisen Durchkontaktierungsabschnitte auf, die sich so durch die dielektrische Schicht 126 erstrecken, dass sie mit den Die-Verbindern 22L physisch und elektrisch verbunden sind. Die UBMs 128 können aus einem ähnlichen Material und durch ein ähnliches Verfahren wie die in Bezug auf 4A beschriebenen UBMs 210 ausgebildet werden.
  • In 5C wird ein Vereinzelungsprozess entlang Ritzlinienbereichen durchgeführt, z. B. um den Vorrichtungsbereich 52A herum. Das Vereinzeln kann durch Sägen, Laserschneiden oder dergleichen erfolgen. Der Vereinzelungsprozess trennt den Vorrichtungsbereich 52A (der den Speicherwürfel 50 aufweist) von benachbarten Vorrichtungsbereichen, so dass eine HBM-Vorrichtung 100 ausgebildet wird, die den Speicherwürfel 50 aufweist. Nach dem Vereinzeln sind der Speicherwürfel 50 und die Verkapselung 124 seitlich (innerhalb von Prozessschwankungen) bündig.
  • Leitfähige Verbinder 114 werden auf den UBMs 128 ausgebildet. Die leitfähigen Verbinder 114 können aus einem ähnlichen Material und durch ein ähnliches Verfahren wie die in Bezug auf 3D beschriebenen leitfähigen Verbinder 114 ausgebildet werden. Die leitfähigen Verbinder 114 können vor oder nach dem Vereinzelungsprozess ausgebildet werden. Die leitfähigen Verbinder 114 werden für eine externe Verbindung (weiter unten beschrieben) verwendet.
  • Das Befestigen der Logikvorrichtung 10L an dem Speicherwürfel 50 vor dem Vereinzeln ermöglicht vorteilhafterweise eine Verwendung von Logikvorrichtungen geringerer Größe. Wenn die HBM-Vorrichtung 100 durch Befestigen einer Logikvorrichtung 10L an dem Speicherwürfel 50 ausgebildet wird, hat die Logikvorrichtung 10L eine geringere Breite als die Speicherwürfel 50. Der horizontale Fußabdruck der HBM-Vorrichtung 100 kann somit verringert werden.
  • Die 2A bis 5C zeigen Ausführungsformen, bei denen Speicherwürfel 50 durch Wafer-Wafer-Stapeln (WoW-Stapeln) ausgebildet werden, bei dem z. B. ein Waferstapel ausgebildet und dann vereinzelt wird, so dass mehrere Speicherwürfel 50 ausgebildet werden. Wie nachstehend ausführlicher beschrieben, können in einigen Ausführungsformen die Speicherwürfel 50 durch Chip-Chip-Stapeln (CoC-Stapeln) ausgebildet werden, bei dem z. B. ein Wafer vereinzelt wird, so dass mehrere integrierte Schaltungsvorrichtungen ausgebildet werden, und die integrierten Schaltungsvorrichtungen gestapelt werden, um einen Speicherwürfel 50 auszubilden. Solche Speicherwürfel 50 können auch beim Ausbilden von HBM-Vorrichtungen verwendet werden, wie sie in Bezug auf die 3A bis 5C beschrieben sind.
  • Die 6A bis 6F sind Querschnittsansichten von Zwischenschritten eines Prozesses zum Ausbilden eines Speicherwürfels 50 gemäß einigen weiteren Ausführungsformen. Wie nachstehend ausführlicher beschrieben, zeigen die 6A bis 6F einen Prozess, bei dem ein Speicherwürfel 50 durch Stapeln mehrerer erster integrierter Schaltungsvorrichtungen auf ein Trägersubstrat 52 ausgebildet wird. Die ersten integrierten Schaltungsvorrichtungen können jeweils eine Struktur ähnlich der integrierten Schaltungsvorrichtung 10 aufweisen, die oben unter Bezugnahme auf 1 beschrieben wurde, und können in einer Ausführungsform Speichervorrichtungen sein. Es ist ein Stapeln der ersten integrierten Schaltungsvorrichtungen zum Ausbilden eines Speicherwürfels 50 in einem Vorrichtungsbereich 52A des Trägersubstrats 52 gezeigt, es sollte jedoch beachtet werden, dass das Trägersubstrat 52 eine beliebige Anzahl von Vorrichtungsbereichen aufweisen kann und ein Speicherwürfel 50 in jedem der Vorrichtungsbereiche ausgebildet werden kann. Der Speicherwürfel 50 wird von oben nach unten (oder umgekehrt) durch Chip-Chip-Stapeln (CoC-Stapeln) ausgebildet, wobei eine vereinzelte integrierte Schaltungsvorrichtung für die oberste Schicht des Speicherwürfels 50 bereitgestellt wird, und vereinzelte integrierte Schaltungsvorrichtungen für darunter liegende Schichten des Speicherwürfels 50 nachfolgend auf der oberen integrierten Schaltungsvorrichtung gestapelt werden. Jede Schicht des Speicherwürfels 50 wird verkapselt. Die Speicherwürfel 50 werden nach dem Ausbilden geprüft, um eine nachfolgende Verarbeitung bekannt fehlerhafter Speicherwürfel 50 zu verringern oder zu vermeiden.
  • In 6A wird ein Trägersubstrat 52 bereitgestellt, und eine Trennschicht 54 wird auf dem Trägersubstrat 52 ausgebildet. Das Trägersubstrat 52 kann dem in Bezug auf 2A beschriebenen ähneln. Die Trennschicht 54 kann der in Bezug auf 2A beschriebenen ähneln.
  • Eine vereinzelte Speichervorrichtung 10A wird dann auf das Trägersubstrat 52 gestapelt. Die Speichervorrichtung 10A weist ein Halbleitersubstrat 12A, eine Interconnect-Struktur 14A, leitfähige Durchkontaktierungen 16A und eine dielektrische Schicht 24A auf, weist in diesem Verarbeitungsschritt jedoch keine Die-Verbinder in der dielektrischen Schicht 24A auf. In der dielektrischen Schicht 24A können während nachfolgender Verarbeitungsschritte Die-Verbinder ausgebildet werden, die zur Verwendung mit aufschmelzbaren Verbindern wie Mikrohöckern geeignet sind.
  • In 6B wird die vereinzelte Speichervorrichtung 10A ausgedünnt. Das Ausdünnen kann durch einen CMP-Prozess, einen Schleifprozess, einen Ätzprozess oder dergleichen oder Kombinationen davon erfolgen und wird an der inaktiven Oberfläche des Halbleitersubstrats 12A durchgeführt. Das Ausdünnen legt die leitfähigen Durchkontaktierungen 16A frei. Nach dem Ausdünnen sind die Oberflächen der leitfähigen Durchkontaktierungen 16A und der inaktiven Oberfläche des Halbleitersubstrats 12A (innerhalb von Prozessschwankungen) koplanar. Als solches liegen die leitfähigen Durchkontaktierungen 16A an der Rückseite der Speichervorrichtung 10A frei.
  • In 6C wird eine vereinzelte Speichervorrichtung 10B über der Speichervorrichtung 10A gestapelt. Insbesondere wird die Vorderseite der Speichervorrichtung 10B an der Rückseite der Speichervorrichtung 10A befestigt. Die Speichervorrichtung 10B weist ein Halbleitersubstrat 12B, eine Interconnect-Struktur 14B, leitfähige Durchkontaktierungen 16B, Die-Verbinder 22B und eine dielektrische Schicht 24B auf. Die Speichervorrichtung 10A und die Speichervorrichtung 10B werden durch rückseitig-vorderseitiges direktes Hybridbonden gebondet, so dass die Rückseite der Speichervorrichtung 10A mit der Vorderseite der Speichervorrichtung 10B gebondet wird. Das Hybridbonden kann auf ähnliche Weise wie in Bezug auf 2C beschrieben durchgeführt werden. Beispielsweise können Die-Verbinder 60 und eine dielektrische Schicht 58 an der Rückseite der Speichervorrichtung 10B ausgebildet werden. Die dielektrische Schicht 58 wird durch Dielektrikum-Dielektrikum-Bonden ohne Verwendung eines Klebematerials (z. B. eines Die-Befestigungsfilms) mit der dielektrischen Schicht 24B gebondet, und die Die-Verbinder 60 werden durch Metall-Metall-Bonden ohne Verwendung eines eutektischen Materials (z. B. Lot) mit den Die-Verbindern 22B gebondet.
  • In 6D werden die oben beschriebenen Schritte wiederholt, so dass vereinzelte Speichervorrichtungen 10C, 10D, 10E, 10F, 10G, 10H über das Trägersubstrat 52 gestapelt werden. Jede der Speichervorrichtungen 10C, 10D, 10E, 10F, 10G, 10H wird durch Hybridbonden rückseitig-vorderseitig direkt mit den Speichervorrichtungen 10B, 10C, 10D, 10E, 10F bzw. 10G gebondet. Die letzte gestapelte Speichervorrichtung, z. B. die Speichervorrichtung 10H, muss nicht ausgedünnt werden, so dass die leitfähigen Durchkontaktierungen 16H der Speichervorrichtung 10H elektrisch isoliert bleiben.
  • In einigen Ausführungsformen wird eine dielektrische Schicht 64 ausgebildet, die die Speichervorrichtungen 10A, 10B, 10C, 10D, 10E, 10F, 10G, 10H umgibt. Die dielektrische Schicht 64 füllt Lücken zwischen den Speichervorrichtungen in dem Vorrichtungsbereich 52A und Speichervorrichtungen in benachbarten Vorrichtungsbereichen, wodurch die Speichervorrichtungen geschützt werden. Die dielektrische Schicht 64 kann ein Oxid wie Siliziumoxid, PSG, BSG, BPSG oder dergleichen; ein Nitrid wie Siliziumnitrid oder dergleichen; ein Polymer wie Polybenzoxazol (PBO), Polyimid, ein Benzocyclobuten-basiertes (BCB-basiertes) Polymer oder dergleichen; ein Verkapselungsmaterial wie eine Formmasse, ein Epoxid oder dergleichen; dergleichen oder eine Kombination davon sein. In einigen Ausführungsformen ist die dielektrische Schicht 64 ein Oxid wie Siliziumoxid.
  • In 6E wird ein Trägersubstrat-Entbonden durchgeführt, um das Trägersubstrat 52 von dem Stapel der integrierten Schaltungsvorrichtungen, z. B. der Speichervorrichtung 10A, zu lösen (bzw. zu „entbonden“). Gemäß einigen Ausführungsformen umfasst das Entbonden ein Projizieren eines Lichts wie eines Laserlichts oder eines UV-Lichts auf die Trennschicht 54, so dass sich die Trennschicht 54 unter der Wärme des Lichts zersetzt und das Trägersubstrat 52 entfernt werden kann. Der Waferstapel wird dann umgedreht und auf ein Band (nicht gezeigt) gelegt.
  • Die-Verbinder 22A werden dann auf einer Vorderseite der Speichervorrichtung 10A ausgebildet. Die Die-Verbinder 22A können aus einem ähnlichen Material und durch ein ähnliches Verfahren wie die in 2E beschriebenen ausgebildet werden.
  • In 6F wird entlang Ritzlinienbereichen ein Vereinzelungsprozess durchgeführt, z. B. zwischen dem Vorrichtungsbereich 52A und benachbarten Vorrichtungsbereichen. Das Vereinzeln kann durch Sägen, Laserschneiden oder dergleichen erfolgen. Der Vereinzelungsprozess kann vor oder nach dem Ausbilden der Die-Verbinder 22A ausgeführt werden. Das Vereinzeln trennt den Vorrichtungsbereich 52A von benachbarten Vorrichtungsbereichen. Der resultierende vereinzelte Speicherwürfel 50 stammt aus dem Vorrichtungsbereich 52A. Nach dem Vereinzeln verkapselt die dielektrische Schicht 64 die Speichervorrichtungen seitlich, und die dielektrische Schicht 64 ist seitlich mit Seitenwänden des Speicherwürfels 50 (innerhalb von Prozessschwankungen) bündig.
  • Es versteht sich, dass der Speicherwürfel 50 eine beliebige Anzahl von Schichten aufweisen kann. In der gezeigten Ausführungsform weist der Speicherwürfel 50 acht Schichten auf. In einer weiteren Ausführungsform weist der Speicherwürfel 50 mehr oder weniger als acht Schichten auf, beispielsweise zwei Schichten, vier Schichten, sechzehn Schichten, zweiunddreißig Schichten oder dergleichen.
  • Nachdem das Ausbilden des Speicherwürfels 50 abgeschlossen ist (z. B. nach dem Ausbilden der Die-Verbinder 22A und Vereinzeln des Speicherwürfels 50), wird der resultierende Speicherwürfel 50 unter Verwendung einer Sonde 62 geprüft. Die Sonde 62 ist physisch und elektrisch mit den Die-Verbindern 22A verbunden. Die Die-Verbinder 22A werden verwendet, um den Speicherwürfel 50 zu prüfen, so dass nur bekannt gute Speicherwürfel zur weiteren Verarbeitung verwendet werden. Das Prüfen kann ein Prüfen der Funktionalität der Speichervorrichtungen 10A, 10B, 10C, 10D, 10E, 10F, 10G, 10H umfassen, oder kann ein Prüfen auf bekannte offene Verbindungen oder Kurzschlüsse umfassen, die auf Grundlage des Designs der Speichervorrichtungen erwartet werden können. Während des Prüfens können alle Speichervorrichtungen des Speicherwürfels 50 der Reihen nach geprüft werden.
  • Anschließend kann der Speicherwürfel 50 beim Ausbilden einer Speichervorrichtung mit hoher Bandbreite (HBM-Vorrichtung) verwendet werden. Die 7 bis 9 sind Querschnittsansichten von HBM-Vorrichtungen 100, die den Speicherwürfel 50 gemäß einigen Ausführungsformen implementieren.
  • 7 zeigt eine Ausführungsform, bei der eine HBM-Vorrichtung 100 durch Stapeln eines Speicherwürfels 50 auf eine zweite integrierte Schaltungsvorrichtung (z. B. eine Logikvorrichtung 10L) ausgebildet wird, beispielsweise einen nackten Die. Die HBM-Vorrichtung 100 von 7 kann durch einen ähnlichen Prozess wie den in den 3A bis 3D beschriebenen ausgebildet werden, außer dass sie einen Speicherwürfel 50 aufweist, der durch CoC-Stapeln ausgebildet wird, beispielsweise einen Speicherwürfel, der durch den in Bezug auf die 6A bis 6F beschriebenen Prozess ausgebildet wird.
  • 8 zeigt eine Ausführungsform, bei der eine HBM-Vorrichtung 100 durch Stapeln eines Speicherwürfels 50 auf eine Packagekomponente 200 ausgebildet wird, die eine zweite integrierten Schaltungsvorrichtung (z. B. eine Logikvorrichtung 10L) aufweist. Die HBM-Vorrichtung 100 von 8 kann durch einen ähnlichen Prozess wie den in den 4A bis 4D beschriebenen ausgebildet werden, außer dass sie einen Speicherwürfel 50 aufweist, der durch CoC-Stapeln ausgebildet wird, beispielsweise einen Speicherwürfel, der durch den in Bezug auf die 6A bis 6F beschriebenen Prozess ausgebildet wird.
  • 9 zeigt eine Ausführungsform, bei der eine HBM-Vorrichtung 100 durch Stapeln einer zweiten integrierten Schaltungsvorrichtung (z. B. einer Logikvorrichtung 10L) auf einen Speicherwürfel 50 ausgebildet wird, bevor der Speicherwürfel 50 vereinzelt wird. Die HBM-Vorrichtung 100 von 9 kann durch einen ähnlichen Prozess wie den in den 5A bis 5C beschriebenen ausgebildet werden, außer dass sie einen Speicherwürfel 50 aufweist, der durch CoC-Stapeln ausgebildet wird, beispielsweise einen Speicherwürfels, der durch den in Bezug auf die 6A bis 6F beschriebenen Prozess ausgebildet wird.
  • Die 2A bis 9 zeigen Ausführungsformen, bei denen Speicherwürfel 50 so ausgebildet sind, dass sie nur Speichervorrichtungen enthalten. Wie nachstehend ausführlicher beschrieben, können in einigen Ausführungsformen Speicherwürfel 50 so ausgebildet werden, dass sie andere Vorrichtungen wie beispielsweise passive Vorrichtungen aufweisen, die von den Speichervorrichtungen der Speicherwürfel verwendet werden.
  • Die 10A bis 10E sind Querschnittsansichten von Zwischenschritten eines Prozesses zum Ausbilden eines Speicherwürfels 50 gemäß einigen Ausführungsformen. Wie nachstehend ausführlicher beschrieben, zeigen die 10A bis 10E einen Prozess, bei dem ein Speicherwürfel 50 durch Stapeln mehrerer Wafer, die erste integrierte Schaltungsvorrichtungen aufweisen, auf ein Trägersubstrat 52 ausgebildet wird. Die ersten integrierten Schaltungsvorrichtungen können jeweils eine Struktur ähnlich der integrierten Schaltungsvorrichtung 10 aufweisen, die oben unter Bezugnahme auf 1 beschrieben wurde, und können in einer Ausführungsform Speichervorrichtungen sein. In dieser Ausführungsform wird eine passive Vorrichtung in dem Waferstapel bereitgestellt, beispielsweise auf einer mittleren Ebene des Waferstapels. Der Waferstapel wird vereinzelt, so dass mehrere Speicherwürfel 50 ausgebildet werden. Es wird ein Stapeln von Wafern zum Ausbilden eines Speicherwürfels 50 in einem Vorrichtungsbereich 52A des Trägersubstrats 52 gezeigt, es sollte jedoch beachtet werden, dass das Trägersubstrat 52 eine beliebige Anzahl von Vorrichtungsbereichen aufweisen kann und in jedem Vorrichtungsbereich ein Speicherwürfel 50 ausgebildet werden kann. Der Speicherwürfel 50 wird von oben nach unten (oder umgekehrt) durch Wafern-Wafer-Stapeln (WoW-Stapeln) ausgebildet, wobei ein Wafer für die oberste Schicht des Speicherwürfels 50 bereitgestellt wird, und Wafer für darunter liegende Schichten des Speicherwürfels 50 nachfolgend auf den oberen Wafer gestapelt werden. Die passive Vorrichtung in dieser Ausführungsform ist auf einer mittleren Ebene des Stapels vorgesehen. Die Speicherwürfel 50 werden nach dem Ausbilden geprüft, um eine nachfolgende Verarbeitung bekannt fehlerhafter Speicherwürfel 50 zu verringern oder zu vermeiden.
  • In 10A wird ein Trägersubstrat 52 bereitgestellt, und eine Trennschicht 54 wird auf dem Trägersubstrat 52 ausgebildet. Das Trägersubstrat 52 kann dem in Bezug auf 2A beschriebenen ähneln. Die Trennschicht 54 kann der in Bezug auf 2A beschriebenen ähneln.
  • Die Wafer 56A, 56B, 56C, 56D werden dann über das Trägersubstrat 52 gestapelt, indem die in Bezug auf die 2A bis 2C beschriebenen Schritte ausgeführt/wiederholt werden. Die Wafer 56A, 56B, 56C, 56D weisen jeweils mehrere integrierte Schaltungsvorrichtungen auf, beispielsweise Speichervorrichtungen 10A, 10B, 10C bzw. 10D in dem Vorrichtungsbereich 52A. Die Speichervorrichtungen 10A, 10B, 10C, 10D werden in der nachfolgenden Verarbeitung vereinzelt, so dass sie in den Speicherwürfel 50 aufgenommen werden. Der Wafer 56A wird auf das Trägersubstrat 52 gestapelt. Jeder der Wafer 56B, 56C, 56D wird durch rückseitig-vorderseitiges Hybridbonden mit den Wafern 56A, 56B, 56C direkt gebondet.
  • Eine dielektrische Schicht 66 und Die-Verbinder 68 werden auf der Rückseite des Wafers 56D ausgebildet. Die dielektrische Schicht 66 kann aus einem ähnlichen Material und durch ein ähnliches Verfahren wie die in Bezug auf 2C beschriebene dielektrische Schicht 58 ausgebildet werden. Die Die-Verbinder 68 können aus einem ähnlichen Material und durch ein ähnliches Verfahren wie die in Bezug auf 2C beschriebenen Die-Verbinder 60 ausgebildet werden. Die Die-Verbinder 68 sind physisch mit den leitfähigen Durchkontaktierungen 16D verbunden und sind durch die leitfähigen Durchkontaktierungen 16D elektrisch mit integrierten Schaltungen der Speichervorrichtung 10D verbunden.
  • In 10B wird eine passive Vorrichtung 70 mit der Speichervorrichtung 10D gebondet, z. B. mit dem Wafer 56D. Die passive Vorrichtung 70 kann eine integrierte passive Vorrichtung (IPD), eine integrierte Energieverwaltungsschaltung (PMIC), ein integrierter Spannungsregler (IVR) oder dergleichen sein. In einigen Ausführungsformen ist die passive Vorrichtung 70 ein IVR für die Speichervorrichtungen in dem Speicherwürfel 50. Die passive Vorrichtung 70 weist ein Substrat 72 auf, das dem in Bezug auf 1 beschriebenen Halbleitersubstrat 12 ähneln kann, jedoch weiter passive Vorrichtungen (z. B. Widerstände, Kondensatoren, Induktivitäten usw.) aufweist und frei von aktiven Vorrichtungen (z. B. Transistoren, Dioden usw.) sein kann. Die passive Vorrichtung 70 weist ferner leitfähige Durchkontaktierungen 74, Die-Verbinder 76 und eine dielektrische Schicht 78 an der Vorderseite der passiven Vorrichtung 70 und Die-Verbinder 80 und eine dielektrische Schicht 82 an der Rückseite der passiven Vorrichtung 70 auf. Die leitfähigen Durchkontaktierungen 74 verbinden die Die-Verbinder 76 mit den Die-Verbindern 80. Die passive Vorrichtung 70 ist eine vereinzelte Vorrichtung, die durch Hybridbonden mit der Speichervorrichtung 10D so gebondet wird, dass die Rückseite der Speichervorrichtung 10D mit der Vorderseite der passiven Vorrichtung 70 gebondet wird. Beispielsweise wird die dielektrische Schicht 66 durch Dielektrikum-Dielektrikum-Bonden ohne Verwendung eines Klebematerials (z. B. eines Die-Befestigungsfilm) mit der dielektrischen Schicht 78 gebondet, und eine erste Teilmenge 68A der Die-Verbinder wird mit den Die-Verbindern 76 durch Metall-Metall-Bonds ohne Verwendung eines eutektischen Materials (z. B. Lot) gebondet.
  • Dann wird eine dielektrische Schicht 84 ausgebildet, die die passive Vorrichtung 70 umgibt. Die dielektrische Schicht 84 kann nach dem Anordnen der passiven Vorrichtung 70, jedoch vor einem Tempern zum Fertigstellen des Hybridbondens ausgebildet werden, oder kann nach dem Tempern ausgebildet werden. Die dielektrische Schicht 84 füllt Lücken zwischen der passiven Vorrichtung 70 im Vorrichtungsbereich 52A und passiven Vorrichtungen in benachbarten Vorrichtungsbereichen, wodurch die passiven Vorrichtungen geschützt werden. Die dielektrische Schicht 84 kann aus einem ähnlichen Material und durch ein ähnliches Verfahren wie die in Bezug auf 6D beschriebene dielektrische Schicht 64 ausgebildet werden. In einigen Ausführungsformen ist die dielektrische Schicht 84 ein Oxid wie Siliziumoxid.
  • Dann werden leitfähige Durchkontaktierungen 86 so ausgebildet, dass sie sich durch die dielektrische Schicht 84 erstrecken. Als Beispiel zum Ausbilden der leitfähigen Durchkontaktierungen 86 werden Öffnungen in der dielektrischen Schicht 84 strukturiert. Das Strukturieren kann durch ein geeignetes Verfahren erfolgen, beispielsweise durch Aussetzen der dielektrischen Schicht 84 mit Licht, wenn die dielektrische Schicht 84 ein lichtempfindliches Material ist, oder durch Ätzen der dielektrischen Schicht 84 beispielsweise unter Verwendung eines anisotropen Ätzens. Die Öffnungen legen eine zweite Teilmenge 68B der Die-Verbinder frei. Eine Keimschicht wird auf der dielektrischen Schicht 84 und auf Teilen 68B der Die-Verbinder ausgebildet, die durch die Öffnungen freigelegt sind. In einigen Ausführungsformen ist die Keimschicht eine Metallschicht, die eine einzelne Schicht oder eine Verbundschicht sein kann, die eine Mehrzahl von Teilschichten aufweist, die aus verschiedenen Materialien ausgebildet sind. In einer bestimmten Ausführungsform weist die Keimschicht eine Titanschicht und eine Kupferschicht über der Titanschicht auf. Die Keimschicht kann beispielsweise unter Verwendung von PVD oder dergleichen ausgebildet werden. Auf der Keimschicht wird ein leitfähiges Material ausgebildet. Das leitfähige Material kann durch Plattieren ausgebildet werden, beispielsweise Elektroplattieren oder stromloses Plattieren oder dergleichen. Das leitfähige Material kann ein Metall wie Kupfer, Titan, Wolfram, Aluminium oder dergleichen enthalten. Überschüssige Anteile der Keimschicht und des leitfähigen Materials werden dann entfernt, wobei die überschüssigen Anteile Anteile sind, die über der dielektrischen Schicht 84 liegen. Das Entfernen kann durch einen Planarisierungsprozess erfolgen. Der Planarisierungsprozess wird an der Keimschicht, dem leitfähigen Material, der dielektrischen Schicht 84 und der passiven Vorrichtung 70 durchgeführt. Das Entfernen entfernt gleichzeitig überschüssige Anteile der Keimschicht und des leitfähigen Materials und legt die Die-Verbinder 80 und die dielektrische Schicht 82 frei. Der Planarisierungsprozess kann beispielsweise ein CMP-Prozess, ein Schleifprozess, ein Rückätzprozess oder dergleichen oder Kombinationen davon sein. Die verbleibenden Anteile der Keimschicht und des leitfähigen Materials in den Öffnungen bilden die leitfähigen Durchkontaktierungen 86. Die oberen Flächen der leitfähigen Durchkontaktierungen 86, der dielektrischen Schicht 84, der dielektrischen Schicht 82 und der Die-Verbinder 80 sind nach dem Planarisierungsprozess (innerhalb von Prozessschwankungen) koplanar.
  • In 10C werden Wafer 56E, 56F, 56G, 56H über das Trägersubstrat 52 gestapelt, indem die in Bezug auf die 2A bis 2C beschriebenen Schritte ausgeführt/wiederholt werden. Die Wafer 56E, 56F, 56G, 56H weisen jeweils mehrere integrierte Schaltungsvorrichtungen auf, beispielsweise Speichervorrichtungen 10E, 10F, 10G bzw. 10H in dem Vorrichtungsbereich 52A. Die Speichervorrichtungen 10E, 10F, 10G, 10H werden in der nachfolgenden Verarbeitung vereinzelt, so dass sie in den Speicherwürfel 50 aufgenommen werden. Der Wafer 56E wird mit der passiven Vorrichtung 70 gebondet, wobei einige Abschnitte der dielektrischen Schicht 84 und der leitfähigen Durchkontaktierungen 86 am Hybridbonden beteiligt sind. Beispielsweise wird die dielektrische Schicht 24E durch Dielektrikum-Dielektrikum-Bonden mit der dielektrischen Schicht 82 und der dielektrischen Schicht 84 gebondet, ohne dass irgendein Klebematerial (z. B. ein Die-Befestigungsfilm) verwendet wird, und die Die-Verbinder 22E werden mit den Die-Verbindern 80 und den leitfähigen Durchkontaktierungen 86 durch Metall-Metall-Bonds ohne Verwendung eines eutektischen Materials (z. B. Lot) gebondet. Jeder der Wafer 56F, 56G, 56H wird durch rückseitig-vorderseitiges Hybridbonden mit den Wafern 56E, 56F, 56G direkt gebondet. Der letzte gestapelte Wafer, z. B. der Wafer 56H, muss nicht ausgedünnt werden, so dass die leitfähigen Durchkontaktierungen 16H des Wafers 56H elektrisch isoliert bleiben.
  • In 10D wird ein Trägersubstrat-Entbonden durchgeführt, um das Trägersubstrat 52 von dem Stapel der integrierten Schaltungsvorrichtungen, z. B. der Speichervorrichtung 10A, zu lösen (bzw. zu „entbonden“). Gemäß einigen Ausführungsformen umfasst das Entbonden ein Projizieren eines Lichts wie eines Laserlichts oder eines UV-Lichts auf die Trennschicht 54, so dass sich die Trennschicht 54 unter der Wärme des Lichts zersetzt und das Trägersubstrat 52 entfernt werden kann. Der Waferstapel wird dann umgedreht und auf ein Band (nicht gezeigt) gelegt.
  • Die-Verbinder 22A werden dann auf einer Vorderseite der Speichervorrichtung 10A ausgebildet. Die Die-Verbinder 22A können aus einem ähnlichen Material und durch ein ähnliches Verfahren wie die in 2E beschriebenen ausgebildet werden.
  • In 10E wird entlang Ritzlinienbereichen ein Vereinzelungsprozess durchgeführt, z. B. zwischen dem Vorrichtungsbereich 52A und benachbarten Vorrichtungsbereichen. Das Vereinzeln kann durch Sägen, Laserschneiden oder dergleichen erfolgen. Der Vereinzelungsprozess kann vor oder nach dem Ausbilden der Die-Verbinder 22A ausgeführt werden. Das Vereinzeln trennt den Vorrichtungsbereich 52A von benachbarten Vorrichtungsbereichen. Der resultierende vereinzelte Speicherwürfel 50 stammt aus dem Vorrichtungsbereich 52A.
  • Es versteht sich, dass der Speicherwürfel 50 eine beliebige Anzahl von Schichten aufweisen kann. In der gezeigten Ausführungsform weist der Speicherwürfel 50 acht Schichten von Speichervorrichtungen und eine Schicht einer passiven Vorrichtung auf. In einer weiteren Ausführungsform weist der Speicherwürfel 50 mehr oder weniger als acht Schichten von Speichervorrichtungen auf, beispielsweise zwei Schichten, vier Schichten, sechzehn Schichten, zweiunddreißig Schichten oder dergleichen. Der Speicherwürfel 50 kann auch mehr als eine Schicht passiver Vorrichtungen aufweisen.
  • Nachdem das Ausbilden des Speicherwürfels 50 abgeschlossen ist (z. B. nach dem Ausbilden der Die-Verbinder 22A und Vereinzeln des Speicherwürfels 50), wird der resultierende Speicherwürfel 50 unter Verwendung einer Sonde 62 geprüft. Die Sonde 62 ist physisch und elektrisch mit den Die-Verbindern 22A verbunden. Die Die-Verbinder 22A werden verwendet, um den Speicherwürfel 50 zu prüfen, so dass nur bekannt gute Speicherwürfel zur weiteren Verarbeitung verwendet werden. Das Prüfen kann ein Prüfen der Funktionalität der Speichervorrichtungen 10A, 10B, 10C, 10D, 10E, 10F, 10G, 10H und der passiven Vorrichtung 70 umfassen, oder kann ein Prüfen auf bekannte offene Verbindungen oder Kurzschlüsse umfassen, die auf Grundlage des Designs der Speichervorrichtungen erwartet werden können. Während des Prüfens können alle Vorrichtungen des Speicherwürfels 50 der Reihe nach geprüft werden.
  • Anschließend kann der Speicherwürfel 50 beim Ausbilden einer Speichervorrichtung mit hoher Bandbreite (HBM-Vorrichtung) verwendet werden. 11 ist eine Querschnittsansicht einer HBM-Vorrichtung 100, die den Speicherwürfel 50 gemäß einigen weiteren Ausführungsformen implementiert. 11 zeigt eine Ausführungsform, bei der eine HBM-Vorrichtung 100 durch Stapeln eines Speicherwürfels 50 auf eine zweite integrierte Schaltungsvorrichtung (z. B. eine Logikvorrichtung 10L) ausgebildet wird, beispielsweise einen nackten Die. Die HBM-Vorrichtung 100 von 11 kann durch einen ähnlichen Prozess wie den in Bezug auf die 3A bis 3D beschriebenen ausgebildet werden, außer dass ein Speicherwürfel 50 ausgebildet wird, der eine passive Vorrichtung 70 aufweist, beispielsweise ein Speicherwürfel, der durch den in Bezug auf die 10A bis 10E beschriebenen Prozess ausgebildet wird.
  • Obwohl die 10A bis 10E eine Ausführungsform zeigen, bei der ein Speicherwürfel 50 mit einer passiven Vorrichtung 70 durch Wafer-Wafer-Stapeln (WoW-Stapeln) ausgebildet wird, sollte beachtet werden, dass ein Speicherwürfel 50 mit einer passiven Vorrichtung 70 auch durch Chip-Chip-Stapeln (CoC-Stapeln) ausgebildet werden kann, beispielsweise durch den in den 6A bis 6F gezeigten Prozess. 12 ist eine Querschnittsansicht einer HBM-Vorrichtung 100, die einen solchen Speicherwürfel 50 gemäß einigen Ausführungsformen implementiert. 12 zeigt eine Ausführungsform, bei der eine HBM-Vorrichtung 100 durch Stapeln eines Speicherwürfels 50 auf eine zweite integrierte Schaltungsvorrichtung (z. B. eine Logikvorrichtung 10L) ausgebildet wird, beispielsweise einen nackten Die.
  • Die HBM-Vorrichtungen 100 der 11 und 12 werden durch einen ähnlichen Prozess wie den in Bezug auf die 3A bis 3D beschriebenen ausgebildet, außer dass ein Speicherwürfel 50 ausgebildet wird, der eine passive Vorrichtung 70 aufweist. Es versteht sich ferner, dass HBM-Vorrichtungen auch durch ähnliche Prozesse wie die in Bezug auf die 4A bis 4D und 5A bis 5C beschriebenen ausgebildet werden können, außer dass ein Speicherwürfel 50 ausgebildet wird, der eine passive Vorrichtung 70 aufweist.
  • 13 zeigt eine HBM-Vorrichtung 100 gemäß einigen weiteren Ausführungsformen. Wie nachstehend ausführlicher beschrieben, zeigt 13 eine Vorrichtung, in der mehrere Speicherwürfel wie beispielsweise ein Speicherwürfel 50A und ein Speicherwürfel 50B auf eine zweite integrierte Schaltungsvorrichtung (z. B. eine Logikvorrichtung 10L) gestapelt werden. Die Verkapselung 112 umgibt somit beide Speicherwürfel 50A, 50B. Die Speicherwürfel 50A, 50B sind als gute Speicherwürfel bekannt, die geprüft wurden. Der Speicherwürfel 50A kann auf ähnliche Weise wie in Bezug auf 3C beschrieben an dem Wafer 102 befestigt werden. In der gezeigten Ausführungsform werden Die-Verbinder 116 und eine dielektrische Schicht 118 an der Rückseite der unteren Vorrichtung des Speicherwürfels 50A ausgebildet. Die Die-Verbinder 116 können aus einem ähnlichen Material und durch ein ähnliches Verfahren wie die in Bezug auf 2E beschriebenen Die-Verbinder 22A ausgebildet werden. Die dielektrische Schicht 118 kann aus einem ähnlichen Material und durch ein ähnliches Verfahren wie die in Bezug auf 2C beschriebene dielektrische Schicht 58 ausgebildet werden.
  • Der Speicherwürfel 50B kann mit aufschmelzbaren Verbindern 120 an dem Speicherwürfel 50A befestigt werden. Die aufschmelzbaren Verbinder 120 können aus einem ähnlichen Material und durch ein ähnliches Verfahren wie die in Bezug auf 3C beschriebenen aufschmelzbaren Verbinder 108 ausgebildet sein. Die aufschmelzbaren Verbinder 120 werden verwendet, um die Die-Verbinder 116 des Speicherwürfels 50A mit den Die-Verbindern 22A des Speicherwürfels 50B zu verbinden.
  • In einigen Ausführungsformen wird eine Unterfüllung 122 zwischen dem Speicherwürfel 50A und dem Speicherwürfel 50B ausgebildet, die die aufschmelzbaren Verbinder 120 umgibt. Die Unterfüllung 122 kann Spannungen verringern und die Verbindungen schützen, die aus dem Aufschmelzen der aufschmelzbaren Verbinder 120 entstanden sind. Die Unterfüllung 122 kann durch einen Kapillarflussprozess ausgebildet werden, nachdem die Speicherwürfel 50A, 50B befestigt wurden, oder kann durch ein geeignetes Abscheidungsverfahren ausgebildet werden, bevor die Speicherwürfel 50A, 50B befestigt werden.
  • Die HBM-Vorrichtung 100 der 13 wird durch ein ähnliches Verfahren wie das in den 3A bis 3D beschriebene ausgebildet, außer dass mehrere Speicherwürfel 50A, 50B ausgebildet werden. Es versteht sich ferner, dass HBM-Vorrichtungen auch durch ähnliche Verfahren wie die in Bezug auf die 4A bis 4D und die 5A bis 5C beschriebenen ausgebildet werden können, außer dass mehrere Speicherwürfel 50A, 50B ausgebildet werden.
  • Der Speicherwürfel 50 in 13 ähnelt dem in 2F beschriebenen. Es versteht sich ferner, dass eine HBM-Vorrichtung ähnlich der von 13 unter Verwendung der Speicherwürfel 50 ausgebildet werden kann, die in Bezug auf die 6F, 11 und 12 beschrieben sind.
  • Die 14A und 14B sind Querschnittsansichten von Zwischenschritten eines Prozesses zum Ausbilden von integrierten Schaltungs-Packages gemäß einigen Ausführungsformen. Wie nachstehend ausführlicher beschrieben, zeigen die 14A und 14B einen Prozess, bei dem eine HBM-Vorrichtung 100 in ein integriertes Schaltungs-Package 300 (siehe 14A) wie beispielsweise ein CoW-Package verpackt wird. Das integrierte Schaltungs-Package 300 wird dann auf ein Packagesubstrat 400 (siehe 14B) montiert, so dass ein weiteres Package ausgebildet wird, beispielsweise ein CoWoS-Package. Das integrierte Schaltungs-Package 300 wird durch Stapeln der HBM-Vorrichtung 100 und einer dritten integrierten Schaltungsvorrichtung auf einen Wafer 302 ausgebildet. Die dritte integrierte Schaltungsvorrichtung kann eine Struktur aufweisen, die der oben unter Bezugnahme auf 1 beschriebenen integrierten Schaltungsvorrichtung 10 ähnelt, und kann in einer Ausführungsform eine Prozessorvorrichtung sein. Es ist ein Ausbilden integrierter Schaltungs-Packages in einem Packagebereich 302A des Wafers 302 gezeigt, es sollte jedoch beachtet werden, dass der Wafer 302 eine beliebige Anzahl von Vorrichtungsbereichen aufweisen kann und eine HBM-Vorrichtung 100 in jedem Vorrichtungsbereich gestapelt werden kann.
  • In 14A wird der Wafer 302 erhalten. Der Wafer 302 weist einen Interposer 304 in dem Packagebereich 302A auf. Der Interposer 304 wird in der nachfolgenden Verarbeitung vereinzelt, so dass er in das integrierte Schaltungs-Package 300 aufgenommen wird. Der Interposer 304 weist ein Halbleitersubstrat 306, eine Interconnect-Struktur 308, leitfähige Durchkontaktierungen 310 und Die-Verbinder 312 auf, die dem Halbleitersubstrat 12, der Interconnect-Struktur 14, den leitfähigen Durchkontaktierungen 16 bzw. den Die-Verbindern 22 der integrierten Schaltungsvorrichtung 10 ähneln können, die oben unter Bezugnahme auf 1 beschrieben wurden, außer dass das Halbleitersubstrat 306 frei von aktiven/passiven Vorrichtungen sein kann und die Die-Verbinder 312 Verbinder sein können, die zur Verwendung mit aufschmelzbaren Verbindern wie Mikrohöckern geeignet sind. Der Interposer 304 weist ferner externe Verbinder 314 auf, die den Die-Verbindern 312 ähneln können und mit den leitfähigen Durchkontaktierungen 310 verbunden sind.
  • Eine HBM-Vorrichtung 100 und eine Prozessorvorrichtung 10P werden an dem Wafer 302 befestigt, z. B. an der Interconnect-Struktur 308 des Interposers 304. Die Prozessorvorrichtung 10P kann eine Verarbeitungseinheit sein, beispielsweise eine CPU, eine GPU, ein SoC oder dergleichen. Die Prozessorvorrichtung 10P weist ein Halbleitersubstrat 12P, eine Interconnect-Struktur 14P, Die-Verbinder 22P, eine dielektrische Schicht 24P und leitfähige Verbinder 26P auf. Die Prozessorvorrichtung 10P ist frei von TSVs, und die Die-Verbinder 22P können Verbinder sein, die zur Verwendung mit aufschmelzbaren Verbindern wie Mikrohöckern geeignet sind. Die leitfähigen Verbinder 26P können aus einem ähnlichen Material und durch ein ähnliches Verfahren wie die in Bezug auf 3D beschriebenen leitfähigen Verbinder 114 ausgebildet sein. Die HBM-Vorrichtung 100 kann an den Die-Verbindern 312 des Wafers 302 befestigt werden, indem die leitfähigen Verbinder 114 aufgeschmolzen werden, und die Prozessorvorrichtung 10P kann an den Die-Verbindern 312 des Wafers 302 befestigt werden, indem die leitfähigen Verbinder 26P aufgeschmolzen werden.
  • In einigen Ausführungsformen wird eine Unterfüllung 316 zwischen dem Wafer 302 und jeder der HBM-Vorrichtungen 100 und der Prozessorvorrichtung 10P ausgebildet, die die leitfähigen Verbinder 26P und die leitfähigen Verbinder 114 umgibt. Die Unterfüllung 316 kann aus einem ähnlichen Material und durch ein ähnliches Verfahren wie die in Bezug auf 3C beschriebene Unterfüllung 110 ausgebildet werden.
  • Eine Verkapselung 318 wird dann auf und um die verschiedenen Komponenten herum ausgebildet. Nach dem Ausbilden verkapselt die Verkapselung 318 die HBM-Vorrichtung 100 und die Prozessorvorrichtung 10P und berührt die Unterfüllung 316. Die Verkapselung 318 kann aus einem ähnlichen Material und durch ein ähnliches Verfahren wie die in Bezug auf 3D beschriebene Verkapselung 112 ausgebildet werden. Ein Planarisierungsprozess wird optional an der Verkapselung 318 durchgeführt, so dass die HBM-Vorrichtung 100 und/oder die Prozessorvorrichtung 10P freigelegt werden.
  • Leitfähige Verbinder 320 werden an den externen Verbindern 314 ausgebildet. Die leitfähigen Verbinder 320 können aus einem ähnlichen Material und durch ein ähnliches Verfahren wie die in Bezug auf 3D beschriebenen leitfähigen Verbinder 114 ausgebildet werden.
  • In 14B wird ein Vereinzelungsprozess durchgeführt, indem entlang Ritzlinienbereichen gesägt wird, z. B. zwischen dem Packagebereich 302A und benachbarten Packagebereichen. Das Sägen vereinzelt den Packagebereich 302A. Das resultierende vereinzelte integrierte Schaltungs-Package 300 stammt aus dem Packagebereich 302A.
  • Das integrierte Schaltungs-Package 300 kann dann unter Verwendung der leitfähigen Verbinder 320 auf einem Packagesubstrat 400 montiert werden. Das Package-Substrat 400 weist einen Substratkern 402 und Bondpads 404 über dem Substratkern 402 auf. Der Substratkern 402 kann aus einem Halbleitermaterial wie Silizium, Germanium, Diamant oder dergleichen hergestellt sein. Alternativ können auch Verbindungsmaterialien wie Siliziumgermanium, Siliziumkarbid, Galliumarsen, Indiumarsenid, Indiumphosphid, Siliziumgermaniumkarbid, Galliumarsenphosphid, Galliumindiumphosphid, Kombinationen davon und dergleichen verwendet werden. Zusätzlich kann der Substratkern 402 ein SOI-Substrat sein. Im Allgemeinen weist ein SOI-Substrat eine Schicht aus einem Halbleitermaterial wie epitaktischem Silizium, Germanium, Siliziumgermanium, SOI, SGOI oder Kombinationen davon auf. Der Substratkern 402 basiert in einer alternativen Ausführungsform auf einem isolierenden Kern, etwa einem Kern aus glasfaserverstärktem Harz. Ein Beispiel für ein Kernmaterial ist ein Glasfaserharz wie FR4. Alternativen für das Kernmaterial enthalten Bismaleimid-Triazin-BT-Harz oder alternativ andere PCB-Materialien oder -Filme. Aufbaufolien wie ABF oder andere Laminate können für den Substratkern 402 verwendet werden.
  • Der Substratkern 402 kann aktive und passive Vorrichtungen (nicht gezeigt) aufweisen. Eine große Vielzahl von Vorrichtungen wie Transistoren, Kondensatoren, Widerstände, Kombinationen davon und dergleichen können verwendet werden, um die strukturellen und funktionalen Anforderungen des Designs für den Vorrichtungsstapel zu erfüllen. Die Vorrichtungen können unter Verwendung beliebiger geeigneter Verfahren hergestellt werden.
  • Der Substratkern 402 kann auch Metallisierungsschichten und Durchkontaktierungen (nicht gezeigt) aufweisen, wobei die Bondpads 404 räumlich und/oder elektrisch mit den Metallisierungsschichten und Durchkontaktierungen verbunden werden. Die Metallisierungsschichten können über den aktiven und passiven Vorrichtungen ausgebildet werden und so ausgelegt sein, dass sie die verschiedenen Vorrichtungen verbinden, so dass funktionale Schaltungen ausgebildet sind. Die Metallisierungsschichten können aus abwechselnden Schichten aus einem Dielektrikum (z. B. einem Low-k-Dielektrikum) und leitfähigem Material (z. B. Kupfer) ausgebildet sein, wobei Durchkontaktierungen die Schichten aus leitfähigem Material miteinander verbinden, und können durch einen beliebigen geeigneten Prozess (z. B. Abscheidung, Damascene, Dual-Damascene oder ähnliches) ausgebildet werden. In einigen Ausführungsformen ist der Substratkern 402 im Wesentlichen frei von aktiven und passiven Vorrichtungen.
  • In einigen Ausführungsformen werden die leitfähigen Verbinder 320 aufgeschmolzen, um die externen Verbinder 314 an den Bondpads 404 zu befestigen. Die leitfähigen Verbinder 320 verbinden das Packagesubstrat 400, beispielsweise die Metallisierungsschichten im Substratkern 402, elektrisch und/oder physisch mit dem integrierten Schaltungs-Package 300. In einigen Ausführungsformen wird ein Lötstopplack auf dem Substratkern 402 ausgebildet. Die leitfähigen Verbinder 320 können so in Öffnungen in dem Lötstopplack angeordnet werden, dass sie elektrisch und mechanisch mit den Bondpads 404 verbunden sind. Der Lötstopplack kann verwendet werden, um Bereiche des Substratkerns 402 vor äußeren Beschädigungen zu schützen.
  • In einigen Ausführungsformen kann eine Unterfüllung 406 zwischen dem integrierten Schaltungs-Package 300 und dem Packagesubstrat 400 ausgebildet werden und die leitfähigen Verbinder 320 umgeben, um Spannungen, die vom Aufschmelzen der leitfähigen Verbinder 320 herrühren, zu verringern und die Verbindungen zu schützen. Die Unterfüllung 406 kann durch einen Kapillarströmungsprozess ausgebildet werden, nachdem das integrierte Schaltungs-Package 300 befestigt wurde, oder kann durch ein geeignetes Abscheidungsverfahren ausgebildet werden, bevor das integrierte Schaltungs-Package 300 befestigt wird. Die leitfähigen Verbinder 320 können einen Epoxidfluss (nicht gezeigt) aufweisen, der darauf ausgebildet wird, bevor sie aufgeschmolzen werden, wobei mindestens ein Teil des Epoxidanteils des Epoxidflusses verbleibt, nachdem das integrierten Schaltungs-Package 300 an dem Packagesubstrat 400 befestigt wurde. Dieser verbleibende Epoxidanteil kann als die Unterfüllung 406 dienen.
  • In einigen Ausführungsformen können auch passive Vorrichtungen (z. B. oberflächenmontierte Vorrichtungen (SMDs), nicht gezeigt) an dem integrierten Schaltungs-Package 300 (z. B. an den externen Verbindern 314) oder an dem Packagesubstrat 400 (z. B. an den Bondpads 404) befestigt werden. Beispielsweise können die passiven Vorrichtungen mit derselben Oberfläche des integrierten Schaltungs-Packages 300 oder des Packagesubstrats 400 wie die leitfähigen Verbinder 320 gebondet werden. Die passiven Vorrichtungen können vor dem Montieren des integrierten Schaltungs-Packages 300 auf dem Packagesubstrat 400 an dem integrierten Schaltungs-Package 300 befestigt werden oder können vor oder nach dem Montieren des integrierten Schaltungs-Packages 300 auf dem Packagesubstrat 400 an dem Packagesubstrat 400 befestigt werden.
  • Die 15A bis 15C sind Querschnittsansichten von Zwischenschritten eines Prozesses zum Ausbilden integrierter Schaltungs-Packages gemäß einigen Ausführungsformen. Wie nachstehend ausführlicher beschrieben, zeigen die 15A bis 15C einen Prozess, bei dem eine HBM-Vorrichtung 100 in einem integrierten Schaltungs-Package 500 (siehe 15B) verpackt wird. Das integrierte Schaltungs-Package 500 wird dann auf ein Packagesubstrat 400 (siehe 15C) montiert, so dass ein weiteres Package ausgebildet wird. Das integrierte Schaltungs-Package 500 wird auf einem Trägersubstrat 502 (siehe 15A) ausgebildet. Es ist ein Ausbilden eines integrierten Schaltungs-Packages 500 in einem Packagebereich 502A des Trägersubstrats 502 gezeigt, es sollte jedoch beachtet werden, dass das Trägersubstrat 502 eine beliebige Anzahl von Packagebereichen aufweisen kann und ein integriertes Schaltungs-Package in jedem Packagebereich ausgebildet werden kann.
  • In 15A wird ein Trägersubstrat 502 bereitgestellt, und eine Trennschicht 504 wird auf dem Trägersubstrat 502 ausgebildet. Das Trägersubstrat 502 kann dem in Bezug auf 2A beschriebenen Trägersubstrat 52 ähneln. Die Trennschicht 504 kann der in Bezug auf 2A beschriebenen Trennschicht 54 ähneln.
  • Eine Umverteilungsstruktur 506 wird auf der Trennschicht 504 ausgebildet. Die Umverteilungsstruktur 506 weist dielektrische Schichten 508 und Metallisierungsstrukturen 510 (manchmal als Umverteilungsschichten oder Umverteilungsleitungen bezeichnet) neben den dielektrischen Schichten 508 auf. Die Umverteilungsstruktur 506 kann beispielsweise mehrere Metallisierungsstrukturen 510 aufweisen, die durch jeweilige dielektrische Schichten 508 voneinander getrennt sind.
  • In einigen Ausführungsformen sind die dielektrischen Schichten 508 aus einem Polymer ausgebildet, das ein lichtempfindliches Material wie PBO, Polyimid, ein BCB-basierten Polymer oder dergleichen sein kann, das unter Verwendung einer Lithographiemaske strukturiert werden kann. In weiteren Ausführungsformen sind die dielektrische Schichten 508 aus einem Nitrid wie Siliziumnitrid; einem Oxid wie Siliziumoxid, PSG, BSG, BPSG; oder dergleichen ausgebildet. Die dielektrischen Schichten 508 können durch Rotationsbeschichtung, Laminieren, CVD oder dergleichen oder eine Kombination davon ausgebildet werden. Nachdem jede dielektrische Schicht 508 ausgebildet ist, wird sie strukturiert, so dass darunter liegende leitfähige Merkmale wie beispielsweise Abschnitte der darunter liegenden Metallisierungsstrukturen 510 freigelegt werden. Das Strukturieren kann durch einen geeigneten Prozess erfolgen, beispielsweise durch Aussetzen der dielektrischen Schichten mit Licht, wenn die dielektrischen Schichten 508 ein lichtempfindliches Material sind, oder durch Ätzen unter Verwendung beispielsweise eines anisotropen Ätzens. Wenn die dielektrischen Schichten 508 lichtempfindliche Materialien sind, können die dielektrischen Schichten 508 nach dem Belichten entwickelt werden.
  • Die Metallisierungsstrukturen 510 weisen jeweils leitfähige Durchkontaktierungen und/oder Leiterbahnen auf. Die leitfähigen Durchkontaktierungen erstrecken sich durch die dielektrischen Schichten 508, und die Leiterbahnen erstrecken sich entlang der dielektrischen Schichten 508. Als Beispiel zum Ausbilden einer Metallisierungsstruktur wird eine Keimschicht (nicht gezeigt) über den darunter liegenden leitfähigen Merkmalen ausgebildet. In einigen Ausführungsformen ist die Keimschicht eine Metallschicht, die eine einzelne Schicht oder eine Verbundschicht sein kann, die eine Mehrzahl von Teilschichten aufweist, die aus verschiedenen Materialien ausgebildet sind. In einigen Ausführungsformen weist die Keimschicht eine Titanschicht und eine Kupferschicht über der Titanschicht auf. Die Keimschicht kann unter Verwendung eines Abscheidungsprozesses wie PVD oder dergleichen ausgebildet werden. Ein Photoresist wird dann auf der Keimschicht ausgebildet und strukturiert. Der Photoresist kann durch Rotationsbeschichtung oder dergleichen ausgebildet werden und zum Strukturieren belichtet werden. Die Struktur des Photoresists entspricht der Metallisierungsstruktur. Das Strukturieren bildet Öffnungen durch den Photoresist aus, die die Keimschicht freilegen. In den Öffnungen des Photoresists und auf den freiliegenden Abschnitten der Keimschicht wird ein leitfähiges Material ausgebildet. Das leitfähige Material kann durch Plattieren ausgebildet werden, beispielsweise Elektroplattieren oder stromloses Plattieren oder dergleichen. Das leitfähige Material kann ein Metall oder eine Metalllegierung wie Kupfer, Titan, Wolfram, Aluminium oder dergleichen oder Kombinationen davon enthalten. Dann werden der Photoresist und Abschnitte der Keimschicht entfernt, auf denen das leitfähige Material nicht ausgebildet ist. Der Photoresist kann durch ein geeignetes Veraschungs- oder Abziehverfahren entfernt werden, beispielsweise unter Verwendung eines Sauerstoffplasmas oder dergleichen. Nachdem der Photoresist entfernt ist, werden freiliegende Abschnitte der Keimschicht entfernt, beispielsweise unter Verwendung eines geeigneten Ätzprozesses, beispielsweise durch Nass- oder Trockenätzen. Die verbleibenden Abschnitte der Keimschicht und des leitfähigen Materials bilden die Metallisierungsstruktur 506 für eine Ebene der Umverteilungsstruktur.
  • In der Umverteilungsstruktur 506 können mehr oder weniger dielektrische Schichten 508 und Metallisierungsstrukturen 510 als gezeigt ausgebildet werden. In einigen Ausführungsformen ist die Umverteilungsstruktur 506 eine Umverteilungsstruktur auf Waferebene, die einen ersten Abschnitt 506A und einen zweiten Abschnitt 506B aufweist, wobei der erste Abschnitt 506A dünne dielektrische Schichten 508 und dünne Metallisierungsstrukturen 510 aufweist, und wobei der zweite Abschnitt 506B dicke dielektrische Schichten 508 und dicke Metallisierungsstrukturen 510 aufweist.
  • Leitfähige Verbinder 512 werden ausgebildet, die mit den Metallisierungsstrukturen 510 der Umverteilungsstruktur 506 verbunden sind. Die obere dielektrische Schicht 508 der Umverteilungsstruktur 506 kann so strukturiert werden, dass Abschnitte der darunter liegenden Metallisierungsstrukturen 510 freigelegt werden. In einigen Ausführungsformen können Under-Bump-Metallurgien (UBMs) in den Öffnungen ausgebildet werden. Die leitfähigen Verbinder 512 werden auf den UBMs ausgebildet. Die leitfähigen Verbinder 512 können aus einem ähnlichen Material und durch ein ähnliches Verfahren wie die in Bezug auf 3D beschriebenen leitfähigen Verbinder 114 ausgebildet werden.
  • In 15B wird ein Trägersubstrat-Entbonden durchgeführt, um das Trägersubstrat 502 von der Umverteilungsstruktur 506, z. B. der unteren dielektrischen Schicht 508, zu lösen (bzw. entbonden). Gemäß einigen Ausführungsformen umfasst das Entbonden ein Projizieren eines Lichts wie eines Laserlichts oder eines UV-Lichts auf die Trennschicht 504, so dass sich die Trennschicht 504 unter der Wärme des Lichts zersetzt und das Trägersubstrat 502 entfernt werden kann. Die Struktur kann dann umgedreht und beispielsweise auf ein Band gelegt werden.
  • Eine HBM-Vorrichtung 100 und eine Prozessorvorrichtung 10P werden auf der Umverteilungsstruktur 506 befestigt. Die Prozessorvorrichtung 10P kann eine Verarbeitungseinheit sein, beispielsweise eine CPU, eine GPU, ein SoC oder dergleichen. Die Prozessorvorrichtung 10P kann der in Bezug auf 14A beschriebenen ähneln.
  • In der gezeigten Ausführungsform wird die HBM-Vorrichtung 100 unter Verwendung der leitfähigen Verbinder 114 an der Umverteilungsstruktur 506 befestigt, und die Prozessorvorrichtung 10P wird unter Verwendung der leitfähigen Verbinder 26P an der Umverteilungsstruktur 506 befestigt. Beispielsweise können UBMs ausgebildet werden, die sich so durch die untere dielektrische Schicht 508 der Umverteilungsstruktur 506 erstrecken, dass sie mit den Metallisierungsstrukturen 510 der Umverteilungsstruktur 506 verbunden sind. Die leitfähigen Verbinder 26P, 114 können mit den UBMs in Kontakt gebracht und aufgeschmolzen werden, um die HBM-Vorrichtung 100 und die Prozessorvorrichtung 10P an der Umverteilungsstruktur 506 zu befestigen.
  • In einigen Ausführungsformen wird eine Unterfüllung 514 zwischen der Umverteilungsstruktur 506 und jeder der HBM-Vorrichtungen 100 und der Prozessorvorrichtung 10P ausgebildet, die die leitfähigen Verbinder 26P und die leitfähigen Verbinder 114 umgibt. Die Unterfüllung 514 kann aus einem ähnlichen Material und durch ein ähnliches Verfahren wie die in Bezug auf 3C beschriebene Unterfüllung 110 ausgebildet werden.
  • Eine Verkapselung 516 wird dann auf den verschiedenen Komponenten und um sie herum ausgebildet. Nach dem Ausbilden verkapselt die Verkapselung 516 die HBM-Vorrichtung 100 und die Prozessorvorrichtung 10P und berührt die Unterfüllung 514. Die Verkapselung 516 kann aus einem ähnlichen Material und durch ein ähnliches Verfahren wie die in Bezug auf 3D beschriebene Verkapselung 112 ausgebildet werden. Optional wird ein Planarisierungsprozess so an der Verkapselung 516 durchgeführt, dass die HBM-Vorrichtung 100 und die Prozessorvorrichtung 10P freigelegt werden.
  • In 15C wird ein Vereinzelungsprozess durchgeführt, indem entlang von Ritzlinienbereichen gesägt wird, z. B. zwischen dem Packagebereich 502A und benachbarten Packagebereichen. Das Sägen vereinzelt den Packagebereich 502A. Das resultierende vereinzelte integrierte Schaltungs-Package 500 stammt von dem Packagebereich 502A. Nach dem Vereinzeln sind die Umverteilungsstruktur 506 und die Verkapselung 516 seitlich (innerhalb von Prozessschwankungen) bündig.
  • Das integrierte Schaltungs-Package 500 wird dann unter Verwendung der leitfähigen Verbinder 512 an einem Packagesubstrat 400 befestigt. Das Packagesubstrat 400 kann dem in Bezug auf 14B beschriebenen ähneln. Beispielsweise kann das Packagesubstrat 400 Bondpads 404 aufweisen, die mit den leitfähigen Verbindern 512 verbunden werden. In einigen Ausführungsformen kann eine Unterfüllung 406 zwischen dem integrierten Schaltungs-Package 500 und dem Packagesubstrat 400 ausgebildet werden und die leitfähigen Verbinder 512 umgeben.
  • Die 16A bis 16F sind Querschnittsansichten von Zwischenschritten eines Prozesses zum Ausbilden integrierter Schaltungs-Packages gemäß einigen Ausführungsformen. Wie nachstehend ausführlicher beschrieben, zeigen die 16A bis 16F einen Prozess, bei dem eine HBM-Vorrichtung 100 in einem integrierten Schaltungs-Package 600 (siehe 16E) verpackt wird. Das integrierte Schaltungs-Package 500 wird dann auf ein Packagesubstrat 400 (siehe 16F) montiert, so dass ein weiteres Package ausgebildet wird. Das integrierte Schaltungs-Package 600 wird auf einem Trägersubstrat 602 (siehe 16A) ausgebildet. Es ist ein Ausbilden eines integrierten Schaltungs-Packages 600 in einem Packagebereich 602A des Trägersubstrats 602 gezeigt, es sollte jedoch beachtet werden, dass das Trägersubstrat 602 eine beliebige Anzahl von Packagebereichen aufweisen kann und ein integriertes Schaltungs-Package in jedem Packagebereich ausgebildet werden kann.
  • In 16A wird ein Trägersubstrat 602 bereitgestellt, und eine Trennschicht 604 wird auf dem Trägersubstrat 602 ausgebildet. Das Trägersubstrat 602 kann dem in Bezug auf 2A beschriebenen Trägersubstrat 52 ähneln. Die Trennschicht 604 kann der in Bezug auf 2A beschriebenen Trennschicht 54 ähneln.
  • Eine Umverteilungsstruktur 606 wird dann auf der Trennschicht 604 ausgebildet. Die Umverteilungsstruktur 606 kann auf ähnliche Weise und aus ähnlichen Materialien wie die in Bezug auf 15A beschriebene Umverteilungsstruktur 506 ausgebildet werden. Die Umverteilungsstruktur 606 weist dielektrische Schichten 608 und Metallisierungsstrukturen 610 (manchmal als Umverteilungsschichten oder Umverteilungsleitungen bezeichnet) neben den dielektrischen Schichten 608 auf.
  • In 16B werden leitfähige Durchkontaktierungen 612 ausgebildet, die mit den Metallisierungsstrukturen 610 der Umverteilungsstruktur 606 verbunden sind. Als ein Beispiel zum Ausbilden der leitfähigen Durchkontaktierungen 612 können Öffnungen in der oberen dielektrischen Schicht 608 der Umverteilungsstruktur 606 ausgebildet werden. Eine Keimschicht wird dann über der Umverteilungsstruktur 606 ausgebildet, z. B. auf der oberen dielektrischen Schicht 608 und Abschnitten der Metallisierungsstruktur 610, die durch die Öffnungen in der oberen dielektrischen Schicht 608 freigelegt sind. In einigen Ausführungsformen ist die Keimschicht eine Metallschicht, die eine einzelne Schicht oder eine Verbundschicht sein kann, die eine Mehrzahl von Teilschichten aufweist, die aus verschiedenen Materialien ausgebildet sind. In einer bestimmten Ausführungsform weist die Keimschicht eine Titanschicht und eine Kupferschicht über der Titanschicht auf. Die Keimschicht kann beispielsweise unter Verwendung von PVD oder dergleichen ausgebildet werden. Auf der Keimschicht wird ein Photoresist ausgebildet und strukturiert. Der Photoresist kann durch Rotationsbeschichtung oder dergleichen ausgebildet werden und zum Strukturieren Licht ausgesetzt werden. Die Struktur des Photoresists entspricht den leitfähigen Durchkontaktierungen. Das Strukturieren bildet Öffnungen durch den Photoresist aus, die die Keimschicht freilegen. In den Öffnungen des Photoresists und auf den freiliegenden Abschnitten der Keimschicht wird ein leitfähiges Material ausgebildet. Das leitfähige Material kann durch Plattieren ausgebildet werden, beispielsweise Elektroplattieren oder stromloses Plattieren oder dergleichen. Das leitfähige Material kann ein Metall wie Kupfer, Titan, Wolfram, Aluminium oder dergleichen enthalten. Der Photoresist und die Abschnitte der Keimschicht, auf denen das leitfähige Material nicht ausgebildet ist, werden entfernt. Der Photoresist kann durch ein geeignetes Veraschungs- oder Abziehverfahren entfernt werden, beispielsweise unter Verwendung eines Sauerstoffplasmas oder dergleichen. Nachdem der Photoresist entfernt ist, werden freiliegende Abschnitte der Keimschicht entfernt, beispielsweise unter Verwendung eines geeigneten Ätzprozesses, beispielsweise durch Nass- oder Trockenätzen. Die verbleibenden Abschnitte der Keimschicht und des leitfähigen Materials bilden die leitfähigen Durchkontaktierungen 612.
  • Ein Brücken-Die 614 wird dann auf der Umverteilungsstruktur 506 (z. B. der oberen dielektrischen Schicht 508) angeordnet. Der Brücken-Die 614 kann ein Interposer, ein TSV-Die oder dergleichen sein. In einigen Ausführungsformen weist der Brücken-Die 614 ein Halbleitersubstrat 616 und TSVs 618 auf, die sich durch das Halbleitersubstrat 616 erstrecken. Das Halbleitersubstrat 616 kann ein Bulk-Substrat sein oder kann ein Substrat sein, das aktive und/oder passive Vorrichtungen aufweist.
  • In 16C wird eine Verkapselung 620 auf den leitfähigen Durchkontaktierungen 612 und dem Brücken-Die 614 und um sie herum ausgebildet. Nach dem Ausbilden verkapselt die Verkapselung 620 die leitfähigen Durchkontaktierungen 612 und den Brücken-Die 614. Die Verkapselung 620 kann eine Formmasse, ein Epoxidharz oder dergleichen sein. Die Verkapselung 620 kann durch Formpressen, Spritzpressen oder dergleichen aufgebracht werden und kann über dem Trägersubstrat 602 so ausgebildet werden, dass der Brücken-Die 614 und/oder die leitfähigen Durchkontaktierungen 612 vergraben bzw. bedeckt sind. Die Verkapselung 620 kann in flüssiger oder halbflüssiger Form aufgebracht und anschließend gehärtet werden. Ein Planarisierungsprozess kann dann so an der Verkapselung 620 durchgeführt werden, dass die leitfähigen Durchkontaktierungen 612 und der Brücken-Die 614 freigelegt werden. Der Planarisierungsprozess kann Material der Verkapselung 620 entfernen, bis die leitfähigen Durchkontaktierungen 612 und die TSVs 618 freigelegt sind. Obere Flächen der planarisierten Komponenten sind nach dem Planarisierungsprozess (innerhalb von Prozessschwankungen) koplanar. Der Planarisierungsprozess kann beispielsweise ein chemisch-mechanisches Polieren (CMP), ein Schleifprozess, ein Rückätzen oder dergleichen sein. In einigen Ausführungsformen kann das Planarisieren beispielsweise weggelassen werden, wenn die leitfähigen Durchkontaktierungen 612 und die TSVs 618 bereits freiliegen.
  • In 16D wird eine Umverteilungsstruktur 622 auf der Verkapselung 620, dem Brücken-Die 614 und den leitfähigen Durchkontaktierungen 612 ausgebildet. Die Umverteilungsstruktur 622 kann auf ähnliche Weise und aus ähnlichen Materialien wie die in Bezug auf 15A beschriebene Umverteilungsstruktur 506 ausgebildet werden. Die Umverteilungsstruktur 622 weist dielektrische Schichten 624 und Metallisierungsstrukturen 626 (manchmal als Umverteilungsschichten oder Umverteilungsleitungen bezeichnet) neben den dielektrischen Schichten 624 auf.
  • Leitfähige Verbinder 628 werden ausgebildet, die mit den Metallisierungsstrukturen 626 der Umverteilungsstruktur 622 verbunden sind. Die obere dielektrische Schicht 624 der Umverteilungsstruktur 622 kann so strukturiert werden, dass Abschnitte der darunter liegenden Metallisierungsstrukturen 626 freigelegt werden. In einigen Ausführungsformen können Under-Bump-Metallurgien (UBMs) in den Öffnungen ausgebildet werden. Die leitfähigen Verbinder 628 werden auf den UBMs ausgebildet. Die leitfähigen Verbinder 628 können auf ähnliche Weise und aus ähnlichen Materialien wie die in Bezug auf 3D beschriebenen leitfähigen Verbinder 114 ausgebildet werden.
  • In 16E wird ein Trägersubstrat-Entbonden durchgeführt, um das Trägersubstrat 602 von der Umverteilungsstruktur 606, z. B. der unteren dielektrischen Schicht 608, zu lösen (bzw. entbonden). Gemäß einigen Ausführungsformen umfasst das Entbonden ein Projizieren eines Lichts wie eines Laserlichts oder eines UV-Lichts auf die Trennschicht 604, so dass sich die Trennschicht 604 unter der Wärme des Lichts zersetzt und das Trägersubstrat 602 entfernt werden kann. Die Struktur kann dann umgedreht und beispielsweise auf ein Band gelegt werden.
  • Eine HBM-Vorrichtung 100 und eine Prozessorvorrichtung 10P werden auf der Umverteilungsstruktur 606 befestigt. Die Prozessorvorrichtung 10P kann eine Verarbeitungseinheit sein, beispielsweise eine CPU, eine GPU, ein SoC oder dergleichen. Die Prozessorvorrichtung 10P kann der in Bezug auf 14A beschriebenen ähneln.
  • In der gezeigten Ausführungsform wird die HBM-Vorrichtung 100 unter Verwendung der leitfähigen Verbinder 114 an der Umverteilungsstruktur 606 befestigt, und die Prozessorvorrichtung 10P wird unter Verwendung der leitfähigen Verbinder 26P an der Umverteilungsstruktur 606 befestigt. Beispielsweise können UBMs ausgebildet werden, die sich so durch die untere dielektrische Schicht 608 der Umverteilungsstruktur 606 erstrecken, dass sie mit den Metallisierungsstrukturen 610 der Umverteilungsstruktur 606 verbunden sind. Die leitfähigen Verbinder 26P, 114 können mit den UBMs in Kontakt gebracht und aufgeschmolzen werden, um die HBM-Vorrichtung 100 und die Prozessorvorrichtung 10P an der Umverteilungsstruktur 606 zu befestigen.
  • In einigen Ausführungsformen wird eine Unterfüllung 630 zwischen der Umverteilungsstruktur 606 und sowohl der HBM-Vorrichtungen 100 als auch der Prozessorvorrichtung 10P ausgebildet, die die leitfähigen Verbinder 26P und die leitfähigen Verbinder 114 umgibt. Die Unterfüllung 630 kann aus einem ähnlichen Material und durch ein ähnliches Verfahren wie die in Bezug auf 3C beschriebene Unterfüllung 110 ausgebildet werden.
  • Eine Verkapselung 632 wird dann auf den verschiedenen Komponenten und um sie herum ausgebildet. Nach dem Ausbilden verkapselt die Verkapselung 632 die HBM-Vorrichtung 100 und die Prozessorvorrichtung 10P und berührt die Unterfüllung 630. Die Verkapselung 632 kann aus einem ähnlichen Material und durch ein ähnliches Verfahren wie die in Bezug auf 3D beschriebene Verkapselung 112 ausgebildet werden. Optional wird ein Planarisierungsprozess so an der Verkapselung 632 durchgeführt, dass die HBM-Vorrichtung 100 und die Prozessorvorrichtung 10P freigelegt werden.
  • In 16F wird ein Vereinzelungsprozess durchgeführt, indem entlang von Ritzlinienbereichen gesägt wird, z. B. zwischen dem Packagebereich 602A und benachbarten Packagebereichen. Das Sägen vereinzelt den Packagebereich 602A. Das resultierende vereinzelte integrierte Schaltungs-Package 600 stammt von dem Packagebereich 602A. Nach dem Vereinzeln sind die Umverteilungsstruktur 606, die Verkapselung 620, die Umverteilungsstruktur 622 und die Verkapselung 632 (siehe 16E) seitlich (innerhalb von Prozessschwankungen) bündig.
  • Das integrierte Schaltungs-Package 600 wird dann unter Verwendung der leitfähigen Verbinder 628 an einem Packagesubstrat 400 befestigt. Das Packagesubstrat 400 kann dem in Bezug auf 14B beschriebenen ähneln. Beispielsweise kann das Packagesubstrat 400 Bondpads 404 aufweisen, die mit den leitfähigen Verbindern 628 verbunden werden. In einigen Ausführungsformen kann eine Unterfüllung 406 zwischen dem integrierten Schaltungs-Package 600 und dem Packagesubstrat 400 ausgebildet werden und die leitfähigen Verbinder 628 umgeben.
  • Bestimmte Ausführungsformen können bestimmte Vorteile bieten. Das Ausbilden der Speicherwürfel durch Stapeln von Speichervorrichtungen mit Hybridbonden ermöglicht es, die elektrische und thermische Leistung des Speicherwürfels gegenüber einem Bonden der Speichervorrichtungen mit anderen Mitteln wie beispielsweise Löt-Bonds zu verbessern. Durch Prüfen der Speicherwürfel nach dem Ausbilden kann die Verarbeitung fehlerhafter Speicherwürfel vermieden werden, wodurch die Herstellungskosten gesenkt werden. Ferner ermöglicht ein Ausbilden von Die-Verbindern wie beispielsweise leitfähigen Höckern in der oberen Speichervorrichtung des Speicherwürfels, dass der Speicherwürfel mit aufschmelzbaren Verbindern auf kostengünstigere Weise an einer Logikvorrichtung befestigt werden kann.
  • In einer Ausführungsform umfasst ein Verfahren: Bonden einer Rückseite einer ersten Speichervorrichtung mit einer Vorderseite einer zweiten Speichervorrichtung mit Dielektrikum-Dielektrikum-Bonds und mit Metall-Metall-Bonds; nach dem Bonden, Ausbilden erster leitfähiger Höcker durch eine erste dielektrische Schicht an einer Vorderseite der ersten Speichervorrichtung, wobei die ersten leitfähigen Höcker von einer Hauptoberfläche der ersten dielektrischen Schicht erhaben sind; Prüfen der ersten Speichervorrichtung und der zweiten Speichervorrichtung unter Verwendung der ersten leitfähigen Höcker; und nach dem Prüfen, Befestigen einer Logikvorrichtung an den ersten leitfähigen Höckern mit aufschmelzbaren Verbindern.
  • In einigen Ausführungsformen des Verfahrens umfasst das Bonden der Rückseite der ersten Speichervorrichtung mit der Vorderseite der zweiten Speichervorrichtung ein Bonden einer Rückseite eines ersten Wafers mit einer Vorderseite eines zweiten Wafers mit Dielektrikum-Dielektrikum-Bonds und mit Metall-Metall-Bonds, wobei der erste Wafer die erste Speichervorrichtung aufweist, wobei der zweite Wafer die zweite Speichervorrichtung aufweist, wobei das Verfahren ferner umfasst: nach dem Bonden, Vereinzeln der ersten Speichervorrichtung und der zweiten Speichervorrichtung. In einigen Ausführungsformen des Verfahrens umfasst das Bonden der Rückseite der ersten Speichervorrichtung mit der Vorderseite der zweiten Speichervorrichtung ein Bonden einer Rückseite eines ersten integrierten Schaltungs-Dies mit einer Vorderseite eines zweiten integrierten Schaltungs-Dies mit Dielektrikum-Dielektrikum-Bonds und mit Metall-Metall-Bonds, wobei das Verfahren ferner umfasst: nach dem Bonden, Ausbilden einer zweiten dielektrischen Schicht um den ersten integrierten Schaltungs-Die und den zweiten integrierten Schaltungs-Die herum. In einigen Ausführungsformen des Verfahrens umfasst das Bonden der Rückseite der ersten Speichervorrichtung mit der Vorderseite der zweiten Speichervorrichtung: Pressen der zweiten Speichervorrichtung gegen die erste Speichervorrichtung; und Tempern der ersten Speichervorrichtung und der zweiten Speichervorrichtung. In einigen Ausführungsformen umfasst das Verfahren ferner: Bonden einer Vorderseite einer passiven Vorrichtung mit einer Rückseite der zweiten Speichervorrichtung mit Dielektrikum-Dielektrikum-Bonds und mit Metall-Metall-Bonds; Ausbilden einer zweiten dielektrischen Schicht um die passive Vorrichtung herum; Ausbilden leitfähiger Durchkontaktierungen, die sich durch die zweite dielektrische Schicht erstrecken; und Bonden einer Vorderseite einer dritten Speichervorrichtung mit den leitfähigen Durchkontaktierungen und einer Rückseite der passiven Vorrichtung mit Metall-Metall-Bonds und mit der zweiten dielektrischen Schicht und der Rückseite der passiven Vorrichtung mit Dielektrikum-Dielektrikum-Bonds. In einigen Ausführungsformen des Verfahrens umfasst das Befestigen der Logikvorrichtung an den ersten leitfähigen Höckern mit den aufschmelzbaren Verbindern: Erhalten eines Wafers, der die Logikvorrichtung und zweite leitfähige Höcker aufweist, wobei die zweiten leitfähigen Höcker an einer Rückseite des Wafers angeordnet sind; und Verlöten der ersten leitfähigen Höcker mit den zweiten leitfähigen Höckern mit den aufschmelzbaren Verbindern. In einigen Ausführungsformen des Verfahrens umfasst das Befestigen der Logikvorrichtung an den ersten leitfähigen Höckern mit den aufschmelzbaren Verbindern: Ausbilden einer Packagekomponente, die die Logikvorrichtung, eine Verkapselung und zweite leitfähige Höcker aufweist, wobei die Verkapselung die Logikvorrichtung umgibt, wobei die zweiten leitfähigen Höcker mit der Logikvorrichtung verbunden sind; und Verlöten der ersten leitfähigen Höcker mit den zweiten leitfähigen Höckern mit den aufschmelzbaren Verbindern. In einigen Ausführungsformen des Verfahrens umfasst das Befestigen der Logikvorrichtung an den ersten leitfähigen Höckern mit den aufschmelzbaren Verbindern: Erhalten eines integrierten Schaltungs-Dies, wobei der integrierte Schaltungs-Die zweite leitfähige Höcker auf einer Rückseite des integrierten Schaltungs-Dies aufweist; und Verlöten der ersten leitfähigen Höcker mit den zweiten leitfähigen Höckern mit den aufschmelzbaren Verbindern. In einigen Ausführungsformen des Verfahrens ist die Logikvorrichtung eine Schnittstellenvorrichtung für die erste Speichervorrichtung und die zweite Speichervorrichtung, wobei das Verfahren ferner umfasst: Befestigen der Schnittstellenvorrichtung und einer Prozessorvorrichtung an einem Interposer; und Befestigen des Interposers an einem Trägersubstrat. In einigen Ausführungsformen des Verfahrens ist die Logikvorrichtung eine Schnittstellenvorrichtung für die erste Speichervorrichtung und die zweite Speichervorrichtung, wobei das Verfahren ferner umfasst: Befestigen der Schnittstellenvorrichtung und einer Prozessorvorrichtung an einer Umverteilungsstruktur auf Waferebene; und Befestigen der Umverteilungsstruktur auf Waferebene an einem Trägersubstrat. In einigen Ausführungsformen des Verfahrens ist die Logikvorrichtung eine Schnittstellenvorrichtung für die erste Speichervorrichtung und die zweite Speichervorrichtung, wobei das Verfahren ferner umfasst: Ausbilden einer ersten Umverteilungsstruktur; Ausbilden einer leitfähigen Durchkontaktierung, die sich von der ersten Umverteilungsstruktur erstreckt; Anordnen eines Brücken-Dies neben der leitfähigen Durchkontaktierung; Verkapseln des Brücken-Dies und der leitfähigen Durchkontaktierung mit einer Verkapselung; Ausbilden einer zweiten Umverteilungsstruktur auf der Verkapselung, dem Brücken-Die und der leitfähigen Durchkontaktierung; Befestigen der Schnittstellenvorrichtung und einer Prozessorvorrichtung an der ersten Umverteilungsstruktur; und Befestigen der zweiten Umverteilungsstruktur an einem Trägersubstrat.
  • In einer Ausführungsform umfasst ein Verfahren: Stapeln mehrerer Speichervorrichtungen über ein Trägersubstrat; Entfernen des Trägersubstrats, so dass eine Hauptoberfläche einer dielektrischen Schicht an einer Vorderseite einer oberen Speichervorrichtung der Speichervorrichtungen freigelegt wird; nach dem Entfernen, Ausbilden leitfähiger Höcker durch die dielektrische Schicht, wobei die leitfähigen Höcker von der Hauptoberfläche der dielektrischen Schicht erhaben sind; Prüfen jeder der Speichervorrichtungen unter Verwendung der leitfähigen Höcker; und nach dem Prüfen, Befestigen einer Logikvorrichtung an den leitfähigen Höckern mit aufschmelzbaren Verbindern.
  • In einer Ausführungsform weist eine Struktur auf: einen ersten Speicherwürfel, der mehrere erste Speichervorrichtungen aufweist, die mit Dielektrikum-Dielektrikum-Bonds und mit Metall-Metall-Bonds rückseitig-vorderseitig gebondet sind, wobei eine obere Speichervorrichtung des ersten Speicherwürfels erste leitfähige Höcker an einer Vorderseite der oberen Speichervorrichtung aufweist, wobei jede jeweilige untere Speichervorrichtung des ersten Speicherwürfels Bondpads an einer Vorderseite der jeweiligen unteren Speichervorrichtung aufweist; eine Logikvorrichtung, die zweite leitfähige Höcker aufweist; erste aufschmelzbare Verbinder, die die ersten leitfähigen Höcker physisch und elektrisch mit den zweiten leitfähigen Höckern verbinden; und eine erste Unterfüllung zwischen der Logikvorrichtung und dem ersten Speicherwürfel, wobei die erste Unterfüllung jeden der ersten aufschmelzbaren Verbinder umgibt.
  • In einigen Ausführungsformen weist die Struktur ferner auf: eine Verkapselung, die die erste Unterfüllung und jede der ersten Speichervorrichtungen berührt. In einigen Ausführungsformen weist die Struktur ferner auf: eine dielektrische Schicht, die jede der ersten Speichervorrichtungen umgibt; und eine Verkapselung, die die erste Unterfüllung und die dielektrische Schicht berührt. In einigen Ausführungsformen der Struktur weist der erste Speicherwürfel ferner eine passive Vorrichtung auf einer mittleren Ebene des ersten Speicherwürfels auf. In einigen Ausführungsformen der Struktur ist eine Breite der Logikvorrichtung größer als eine Breite des ersten Speicherwürfels. In einigen Ausführungsformen der Struktur ist eine Breite der Logikvorrichtung kleiner als eine Breite des ersten Speicherwürfels. In einigen Ausführungsformen der Struktur ist die Logikvorrichtung Teil einer Packagekomponente. In einigen Ausführungsformen weist die Struktur ferner auf: einen zweiten Speicherwürfel, der mehrere zweite Speichervorrichtungen aufweist, die rückseitig-vorderseitig mit Dielektrikum-Dielektrikum-Bonds und mit Metall-Metall-Bonds gebondet sind; zweite aufschmelzbare Verbinder, die den zweiten Speicherwürfel physisch und elektrisch mit dem ersten Speicherwürfel verbinden; und eine zweite Unterfüllung zwischen dem ersten Speicherwürfel und dem zweiten Speicherwürfel, wobei die zweite Unterfüllung jeden der zweiten aufschmelzbaren Verbinder umgibt.
  • Das Vorangehende beschreibt Merkmale von mehreren Ausführungsformen, so dass Fachleute die Aspekte der vorliegenden Offenbarung besser verstehen können. Fachleute sollten anerkennen, dass sie die vorliegende Offenbarung leicht als Basis verwenden können, um weitere Prozesse und Strukturen zu entwerfen oder zu modifizieren, um die gleichen Ziele zu erreichen und/oder die gleichen Vorteile der hier eingeführten Ausführungsformen zu realisieren. Fachleute sollten auch erkennen, dass solche äquivalenten Konstruktionen nicht von dem Geist und Schutzumfang der vorliegenden Offenbarung abweichen und dass sie verschiedene Änderungen, Ersetzungen und Modifikationen hier vornehmen können, ohne von dem Geist und Schutzumfang der vorliegenden Offenbarung abzuweichen.

Claims (20)

  1. Verfahren, umfassend: Bonden einer Rückseite einer ersten Speichervorrichtung mit einer Vorderseite einer zweiten Speichervorrichtung mit Dielektrikum-Dielektrikum-Bonds und mit Metall-Metall-Bonds; nach dem Bonden, Ausbilden erster leitfähiger Höcker durch eine erste dielektrische Schicht an einer Vorderseite der ersten Speichervorrichtung, wobei die ersten leitfähigen Höcker von einer Hauptoberfläche der ersten dielektrischen Schicht erhaben sind; Prüfen der ersten Speichervorrichtung und der zweiten Speichervorrichtung unter Verwendung der ersten leitfähigen Höcker; und nach dem Prüfen, Befestigen einer Logikvorrichtung an den ersten leitfähigen Höckern mit aufschmelzbaren Verbindern.
  2. Verfahren nach Anspruch 1, wobei das Bonden der Rückseite der ersten Speichervorrichtung mit der Vorderseite der zweiten Speichervorrichtung ein Bonden einer Rückseite eines ersten Wafers mit einer Vorderseite eines zweiten Wafers mit Dielektrikum-Dielektrikum-Bonds und mit Metall-Metall-Bonds umfasst, wobei der erste Wafer die erste Speichervorrichtung aufweist, wobei der zweite Wafer die zweite Speichervorrichtung aufweist, wobei das Verfahren ferner umfasst: nach dem Bonden, Vereinzeln der ersten Speichervorrichtung und der zweiten Speichervorrichtung.
  3. Verfahren nach Anspruch 1, wobei das Bonden der Rückseite der ersten Speichervorrichtung mit der Vorderseite der zweiten Speichervorrichtung ein Bonden einer Rückseite eines ersten integrierten Schaltungs-Dies mit einer Vorderseite eines zweiten integrierten Schaltungs-Dies mit Dielektrikum-Dielektrikum-Bonds und mit Metall-Metall-Bonds umfasst, wobei das Verfahren ferner umfasst: nach dem Bonden, Ausbilden einer zweiten dielektrischen Schicht um den ersten integrierten Schaltungs-Die und den zweiten integrierten Schaltungs-Die herum.
  4. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Bonden der Rückseite der ersten Speichervorrichtung mit der Vorderseite der zweiten Speichervorrichtung umfasst: Pressen der zweiten Speichervorrichtung gegen die erste Speichervorrichtung; und Tempern der ersten Speichervorrichtung und der zweiten Speichervorrichtung.
  5. Verfahren nach Anspruch 1, ferner umfassend: Bonden einer Vorderseite einer passiven Vorrichtung mit einer Rückseite der zweiten Speichervorrichtung mit Dielektrikum-Dielektrikum-Bonds und mit Metall-Metall-Bonds; Ausbilden einer zweiten dielektrischen Schicht um die passive Vorrichtung herum; Ausbilden leitfähiger Durchkontaktierungen, die sich durch die zweite dielektrische Schicht erstrecken; und Bonden einer Vorderseite einer dritten Speichervorrichtung mit den leitfähigen Durchkontaktierungen und einer Rückseite der passiven Vorrichtung mit Metall-Metall-Bonds und mit der zweiten dielektrischen Schicht und der Rückseite der passiven Vorrichtung mit Dielektrikum-Dielektrikum-Bonds.
  6. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Befestigen der Logikvorrichtung an den ersten leitfähigen Höckern mit den aufschmelzbaren Verbindern umfasst: Erhalten eines Wafers, der die Logikvorrichtung und zweite leitfähige Höcker aufweist, wobei die zweiten leitfähigen Höcker an einer Rückseite des Wafers angeordnet sind; und Verlöten der ersten leitfähigen Höcker mit den zweiten leitfähigen Höckern mit den aufschmelzbaren Verbindern.
  7. Verfahren nach einem der Ansprüche 1 bis 5, wobei das Befestigen der Logikvorrichtung an den ersten leitfähigen Höckern mit den aufschmelzbaren Verbindern umfasst: Ausbilden einer Packagekomponente, die die Logikvorrichtung, eine Verkapselung und zweite leitfähige Höcker aufweist, wobei die Verkapselung die Logikvorrichtung umgibt, wobei die zweiten leitfähigen Höcker mit der Logikvorrichtung verbunden sind; und Verlöten der ersten leitfähigen Höcker mit den zweiten leitfähigen Höckern mit den aufschmelzbaren Verbindern.
  8. Verfahren nach einem der Ansprüche 1 bis 5, wobei das Befestigen der Logikvorrichtung an den ersten leitfähigen Höckern mit den aufschmelzbaren Verbindern umfasst: Erhalten eines integrierten Schaltungs-Dies, wobei der integrierte Schaltungs-Die zweite leitfähige Höcker auf einer Rückseite des integrierten Schaltungs-Dies aufweist; und Verlöten der ersten leitfähigen Höcker mit den zweiten leitfähigen Höckern mit den aufschmelzbaren Verbindern.
  9. Verfahren nach einem der vorhergehenden Ansprüche, wobei die Logikvorrichtung eine Schnittstellenvorrichtung für die erste Speichervorrichtung und die zweite Speichervorrichtung ist, wobei das Verfahren ferner umfasst: Befestigen der Schnittstellenvorrichtung und einer Prozessorvorrichtung an einem Interposer; und Befestigen des Interposers an einem Trägersubstrat.
  10. Verfahren nach einem der Ansprüche 1 bis 8, wobei die Logikvorrichtung eine Schnittstellenvorrichtung für die erste Speichervorrichtung und die zweite Speichervorrichtung ist, wobei das Verfahren ferner umfasst: Befestigen der Schnittstellenvorrichtung und einer Prozessorvorrichtung an einer Umverteilungsstruktur auf Waferebene; und Befestigen der Umverteilungsstruktur auf Waferebene an einem Trägersubstrat.
  11. Verfahren nach einem der Ansprüche 1 bis 8, wobei die Logikvorrichtung eine Schnittstellenvorrichtung für die erste Speichervorrichtung und die zweite Speichervorrichtung ist, wobei das Verfahren ferner umfasst: Ausbilden einer ersten Umverteilungsstruktur; Ausbilden einer leitfähigen Durchkontaktierung, die sich von der ersten Umverteilungsstruktur erstreckt; Anordnen eines Brücken-Dies neben der leitfähigen Durchkontaktierung; Verkapseln des Brücken-Dies und der leitfähigen Durchkontaktierung mit einer Verkapselung; Ausbilden einer zweiten Umverteilungsstruktur auf der Verkapselung, dem Brücken-Die und der leitfähigen Durchkontaktierung; Befestigen der Schnittstellenvorrichtung und einer Prozessorvorrichtung an der ersten Umverteilungsstruktur; und Befestigen der zweiten Umverteilungsstruktur an einem Trägersubstrat.
  12. Verfahren, umfassend: Stapeln mehrerer Speichervorrichtungen über ein Trägersubstrat; Entfernen des Trägersubstrats, so dass eine Hauptoberfläche einer dielektrischen Schicht an einer Vorderseite einer oberen Speichervorrichtung der Speichervorrichtungen freigelegt wird; nach dem Entfernen, Ausbilden leitfähiger Höcker durch die dielektrische Schicht, wobei die leitfähigen Höcker von der Hauptoberfläche der dielektrischen Schicht erhaben sind; Prüfen jeder der Speichervorrichtungen unter Verwendung der leitfähigen Höcker; und nach dem Prüfen, Befestigen einer Logikvorrichtung an den leitfähigen Höckern mit aufschmelzbaren Verbindern.
  13. Struktur, aufweisend: einen ersten Speicherwürfel, der mehrere erste Speichervorrichtungen aufweist, die mit Dielektrikum-Dielektrikum-Bonds und mit Metall-Metall-Bonds rückseitig-vorderseitig gebondet sind, wobei eine obere Speichervorrichtung des ersten Speicherwürfels erste leitfähige Höcker an einer Vorderseite der oberen Speichervorrichtung aufweist, wobei jede jeweilige untere Speichervorrichtung des ersten Speicherwürfels Bondpads an einer Vorderseite der jeweiligen unteren Speichervorrichtung aufweist; eine Logikvorrichtung, die zweite leitfähige Höcker aufweist; erste aufschmelzbare Verbinder, die die ersten leitfähigen Höcker physisch und elektrisch mit den zweiten leitfähigen Höckern verbinden; und eine erste Unterfüllung zwischen der Logikvorrichtung und dem ersten Speicherwürfel, wobei die erste Unterfüllung jeden der ersten aufschmelzbaren Verbinder umgibt.
  14. Struktur nach Anspruch 13, ferner aufweisend: eine Verkapselung, die die erste Unterfüllung und jede der ersten Speichervorrichtungen berührt.
  15. Struktur nach Anspruch 13 oder 14, ferner aufweisend: eine dielektrische Schicht, die jede der ersten Speichervorrichtungen umgibt; und eine Verkapselung, die die erste Unterfüllung und die dielektrische Schicht berührt.
  16. Struktur nach einem der Ansprüche 13 bis 15, wobei der erste Speicherwürfel ferner eine passive Vorrichtung auf einer mittleren Ebene des ersten Speicherwürfels aufweist.
  17. Struktur nach einem der Ansprüche 13 bis 16, wobei eine Breite der Logikvorrichtung größer als eine Breite des ersten Speicherwürfels ist.
  18. Struktur nach einem der Ansprüche 13 bis 16, wobei eine Breite der Logikvorrichtung kleiner als eine Breite des ersten Speicherwürfels ist.
  19. Struktur nach einem der Ansprüche 13 bis 18, wobei die Logikvorrichtung Teil einer Packagekomponente ist.
  20. Struktur nach einem der Ansprüche 13 bis 19, ferner aufweisend: einen zweiten Speicherwürfel, der mehrere zweite Speichervorrichtungen aufweist, die rückseitig-vorderseitig mit Dielektrikum-Dielektrikum-Bonds und mit Metall-Metall-Bonds gebondet sind; zweite aufschmelzbare Verbinder, die den zweiten Speicherwürfel physisch und elektrisch mit dem ersten Speicherwürfel verbinden; und eine zweite Unterfüllung zwischen dem ersten Speicherwürfel und dem zweiten Speicherwürfel, wobei die zweite Unterfüllung jeden der zweiten aufschmelzbaren Verbinder umgibt.
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