DE102021100257B4 - Halbleiterpackage und Herstellungsverfahren - Google Patents

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Abstract

Halbleitervorrichtung aufweisend:einen ersten integrierte-Schaltung-Die (122);eine Interconnect-Struktur (114), die mit dem ersten integrierte-Schaltung-Die (122) gekoppelt ist, wobei die Interconnect-Struktur (114) Folgendes aufweist:- eine erste Metallisierungsstruktur (110) aufweisend einen ersten Durchkontaktierungsabschnitt, der sich durch eine erste dielektrische Schicht (112) erstreckt;- eine zweite dielektrische Schicht (106) über der ersten dielektrischen Schicht (112) gegenüber dem ersten integrierte-Schaltung-Die (122); und- eine zweite Metallisierungsstruktur (106), die mit der ersten Metallisierungsstruktur (110) gekoppelt ist, wobei die zweite Metallisierungsstruktur (106) einen Leitungsabschnitt in der ersten dielektrischen Schicht (112) und einen zweiten Durchkontaktierungsabschnitt umfasst, der sich durch die zweite dielektrische Schicht (108) erstreckt; undeine Underbump-Metallisierung (130), UBM, über der zweiten Metallisierungsstruktur (106) und der zweiten dielektrischen Schicht (108),wobei die UBM (130) mit der zweiten Metallisierungsstruktur (106) gekoppelt ist,wobei eine erste Mittellinie (C3) des ersten Durchkontaktierungsabschnitts und eine zweite Mittellinie (C2) des zweiten Durchkontaktierungsabschnitts mit einer dritten Mittellinie (C1) der UBM (130) fehlausgerichtet sind,wobei die erste Mittellinie (C3) und die zweite Mittellinie (C2) auf gegenüberliegenden Seiten der dritten Mittellinie (C1) liegen, undeinen zweiten integrierte-Schaltung-Die (124), der mit der Interconnect-Struktur (114) gekoppelt ist,wobei der erste integrierte-Schaltung-Die (122) ein System-auf-Chip aufweist,wobei der zweite integrierte-Schaltung-Die (124) einen High-Bandwidth-Speicher-Die aufweist.

Description

  • HINTERGRUND
  • Die Halbleiterindustrie durch lief ein rasantes Wachstum dank der kontinuierlichen Verbesserung der Integrationsdichte verschiedener elektronischer Komponenten (z.B. Transistoren, Dioden, Widerstände, Kondensatoren oder dergleichen) erfahren. Die Verbesserung der Integrationsdichte resultiert größtenteils aus der iterativen Verkleinerung der minimalen Feature-Größe, wodurch mehr Bauelemente auf einer gegebenen Fläche integriert werden können. Mit der steigenden Nachfrage nach immer kleineren elektronischen Vorrichtungen ergab sich ein Bedarf an kleineren und kreativeren Packaging-Techniken für Halbleiter-Dies ergeben. Ein Beispiel für solche Packaging-Systeme ist die PoP-Technologie (Package-on-Package). In einer PoP-Vorrichtung wird ein oberes Halbleiter-Package auf ein unteres Halbleiter-Package gestapelt, um ein hohes Maß an Integration und Vorrichtungsdichte zu erreichen. Die PoP-Technologie ermöglicht generell die Herstellung von Halbleitervorrichtungen mit erweiterten Funktionalitäten und kleinen Grundflächen auf einer Leiterplatte (PCB).
  • Die Druckschrift US 2020 / 0 135 653 A1 offenbart ein Verfahren zum Bilden einer Gehäusestruktur, wobei ein Schutzsubstrat bei einer erhöhten Temperatur gegen das Trägersubstrat gepresst wird, um das Schutzsubstrat mit der leitfähigen Struktur zu verbinden. Die Druckschrift US 2020/ 0 105 544 A1 offenbart ein Verfahren zum Bilden von Fan-Out-Packages, wobei Verstärkungsstrukturen in einer Kernschicht eines Interposers angeordnet sind.
  • KURZBESCHREIBUNG DER ZEICHNUNGEN
  • Aspekte der vorliegenden Offenbarung lassen sich am besten anhand der folgenden ausführlichen Beschreibung in Verbindung mit den begleitfähigen Zeichnungen verstehen. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Merkmale nicht maßstabsgetreu dargestellt sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zugunsten einer klaren Erläuterung willkürlich vergrößert oder verkleinert sein.
    • 1 bis 6A und 7 bis 9 zeigen Querschnittsansichten von Zwischenschritten bei Verfahren zur Bildung von Package-Komponenten gemäß einigen Ausführungsformen.
    • 6B bis 6I zeigen Querschnittsansichten und Draufsichten von Underbump-Metallisierungs-Layouts gemäß einigen Ausführungsformen.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Offenbarung bietet viele verschiedene Ausführungsformen und Beispiele für die Umsetzung verschiedener Merkmale der Erfindung. Zur Vereinfachung der vorliegenden Offenbarung werden im Folgenden spezifische Beispiele für Komponenten und Anordnungen beschrieben. Beispielsweise kann die Ausbildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, in denen das erste und das zweite Merkmal in direktem Kontakt gebildet sind, kann aber auch Ausführungsformen umfassen, in denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal gebildet sein können, so dass das erste und das zweite Merkmal gegebenenfalls nicht in direktem Kontakt stehen. Ferner können Bezugszeichen in den verschiedenen Beispielen der vorliegenden Offenbarung wiederholt werden. Diese Wiederholung dient der Einfachheit und Klarheit und schreibt nicht grundsätzlich eine Beziehung zwischen den verschiedenen diskutierten Ausführungsformen und/oder Konfigurationen vor.
  • Des Weiteren können hierin zur Vereinfachung der Beschreibung räumlich relative Begriffe wie „unter“, „unten“, „abwärts“, „über“, „oben“, „aufwärts“ und dergleichen verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem anderen Element oder Merkmal wie in den Zeichnungen dargestellt zu beschreiben. Die räumlich relativen Begriffe sollen neben der in den Zeichnungen dargestellten Ausrichtung auch andere Ausrichtungen der Vorrichtung während Benutzung oder Betrieb umfassen. Die Vorrichtung kann anders ausgerichtet sein (um 90 Grad gedreht oder in anderen Ausrichtungen) und die hierin verwendeten relativen räumlich Bezeichnungen können ebenfalls entsprechend interpretiert werden.
  • Verschiedene Ausführungsformen stellen verpackte (packaged) Halbleitervorrichtungen mit verbesserten UBM-Layouts (Under-Bump Metallization) und deren Herstellungsverfahren bereit. Eine Interconnect-Struktur kann gebildet werden, die Metallisierungsstrukturen aufweist, welche in dielektrischen Schichten angeordnet sind. Eine obere Metallisierungsstruktur der Interconnect-Struktur kann Durchkontaktierungsbereiche aufweisen, die sich durch eine obere dielektrische Schicht der Interconnect-Struktur erstrecken. Die UBMs können über der oberen Metallisierungsstruktur und der oberen dielektrischen Schicht gebildet werden, so dass die Mittellinien der UBMs gegenüber den Mittellinien der Durchkontaktierungsabschnitte der oberen Metallisierungsstruktur versetzt oder fehlausgerichtet sind. Eine Fehlausrichtung der Mittellinien der UBMs mit den Mittellinien der Durchkontaktierungsabschnitte kann die Spannung in den umgebenden dielektrischen Schichten reduzieren, wodurch die Rissbildung in den dielektrischen Schichten und die Vorrichtungsdefekte reduziert werden.
  • 1 veranschaulicht eine Interconnect-Struktur 114 (auch als Umverteilungsstruktur bezeichnet) gemäß einigen Ausführungsformen, die über einem Trägersubstrat 102 gebildet ist. In 1 wird ein Trägersubstrat 102 bereitgestellt und eine Trennschicht 104 wird auf dem Trägersubstrat 102 gebildet. Das Trägersubstrat 102 kann ein Glasträgersubstrat, ein keramisches Trägersubstrat oder dergleichen sein. Das Trägersubstrat 102 kann ein Wafer sein, so dass mehrere Packages gleichzeitig auf dem Trägersubstrat 102 gebildet werden können.
  • Die Trennschicht 104 kann aus einem polymerbasierten Material gebildet werden, das zusammen mit dem Trägersubstrat 102 von den darüber liegenden Strukturen entfernt werden kann, welche in nachfolgenden Schritten gebildet werden. In einigen Ausführungsformen ist die Trennschicht 104 ein thermisch ablösbares Material auf Epoxidbasis, das bei Erwärmung seine Hafteigenschaft verliert, wie z.B. eine LTHC-Trennschicht (Light-to-Heat-Conversion). In anderen Ausführungsformen kann die Trennschicht 104 ein UV-Klebstoff sein, der seine Hafteigenschaft verliert, wenn er UV-Licht ausgesetzt wird. Die Trennschicht 104 kann als eine Flüssigkeit aufgetragen und ausgehärtet werden, kann ein auf das Trägersubstrat 102 laminierter Laminatfilm sein, oder dergleichen. Die obere Oberfläche der Trennschicht 104 kann geebnet werden und eine hohe Planarität aufweisen.
  • Die Interconnect-Struktur 114 wird über der Trennschicht 104 und dem Trägersubstrat 102 gebildet. Die Interconnect-Struktur 114 weist dielektrische Schichten 108 und 112 und Metallisierungsstrukturen 106 und 110 auf. Die Metallisierungsstrukturen 106 und 110 können auch als Umverteilungsschichten oder Umverteilungsleitungen bezeichnet werden. Die Interconnect-Struktur 114 ist so dargestellt, dass sie vier Schichten der Metallisierungsstrukturen 106 und 110 und fünf Schichten der dielektrischen Schichten 108 und 112 aufweist. In einigen Ausführungsformen können j edoch auch mehr oder weniger der dielektrischen Schichten 108 und 112 und der Metallisierungsstrukturen 106 und 110 in der Interconnect-Struktur 114 gebildet sein. Wenn weniger der dielektrischen Schichten 108 und 112 und der Metallisierungsstrukturen 106 und 110 zu bilden sind, können die nachfolgend beschriebenen Schritte und Verfahren entfallen. Wenn mehr von den dielektrischen Schichten 108 und 112 und den Metallisierungsstrukturen 106 und 110 zu bilden sind, können die nachfolgend beschriebenen Schritte und Prozesse wiederholt werden.
  • In 1 wird die dielektrische Schicht 108 auf die Trennschicht 104 abgeschieden. In einigen Ausführungsformen wird die dielektrische Schicht 108 aus einem lichtempfindlichen Material wie PBO, Polyimid, BCB oder dergleichen gebildet, das unter Verwendung einer Lithografie-Maske strukturiert werden kann. Die dielektrische Schicht 108 kann durch Schleuderbeschichtung, Laminierung, chemische Gasphasenabscheidung (CVD) oder dergleichen oder eine Kombination davon gebildet werden. Die dielektrische Schicht 108 wird dann strukturiert. Durch die Strukturierung werden Öffnungen gebildet, die Abschnitte der Trennschicht 104 freilegen. Die Strukturierung kann durch ein akzeptables Verfahren erfolgen, z.B. durch Belichten und Entwickeln der dielektrischen Schicht 108 mit Licht, wenn die dielektrische Schicht 108 ein lichtempfindliches Material ist, oder durch Ätzen mittels einer anisotropen Ätzung oder dergleichen.
  • Anschließend wird die Metallisierungsstruktur 106 gebildet. Die Metallisierungsstruktur 106 enthält leitfähige Elemente, die sich entlang der Hauptoberfläche der dielektrischen Schicht 108 erstrecken und sich durch die dielektrische Schicht 108 hindurch erstrecken, um die Trennschicht 104 physisch zu kontaktieren. Die Metallisierungsstruktur 106 kann durch Abscheiden einer Keimschicht (nicht gesondert dargestellt) über der dielektrischen Schicht 108 und in den Öffnungen, die sich durch die dielektrische Schicht 108 erstrecken, gebildet werden. In einigen Ausführungsformen ist die Keimschicht eine Metallschicht, die eine einzelne Schicht oder eine Verbundschicht sein kann, die mehrere Teilschichten verschiedener Materialien umfasst. In einigen Ausführungsformen umfasst die Keimschicht eine Titanschicht und eine Kupferschicht über der Titanschicht. Die Keimschicht kann z.B. durch physikalische Gasphasenabscheidung (PVD) oder dergleichen gebildet werden. Ein Photoresist wird dann auf der Keimschicht gebildet und strukturiert. Das Photoresist kann durch Schleuderbeschichtung oder dergleichen gebildet und zur Strukturierung belichtet werden. Die Struktur des Photoresists entspricht der Metallisierungsstruktur 106. Durch die Strukturierung werden Öffnungen durch das Photoresist gebildet, um die Keimschicht freizulegen. Ein leitfähiges Material wird dann in den Öffnungen des Photoresists und auf den belichteten Abschnitten der Keimschicht gebildet. Das leitfähige Material kann durch Plattieren wie z.B. stromloses Plattieren oder dergleichen gebildet werden. Das leitfähige Material kann ein Metall wie z.B. Kupfer, Titan, Wolfram, Aluminium oder dergleichen enthalten. Die Kombination des leitfähigen Materials und der darunter liegenden Abschnitte der Keimschicht bildet die Metallisierungsstruktur 106. Das Photoresist und Abschnitte der Keimschicht werden entfernt, auf denen das leitfähige Material nicht gebildet ist. Das Photoresist kann durch ein akzeptables Veraschungs- oder Abziehverfahren entfernt werden, z.B. unter Verwendung eines Sauerstoffplasmas oder dergleichen. Sobald das Photoresist entfernt ist, werden freigelegte Abschnitte der Keimschicht entfernt, z.B. durch ein akzeptables Ätzverfahren, wie z.B. durch Nass- oder Trockenätzen.
  • Die dielektrischen Schichten 112 und die Metallisierungsstrukturen 110 werden dann abwechselnd über der dielektrischen Schicht 108 und der Metallisierungsstruktur 106 gebildet. Die dielektrischen Schichten 112 können aus Materialien und durch Prozesse gebildet werden, die ähnlich oder gleich wie vorstehend mit Bezug auf die dielektrische Schicht 108 beschrieben sind. Die Metallisierungsstrukturen 110 können aus Materialien und durch Prozesse gebildet werden, die ähnlich oder gleich wie vorstehend mit Bezug auf die Metallisierungsstruktur 106 beschrieben sind.
  • UBMs 116 werden dann über einer obersten dielektrischen Schicht 112 und einem obersten Metallisierungsstruktur 110 der Interconnect-Struktur 114 gebildet. Die UBMs 116 können zur externen Verbindung mit der Interconnect-Struktur 114 verwendet werden. Die UBMs 116 können Bump-Abschnitte auf und entlang einer Hauptfläche der obersten dielektrischen Schicht 112 und Durchkontaktierungsabschnitte aufweisen, die sich durch die oberste dielektrische Schicht 112 erstrecken. Die Durchkontaktierungsabschnitte können in physischem Kontakt mit der obersten Metallisierungsstruktur 110 stehen und mit dieser elektrisch gekoppelt sein. Die UBMs 116 können aus Materialien und durch Prozesse gebildet werden, die denen ähnlich oder gleich wie vorstehend mit Bezug auf die Metallisierungsstruktur 106 beschrieben sind. In einigen Ausführungsformen können die UBMs 116 Größen aufweisen, die von den Metallisierungsstrukturen 106 und 110 verschieden sind.
  • In 2A werden ein erster integrierte-Schaltung-Die 122 und ein zweiter integrierte-Schaltung-Die 124 über leitfähige Verbinder 118 an die Interconnect-Struktur 114 gebondet. Die leitfähigen Verbinder 118 sind über den UBMs 116 gebildet. Die leitfähigen Verbinder 118 können BGA-Verbinder (Ball Grid Array), Lötkugeln, Metallsäulen, C4-Bumps (Controlled Collapse Die Connection), Mikro-Bumps, ENEPIG-Bumps (Electroless Nickel-Electroless Palladium-Immersion Gold) oder dergleichen sein. Die leitfähigen Verbinder 118 können ein leitfähiges Material wie Lötmittel, Kupfer, Aluminium, Gold, Nickel, Silber, Palladium, Zinn oder dergleichen oder eine Kombination davon enthalten. In einigen Ausführungsformen werden die leitfähigen Verbinder 118 gebildet, indem zunächst eine Lötmittel-Schicht durch Aufdampfen, Elektroplattieren, Bedrucken, Lötmittel-Transfer, Kugelplatzierung oder dergleichen gebildet wird. Nachdem die Lötmittel-Schicht gebildet ist, kann ein Aufschmelz-Verfahren durchgeführt werden, um das Material in die gewünschten Bump-Formen zu bringen. In einigen Ausführungsformen umfassen die leitfähigen Verbinder 118 Metallsäulen (z.B. Kupfersäulen), die durch Sputtern, Bedrucken, Elektroplattieren, stromloses Plattieren, CVD oder dergleichen gebildet werden können. Die Metallsäulen können lötmittelfrei sein und weisen generell vertikale Seitenwände auf. In einigen Ausführungsformen wird eine Metallkappenschicht auf der oberen Oberfläche der Metallsäulen gebildet. Die Metallkappenschicht kann Nickel, Zinn, Zinn-Blei, Gold, Silber, Palladium, Indium, Nickel-Palladium-Gold, Nickel-Gold oder eine Kombination davon enthalten und kann durch einen Plattierungsprozess gebildet werden.
  • Wie in 2A dargestellt, können ein einzelner erster integrierte-Schaltung-Die 122 und ein einzelner zweiter integrierte-Schaltung-Die 124 mit der Interconnect-Struktur 114 gekoppelt werden. Allerdings kann eine beliebige Anzahl der ersten integrierte-Schaltung-Dies 122, der zweiten integrierte-Schaltung-Dies 124 und/oder anderer Dies, z.B. mehr als zwei Dies oder weniger als zwei Dies, mit der Interconnect-Struktur 114 gekoppelt werden. Während der erste integrierte-Schaltung-Die 122 und der zweite integrierte-Schaltung-Die 124 so dargestellt sind, dass sie die gleiche Höhe aufweisen, können der erste integrierte-Schaltung-Die 122 und der zweite integrierte-Schaltung-Die 124 voneinander verschiedene Höhen aufweisen.
  • 2B zeigt eine Querschnittsansicht eines integrierten Schaltungs-Dies, der für den ersten integrierte-Schaltung-Die 122 und/oder den zweiten integrierte-Schaltung-Die 124 verwendet werden kann. Der integrierte-Schaltung-Die 122/124 wird in der nachfolgenden Verarbeitung zu einem integrierten Schaltungspackage verpackt (ge-packaged). Der integrierte-Schaltung-Die 122/124 kann ein Logik-Die (z.B. eine Zentraleinheit (CPU), eine Grafikverarbeitungseinheit (GPU), ein System-on-Die (SoC), ein Anwendungsprozessor (AP), einen Mikrocontroller, ein ASIC (Application-Specific Integrated Circuit Die) oder dergleichen), ein Speicher-Die (z.B. ein DRAM (Dynamic Random Access Memory Die), ein SRAM (Static Random Access Memory), ein HBM (High Bandwidth Memory Die) oder dergleichen), ein Energieverwaltungs-Die (z.B. ein PMIC-Chip (Power Management Integrated Circuit)), ein Radiofrequenz-Chip, ein Sensor-Chip, ein MEMS-Chip (Micro-Electro-Mechanical-System), ein Signalverarbeitungs-Die (z.B. ein DSP-Die (Digital Signal Processing) oder dergleichen), ein Front-End-Die (z.B. ein AFE-Chip (Analog Front-End)) oder dergleichen oder eine Kombination davon sein. In einigen Ausführungsformen kann der erste integrierte-Schaltung-Die 122 ein SoC sein und der zweite integrierte-Schaltung-Die 124 kann ein Speicher-Die wie z.B. ein HBM-Die sein.
  • Die integrierte-Schaltung-Dies 122/124 können in einem Wafer gebildet werden, der verschiedene Vorrichtungsregionen aufweisen kann, die in nachfolgenden Schritten vereinzelt werden, um mehrere integrierte-Schaltung-Dies zu bilden. Die integrierte-Schaltung-Dies 122/124 können gemäß den anwendbaren Herstellungsverfahren verarbeitet werden, um integrierte Schaltungen zu bilden. Beispielsweise weist der integrierte-Schaltung-Die 122/124 ein Halbleitersubstrat 52, wie z.B. Silizium, dotiert oder undotiert, oder eine aktive Schicht eines SOI-Substrats (Semiconductor on Insulator) auf. Das Halbleitersubstrat 52 kann andere Halbleitermaterialien wie Germanium, einen Verbindungshalbleiter einschließlich Siliziumkarbid, Galliumarsen, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid, einen Legierungshalbleiter einschließlich SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP oder Kombinationen davon enthalten. Andere Substrate wie z.B. mehrschichtige oder Gradientensubstrate können ebenfalls verwendet werden. Das Halbleitersubstrat 52 weist eine aktive Oberfläche (z.B. die nach oben zeigende Oberfläche in 2B), die gegebenenfalls als eine Vorderseite bezeichnet wird, und eine inaktive Oberfläche auf (z.B. die nach unten zeigende Oberfläche in 2B), die gegebenenfalls als eine Rückseite bezeichnet wird.
  • Vorrichtungen 54 können auf der aktiven Oberfläche des Halbleitersubstrats 52 (dargestellt durch einen Transistor) gebildet werden. Die Vorrichtungen 54 können aktive Vorrichtungen (z.B. Transistoren, Dioden oder dergleichen), Kondensatoren, Widerstände oder dergleichen sein. Ein ILD (Inter-Layer Dielectric) 56 liegt über der aktiven Oberfläche des Halbleitersubstrats 52. Das ILD 56 umgibt die Vorrichtungen 54 und kann diese bedecken. Das ILD 56 kann eine oder mehrere dielektrische Schichten aufweisen, die Materialien wie Phosphorsilikatglas (PSG), Bor-Silikatglas (BSG), bordotiertem Phosphorsilikatglas (BPSG), undotiertem Silikatglas (USG) oder dergleichen enthalten.
  • Leitfähige Verbinder 58 erstrecken sich durch das ILD 56, um die Vorrichtungen 54 elektrisch und physikalisch zu koppeln. Wenn die Vorrichtungen 54 beispielsweise Transistoren sind, können die leitfähigen Verbinder 58 die Gates und Source/Drain-Bereiche der Transistoren koppeln. Die leitfähigen Verbinder 58 können Wolfram, Kobalt, Nickel, Kupfer, Silber, Gold, Aluminium oder derartige Materialien oder Kombinationen davon enthalten. Eine Interconnect-Struktur 60 liegt über dem ILD 56 und den leitfähigen Verbindern 58. Die Interconnect-Struktur 60 verbindet die Vorrichtungen 54 miteinander, um eine integrierte Schaltung zu bilden. Die Interconnect-Struktur 60 kann z.B. durch Metallisierungsstrukturen in dielektrischen Schichten auf dem ILD 56 gebildet werden. Die Metallisierungsstrukturen umfassen Metallleitungen und Durchkontaktierungen, die in einer oder mehreren low-k-dielektrischen Schichten gebildet sind. Die Metallisierungsstrukturen der Interconnect-Struktur 60 sind über die leitfähigen Verbinder 58 elektrisch mit den Vorrichtungen 54 gekoppelt.
  • Der integrierte-Schaltung-Die 122/124 weist außerdem Pads 62 auf, wie z.B. Aluminiumpads, zu denen externe Verbindungen hergestellt werden. Die Pads 62 liegen auf der aktiven Seite des integrierte-Schaltung-Dies 122/124, z.B. in und/oder auf der Interconnect-Struktur 60. Ein oder mehrere Passivierungsfilme 64 liegen auf dem integrierte-Schaltung-Die 122/124, z.B. auf Abschnitten der Interconnect-Struktur 60 und den Pads 62. Öffnungen erstrecken sich durch die Passivierungsfilme 64 zu den Pads 62. Die-Verbinder 66, wie z.B. leitfähige Säulen (z.B. aus einem Metall wie Kupfer), erstrecken sich durch die Öffnungen in den Passivierungsfilmen 64 und sind physikalisch und elektrisch mit den jeweiligen Pads 62 verbunden. Die Die-Verbinder 66 können z.B. durch Elektroplattieren oder dergleichen gebildet werden. Die Die-Verbinder 66 koppeln die jeweiligen integrierten Schaltungen des integrierte-Schaltung-Dies 122/124 elektrisch.
  • Optional können Lötmittelbereiche (z.B. Lötkugeln oder Lötpunkte) auf den Pads 62 angeordnet sein. Die Lötkugeln können verwendet werden, um CP-Tests (Chip-Probe Testing) an dem integrierte-Schaltung-Die 122/124 durchzuführen. Der CP-Test kann an dem integrierte-Schaltung-Die 122/124 durchgeführt werden, um festzustellen, ob der integrierte-Schaltung-Die 122/124 ein KGD (Known Good Die) ist. So werden nur solche integrierte-Schaltung-Dies 122/124, die KGDs sind, weiterverarbeitet und verpackt und diejenigen Dies, die den CP-Test nicht bestehen, werden nicht verpackt. Nach dem Test können die Lötbereiche in weiteren Verarbeitungsschritten entfernt werden.
  • Eine dielektrische Schicht 68 kann auf der aktiven Seite des integrierte-Schaltung-Dies 122/124, z.B. auf den Passivierungsfilme 64 und den Die-Verbindern 66, liegen (gegebenenfalls). Die dielektrische Schicht 68 schließt die Die-Verbinder 66 seitlich ein und die dielektrische Schicht 68 grenzt seitlich an den integrierte-Schaltung-Die 122/124 an. Anfänglich kann die dielektrische Schicht 68 die Die-Verbinder 66 vergraben, so dass die oberste Oberfläche der dielektrischen Schicht 68 über den obersten Oberflächen der Die-Verbinder 66 liegt. In einigen Ausführungsformen, in denen Lötbereiche auf den Die-Verbindern 66 angeordnet sind, kann die dielektrische Schicht 68 auch die Lötbereiche vergraben. Alternativ können die Lötbereiche vor der Bildung der dielektrischen Schicht 68 entfernt werden.
  • Die dielektrische Schicht 68 kann ein Polymer wie PBO, Polyimid, BCB oder dergleichen; ein Nitrid wie Siliziumnitrid oder dergleichen; ein Oxid wie Siliziumoxid, PSG, BSG, BPSG oder dergleichen; ähnliches oder eine Kombination davon sein. Die dielektrische Schicht 68 kann z.B. durch Schleuderbeschichtung, Laminierung, chemische Gasphasenabscheidung (CVD) oder dergleichen gebildet werden. In einigen Ausführungsformen werden die Die-Verbinder 66 während der Herstellung der integrierten Schaltung 122/124 durch die dielektrische Schicht 68 hindurch freigelegt. In einigen Ausführungsformen bleiben die Die-Verbinder 66 vergraben und werden während eines nachfolgenden Prozesses zur Verpackung des integrierte-Schaltung-Dies 122/124 freigelegt. Durch das Freilegen der Die-Verbinder 66 können eventuell vorhandene Lötbereiche auf den Die-Verbindern 66 entfernt werden.
  • In einigen Ausführungsformen ist der integrierte-Schaltung-Die 122/124 eine gestapelte Vorrichtung, die mehrere Halbleitersubstrate 52 enthält. Beispielsweise kann der integrierte-Schaltung-Die 122/124 eine Speichervorrichtung sein, wie z.B. ein HMC-Modul (Hybrid Memory Cube), ein HBM-Modul (High Bandwidth Memory) oder dergleichen, das mehrere Speicher-Dies aufweist. In solchen Ausführungsformen umfasst der integrierte-Schaltung-Die 122/124 mehrere Halbleitersubstrate 52, die durch Substrat-Durchkontaktierungen (TSVs) miteinander verbunden sind. Jedes der Halbleitersubstrate 52 kann (gegebenenfalls) eine Interconnect-Struktur 60 aufweisen.
  • Der erste integrierte-Schaltung-Die 122 und der zweite integrierte-Schaltung-Die 124 können mechanisch und über die Die-Verbinder 66, die leitfähigen Verbinder 118 und die UBMs 116 elektrisch mit der Interconnect-Struktur 114 verbunden werden. Der erste integrierte-Schaltung-Die 122 und der zweite integrierte-Schaltung-Die 124 können über der Interconnect-Struktur 114 platziert werden und ein Aufschmelzprozess kann durchgeführt werden, um die leitfähigen Verbinder 118 aufzuschmelzen und die Die-Verbinder 66 über die leitfähigen Verbinder 118 mit den UBMs 116 zu verbinden.
  • In 3 wird eine Unterfüllung 126 zwischen dem ersten integrierte-Schaltung-Die 122 und dem zweiten integrierte-Schaltung-Die 124 und der Interconnect-Struktur 114 gebildet, die die UBMs 116, die leitfähigen Verbinder 118 und die Die-Verbinder 66 umgibt. Die Unterfüllung 126 kann Spannungen reduzieren und die Verbindungen schützen, die durch das Aufschmelzen der leitfähigen Verbinder 118 entstehen. Die Unterfüllung 126 kann nach der Anbringung des ersten integrierte-Schaltung-Dies 122 und des zweiten integrierte-Schaltung-Dies 124 durch einen Kapillarflussprozess gebildet werden oder sie kann vor der Anbringung des ersten integrierte-Schaltung-Dies 122 und des zweiten integrierte-Schaltung-Dies 124 durch ein geeignetes Abscheidungsverfahren gebildet werden. Wie in 3 dargestellt, können die oberen Oberflächen der Unterfüllung 126 mit den oberen Oberflächen des ersten integrierte-Schaltung-Dies 122 und des zweiten integrierte-Schaltung-Dies 124 bündig sein. In einigen Ausführungsformen können die oberen Oberflächen der Unterfüllung 126 unterhalb der oberen Oberflächen des ersten integrierte-Schaltung-Dies 122 und des zweiten integrierte-Schaltung-Dies 124 angeordnet sein. Die Seitenflächen der Unterfüllung 126 können sich von den Seitenflächen des ersten integrierte-Schaltung-Dies 122 und des zweiten integrierte-Schaltung-Dies 124 bis zu einer oberen Oberfläche der Interconnect-Struktur 114 (z.B. einer oberen Oberfläche der obersten dielektrischen Schicht 112) erstrecken.
  • In 4 wird ein Verkapselungsmaterial 128 über der Interconnect-Struktur 114 und der Unterfüllung 126 gebildet und umgibt den ersten integrierte-Schaltung-Die 122, den zweiten integrierte-Schaltung-Die 124 und die Unterfüllung 126. Nach der Bildung schließt der Verkapselungsmaterial 128 den ersten integrierte-Schaltung-Die 122, den zweiten integrierte-Schaltung-Die 124 und die Unterfüllung 126 ein. Das Verkapselungsmaterial 128 kann eine Formmasse, Epoxid oder dergleichen sein. Das Verkapselungsmaterial 128 kann durch Formpressen, Spritzpressen oder dergleichen aufgebracht werden und kann über der Interconnect-Struktur 114 gebildet werden, so dass der erste integrierte-Schaltung-Die 122 und/oder der zweite integrierte-Schaltung-Die 124 vergraben oder bedeckt werden. In einigen Ausführungsformen kann das Verkapselungsmaterial 128 ferner in Lückenbereichen zwischen dem ersten integrierte-Schaltung-Die 122 und dem zweiten integrierte-Schaltung-Die 124 gebildet werden. Das Verkapselungsmaterial 128 kann in flüssiger oder halbflüssiger Form aufgetragen und anschließend ausgehärtet werden.
  • Ein Planarisierungsprozess kann an dem Verkapselungsmaterial 128 durchgeführt werden, um den ersten integrierte-Schaltung-Die 122 und den zweiten integrierte-Schaltung-Die 124 freizulegen. Der Planarisierungsprozess kann auch die Unterfüllung 126 freilegen. Der Planarisierungsprozess kann Material des ersten integrierte-Schaltung-Dies 122, des zweiten integrierte-Schaltung-Dies 124 und/oder der Unterfüllung 126 entfernen, bis der erste integrierte-Schaltung-Die 122, der zweite integrierte-Schaltung-Die 124 und/oder die Unterfüllung 126 freigelegt sind. Die oberen Oberflächen des ersten integrierte-Schaltung-Dies 122, des zweiten integrierte-Schaltung-Dies 124, der Unterfüllung 126 und des Verkapselungsmaterials 128 können nach dem Planarisierungsprozess innerhalb von prozessbedingten Schwankungen miteinander im Wesentlichen koplanar (z.B. eben) sein. Der Planarisierungsprozess kann z.B. ein chemisch-mechanisches Polieren (CMP), ein Schleifprozess oder dergleichen sein. In einigen Ausführungsformen kann die Planarisierung entfallen, z.B. wenn der erste integrierte Schaltung-Die 122 und/oder der zweite integrierte Schaltung-Die 124 bereits freigelegt sind.
  • In 5 wird ein De-Bonden (Entbonden, Abtrennen) des Trägersubstrats durchgeführt, um das Trägersubstrat 102 von der Interconnect-Struktur 114 zu lösen (oder „zu debonden“), die Vorrichtung wird umgedreht und ein zweites Trägersubstrat 150 wird an den ersten integrierte-Schaltung-Die 122, den zweiten integrierte-Schaltung-Die 124, die Unterfüllung 126 und das Verkapselungsmaterial 128 gebondet. In einigen Ausführungsformen umfasst das De-Bonden das Bestrahlen der Trennschicht 104 mit Licht, wie z.B. einem Laserlicht oder einem UV-Licht, so dass sich die Trennschicht 104 unter der Wärme des Lichts zersetzt und das Trägersubstrat 102 entfernt werden kann. Wie in 5 dargestellt, können die Oberflächen der dielektrischen Schicht 108 und der Metallisierungsstruktur 106 nach dem Entfernen des Trägersubstrats 102 und der Trennschicht 104 freigelegt sein. Die Vorrichtung kann so umgedreht werden, dass die Rückseiten des ersten integrierte-Schaltung-Dies 122 und des zweiten integrierte-Schaltung-Dies 124 nach unten zeigen.
  • Das zweite Trägersubstrat 150 kann durch eine zweite Trennschicht 152 an den ersten integrierte-Schaltung-Die 122, den zweiten integrierte-Schaltung-Die 124, die Unterfüllung 126 und das Verkapselungsmaterial 128 gebondet werden. Das zweite Trägersubstrat 150 kann ein Glasträgersubstrat, ein Keramikträgersubstrat oder dergleichen sein. Das zweite Trägersubstrat 150 kann ein Wafer sein, so dass mehrere Packages gleichzeitig auf dem zweiten Trägersubstrat 150 verarbeitet werden können. Die zweite Trennschicht 152 kann aus einem polymerbasierten Material gebildet werden, das zusammen mit dem zweiten Trägersubstrat 150 von den darüber liegenden Strukturen entfernt werden kann, die in nachfolgenden Schritten gebildet werden. In einigen Ausführungsformen ist die zweite Trennschicht 152 ein thermisch ablösbares epoxidbasiertes Material, das bei Erwärmung seine Hafteigenschaft verliert, wie z.B. LTHC-Trennschicht (eine Light-to-Heat-Conversion). In anderen Ausführungsformen kann die zweite Trennschicht 152 ein UV-Klebstoff sein, der seine Hafteigenschaft verliert, wenn er UV-Licht ausgesetzt wird. Die zweite Trennschicht 152 kann als Flüssigkeit aufgetragen und ausgehärtet werden, kann ein auf die zweite Trennschicht 152 laminierter Laminatfilm oder dergleichen sein. Die obere Oberfläche der zweiten Trennschicht 152 kann geebnet werden und eine hohe Planarität aufweisen.
  • 6A bis 6I zeigen verschiedene Ansichten der Vorrichtung nach der Herstellung der UBMs 130 über der Interconnect-Struktur 114 gemäß einigen Ausführungsformen. 6B bis 6E zeigen ausführliche Draufsichten des Bereichs 132 von 6A. Der Bereich 132 kann mit Seitenwänden des ersten integrierte-Schaltung-Dies 122 fluchten. 6F, 6H und 6I veranschaulichen ausführliche Querschnittsansichten des Bereichs 131 von 6A. 6C zeigt eine ausführliche Draufsicht des Bereichs 131 von 6A.
  • In 6A bis 6I werden die UBMs 130 über der Interconnect-Struktur 114 gebildet. Die UBMs 130 können auf der Metallisierungsstruktur 106 gebildet sein, sich entlang der Oberflächen der dielektrischen Schicht 108 erstrecken und elektrisch mit der Metallisierungsstruktur 106 gekoppelt sein. Die UBMs 130 können zur externen Verbindung mit der Interconnect-Struktur 114 verwendet werden. Die UBMs 130 können aus Materialien und durch Prozesse gebildet werden, die ähnlich oder gleich wie vorstehend mit Bezug auf die Metallisierungsstruktur 106 beschrieben sind. In einigen Ausführungsformen können die UBMs 130 Größen aufweisen, die von den Metallisierungsstrukturen 106 und 110 und den UBMs 116 verschieden sind.
  • In den in 6A bis 6H dargestellten Ausführungsformen können die Mittellinien C1 der UBMs 130 (z.B. virtuelle Linien, die sich durch die Zentren der UBMs 130 erstrecken) gegenüber den Mittellinien C2 der Durchkontaktierungsabschnitte der Metallisierungsstruktur 106 (z.B. virtuelle Linien, die sich durch die Zentren der Durchkontaktierungsabschnitte der Metallisierungsstruktur 106 erstrecken) versetzt oder fehlausgerichtet sein, wobei sich die Durchkontaktierungsabschnitte durch die dielektrische Schicht 108 erstrecken. In der in 6A und 6B dargestellten Ausführungsform sind die Mittellinien C2 der Durchkontaktierungsabschnitte der Metallisierungsstruktur 106 weiter von einem Punkt P1 entfernt, der mit einer Mittellinie des ersten integrierte-Schaltung-Dies 122 ausgerichtet ist, als die Mittellinien C1 der UBMs 130. Die Wahrscheinlichkeit des Auftretens von Rissen und anderen Defekten zwischen den UBMs 130, der Metallisierungsstruktur 106 und der dielektrischen Schicht 108 kann an den Rändern des ersten integrierte-Schaltung-Dies 122 am größten sein und mit abnehmendem Abstand von dem Punkt P1 abnehmen. Andererseits wird ein Prozessfenster für die UBMs 130 verkleinert, wenn der Abstand zunimmt, um den die Mittellinien C1 der UBMs 130 von den Mittellinien C2 der Durchkontaktierungsabschnitte der Metallisierungsstruktur 106 versetzt oder fehlausgerichtet sind. Somit nimmt der Abstand, um den die Mittellinien C1 der UBMs 130 von den Mittellinien C2 der Durchkontaktierungsabschnitte der Metallisierungsstruktur 106 versetzt oder fehlausgerichtet sind, mit zunehmendem Abstand vom Punkt P1 zu. Beispielsweise kann, wie in 6A dargestellt, eine UBM 130A näher an dem Punkt P1 liegen als eine UBM 130B. Ein Abstand D1 zwischen der Mittellinie C1 einer UBM 130A und der Mittellinie C2 eines Durchkontaktierungsabschnitts der Metallisierungsstruktur 106 kann geringer sein als ein Abstand D2 zwischen der Mittellinie C1 einer UBM 130B und der Mittellinie C2 eines Durchkontaktierungsabschnitts der Metallisierungsstruktur 106. Der Abstand D1 kann etwa 1 µm bis etwa 10 µm betragen und der Abstand D2 kann etwa 5 µm bis etwa 30 µm betragen. Dadurch wird die Rissbildung und dergleichen reduziert, Gerätedefekte werden reduziert, die Geräteleistung wird verbessert und das Prozessfenster für die UBMs 130 aufrechterhalten.
  • Mit Bezug auf 6B kann für eine UBM 130A und eine Metallisierungsstruktur 106, die dem Punkt P1 am nächsten ist, ein innerer Abstand Dim zwischen einem Rand der UBM 130A, der dem Punkt P1 am nächsten ist, und einem Rand eines Durchkontaktierungsabschnitts der Metallisierungsstruktur 106, der dem Punkt P1 am nächsten ist, größer sein als ein äußerer Abstand Dout1 zwischen einem Rand der UBM 130A, der am weitesten von dem Punkt P1 entfernt ist, und einem Rand des Durchkontaktierungsabschnitts der Metallisierungsstruktur 106, der am weitesten von dem Punkt P1 entfernt ist. Die Differenz zwischen dem inneren Abstand und dem äußeren Abstand kann zunehmen, wenn der Abstand der UBM 130 und der Metallisierungsstruktur 106 von dem Punkt P1 zunimmt. Beispielsweise kann bei einer UBM 130B und einer Metallisierungsstruktur 106, die am weitesten von dem Punkt P1 entfernt ist, ein innerer Abstand Din2 zwischen einem Rand der UBM 130B, der dem Punkt P1 am nächsten ist, und einem Rand eines Durchkontaktierungsabschnitts der Metallisierungsstruktur 106, der dem Punkt P1 am nächsten ist, größer sein als ein äußerer Abstand Dout2 zwischen einem Rand der UBM 130B, der am weitesten von dem Punkt P1 entfernt ist, und einem Rand des Durchkontaktierungsabschnitts der Metallisierungsstruktur 106, der am weitesten von dem Punkt P1 entfernt ist. Die Unterschiede zwischen dem Abstand Din2 und dem Abstand Dout2 können größer sein als die Unterschiede zwischen dem Abstand Dim und dem Abstand Din1. Die Unterschiede zwischen dem inneren Abstand und dem äußeren Abstand können etwa 3 µm bis etwa 30 µm betragen. Wie in 6B dargestellt, können die UBMs 130 gleichmäßig über die Oberfläche der dielektrischen Schicht 108 in dem Bereich 132 verteilt sein.
  • In der in 6C dargestellten Ausführungsform kann ein innerer Abstand Din3 zwischen einem Rand einer UBM 130A, der dem Punkt P1 am nächsten ist, und einem Rand eines Durchkontaktierungsabschnitts einer Metallisierungsstruktur 106, der dem Punkt P1 am nächsten ist, größer sein als ein äußerer Abstand Dout3 zwischen einem Rand der UBM 130A, der am weitesten von dem Punkt P1 entfernt ist, und einem Rand des Durchkontaktierungsabschnitts der Metallisierungsstruktur 106, der am weitesten von dem Punkt P1 entfernt ist. Die inneren Abstände Din3, die äußeren Abstände Dout3 und die Unterschiede zwischen den inneren Abständen und den äußeren Abständen können für alle UBMs 130 und die Metallisierungsstruktur 106 gleich sein, aber die Ausführungsformen sind darauf nicht beschränkt. Die Beibehaltung konsistenter innerer Abstände Din3, äußerer Abstände Dout3 und Unterschiede zwischen den inneren Abständen und den äußeren Abständen für die UBMs 130 vereinfacht Layout-Überlegungen. Die Unterschiede zwischen dem inneren Abstand und dem äußeren Abstand können etwa 3 µm bis etwa 30 µm betragen. Wie in 6C dargestellt, können die UBMs 130 gleichmäßig über die Oberfläche der dielektrischen Schicht 108 in dem Bereich 132 verteilt sein.
  • In den in 6D und 6E dargestellten Ausführungsformen nehmen die Unterschiede zwischen dem inneren Abstand und dem äußeren Abstand mit zunehmendem Abstand der UBM 130 und der Metallisierungsstruktur 106 von dem Punkt P1 zu, ähnlich wie bei der in 6A und 6B dargestellten Ausführungsform. Beispielsweise kann ein innerer Abstand Din4 zwischen einem Rand der UBM 130A, der dem Punkt P1 am nächsten ist, und einem Rand eines Durchkontaktierungsabschnitts der Metallisierungsstruktur 106, der dem Punkt P1 am nächsten ist, bei einer UBM 130A und einer Metallisierungsstruktur 106, die dem Punkt P1 am nächsten ist, größer sein als ein äußerer Abstand Dout4 zwischen einem Rand der UBM 130A, der am weitesten von dem Punkt P1 entfernt ist, und einem Rand des Durchkontaktierungsabschnitts der Metallisierungsstruktur 106, der am weitesten von dem Punkt P1 entfernt ist. In 6D kann für eine UBM 130B und eine Metallisierungsstruktur 106, die am weitesten von dem Punkt P1 entfernt ist, ein innerer Abstand Din5 zwischen einem Rand der UBM 130B, die dem Punkt P1 am nächsten ist, und einem Rand eines Durchkontaktierungsabschnitts der Metallisierungsstruktur 106, der dem Punkt P1 am nächsten ist, größer sein als ein äußerer Abstand Dout5 zwischen einem Rand der UBM 130B, der am weitesten von dem Punkt P1 entfernt ist, und einem Rand des Durchkontaktierungsabschnitts der Metallisierungsstruktur 106, der am weitesten von dem Punkt P1 entfernt ist. In ähnlicher Weise kann in 6E ein innerer Abstand Din6 zwischen einem Rand der UBM 130B, der dem Punkt P1 am nächsten ist, und einem Rand eines Durchkontaktierungsabschnitts der Metallisierungsstruktur 106, der dem Punkt P1 am nächsten ist, bei einer UBM 130B und einer Metallisierungsstruktur 106, die am weitesten von dem Punkt P1 entfernt ist, größer sein als ein äußerer Abstand Dout6 zwischen einem Rand der UBM 130B, der am weitesten von dem Punkt P1 entfernt ist, und einem Rand des Durchkontaktierungsabschnitts der Metallisierungsstruktur 106, der am weitesten von dem Punkt P1 entfernt ist. Die Unterschiede zwischen dem Abstand Din5 und dem Abstand Dout5 können größer sein als die Unterschiede zwischen dem Abstand Din4 und dem Abstand Din4 und die Unterschiede zwischen dem Abstand Din6 und dem Abstand Dout6 können größer sein als die Unterschiede zwischen dem Abstand Din4 und dem Abstand Din4. Die Unterschiede zwischen dem inneren Abstand und dem äußeren Abstand können etwa 3 µm bis etwa 30 µm betragen.
  • In den in 6D und 6E dargestellten Ausführungsformen können die UBMs 130 ferner ungleichmäßig über die Oberfläche der dielektrischen Schicht 108 in dem Bereich 132 verteilt sein. Beispielsweise können die UBMs 130 eine größere Dichte in einem peripheren Bereich des Bereichs 132 und eine geringere Dichte in einem zentralen Bereich des Bereichs 132 aufweisen. Die in 6E dargestellte Ausführungsform kann die gleiche sein wie die in 6D dargestellte Ausführungsform mit der Ausnahme, dass einige der UBMs 130 in Eckbereichen des Bereichs 132 entfallen.
  • Die in 6B bis 6E dargestellten Ausführungsformen zeigen und beschreiben Layouts der UBMs 130 und der Metallisierungsstruktur 106, die über dem ersten integrierte-Schaltung-Die 122 angeordnet sind. In einigen Ausführungsformen können die UBMs 130 und die Metallisierungsstruktur 106 über dem zweiten integrierte-Schaltung-Die 124 eines der vorstehend beschriebenen Layouts aufweisen, wobei das Layout auf einen Punkt P2 zentriert ist, der mit einer Mittellinie des zweiten integrierte-Schaltung-Dies 124 ausgerichtet ist, anstatt auf den Punkt P1. In einigen Ausführungsformen können die UBMs 130 und die Metallisierungsstruktur 106 über der gesamten Interconnect-Struktur 114 jedes der vorstehend beschriebenen Layouts aufweisen, wobei das Layout auf einen Punkt P3 zentriert ist, der mit einer Mittellinie der Interconnect-Struktur 114 ausgerichtet ist.
  • Sowohl die UBMs 130 als auch die Metallisierungsstruktur 106 können Metalle enthalten, deren Wärmeausdehnungskoeffizienten (WAK) nicht mit den WAKs der umgebenden Materialien, wie z.B. der dielektrischen Schichten 108 und 112, übereinstimmen. Das Ausrichten der Mittellinien C2 der Durchkontaktierungsabschnitte der Metallisierungsstruktur 106 mit den Mittellinien C1 der UBMs 130 kann hohe Spannungen in der resultierenden Struktur verursachen, was zu Rissen in den dielektrischen Schichten 108 und 112 führt. Wenn jedoch die UBMs 130 über der Metallisierungsstruktur 106 so gebildet werden, dass die Mittellinien C1 der UBMs 130 gegenüber den Mittellinien C2 der Durchkontaktierungsabschnitte der Metallisierungsstruktur 106 versetzt oder fehlausgerichtet sind, werden die Spannungen in der resultierenden Struktur reduziert, was die Wahrscheinlichkeit von Rissen verringert und Gerätedefekte reduziert.
  • In der in 6F und 6G dargestellten Ausführungsform sind die Mittellinien C2 der Durchkontaktierungsabschnitte der Metallisierungsstruktur 106 gegenüber den Mittellinien C1 der UBMs 130 von den Mittellinien C3 der Durchkontaktierungsabschnitte der Metallisierungsstruktur 110 angeordnet. Der Abstand D4 zwischen der Mittellinie C1 einer UBM 130 und der Mittellinie C2 eines Durchkontaktierungsabschnitts der Metallisierungsstruktur 106 kann den Abständen D1 oder D2 wie vorstehend mit Bezug auf 6A erläutert gleich sein. Ein Abstand D3 zwischen der Mittellinie C1 einer UBM 130 und der Mittellinie C3 eines Durchkontaktierungsabschnitts der Metallisierungsstruktur 110 kann etwa 3 µm bis etwa 30 µm betragen. Ähnlich wie die Abstände zwischen den Mittellinien C1 der UBMs 130 und den Mittellinien C2 der Durchkontaktierungsabschnitte der Metallisierungsstruktur 106 können die Abstände zwischen den Mittellinien C1 der UBMs 130 und den Mittellinien C3 der Durchkontaktierungsabschnitte der Metallisierungsstruktur 110 mit zunehmendem Abstand von dem Punkt P1 zunehmen oder bei zunehmendem Abstand von dem Punkt P1 konstant bleiben. Die Anordnung der Mittellinien C2 und C3 auf gegenüberliegenden Seiten der Mittellinie C1 kann die Menge an dielektrischem Material aus den dielektrischen Schichten 112 zwischen den Mittellinien C2 und C3 erhöhen, was die Spannung in der resultierenden Struktur weiter reduzieren und Gerätedefekte verringern kann.
  • In der in 6H dargestellten Ausführungsform sind die Mittellinien C3 der Durchkontaktierungsabschnitte der Metallisierungsstruktur 110 mit den Mittellinien C1 der UBMs 130 ausgerichtet und die Mittellinien C2 der Durchkontaktierungsabschnitte der Metallisierungsstruktur 106 sind gegenüber den Mittellinien C1 der UBMs 130 und den Mittellinien C3 der Durchkontaktierungsabschnitte der Metallisierungsstruktur 110 versetzt oder fehlausgerichtet. Ein Abstand D5 zwischen der Mittellinie C2 des Durchkontaktierungsabschnitts der Metallisierungsstruktur 106 und den Mittellinien C1 der UBMs 130 und den Mittellinien C3 der Durchkontaktierungsabschnitte der Metallisierungsstruktur 110 kann den Abständen D1 oder D2 wie vorstehend mit Bezug auf 6A erläutert gleich sein.
  • In der in 6I dargestellten Ausführungsform werden die UBMs 130 durch UBMs 130.i ersetzt, die Durchkontaktierungsabschnitte aufweisen, welche sich durch die dielektrische Schicht 108 erstrecken. Die Durchkontaktierungsabschnitte der UBMs 130.i können in physischem Kontakt mit der Metallisierungsstruktur 106 stehen und elektrisch mit dieser gekoppelt sein. Durchkontaktierungsabschnitte der Metallisierungsstruktur 106, die sich durch die dielektrische Schicht 108 hindurch erstrecken, können entfallen und Öffnungen können nach dem Debonden des Trägersubstrats 102 und vor der Herstellung der UBMs 130.i durch die dielektrische Schicht 108 hindurch strukturiert werden. Die UBMs 130.i können aus Materialien und durch Verfahren gebildet werden, die gleich oder ähnlich wie vorstehend mit Bezug auf die UBMs 130 beschrieben sind. Die UBMs 130.i können so gebildet werden, dass die Mittellinien C4 der oberen Abschnitte der UBMs 130.i, die oberhalb der oberen Oberflächen der dielektrischen Schicht 108 angeordnet sind, gegenüber den Mittellinien C5 der Durchkontaktierungsabschnitte der UBMs 130.i, die unterhalb der oberen Oberflächen der dielektrischen Schicht 108 angeordnet sind, versetzt oder fehlausgerichtet sind. Ein Abstand D5 zwischen den Mittellinien C4 der oberen Abschnitte der UBMs 130.i und den Mittellinien C5 von Durchkontaktierungsabschnitten der UBMs 130.i kann den Abständen D1 oder D2 wie vorstehend mit Bezug auf 6A erläutert gleich sein.
  • Sowohl die UBMs 130.i als auch die Metallisierungsstruktur 106 können Metalle enthalten, deren Wärmeausdehnungskoeffizienten (WAK) nicht mit den WAKs der umgebenden Materialien wie z.B. der dielektrischen Schicht 108 übereinstimmen. Das Ausrichten der Mittellinien C4 der oberen Abschnitte der UBMs 130.i und der Mittellinien C5 der Durchkontaktierungsabschnitte der UBMs 130.i kann hohe Spannungen in der resultierenden Struktur verursachen, was zu Rissen in der dielektrischen Schicht 108 führt. Durch die Herstellung der UBMs 130.i derart, dass die Mittellinien C4 der oberen Abschnitte der UBMs 130.i gegenüber den Mittellinien C5 der Durchkontaktierungsabschnitte der UBMs 130.i versetzt oder fehlausgerichtet sind, wird die Spannung in der resultierenden Struktur hingegen reduziert, was die Wahrscheinlichkeit von Rissen verringert und Gerätedefekte reduziert.
  • In 7 werden leitfähige Verbinder 134 über den UBMs 130 gebildet. Die leitfähigen Verbinder 134 können BGA-Anschlüsse (Ball Grid Array), Lötkugeln, Metallsäulen, C4-Bumps (Controlled Collapse Die Connection), Mikro-Bumps, ENEPIG-Bumps (Electroless Nickel-Electroless Palladium-Immersion Gold) oder dergleichen sein. Die leitfähigen Verbinder 134 können ein leitfähiges Material wie Lötmittel, Kupfer, Aluminium, Gold, Nickel, Silber, Palladium, Zinn oder dergleichen oder eine Kombination davon enthalten. In einigen Ausführungsformen werden die leitfähigen Verbinder 134 gebildet, indem zunächst eine Lötmittel-Schicht durch Aufdampfen, Elektroplattieren, Bedrucken, Lötmittel-Transfer, Kugelplatzierung oder dergleichen gebildet wird. Nach der Herstellung der Lötmittelschicht kann ein Aufschmelzverfahren durchgeführt werden, um das Material in die gewünschte Bump-Form zu bringen. In einigen Ausführungsformen umfassen die leitfähigen Verbinder 134 Metallsäulen (z.B. Kupfersäulen), die durch Sputtern, Bedrucken, Elektroplattieren, stromloses Plattieren, CVD oder dergleichen gebildet werden können. Die Metallsäulen können lötmittelfrei sein und weisen im Wesentlichen vertikale Seitenwände auf. In einigen Ausführungsformen wird eine Metallkappenschicht auf der oberen Oberfläche der Metallsäulen gebildet. Die Metallkappenschicht kann Nickel, Zinn, Zinn-Blei, Gold, Silber, Palladium, Indium, Nickel-Palladium-Gold, Nickel-Gold oder eine Kombination davon enthalten und kann durch einen Plattierungsprozess gebildet werden.
  • In 8 wird ein Debonden des Trägersubstrats durchgeführt, um das zweite Trägersubstrat 150 von dem ersten integrierte-Schaltung-Die 122, dem zweiten integrierte-Schaltung-Die 124, der Unterfüllung 126 und dem Verkapselungsmaterial 128 zu trennen (oder zu debonden), und die Vorrichtung wird umgedreht. In einigen Ausführungsformen umfasst das Debonden das Bestrahlen der zweiten Trennschicht 152 mit Licht, wie z.B. einem Laserlicht oder einem UV-Licht, so dass sich die zweite Trennschicht 152 unter der Wärme des Lichts zersetzt und das zweite Trägersubstrat 150 entfernt werden kann. Wie in 8 dargestellt, können die Oberflächen des ersten integrierte-Schaltung-Dies 122, des zweiten integrierte-Schaltung-Dies 124, der Unterfüllung 126 und des Verkapselungsmittels 128 nach dem Entfernen des zweiten Trägersubstrats 150 und der zweiten Trennschicht 152 freigelegt sein. Die Vorrichtung kann so umgedreht werden, dass die Rückseiten des ersten integrierte-Schaltung-Dies 122 und des zweiten integrierte-Schaltung-Dies 124 nach oben zeigen. Nachdem das zweite Trägersubstrat 150 und die zweite Trennschicht 152 entfernt sind, kann die resultierende Vorrichtung als eine erste Packagekomponente 100 bezeichnet werden.
  • In 9 wird ein Substrat 140 mit der ersten Packagekomponente 100 verbunden. Das Substrat 140 kann ein Halbleitermaterial wie Silizium, Germanium, Diamant oder dergleichen enthalten. In einigen Ausführungsformen können auch Verbundmaterialien wie Siliziumgermanium, Siliziumkarbid, Galliumarsenid, Indiumarsenid, Indiumphosphid, Siliziumgermaniumkarbid, Galliumarsenphosphid, Galliumindiumphosphid, Kombinationen dieser Materialien und dergleichen verwendet werden. Zusätzlich kann das Substrat 140 ein SOI-Substrat sein. Im Allgemeinen umfasst ein SOI-Substrat eine Schicht aus einem Halbleitermaterial wie epitaktisches Silizium, Germanium, Silizium-Germanium, SOI, Silizium-Germanium auf Isolator (SGOI) oder Kombinationen davon. In einigen Ausführungsformen kann das Substrat 140 auf einem isolierenden Kern wie z.B. einem glasfaserverstärkten Harzkern basieren. In einigen Ausführungsformen kann das Kernmaterial ein Glasfaserharz wie FR4 sein. In einigen Ausführungsformen kann das Kernmaterial ein BT-Harz (Bismaleimid-Triazin), andere PCB-Materialien oder andere Filme sein. Für das Substrat 140 können Aufbaufilme wie die ABF (Ajinomoto Build-Up Film) oder andere Laminate verwendet werden.
  • Das Substrat 140 kann aktive und passive Bauelemente (Vorrichtungen) aufweisen (nicht gesondert dargestellt). Verschiedene Vorrichtungen wie Transistoren, Kondensatoren, Widerstände, Kombinationen davon und ähnliches können enthalten sein. Die Vorrichtungen können durch beliebige geeignete Verfahren hergestellt werden. Das Substrat 140 kann auch Metallisierungsschichten enthalten (nicht dargestellt). Die Metallisierungsschichten können über den aktiven und passiven Vorrichtungen gebildet werden und dienen dazu, die verschiedenen Vorrichtungen zu verbinden, um funktionale Schaltung zu bilden. Die Metallisierungsschichten können aus abwechselnden Schichten von dielektrischen Materialien (z.B. Low-k-Dielektrikum) und leitfähigen Materialien (z.B. Kupfer) gebildet werden, wobei die Schichten aus leitfähigen Materialien durch Durchkontaktierungen miteinander verbunden sind. Die Metallisierungsschichten können durch beliebige geeignete Verfahren (z.B. Abscheidung, Damaszenerverfahren, Dual-Damaszenerverfahren oder dergleichen) gebildet werden. In einigen Ausführungsformen ist das Substrat 140 im Wesentlichen frei von aktiven und passiven Vorrichtungen.
  • Das Substrat 140 kann Bondpads 142 enthalten, die auf einer ersten Seite des Substrats 140 gebildet sind, welche der ersten Packagekomponente 100 zugewandt ist. In einigen Ausführungsformen können die Bondpads 142 durch das Bilden von Aussparungen (nicht gesondert dargestellt) in dielektrischen Schichten (nicht gesondert dargestellt) auf der ersten Seite des Substrats 140 gebildet werden. Die Aussparungen können so gebildet werden, dass die Bondpads 142 in die dielektrischen Schichten eingebettet werden können. In einigen Ausführungsformen entfallen die Aussparungen und die Bondpads 142 können auf den dielektrischen Schichten gebildet werden. In einigen Ausführungsformen umfassen die Bondpads 142 eine dünne Keimschicht (nicht gesondert dargestellt) aus Kupfer, Titan, Nickel, Gold, Palladium oder dergleichen oder einer Kombination davon. Die leitfähigen Materialien der Bondpads 142 können über der dünnen Keimschicht abgeschieden werden. Die leitfähigen Materialien können durch ein elektrochemisches Plattierverfahren, ein stromloses Plattierverfahren, CVD, Atomlagenabscheidung (ALD), PVD oder dergleichen oder eine Kombination davon gebildet werden. In einer Ausführungsform enthalten die leitfähigen Materialien der Bondpads 142 Kupfer, Wolfram, Aluminium, Silber, Gold oder dergleichen oder eine Kombination davon.
  • In einigen Ausführungsformen sind die Bondpads 142 UBMs, die drei Schichten aus leitfähigen Materialien aufweisen, wie z.B. eine Schicht aus Titan, eine Schicht aus Kupfer und eine Schicht aus Nickel. Andere Anordnungen von Materialien und Schichten, wie z.B. eine Anordnung aus Chrom/Chrom-Kupfer-Legierung/Kupfer/Gold, eine Anordnung aus Titan/Titanwolfram/Kupfer oder eine Anordnung aus Kupfer/Nickel/Gold, können für die Bildung der Bondpads 142 verwendet werden. Alle geeigneten Materialien oder Schichten von Materialien, die für die Bondpads 142 verwendet werden können, fallen vollständig in den Geltungsbereich der vorliegenden Anwendung.
  • Das Substrat 140 kann über die Bondpads 142, die leitfähigen Verbinder 134 und die UBMs 130 mechanisch und elektrisch mit der ersten Packagekomponente 100 verbunden werden. Das Substrat 140 kann über der ersten Packagekomponente 100 angeordnet werden und ein Aufschmelzprozess kann durchgeführt werden, um die leitfähigen Verbinder 134 aufzuschmelzen und die Bondpads 142 über die leitfähigen Verbinder 134 mit den UBMs 130 zu verbinden.
  • Eine Unterfüllung 144, die die Bondpads 142, die UBMs 130 und die leitfähigen Verbinder 134 umgibt, kann dann zwischen der ersten Packagekomponente 100 und dem Substrat 140 gebildet werden. Die Unterfüllung 144 kann Spannungen reduzieren und die Verbindungen schützen, die durch das Aufschmelzen der leitfähigen Verbinder 134 entstehen. Die Unterfüllung 144 kann nach der Anbringung der ersten Packagekomponente 100 an dem Substrat 140 durch einen Kapillarflussprozess gebildet werden, oder sie kann vor der Anbringung der ersten Packagekomponente 100 durch ein geeignetes Abscheideverfahren gebildet werden.
  • Ausführungsformen können verschiedene Vorteile erzielen. Wenn beispielsweise UBMs so über einer Metallisierungsstruktur gebildet werden, dass die Mittellinien von Durchkontaktierungsabschnitten der Metallisierungsstruktur gegenüber den Mittellinien der UBMs versetzt oder fehlausgerichtet sind, wird die Spannung in der resultierenden Struktur reduziert. Dadurch verringert sich die Wahrscheinlichkeit, dass Risse in den umgebenden dielektrischen Schichten auftreten, was wiederum die Gerätedefekte reduziert.
  • Gemäß einer Ausführungsform weist eine Halbleitervorrichtung auf: einen ersten integrierte-Schaltung-Die; eine Interconnect-Struktur, die mit dem ersten integrierte-Schaltung-Die gekoppelt ist, wobei die Interconnect-Struktur eine erste Metallisierungsstruktur mit einem ersten Durchkontaktierungsabschnitt aufweist, welcher sich durch eine erste dielektrische Schicht erstreckt; eine zweite dielektrische Schicht über der ersten dielektrischen Schicht gegenüber dem ersten integrierte-Schaltung-Die; und eine zweite Metallisierungsstruktur, die mit der ersten Metallisierungsstruktur gekoppelt ist, wobei die zweite Metallisierungsstruktur einen Leitungsabschnitt in der ersten dielektrischen Schicht und einen zweiten Durchkontaktierungsabschnitt aufweist, der sich durch die zweite dielektrische Schicht erstreckt; und eine Underbump-Metallisierung, UBM, über der zweiten Metallisierungsstruktur und der zweiten dielektrischen Schicht, wobei die UBM mit der zweiten Metallisierungsstruktur gekoppelt ist, wobei eine erste Mittellinie des ersten Durchkontaktierungsabschnitts und eine zweite Mittellinie des zweiten Durchkontaktierungsabschnitts gegenüber einer dritten Mittellinie der UBM versetzt sind und die erste Mittellinie und die zweite Mittellinie auf gegenüberliegenden Seiten der dritten Mittellinie liegen; die Halbleitervorrichtung weist ferner einen zweiten integrierte-Schaltung-Die auf, der mit der Interconnect-Struktur gekoppelt ist, wobei der erste integrierte-Schaltung-Die ein System auf dem Die aufweist und der zweite integrierte-Schaltung-Die einen Speicher-Die mit hoher Bandbreite aufweist. In einer Ausführungsform weist die Halbleitervorrichtung ferner einen leitfähigen Bump auf, der mit der UBM gekoppelt ist und mit dieser in physischem Kontakt steht. In einer Ausführungsform beträgt der Abstand zwischen der zweiten Mittellinie und der dritten Mittellinie in einer ersten Richtung parallel zu einer Hauptoberfläche der zweiten dielektrischen Schicht 3 µm bis 30 µm. In einer Ausführungsform ist die UBM in einem ersten Bereich angeordnet, dessen Grenzen mit Seitenwänden des ersten integrierte-Schaltung-Dies ausgerichtet sind, wobei die dritte Mittellinie näher an einer vierten Mittellinie des ersten Bereichs liegt als die zweite Mittellinie. In einer Ausführungsform weist die Halbleitervorrichtung ferner eine zweite UBM auf, wobei die zweite Metallisierungsstruktur ferner einen dritten Durchkontaktierungsabschnitt aufweist, der sich durch die zweite dielektrische Schicht erstreckt, wobei der dritte Durchkontaktierungsabschnitt mit der zweiten UBM gekoppelt ist, wobei eine fünfte Mittellinie der zweiten UBM weiter von der vierten Mittellinie des ersten Bereichs entfernt angeordnet ist als die dritte Mittellinie der UBM, ein erster Abstand zwischen der zweiten Mittellinie und der dritten Mittellinie in einer ersten Richtung parallel zu einer Hauptoberfläche der zweiten dielektrischen Schicht kleiner ist als ein zweiter Abstand zwischen der fünften Mittellinie und einer sechsten Mittellinie des dritten Durchkontaktierungsabschnitts in der ersten Richtung. In einer Ausführungsform weist die Halbleitervorrichtung ferner eine zweite UBM auf, wobei die zweite Metallisierungsstruktur ferner einen dritten Durchkontaktierungsabschnitt aufweist, der sich durch die zweite dielektrische Schicht erstreckt, wobei der dritte Durchkontaktierungsabschnitt mit der zweiten UBM gekoppelt ist, wobei eine fünfte Mittellinie des zweiten UBM weiter von der vierten Mittellinie des ersten Bereichs entfernt angeordnet ist als die dritte Mittellinie der UBM, wobei ein erster Abstand zwischen der zweiten Mittellinie und der dritten Mittellinie in einer ersten Richtung parallel zu einer Hauptfläche der zweiten dielektrischen Schicht gleich einem zweiten Abstand zwischen der fünften Mittellinie und einer sechsten Mittellinie des dritten Durchkontaktierungsabschnitts in der ersten Richtung ist.
  • Gemäß einer anderen Ausführungsform weist eine Halbleitervorrichtung auf: einen integrierte-Schaltung-Die, der mit einer Interconnect-Struktur gekoppelt ist, wobei die Interconnect-Struktur eine oder mehrere Metallisierungsstrukturen aufweist, die in einer oder mehreren dielektrischen Schichten angeordnet sind; eine obere dielektrische Schicht über der einen oder den mehreren Metallisierungsstrukturen und der einen oder den mehreren dielektrischen Schichten; und eine obere Metallisierungsstruktur, die elektrisch mit der einen oder den mehreren Metallisierungsstrukturen gekoppelt ist, wobei die obere Metallisierungsstruktur einen Durchkontaktierungsabschnitt aufweist, der sich durch die obere dielektrische Schicht erstreckt, wobei eine obere Oberfläche des Durchkontaktierungsabschnitts mit einer oberen Oberfläche der oberen dielektrischen Schicht bündig ist; eine Underbump-Metallisierung, die sich entlang der oberen Oberfläche der oberen dielektrischen Schicht und der oberen Oberfläche des Durchkontaktierungsabschnitts der oberen Metallisierungsstruktur erstreckt, wobei ein erster Abstand zwischen einem Rand der Underbump-Metallisierung, der einer Mittellinie des integrierte-Schaltung-Dies am nächsten ist, und einem Rand des Durchkontaktierungsabschnitts, der der Mittellinie des integrierte-Schaltung-Dies am nächsten ist, gemessen wird, wobei ein zweiter Abstand zwischen einem Rand der Underbump-Metallisierung, der am weitesten von der Mittellinie des integrierte-Schaltung-Dies entfernt ist, und einem Rand des Durchkontaktierungsabschnitts, der am weitesten von der Mittellinie des integrierte-Schaltung-Dies entfernt ist, gemessen wird, und wobei eine erste Differenz zwischen dem ersten Abstand und dem zweiten Abstand positiv ist; und einen leitfähigen Kontakt, der mit der Underbump-Metallisierung gekoppelt ist. In einer Ausführungsform weist der integrierte-Schaltung-Die einen System-on-Chip-Die auf. In einer Ausführungsform weist die Halbleitervorrichtung ferner eine zweite Underbump-Metallisierung auf, die sich entlang der oberen Oberfläche der oberen dielektrischen Schicht und einer oberen Oberfläche eines zweiten Durchkontaktierungsabschnitts der oberen Metallisierungsstruktur erstreckt, wobei die zweite Underbump-Metallisierung weiter von der Mittellinie des integrierte-Schaltung-Dies entfernt ist als die Underbump-Metallisierung, wobei ein dritter Abstand zwischen einem Rand der zweiten Underbump-Metallisierung, der der Mittellinie des integrierte-Schaltung-Dies am nächsten ist, und einem Rand des zweiten Durchkontaktierungsabschnitts, der der Mittellinie des integrierte-Schaltung-Dies am nächsten ist, gemessen wird, wobei der dritte Abstand größer als der erste Abstand ist. In einer Ausführungsform weist die Halbleitervorrichtung ferner eine zweite Underbump-Metallisierung auf, die sich entlang der oberen Oberfläche der oberen dielektrischen Schicht und einer oberen Oberfläche eines zweiten Durchkontaktierungsabschnitts der oberen Metallisierungsstruktur erstreckt, wobei die zweite Underbump-Metallisierung weiter von der Mittellinie des integrierte-Schaltung-Dies entfernt ist als die Underbump-Metallisierung, wobei ein dritter Abstand zwischen einem Rand der zweiten Underbump-Metallisierung, die der Mittellinie des integrierte-Schaltung-Dies am nächsten ist, und einem Rand des zweiten Durchkontaktierungsabschnitts, die der Mittellinie des integrierte-Schaltung-Dies am nächsten ist, gemessen wird, wobei der dritte Abstand gleich dem ersten Abstand ist. In einer Ausführungsform weist die Halbleitervorrichtung ferner mehrere erste Underbump-Metallisierungen auf, wobei die ersten Underbump-Metallisierungen die Underbump-Metallisierung enthalten und die ersten Underbump-Metallisierungen in einem Bereich, der mit Seitenwänden des integrierte-Schaltung-Dies ausgerichtet ist, gleichmäßig voneinander beabstandet sind. In einer Ausführungsform weist die Halbleitervorrichtung ferner mehrere erste Underbump-Metallisierungen auf, wobei die ersten Underbump-Metallisierungen in einem Bereich angeordnet sind, der mit Seitenwänden des integrierte-Schaltung-Dies ausgerichtet ist, wobei der Bereich einen ersten Abschnitt aufweist, der von einem zweiten Abschnitt umgeben ist, und wobei eine Dichte der ersten Underbump-Metallisierungen in dem ersten Abschnitt geringer als eine Dichte der ersten Underbump-Metallisierungen in dem zweiten Abschnitt ist. In einer Ausführungsform weist die Halbleitervorrichtung ferner mehrere erste Underbump-Metallisierungen auf, wobei die ersten Underbump-Metallisierungen in einem Bereich angeordnet sind, der mit Seitenwänden des integrierte-Schaltung-Dies ausgerichtet ist, und die ersten Underbump-Metallisierungen in dem Bereich gleichmäßig verteilt sind.
  • Gemäß einer weiteren Ausführungsform umfasst ein Verfahren: Bilden einer Interconnect-Struktur über einem ersten Träger; Bonden eines ersten Dies an die Interconnect-Struktur; Entfernen des ersten Trägers von der Interconnect-Struktur, wobei ein erster Durchkontaktierungsabschnitt einer ersten Metallisierungsstruktur der Interconnect-Struktur gegenüber dem ersten Die nach dem Entfernen des ersten Trägers freigelegt wird; und Bilden einer ersten UBM über und in physischem Kontakt mit dem ersten Durchkontaktierungsabschnitt, wobei eine Mittellinie des ersten UBMs gegenüber einer Mittellinie des ersten Durchkontaktierungsabschnitts versetzt ist. In einer Ausführungsform umfasst das Verfahren ferner Bilden mehrere erster UBMs und mehrerer zweiter UBMs, die die mehreren ersten UBMs umgeben, wobei eine Dichte der mehreren ersten UBMs geringer als eine Dichte der mehreren zweiten UBMs ist und wobei das Bilden der mehreren ersten UBMs und der mehreren zweiten UBMs Bilden der ersten UBMs umfasst. In einer Ausführungsform umfasst das Verfahren ferner Bilden einer Unterfüllung zwischen der Interconnect-Struktur und sowohl dem ersten Die als auch dem zweiten Die, wobei sich die Unterfüllung bis zu einer Ebene der oberen Oberflächen des ersten Dies und des zweiten Dies erstreckt. In einer Ausführungsform umfasst das Verfahren ferner Bilden eines Verkapselungsmaterials, das den ersten Die, den zweiten Die und die Unterfüllung umgibt; und Planarisieren des Verkapselungsmaterials, der Unterfüllung, des ersten Dies und des zweiten Dies. In einer Ausführungsform umfasst das Verfahren ferner Bilden einer zweiten UBM über und in physikalischem Kontakt mit einem zweiten Durchkontaktierungsabschnitt der ersten Metallisierungsstruktur, wobei ein Abstand zwischen der Mittellinie der ersten UBM und einer Mittellinie des ersten Dies in einer ersten Richtung parallel zu einer Hauptoberfläche der Interconnect-Struktur geringer als ein Abstand zwischen einer Mittellinie der zweiten UBM und der Mittellinie des ersten Dies in der ersten Richtung ist, und wobei die Mittellinie der zweiten UBM gegenüber einer Mittellinie des zweiten Durchkontaktierungsabschnitts um einen Abstand versetzt ist, der größer als ein Abstand ist, um welchen die Mittellinie der ersten UBM von der Mittellinie des ersten Durchkontaktierungsabschnitts versetzt ist. In einer Ausführungsform umfasst das Verfahren ferner Bilden einer zweiten UBM über und in physischem Kontakt mit einem zweiten Durchkontaktierungsabschnitt der ersten Metallisierungsstruktur, wobei ein Abstand zwischen der Mittellinie der ersten UBM und einer Mittellinie des ersten Dies in einer ersten Richtung parallel zu einer Hauptoberfläche der Interconnect-Struktur kleiner als ein Abstand zwischen einer Mittellinie der zweiten UBM und der Mittellinie des ersten Dies in der ersten Richtung ist, und wobei die Mittellinie der zweiten UBM gegenüber einer Mittellinie des zweiten Durchkontaktierungsabschnitts um einen Abstand versetzt ist, der gleich einem Abstand ist, um welchen die Mittellinie der ersten UBM von der Mittellinie des ersten Durchkontaktierungsabschnitts versetzt ist.

Claims (20)

  1. Halbleitervorrichtung aufweisend: einen ersten integrierte-Schaltung-Die (122); eine Interconnect-Struktur (114), die mit dem ersten integrierte-Schaltung-Die (122) gekoppelt ist, wobei die Interconnect-Struktur (114) Folgendes aufweist: - eine erste Metallisierungsstruktur (110) aufweisend einen ersten Durchkontaktierungsabschnitt, der sich durch eine erste dielektrische Schicht (112) erstreckt; - eine zweite dielektrische Schicht (106) über der ersten dielektrischen Schicht (112) gegenüber dem ersten integrierte-Schaltung-Die (122); und - eine zweite Metallisierungsstruktur (106), die mit der ersten Metallisierungsstruktur (110) gekoppelt ist, wobei die zweite Metallisierungsstruktur (106) einen Leitungsabschnitt in der ersten dielektrischen Schicht (112) und einen zweiten Durchkontaktierungsabschnitt umfasst, der sich durch die zweite dielektrische Schicht (108) erstreckt; und eine Underbump-Metallisierung (130), UBM, über der zweiten Metallisierungsstruktur (106) und der zweiten dielektrischen Schicht (108), wobei die UBM (130) mit der zweiten Metallisierungsstruktur (106) gekoppelt ist, wobei eine erste Mittellinie (C3) des ersten Durchkontaktierungsabschnitts und eine zweite Mittellinie (C2) des zweiten Durchkontaktierungsabschnitts mit einer dritten Mittellinie (C1) der UBM (130) fehlausgerichtet sind, wobei die erste Mittellinie (C3) und die zweite Mittellinie (C2) auf gegenüberliegenden Seiten der dritten Mittellinie (C1) liegen, und einen zweiten integrierte-Schaltung-Die (124), der mit der Interconnect-Struktur (114) gekoppelt ist, wobei der erste integrierte-Schaltung-Die (122) ein System-auf-Chip aufweist, wobei der zweite integrierte-Schaltung-Die (124) einen High-Bandwidth-Speicher-Die aufweist.
  2. Halbleitervorrichtung nach Anspruch 1, ferner aufweisend: einen leitfähigen Bump (134), der mit der UBM (130) gekoppelt ist und in physischem Kontakt mit dieser steht.
  3. Halbleitervorrichtung nach Anspruch 1 oder 2, ferner aufweisend: eine Unterfüllung (126) zwischen der Interconnect-Struktur (114) und jedem des ersten integrierte-Schaltung-Dies (122) und des zweiten integrierte-Schaltung-Dies (124).
  4. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei ein Abstand (D4) zwischen der zweiten Mittellinie (C2) und der dritten Mittellinie (C1) in einer ersten Richtung parallel zu einer Hauptoberfläche der zweiten dielektrischen Schicht (108) 3 µm bis 30 µm beträgt.
  5. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei die UBM (130) in einem ersten Bereich (132) angeordnet ist, der Grenzen aufweist, welche mit Seitenwänden des ersten integrierte-Schaltung-Dies (122) ausgerichtet sind, wobei die dritte Mittellinie (C1) näher an einer vierten Mittellinie des ersten Bereichs (132) liegt als die zweite Mittellinie (C2).
  6. Halbleitervorrichtung nach Anspruch 5, ferner aufweisend: eine zweite UBM (130B), wobei die zweite Metallisierungsstruktur (106) ferner einen dritten Durchkontaktierungsabschnitt aufweist, der sich durch die zweite dielektrische Schicht (108) erstreckt, wobei der dritte Durchkontaktierungsabschnitt mit der zweiten UBM (130B) gekoppelt ist, wobei eine fünfte Mittellinie der zweiten UBM (130B) weiter von der vierten Mittellinie des ersten Bereichs (132) entfernt angeordnet ist als die dritte Mittellinie der UBM (130A), wobei ein erster Abstand zwischen der zweiten Mittellinie (C2) und der dritten Mittellinie (C1) in einer ersten Richtung parallel zu einer Hauptfläche der zweiten dielektrischen Schicht (108) kleiner ist als ein zweiter Abstand zwischen der fünften Mittellinie und einer sechsten Mittellinie des dritten Durchkontaktierungsabschnitts in der ersten Richtung.
  7. Halbleitervorrichtung nach Anspruch 5, ferner aufweisend: eine zweite UBM (130B), wobei die zweite Metallisierungsstruktur (106) ferner einen dritten Durchkontaktierungsabschnitt aufweist, der sich durch die zweite dielektrische Schicht (108) erstreckt, wobei der dritte Durchkontaktierungsabschnitt mit der zweiten UBM (130B) gekoppelt ist, wobei eine fünfte Mittellinie der zweiten UBM (130B) weiter von der vierten Mittellinie des ersten Bereichs (132) entfernt angeordnet ist als die dritte Mittellinie der UBM (130A), wobei ein erster Abstand zwischen der zweiten Mittellinie (C3) und der dritten Mittellinie (C1) in einer ersten Richtung parallel zu einer Hauptfläche der zweiten dielektrischen Schicht (108) gleich einem zweiten Abstand zwischen der fünften Mittellinie und einer sechsten Mittellinie des dritten Durchkontaktierungsabschnitts in der ersten Richtung ist.
  8. Halbleitervorrichtung aufweisend: einen integrierte-Schaltung-Die (122), der mit einer Interconnect-Struktur (114) gekoppelt ist, wobei die Interconnect-Struktur (114) aufweist: - eine oder mehrere Metallisierungsstrukturen (106, 110), die in einer oder mehreren dielektrischen Schichten (108, 112) angeordnet sind; - eine obere dielektrische Schicht (108) über der einen oder den mehreren Metallisierungsstrukturen (106, 110) und der einen oder den mehreren dielektrischen Schichten (108, 112); und - eine obere Metallisierungsstruktur (106), die elektrisch mit der einen oder den mehreren Metallisierungsstrukturen (106, 110) gekoppelt ist, wobei die obere Metallisierungsstruktur (106) einen Durchkontaktierungsabschnitt aufweist, der sich durch die obere dielektrische Schicht (108) erstreckt, wobei eine obere Oberfläche des Durchkontaktierungsabschnitts mit einer oberen Oberfläche der oberen dielektrischen Schicht (108) eben ist; eine Underbump-Metallisierung (130A), die sich entlang der oberen Oberfläche der oberen dielektrischen Schicht (108) und der oberen Oberfläche des Durchkontaktierungsabschnitts der oberen Metallisierungsstruktur (106) erstreckt, wobei ein erster Abstand (Din1) zwischen einem Rand der Underbump-Metallisierung (130A), der einer Mittellinie des integrierte-Schaltung-Dies (122) am nächsten liegt, und einem Rand des Durchkontaktierungsabschnitts, der der Mittellinie des integrierte-Schaltung-Dies (122) am nächsten liegt, gemessen wird, wobei ein zweiter Abstand (Dout1) zwischen einem Rand der Underbump-Metallisierung (130A), der von der Mittellinie des integrierte-Schaltung-Dies (122) am weitesten entfernt liegt, und einem Rand des Durchkontaktierungsabschnitts, der von der Mittellinie des integrierte-Schaltung-Dies (122) am weitesten entfernt liegt, gemessen wird, wobei eine erste Differenz zwischen dem ersten Abstand (Din1) und dem zweiten Abstand (Dout1) positiv ist; und einen leitfähigen Kontakt (134), der mit der Underbump-Metallisierung (130) gekoppelt ist.
  9. Halbleitervorrichtung nach Anspruch 8, wobei der integrierte Schaltung-Die (122) einen System-on-Chip-Die aufweist.
  10. Halbleitervorrichtung nach Anspruch 8 oder 9, ferner aufweisend: eine zweite Underbump-Metallisierung (130B), die sich entlang der oberen Oberfläche der oberen dielektrischen Schicht (108) und einer oberen Oberfläche eines zweiten Durchkontaktierungsabschnitts der oberen Metallisierungsstruktur (106) erstreckt, wobei die zweite Underbump-Metallisierung (130B) weiter von der Mittellinie des integrierte-Schaltung-Dies (122) entfernt ist als die Underbump-Metallisierung (130A), wobei ein dritter Abstand (Din2) zwischen einem Rand der zweiten Underbump-Metallisierung (130B), der der Mittellinie des integrierte-Schaltung-Dies (122) am nächsten liegt, und einem Rand des zweiten Durchkontaktierungsabschnitts, der der Mittellinie des integrierte-Schaltung-Dies (122) am nächsten liegt, gemessen wird, wobei der dritte Abstand (Din2) größer als der erste Abstand (Din1) ist.
  11. Halbleitervorrichtung nach Anspruch 8 oder 9, ferner aufweisend: eine zweite Underbump-Metallisierung (130B), die sich entlang der oberen Oberfläche der oberen dielektrischen Schicht (108) und einer oberen Oberfläche eines zweiten Durchkontaktierungsabschnitts der oberen Metallisierungsstruktur (106) erstreckt, wobei die zweite Underbump-Metallisierung (130B) weiter von der Mittellinie des integrierte-Schaltung-Dies (122) entfernt ist als die Underbump-Metallisierung (130B), wobei ein dritter Abstand (Din2) zwischen einem Rand der zweiten Underbump-Metallisierung (130B), der der Mittellinie des integrierte-Schaltung-Dies (122) am nächsten liegt, und einem Rand des zweiten Durchkontaktierungsabschnitts, der der Mittellinie des integrierte-Schaltung-Dies am nächsten liegt, gemessen wird, wobei der dritte Abstand (Din2) gleich dem ersten Abstand (Din1) ist.
  12. Halbleitervorrichtung nach einem der Ansprüche 8 bis 11, ferner aufweisend: mehrere erste Underbump-Metallisierungen (130), wobei die ersten Underbump-Metallisierungen (130) die Underbump-Metallisierung (130) enthalten, wobei die ersten Underbump-Metallisierungen (130) in einem Bereich (132), der mit Seitenwänden des integrierte-Schaltung-Dies (122) ausgerichtet ist, gleichmäßig voneinander beabstandet sind.
  13. Halbleitervorrichtung nach einem der Ansprüche 8 bis 11, ferner aufweisend: mehrere erste Underbump-Metallisierungen (130), wobei die ersten Underbump-Metallisierungen (130) in einem Bereich (132) angeordnet sind, der mit Seitenwänden des integrierte-Schaltung-Dies (122) ausgerichtet ist, wobei der Bereich (132) einen ersten Abschnitt umfasst, der von einem zweiten Abschnitt umgeben ist, wobei eine Dichte der ersten Underbump-Metallisierungen in dem ersten Abschnitt geringer ist als eine Dichte der ersten Underbump-Metallisierungen in dem zweiten Abschnitt.
  14. Halbleitervorrichtung nach einem der Ansprüche 8 bis 11, ferner aufweisend: mehrere erste Underbump-Metallisierungen (130), wobei die ersten Underbump-Metallisierungen (130) in einem Bereich (132) angeordnet sind, der mit Seitenwänden des integrierte-Schaltung-Dies (122) ausgerichtet ist, wobei die ersten Underbump-Metallisierungen (130) in dem Bereich (132) gleichmäßig verteilt sind.
  15. Verfahren umfassend: Bilden einer Interconnect-Struktur (114) über einem ersten Träger (102); Bonden eines ersten Dies (122) an die Interconnect-Struktur (122); Entfernen des ersten Trägers (102) von der Interconnect-Struktur (114), wobei ein erster Durchkontaktierungsabschnitt einer ersten Metallisierungsstruktur (106) der Interconnect-Struktur (114) gegenüber dem ersten Die (122) nach dem Entfernen des ersten Trägers (102) freigelegt wird; und Bilden einer ersten UBM (130) über und in physischem Kontakt mit dem ersten Durchkontaktierungsabschnitt, wobei eine Mittellinie (C1) der ersten UBM (130) gegenüber einer Mittellinie (C2) des ersten Durchkontaktierungsabschnitts versetzt ist.
  16. Verfahren nach Anspruch 15, ferner umfassend: Bilden von mehreren ersten UBMs (130) und mehreren zweiten UBMs (130), die die mehreren ersten UBMs (130) umgeben, wobei eine Dichte der mehreren ersten UBMs (130) kleiner als eine Dichte der mehreren zweiten UBMs (130) ist, wobei das Bilden der mehreren ersten UBMs (130) und der mehreren zweiten UBMs (130) Bilden der ersten UBM (130) umfasst.
  17. Verfahren nach Anspruch 15 oder 16, ferner umfassend: Bilden einer Unterfüllung (126) zwischen der Interconnect-Struktur (114) und dem ersten Die (122), wobei sich die Unterfüllung (126) auf eine Höhe von einer oberen Oberfläche des ersten Dies (122) erstreckt.
  18. Verfahren nach Anspruch 17, ferner umfassend: Bilden eines Verkapselungsmaterials (128), das den ersten Die (122) und die Unterfüllung umgibt; und Planarisieren des Verkapselungsmaterials (128), der Unterfüllung und des ersten Dies.
  19. Verfahren nach einem der Ansprüche 15 bis 18, ferner umfassend: Bilden einer zweiten UBM (130) über und in physischem Kontakt mit einem zweiten Durchkontaktierungsabschnitt der ersten Metallisierungsstruktur (114), wobei ein Abstand zwischen der Mittellinie der ersten UBM (130) und einer Mittellinie des ersten Dies (122) in einer ersten Richtung parallel zu einer Hauptoberfläche der Interconnect-Struktur (114) kleiner ist als ein Abstand zwischen einer Mittellinie der zweiten UBM (130) und der Mittellinie des ersten Dies (122) in der ersten Richtung, wobei die Mittellinie der zweiten UBM (130) gegenüber einer Mittellinie des zweiten Durchkontaktierungsabschnitts versetzt ist um einen Abstand, der größer als ein Abstand ist, um welchen die Mittellinie der ersten UBM (130) gegenüber der Mittellinie des ersten Durchkontaktierungsabschnitts versetzt ist.
  20. Verfahren nach einem der Ansprüche 15 bis 18, ferner umfassend: Bilden einer zweiten UBM (130) über und in physischem Kontakt mit einem zweiten Durchkontaktierungsabschnitt der ersten Metallisierungsstruktur (114), wobei ein Abstand zwischen der Mittellinie der ersten UBM (130) und einer Mittellinie des ersten Dies (122) in einer ersten Richtung parallel zu einer Hauptoberfläche der Interconnect-Struktur kleiner ist als ein Abstand zwischen einer Mittellinie der zweiten UBM (130) und der Mittellinie des ersten Dies (122) in der ersten Richtung, wobei die Mittellinie der zweiten UBM (130) von einer Mittellinie des zweiten Durchkontaktierungsabschnitts versetzt ist um einen Abstand, der gleich einem Abstand ist, um welchen die Mittellinie der ersten UBM (130) gegenüber der Mittellinie des ersten Durchkontaktierungsabschnitts versetzt ist.
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20200105544A1 (en) 2018-09-28 2020-04-02 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-Out Packages And Methods Of Forming The Same
US20200135653A1 (en) 2018-10-30 2020-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of package structure with fan-out structure

Family Cites Families (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006202991A (ja) * 2005-01-20 2006-08-03 Sony Corp 回路基板及びその製造方法、並びに半導体パッケージ及びその製造方法
US8759964B2 (en) 2007-07-17 2014-06-24 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer level package structure and fabrication methods
US7812438B2 (en) * 2008-01-07 2010-10-12 International Business Machines Corporation Via offsetting to reduce stress under the first level interconnect (FLI) in microelectronics packaging
JP5185885B2 (ja) * 2009-05-21 2013-04-17 新光電気工業株式会社 配線基板および半導体装置
JP5423880B2 (ja) 2010-04-07 2014-02-19 株式会社島津製作所 放射線検出器およびそれを製造する方法
US9048233B2 (en) 2010-05-26 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Package systems having interposers
US8361842B2 (en) 2010-07-30 2013-01-29 Taiwan Semiconductor Manufacturing Company, Ltd. Embedded wafer-level bonding approaches
US8502377B2 (en) 2010-08-06 2013-08-06 Mediatek Inc. Package substrate for bump on trace interconnection
US8884431B2 (en) 2011-09-09 2014-11-11 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods and structures for semiconductor devices
US9064879B2 (en) * 2010-10-14 2015-06-23 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods and structures using a die attach film
US8829676B2 (en) 2011-06-28 2014-09-09 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure for wafer level package
US8441131B2 (en) * 2011-09-12 2013-05-14 Globalfoundries Inc. Strain-compensating fill patterns for controlling semiconductor chip package interactions
US9000584B2 (en) 2011-12-28 2015-04-07 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor device with a molding compound and a method of forming the same
US8680647B2 (en) 2011-12-29 2014-03-25 Taiwan Semiconductor Manufacturing Company, Ltd. Packages with passive devices and methods of forming the same
US9991190B2 (en) 2012-05-18 2018-06-05 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging with interposer frame
US8703542B2 (en) 2012-05-18 2014-04-22 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer-level packaging mechanisms
US8809996B2 (en) 2012-06-29 2014-08-19 Taiwan Semiconductor Manufacturing Company, Ltd. Package with passive devices and method of forming the same
US8785299B2 (en) 2012-11-30 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Package with a fan-out structure and method of forming the same
US8803306B1 (en) 2013-01-18 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out package structure and methods for forming the same
US8778738B1 (en) 2013-02-19 2014-07-15 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor devices and packaging devices and methods
US9263511B2 (en) 2013-02-11 2016-02-16 Taiwan Semiconductor Manufacturing Co., Ltd. Package with metal-insulator-metal capacitor and method of manufacturing the same
US9048222B2 (en) 2013-03-06 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating interconnect structure for package-on-package devices
US8877554B2 (en) 2013-03-15 2014-11-04 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor devices, methods of packaging semiconductor devices, and PoP devices
US9368460B2 (en) 2013-03-15 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out interconnect structure and method for forming same
US9324698B2 (en) * 2013-08-13 2016-04-26 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-chip structure and method of forming same
KR101579673B1 (ko) * 2014-03-04 2015-12-22 앰코 테크놀로지 코리아 주식회사 반도체 패키지 제조 방법 및 이를 이용한 반도체 패키지
KR20160080965A (ko) 2014-12-30 2016-07-08 앰코 테크놀로지 코리아 주식회사 반도체 디바이스 및 그 제조 방법
US10515889B2 (en) * 2017-10-13 2019-12-24 Advanced Semiconductor Engineering, Inc. Semiconductor package device and method of manufacturing the same
KR102019355B1 (ko) 2017-11-01 2019-09-09 삼성전자주식회사 반도체 패키지
US10510634B2 (en) * 2017-11-30 2019-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure and method
KR102467030B1 (ko) * 2018-01-17 2022-11-14 삼성전자주식회사 반도체 패키지 및 그 패키지를 포함한 반도체 장치
US11424197B2 (en) * 2018-07-27 2022-08-23 Taiwan Semiconductor Manufacturing Company, Ltd. Package, package structure with redistributing circuits and antenna elements and method of manufacturing the same
KR102145204B1 (ko) 2018-08-30 2020-08-18 삼성전자주식회사 반도체 패키지
US10658348B2 (en) * 2018-09-27 2020-05-19 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices having a plurality of first and second conductive strips
US11309242B2 (en) * 2020-06-29 2022-04-19 Taiwan Semiconductor Manufacturing Company, Ltd. Package component, semiconductor package and manufacturing method thereof

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20200105544A1 (en) 2018-09-28 2020-04-02 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-Out Packages And Methods Of Forming The Same
US20200135653A1 (en) 2018-10-30 2020-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of package structure with fan-out structure

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