DE102023103380A1 - Halbleiter-packages mit gemischten bondarten und deren ausbildungsverfahren - Google Patents

Halbleiter-packages mit gemischten bondarten und deren ausbildungsverfahren Download PDF

Info

Publication number
DE102023103380A1
DE102023103380A1 DE102023103380.8A DE102023103380A DE102023103380A1 DE 102023103380 A1 DE102023103380 A1 DE 102023103380A1 DE 102023103380 A DE102023103380 A DE 102023103380A DE 102023103380 A1 DE102023103380 A1 DE 102023103380A1
Authority
DE
Germany
Prior art keywords
die
integrated circuit
interface
circuit die
interconnect structure
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE102023103380.8A
Other languages
English (en)
Inventor
Ming-Fa Chen
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of DE102023103380A1 publication Critical patent/DE102023103380A1/de
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49833—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the chip support structure consisting of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68345—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68381—Details of chemical or physical process used for separating the auxiliary support from a device or wafer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0233—Structure of the redistribution layers
    • H01L2224/02331—Multilayer structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02381—Side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08123—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting directly to at least two bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08151—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/08221—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/08225—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08151—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/08221—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/08225—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/08235—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bonding area connecting to a via metallisation of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08151—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/08221—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/08225—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/08237—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bonding area connecting to a bonding area disposed in a recess of the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16237—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area disposed in a recess of the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H01L2224/81815—Reflow soldering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5381—Crossover interconnections, e.g. bridge stepovers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5385—Assembly of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1431—Logic devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/182—Disposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/37—Effects of the manufacturing process
    • H01L2924/37001—Yield

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

Offenbart werden ein Halbleiter-Package unter Verwendung von Hybridbonden und Lötbonden entlang einer ersten Grenzfläche und dessen Ausbildungsverfahren. In einer Ausführungsform weist ein Package einen ersten Interposer, wobei der erste Interposer eine erste Umverteilungsstruktur aufweist; einen ersten Die, der mit einer Dielektrikum-Dielektrikum-Verbindung und einer Metall-Metall-Verbindung mit einer ersten Oberfläche der ersten Umverteilungsstruktur gebondet ist; einen zweiten Die, der mit einem ersten Lotbond mit der ersten Oberfläche der ersten Umverteilungsstruktur gebondet ist; ein Verkapselungsmaterial um den ersten Die und den zweiten Die herum; und mehrere leitfähige Verbinder auf einer zweiten Seite der ersten Umverteilungsstruktur gegenüber dem ersten Die und dem zweiten Die auf.

Description

  • QUERVERWEIS AUF VERWANDTE ANMELDUNGEN
  • Diese Anmeldung beansprucht die Priorität der vorläufigen US-Anmeldung Nr. 63/362 924 , eingereicht am 13. April 2022, die hiermit durch Bezugnahme aufgenommen wird.
  • HINTERGRUND
  • Die Halbleiterindustrie hat durch fortlaufende Verbesserungen der Integrationsdichte einer Vielzahl elektronischer Komponenten (z.B. Transistoren, Dioden, Widerstände, Kondensatoren und dergleichen) ein schnelles Wachstum erlebt. Die Verbesserung der Integrationsdichte stammte größtenteils von einer wiederholten Verkleinerung der minimalen Merkmalsgröße, wodurch mehr Komponenten in einer gegebenen Fläche integriert werden konnten. Mit der wachsenden Nachfrage nach immer kleineren elektronischen Vorrichtungen ist ein Bedarf an kleineren und kreativeren Verpackungstechniken für Halbleiter-Dies entstanden.
  • Beim weiteren Fortschritt der Halbleitertechnologien haben sich gestapelte und gebondete Halbleitervorrichtungen als wirksame Alternative herausgestellt, um die physische Größe von Halbleitervorrichtungen weiter zu verringern. Bei einer gestapelten Halbleitervorrichtung werden aktive Schaltungen wie Logik-, Speicher-, Prozessorschaltungen und dergleichen zumindest teilweise auf getrennten Substraten hergestellt und dann physisch und elektrisch miteinander verbunden, um eine funktionale Vorrichtung auszubilden. Solche Bondprozesse verwenden ausgefeilte Techniken, und Verbesserungen sind erwünscht.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Aspekte der vorliegenden Offenbarung werden am besten aus der folgenden detaillierten Beschreibung verstanden, wenn sie mit den beigefügten Zeichnungen gelesen wird. Man beachte, dass gemäß dem üblichen Vorgehen in der Branche verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zur Klarheit der Beschreibung beliebig vergrößert oder verkleinert sein.
    • 1 zeigt eine Querschnittsansicht eines integrierten Schaltungs-Die gemäß einigen Ausführungsformen.
    • Die 2 bis 26 zeigen Querschnittsansichten von Zwischenschritten während eines Verfahrens zum Ausbilden einer Packagekomponente gemäß einigen Ausführungsformen.
  • DETAILLIERTE BESCHREIBUNG
  • Die folgende Offenbarung sieht viele verschiedene Ausführungsformen oder Beispiele vor, um verschiedene Merkmale der Erfindung zu implementieren. Spezielle Beispiele von Komponenten und Anordnungen sind unten beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich nur Beispiele und sollen nicht einschränkend wirken. Beispielsweise kann das Ausbilden eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, in denen das erste und das zweite Merkmal in direktem Kontakt ausgebildet sind, und kann auch Ausführungsformen abdecken, in denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal ausgebildet sein können, so dass das erste und das zweite Merkmal nicht in direktem Kontakt stehen müssen. Zusätzlich kann die vorliegende Offenbarung Bezugszeichen und/oder Buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient dem Zweck der Einfachheit und Klarheit und erzwingt an sich keine Beziehung zwischen den verschiedenen beschriebenen Ausführungsformen und/oder Konfigurationen.
  • Weiter können räumlich relative Begriffe, wie „unten“, „unter“, „unterer“, „über“, „oberer“ und ähnliche, hier der Einfachheit der Beschreibung halber verwendet werden, um die Beziehung eines Elements oder Merkmals mit einem oder mehreren anderen Elementen oder Merkmalen zu beschreiben, wie sie in den Figuren gezeigt sind. Die räumlich relativen Begriffe sollen verschiedene Ausrichtungen der Vorrichtung, die verwendet oder betrieben wird, zusätzlich zu der in den Figuren gezeigten Ausrichtung umfassen. Die Vorrichtung kann anders (um 90 Grad gedreht oder in einer anderen Ausrichtung) ausgerichtet sein und die räumlich relativen Begriffe, die hier verwendet werden, können auch dahingehend interpretiert werden.
  • Verschiedene Ausführungsformen sehen verpackte Halbleitervorrichtungen vor, die gemischte Bondarten an einer einzelnen Grenzfläche und Verfahren zum Ausbilden derselben aufweisen. Das Verfahren umfasst ein Hybridbonden eines ersten Die mit einem Schnittstellen-Die und ein Lötbonden eines zweiten Die mit dem Schnittstellen-Die benachbart zu dem ersten Die. Eine Formmasse kann um den ersten Die und den zweiten Die herum ausgebildet werden, und Oberflächen des ersten Die, des zweiten Die und der Formmasse können planarisiert werden. In einigen Ausführungsformen kann der erste Die aus einem Logik-Die bestehen und der zweite Die kann aus einem Speicher-Die bestehen. In einigen Ausführungsformen kann der zweite Die aus einem Logik-Die, einem passiven Vorrichtungs-Die oder einem Brücken-Die bestehen. Der erste Die und der zweite Die können durch Umverteilungsschichten des Schnittstellen-Die elektrisch miteinander verbunden sein. Das Bonden des ersten Die mit dem Schnittstellen-Die unter Verwendung von Hybridbonden ermöglicht ein Ausbilden von Verbindungen mit kleinerem Mittenabstand zwischen dem ersten Die und dem Schnittstellen-Die, verringert den Formfaktor von Packages wie beispielsweise des ersten Die und des Schnittstellen-Die und verbessert die Vorrichtungsleistung. Das Bonden des zweiten Die mit dem Schnittstellen-Die unter Verwendung von Lötbonden verringert die Kosten.
  • 1 zeigt eine Querschnittsansicht eines integrierten Schaltungs-Die 50 gemäß einigen Ausführungsformen. Der integrierte Schaltungs-Die 50 wird in nachfolgender Verarbeitung verpackt, um ein integriertes Schaltungs-Package auszubilden. Der integrierte Schaltungs-Die 50 kann aus einem Logik-Die (z. B. einer Zentraleinheit (CPU), einer Grafikverarbeitungseinheit (GPU), einem System-on-a-Chip (SoC), einem Anwendungsprozessor (AP), einem Mikrocontroller oder dergleichen); einem Speicher-Die (z. B. einem dynamischen Direktzugriffsspeicher-Die (DRAM-Die), einem statischen Direktzugriffsspeicher-Die (SRAM-Die), einem NAND-Flashspeicher-Die oder dergleichen); einem Leistungssteuerungs-Die (z. B. einem integrierten Leistungssteuerungsschaltungs-Die (PMIC-Die)); einem Hochfrequenz-Die (HF-Die); einem Sensor-Die; einem Mikrosystem-Die (MEMS-Die); einem Signalverarbeitungs-Die (z. B. einem digitalen Signalverarbeitungs-Die (DSP-Die)); einem Front-End-Die (z. B. einem analogen Front-End-Die (AFE-Die)); einem Eingang/Ausgang-Die (E/A-Die); einem Brücken-Die; dergleichen; oder einer Kombination davon bestehen.
  • Der integrierte Schaltungs-Die 50 kann in einem Wafer ausgebildet werden, der verschiedene Vorrichtungsbereiche aufweisen kann, die in nachfolgenden Schritten vereinzelt werden, um mehrere integrierte Schaltungs-Dies auszubilden. Der integrierte Schaltungs-Die 50 kann gemäß geeigneten Herstellungsprozessen zum Ausbilden integrierter Schaltungen bearbeitet werden. In einigen Ausführungsformen weist der integrierte Schaltungs-Die 50 ein Halbleitersubstrat 52 wie z. B. Silizium, dotiert oder undotiert, oder eine aktive Schicht eines Halbleiter-auf-Isolator-Substrats (SOI-Substrats) auf. Das Halbleitersubstrat 52 kann andere Halbleitermaterialien wie Germanium; einen Verbindungshalbleiter wie beispielsweise Siliziumkarbid, Galliumarsen, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; einen Legierungshalbleiter wie beispielsweise SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP; oder Kombinationen davon enthalten. Es können andere Substrate wie Mehrschicht- oder Gradientsubstrate verwendet werden. Das Halbleitersubstrat 52 weist eine aktive Oberfläche (z.B. die in 1 nach oben gerichtete Oberfläche), manchmal auch als Vorderseite bezeichnet, und eine inaktive Oberfläche (z.B. die in 1 nach unten gerichtete Oberfläche) auf, manchmal auch als Rückseite bezeichnet.
  • Vorrichtungen 54 (durch einen Transistor dargestellt) können an der Vorderseite des Halbleitersubstrats 52 ausgebildet sein. Die Vorrichtungen 54 können aus aktiven Vorrichtungen (z.B. Transistoren, Dioden oder dergleichen), Kondensatoren, Widerständen oder dergleichen bestehen. Ein Zwischenschichtdielektrikum (ILD) 56 befindet sich auf der Vorderseite des Halbleitersubstrats 52. Das ILD 56 umgibt die Vorrichtungen 54 und kann sie abdecken. Das ILD 56 kann eine oder mehrere dielektrische Schichten aufweisen, die aus Materialien wie Phosphorsilikatglas (PSG), Borsilikatglas (BSG), Bor-dotiertem Phosphorsilikatglas (BPSG), undotiertem Silikatglas (USG) oder dergleichen ausgebildet sind.
  • Leitfähige Stecker 58 erstrecken sich durch das ILD 56 und sind elektrisch und physisch mit den Vorrichtungen 54 verbunden. In Ausführungsformen, in denen die Vorrichtungen 54 Transistoren sind, können die leitfähigen Stecker 58 mit Gates und Source/Drain-Bereichen (z.B. Source-Bereichen und/oder Drain-Bereichen) der Transistoren verbunden sein. Die leitfähigen Stecker 58 können aus Wolfram, Kobalt, Nickel, Kupfer, Silber, Gold, Aluminium oder dergleichen oder Kombinationen davon ausgebildet sein. Auf dem ILD 56 und den leitfähigen Steckern 58 ist eine Interconnect-Struktur 60 ausgebildet. Die Interconnect-Struktur 60 verbindet die Vorrichtungen 54, um integrierte Schaltungen auszubilden. In einigen Ausführungsformen kann die Interconnect-Struktur 60 durch Metallisierungsstrukturen in dielektrischen Schichten auf dem ILD 56 gebildet werden. Die Metallisierungsstrukturen weisen Metallleitungen und Durchkontaktierungen auf, die in einer oder mehreren low-k-dielektrischen Schichten ausgebildet sind. Die Metallisierungsstrukturen der Interconnect-Struktur 60 sind durch die leitfähigen Stecker 58 elektrisch mit den Vorrichtungen 54 verbunden.
  • Der integrierte Schaltungs-Die 50 weist ferner Pads 62 auf, wie beispielsweise Aluminium-Pads, zu denen externe Verbindungen hergestellt werden. Die Pads 62 befinden sich auf der Vorderseite des Halbleitersubstrats 52, wie etwa in und/oder auf der Interconnect-Struktur 60. Ein oder mehrere Passivierungsfilme 64 befinden sich auf dem integrierten Schaltungs-Die 50, beispielsweise auf Abschnitten der Interconnect-Struktur 60 und der Pads 62. Öffnungen erstrecken sich durch die Passivierungsfilme 64 zu den Pads 62. Die-Verbinder 66 wie etwa leitfähige Säulen (z.B. ausgebildet aus einem Metall wie Kupfer) erstrecken sich durch die Öffnungen in den Passivierungsfilmen 64. Die Die-Verbinder 66 können physisch und elektrisch mit jeweiligen der Pads 62 verbunden sein. Die Die-Verbinder 66 können durch Plattieren oder dergleichen ausgebildet werden. Die Die-Verbinder 66 sind elektrisch mit den integrierten Schaltungen des integrierten Schaltungs-Die 50 verbunden.
  • Optional können Lotbereiche (z. B. Lotkugeln oder Lothöcker) auf den Pads 62 angeordnet sein. Die Lotkugeln können verwendet werden, um Chip-Stichprobentests (CP-Tests) an dem integrierten Schaltungs-Die 50 durchzuführen. Die CP-Tests können an dem integrierten Schaltungs-Die 50 durchgeführt werden, um festzustellen, ob der integrierte Schaltungs-Die 50 ein bekanntermaßen guter Die (KGD) ist. Somit werden nur integrierte Schaltungs-Dies 50, die KGDs sind, einer nachfolgenden Verarbeitung unterzogen und verpackt. Dies, die den CP-Test nicht bestehen, werden nicht verpackt. Nach dem Testen können die Lotbereiche in nachfolgenden Verarbeitungsschritten entfernt werden.
  • Eine dielektrische Schicht 68 kann (muss aber nicht) auf der Vorderseite des Halbleitersubstrats 52 vorhanden sein, etwa auf den Passivierungsfilmen 64 und den Die-Verbindern 66. Die dielektrische Schicht 68 kapselt die Die-Verbinder 66 seitlich ein, und die dielektrische Schicht 68 ist seitlich mit dem Halbleitersubstrat 52 bündig. Anfänglich kann die dielektrische Schicht 68 die Die-Verbinder 66 bedecken, so dass die oberste Fläche der dielektrischen Schicht 68 über den obersten Flächen der Die-Verbinder 66 liegt. In Ausführungsformen, in denen die Lotbereiche auf den Die-Verbindern 66 angeordnet sind, kann die dielektrische Schicht 68 auch die Lotbereiche vergraben. Alternativ können die Lotbereiche vor dem Ausbilden der dielektrischen Schicht 68 entfernt werden.
  • Die dielektrische Schicht 68 kann aus einem Polymer wie PBO, Polyimid, BCB oder dergleichen; einem Nitrid wie Siliziumnitrid oder dergleichen; einem Oxid wie Siliziumoxid, PSG, BSG, BPSG oder dergleichen; Ähnlichem oder einer Kombination davon bestehen. Die dielektrische Schicht 68 kann durch Rotationsbeschichtung, Laminierung, chemische Gasphasenabscheidung (CVD) oder dergleichen ausgebildet werden. In einigen Ausführungsformen werden die Die-Verbinder 66 während des Ausbildens des integrierten Schaltungs-Die 50 durch die dielektrische Schicht 68 freigelegt. In einigen Ausführungsformen bleiben die Die-Verbinder 66 bedeckt und werden während eines nachfolgenden Prozesses zum Verpacken des integrierten Schaltungs-Die 50 freigelegt. Das Freilegen der Die-Verbinder 66 kann jegliche Lotbereiche entfernen, die auf den Die-Verbindern 66 vorhanden sein können.
  • In einigen Ausführungsformen besteht der integrierte Schaltungs-Die 50 aus einer gestapelten Vorrichtung, die mehrere Halbleitersubstrate 52 aufweist. Beispielsweise kann der integrierte Schaltungs-Die 50 aus einer Speichervorrichtung wie einem Hybrid-Speicherwürfel-Modul (HMC-Modul), einem Speichermodul mit hoher Bandbreite (HBM-Modul) oder dergleichen bestehen, die mehrere Speicher-Dies aufweist. In solchen Ausführungsformen weist der integrierte Schaltungs-Die 50 mehrere Halbleitersubstrate 52 auf, die durch Substrat-Durchkontaktierungen (TSVs) miteinander verbunden sind. Jedes der Halbleitersubstrate 52 kann eine Interconnect-Struktur 60 aufweisen (muss es aber nicht).
  • Die 2 bis 11 zeigen Querschnittsansichten von Zwischenschritten während eines Verfahrens zum Ausbilden einer ersten verpackten Komponente 200 (gezeigt in 11) gemäß einigen Ausführungsformen. Zum Ausbilden der ersten verpackten Komponente 200 können einer oder mehrere der integrierten Schaltungs-Dies 50 verpackt werden. Die erste verpackte Komponente 200 kann als Chip-on-Waferon-Substrat-Package (CoWoS-Package) oder als System-on-Integrated-Chip-Package (SoIC-Package) bezeichnet werden.
  • In 2 ist ein Schnittstellen-Die 111 an einem Trägersubstrat 100 angebracht. Das Trägersubstrat 100 kann aus einem Glasträgersubstrat, einem Keramikträgersubstrat oder dergleichen bestehen. Das Trägersubstrat 100 kann aus einem Wafer bestehen, so dass mehrere Packages gleichzeitig auf dem Trägersubstrat 100 ausgebildet werden können. Obwohl der Schnittstellen-Die 111 als Die beschrieben wird, kann der Schnittstellen-Die 111 aus einem Wafer bestehen, der nachfolgend vereinzelt werden kann.
  • Auf dem Trägersubstrat 100 ist eine Trennschicht 102 ausgebildet. Die Trennschicht 102 kann aus einem Material auf Polymerbasis ausgebildet sein, das zusammen mit dem Trägersubstrat 100 in nachfolgenden Schritten von dem Schnittstellen-Die 111 entfernt werden kann. In einigen Ausführungsformen ist die Trennschicht 102 ein thermisches Trennmaterial auf Epoxidbasis, das seine Hafteigenschaft verliert, wenn es erwärmt wird, beispielsweise eine Licht-Wärme-Umwandlungs-Trennbeschichtung (LTHC-Trennbeschichtung). In einigen Ausführungsformen kann die Trennschicht 102 aus einem Ultraviolettkleber (UV-Kleber) bestehen, der seine Klebeeigenschaft verliert, wenn er UV-Strahlung, etwa Strahlung von UV-Licht, ausgesetzt wird. Die Trennschicht 102 kann als Flüssigkeit abgegeben und ausgehärtet werden, kann aus einem Laminatfilm bestehen, der auf das Trägersubstrat 100 laminiert wird, oder dergleichen. Die Oberseite der Trennschicht 102 kann eingeebnet sein und einen hohen Grad an Planarität aufweisen.
  • Der Schnittstellen-Die 111 kann ein Schnittstellensubstrat 110, eine dielektrische Schicht 112 auf dem Schnittstellensubstrat 110 und leitfähige Durchkontaktierungen 114 in der dielektrischen Schicht 112 und dem Schnittstellensubstrat 110 aufweisen. Das Schnittstellensubstrat 110 kann aus einem Bulk-Halbleitersubstrat, einem Halbleiter-auf-Isolator-Substrat (SOI-Substrat), einem mehrschichtigen Halbleitersubstrat oder dergleichen bestehen. Das Schnittstellensubstrat 110 kann ein Halbleitermaterial wie beispielsweise Silizium, Germanium; einen Verbindungshalbleiter wie beispielsweise Siliziumkarbid, Galliumarsenid, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; einen Legierungshalbleiter wie beispielsweise Siliziumgermanium, Galliumarsenidphosphid, Aluminiumindiumarsenid, Aluminiumgalliumarsenid, Galliumindiumarsenid, Galliumindiumphosphid und/oder Galliumindiumarsenidphosphid; oder Kombinationen davon enthalten. Es können auch andere Substrate wie Mehrschicht- oder Gradientsubstrate verwendet werden. Das Schnittstellensubstrat 110 kann dotiert oder undotiert sein. In einigen Ausführungsformen ist das Schnittstellensubstrat 110 frei von aktiven Vorrichtungen, obwohl das Schnittstellensubstrat 110 passive Vorrichtungen aufweisen kann, die in und/oder auf einer vorderen Fläche des Schnittstellensubstrats 110 (z.B. der nach unten gerichteten Oberfläche in 2), manchmal auch als Vorderseite bezeichnet, ausgebildet sind. In Ausführungsformen, in denen integrierte Schaltungen in dem Schnittstellensubstrat 110 ausgebildet sind, können aktive Vorrichtungen 113 wie Transistoren, Dioden und dergleichen sowie passive Vorrichtungen wie Kondensatoren, Widerstände und dergleichen in und/oder auf der Vorderseite des Schnittstellensubstrats 110 ausgebildet sein.
  • Die dielektrische Schicht 112 kann auf dem Schnittstellensubstrat 110 ausgebildet sein. In einigen Ausführungsformen ist die dielektrische Schicht 112 aus einem Polymer ausgebildet, das ein lichtempfindliches Material wie PBO, Polyimid, BCB oder dergleichen sein kann, das unter Verwendung einer Lithographiemaske strukturiert werden kann. In weiteren Ausführungsformen ist die dielektrische Schicht 112 aus einem Nitrid wie Siliziumnitrid; einem Oxid wie Siliziumoxid, PSG, BSG, BPSG; oder dergleichen ausgebildet. Die dielektrische Schicht 112 kann durch Rotationsbeschichtung, Laminieren, CVD oder dergleichen oder eine Kombination davon ausgebildet werden.
  • In einigen Ausführungsformen können die leitfähigen Durchkontaktierungen 114 ausgebildet werden, indem Vertiefungen (nicht getrennt gezeigt) in der dielektrischen Schicht 112 und dem Schnittstellensubstrat 110 ausgebildet werden. Die Vertiefungen können durch Ätzen, Fräsen, Lasertechniken, eine Kombination davon oder dergleichen ausgebildet werden. In den Vertiefungen kann ein Dielektrikum ausgebildet werden, beispielsweise unter Verwendung einer Oxidationstechnik. Eine Sperrschicht kann konform in den Öffnungen abgeschieden werden, beispielsweise durch CVD, Atomlagenabscheidung (ALD), physikalische Gasphasenabscheidung (PVD), thermische Oxidation, eine Kombination davon und/oder dergleichen. Die Sperrschicht kann aus einem Oxid, einem Nitrid, einem Karbid, einer Kombination davon oder dergleichen ausgebildet sein. Über der Sperrschicht und in den Vertiefungen kann ein leitfähiges Material abgeschieden werden. Das leitfähige Material kann durch einen elektrochemischen Plattierungsprozess, CVD, ALD, PVD, eine Kombination davon oder dergleichen ausgebildet werden. Beispiele für die leitfähigen Materialien sind unter anderem Kupfer, Wolfram, Aluminium, Silber, Gold, eine Kombination davon oder dergleichen. Überschüssige Materialien des leitfähigen Materials, der Sperrschicht und des Dielektrikums können unter Verwendung eines Planarisierungsprozesses von Oberflächen der dielektrischen Schicht 112 entfernt werden. Der Planarisierungsprozess kann beispielsweise aus einem chemisch-mechanischen Polieren (CMP), einem Schleifprozess, einem Rückätzen oder dergleichen bestehen. Verbleibende Anteile der Sperrschicht und des leitfähigen Materials bilden die leitfähigen Durchkontaktierungen 114.
  • In 3 wird die Rückseite des Schnittstellensubstrats 110 verdünnt. Das Schnittstellensubstrat 110 kann durch einen Planarisierungsprozess verdünnt werden, der so auf das Schnittstellensubstrat 110 angewendet wird, dass die leitfähigen Durchkontaktierungen 114 freigelegt werden. Nachdem die leitfähigen Durchkontaktierungen 114 freigelegt sind, erstrecken sich die leitfähigen Durchkontaktierungen 114 durch das Schnittstellensubstrat 110 und können als TSVs bezeichnet werden. Das Planarisieren kann Abschnitte des Schnittstellensubstrats 110 entgegengesetzt zu der dielektrischen Schicht 112 so entfernen, dass die leitfähigen Durchkontaktierungen 114 freigelegt werden. Das Planarisieren kann durch irgendeinen geeigneten Prozess erreicht werden, beispielsweise ein CMP, einen Schleifprozess, einen Rückätzprozess oder dergleichen oder eine Kombination davon. Nach dem Planarisieren können sich die leitfähigen Durchkontaktierungen 114 vollständig durch das Schnittstellensubstrat 110 erstrecken und für eine Verbindung zwischen entgegengesetzten Seiten des Schnittstellensubstrats 110 sorgen.
  • In 4 wird eine rückseitige Interconnect-Struktur 121 auf dem Schnittstellensubstrat 110 ausgebildet. Die rückseitige Interconnect-Struktur 121 weist dielektrische Schichten 116, Metallisierungsschichten 118 (auch als Umverteilungsschichten oder Umverteilungsleitungen bezeichnet) in den dielektrischen Schichten 116, eine dielektrische Schicht 120 und Bondpads 122 in der dielektrischen Schicht 120 auf.
  • Die rückseitige Interconnect-Struktur 121 kann mehrere der Metallisierungsschichten 118 aufweisen, die voneinander durch jeweilige Schichten der dielektrischen Schichten 116 getrennt sind. Die Metallisierungsschichten 118 und die Bondpads 122 der rückseitigen Interconnect-Struktur 121 sind elektrisch mit den leitfähigen Durchkontaktierungen 114 verbunden, und entsprechende der Metallisierungsschichten 118 können physisch mit den leitfähigen Durchkontaktierungen 114 verbunden sein.
  • In einigen Ausführungsformen sind die dielektrischen Schichten 116 aus einem Polymer ausgebildet, das aus einem lichtempfindlichen Material wie PBO, Polyimid, einem BCB-basierten Polymer oder dergleichen bestehen kann, das unter Verwendung einer Lithographiemaske strukturiert werden kann. In weiteren Ausführungsformen sind die dielektrischen Schichten 116 aus einem Nitrid wie Siliziumnitrid; einem Oxid wie Siliziumoxid, PSG, BSG, BPSG; oder dergleichen ausgebildet. Die dielektrischen Schichten 116 können durch Rotationsbeschichtung, Laminieren, CVD oder dergleichen oder eine Kombination davon ausgebildet werden. Nachdem jede dielektrische Schicht 116 ausgebildet ist, kann sie so strukturiert werden, dass darunterliegende leitfähige Merkmale freigelegt werden, etwa Abschnitte der darunterliegenden leitfähigen Durchkontaktierungen 114 oder der darunterliegenden Metallisierungsschichten 118. Das Strukturieren kann durch jeden geeigneten Prozess erfolgen. In Ausführungsformen, in denen die dielektrischen Schichten 116 ein lichtempfindliches Material enthalten, kann das Strukturieren ein Belichten der dielektrischen Schichten 116 umfassen. Die dielektrischen Schichten 116 können nach der Belichtung entwickelt werden. In einigen Ausführungsformen kann das Strukturieren der dielektrischen Schichten 116 ein Ätzen unter Verwendung eines anisotropen Ätzens umfassen.
  • Die Metallisierungsschichten 118 weisen jeweils leitfähige Durchkontaktierungen und/oder Leiterbahnen auf. Die leitfähigen Durchkontaktierungen erstrecken sich durch eine jeweilige dielektrische Schicht 116, und die Leiterbahnen erstrecken sich entlang der jeweiligen dielektrischen Schicht 116, wie etwa auf einer oberen Fläche der jeweiligen dielektrischen Schicht 116. Als Beispiel zum Ausbilden einer Metallisierungsschicht 118 wird eine Keimschicht (nicht getrennt gezeigt) über den jeweiligen darunter liegenden Merkmalen ausgebildet. Beispielsweise kann die Keimschicht auf einer jeweiligen dielektrischen Schicht 116, in Öffnungen, die sich durch die jeweilige dielektrische Schicht 116 erstrecken, und auf einem darunter liegenden Merkmal wie den leitfähigen Durchkontaktierungen 114 oder den Metallisierungsschichten 118 ausgebildet werden. In einigen Ausführungsformen ist die Keimschicht eine Metallschicht, die aus einer einzelnen Schicht oder einer Verbundschicht bestehen kann, die mehrere Teilschichten aufweist, die aus verschiedenen Materialien ausgebildet sind. In einigen Ausführungsformen weist die Keimschicht eine Titanschicht und eine Kupferschicht über der Titanschicht auf. Die Keimschicht kann unter Verwendung eines Abscheidungsprozesses wie PVD, CVD, oder dergleichen ausgebildet werden. Auf der Keimschicht wird ein Photoresist ausgebildet und strukturiert. Der Photoresist kann durch Rotationsbeschichtung oder dergleichen ausgebildet werden und zum Strukturieren Licht ausgesetzt werden. Die Struktur des Photoresist entspricht der Metallisierungsschicht 118. Das Strukturieren bildet Öffnungen durch den Photoresist aus, die die Keimschicht freilegen. In den Öffnungen des Photoresist und auf den freiliegenden Abschnitten der Keimschicht wird ein leitfähiges Material ausgebildet. Das leitfähige Material kann durch Plattieren, etwa stromloses Plattieren oder Elektroplattieren, von der Keimschicht ausgebildet werden oder dergleichen. Das leitfähige Material kann ein Metall oder eine Metalllegierung wie Kupfer, Titan, Wolfram, Aluminium oder dergleichen oder Kombinationen davon enthalten. Der Photoresist und die Abschnitte der Keimschicht, auf denen das leitfähige Material nicht ausgebildet ist, werden entfernt. Der Photoresist kann durch einen geeigneten Veraschungs- oder Abziehprozess entfernt werden, beispielsweise unter Verwendung eines Sauerstoffplasmas oder dergleichen. Nachdem der Photoresist entfernt ist, werden freiliegende Abschnitte der Keimschicht unter Verwendung eines geeigneten Ätzprozesses wie beispielsweise eines Nass- oder Trockenätzens entfernt. Die verbleibenden Abschnitte der Keimschicht und des leitfähigen Materials bilden die Metallisierungsschichten 118.
  • Die dielektrischen Schichten 116 und die Metallisierungsschichten 118 der rückseitigen Interconnect-Struktur 121 sind als Beispiel gezeigt. Mehr oder weniger dielektrische Schichten 116 und Metallisierungsschichten 118 als gezeigt können in der rückseitigen Interconnect-Struktur 121 ausgebildet werden, indem die zuvor beschriebenen Schritte wiederholt oder weggelassen werden.
  • Die dielektrische Schicht 120 wird über den dielektrischen Schichten 116 und den Metallisierungsschichten 118 ausgebildet. Die dielektrische Schicht 120 kann aus einem Material ausgebildet sein, das zum Erzielen von Dielektrikum-Dielektrikum-Bonds geeignet ist. In einigen Ausführungsformen kann die dielektrische Schicht 120 Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid oder dergleichen enthalten. Die dielektrische Schicht 120 kann unter Verwendung eines geeigneten Abscheidungsprozesses wie etwa PVD, CVD, ALD oder dergleichen abgeschieden werden.
  • Die Bondpads 122 werden in der dielektrischen Schicht 120 ausgebildet. Die Bondpads 122 sind für eine externe Verbindung mit der rückseitigen Interconnect-Struktur 121 ausgebildet. Die Bondpads 122 können auf oberen Flächen der dielektrischen Schichten 116 ausgebildet sein und sich entlang dieser erstrecken. Die Bondpads 122 können physisch und elektrisch mit den Metallisierungsschichten 118 verbunden sein. Die Bondpads 122 können durch die Metallisierungsschichten 118 elektrisch mit den leitfähigen Durchkontaktierungen 114 verbunden sein. Die Bondpads 122 können aus einem Material und durch Prozesse ausgebildet werden, die denen der Metallisierungsschichten 118 gleichen oder ähneln. In einigen Ausführungsformen haben die Bondpads 122 eine andere Größe (z.B. eine andere Dicke) als die Metallisierungsschichten 118. Ein Planarisierungsschritt kann durchgeführt werden, um Oberflächen der Bondpads 122 und Oberflächen der dielektrischen Schicht 120 einzuebnen.
  • In 5 wird ein erster integrierter Schaltungs-Die 50A durch Hybridbonden mit der rückseitigen Interconnect-Struktur 121 gebondet. Eine gewünschte Art und Menge der integrierten Schaltungs-Dies 50 kann durch Hybridbonden mit der rückseitigen Interconnect-Struktur 121 gebondet werden. In der gezeigten Ausführungsform wird ein einzelner erster integrierter Schaltungs-Die 50A mit der rückseitigen Interconnect-Struktur 121 gebondet. Der erste integrierte Schaltungs-Die 50A kann aus einer Logikvorrichtung bestehen, beispielsweise einer CPU, einer GPU, einem SoC, einem Mikrocontroller oder dergleichen.
  • Der erste integrierte Schaltungs-Die 50A wird mit der rückseitigen Interconnect-Struktur 121 in einer Hybridbondkonfiguration gebondet. Die ersten integrierten Schaltungs-Dies 50A sind mit der Vorderseite nach unten angeordnet, so dass die Vorderseite des ersten integrierten Schaltungs-Die 50A der rückseitigen Interconnect-Struktur 121 zugewandt ist und die Rückseite des ersten integrierten Schaltungs-Die 50A von der rückseitigen Interconnect-Struktur 121 abgewandt ist. Dies kann als Vorderseiten-Rückseiten-Konfiguration (F2B) bezeichnet werden, da die Vorderseite des ersten integrierten Schaltungs-Die 50A zur Rückseite des Schnittstellen-Die 111 weist.
  • Die dielektrische Schicht 68 des ersten integrierten Schaltungs-Die 50A kann mit der dielektrischen Schicht 120 direktgebondet werden, und die Die-Verbinder 66 des ersten integrierten Schaltungs-Die 50A können mit den Bondpads 122 direktgebondet werden. In einigen Ausführungsformen bestehen die Bonds zwischen der dielektrischen Schicht 68 und der dielektrischen Schicht 120 aus Oxid-Oxid-Bonds oder dergleichen. Der Hybridbondprozess bondet ferner direkt die Die-Verbinder 66 des ersten IC-Die 50A durch Metall-Metall-Direktbonden mit den Bondpads 122. Somit ist der erste integrierte Schaltungs-Die 50A durch die physische und elektrische Verbindung der Die-Verbinder 66 und der Bondpads 122 elektrisch mit der rückseitigen Interconnect-Struktur 121 auf dem Schnittstellen-Die 111 verbunden. In einigen Ausführungsformen weist die Grenzfläche auch Dielektrikum-Metall-Grenzflächen zwischen dem ersten integrierten Schaltungs-Die 50A und der rückseitigen Interconnect-Struktur 121 auf (z.B., wenn die Die-Verbinder 66 und die Bondpads 122 nicht perfekt ausgerichtet sind und/oder eine unterschiedlich Breite haben).
  • Beispielsweise beginnt der Hybridbondprozess mit dem Anwenden einer Oberflächenbehandlung auf die dielektrische Schicht 68 und/oder die dielektrische Schicht 120. Die Oberflächenbehandlung kann eine Plasmabehandlung umfassen. Die Plasmabehandlung kann in einer Vakuumumgebung ausgeführt werden. Nach der Plasmabehandlung kann die Oberflächenbehandlung ferner einen Reinigungsprozess (z.B. ein Spülen mit entionisiertem Wasser oder dergleichen) umfassen, der auf die dielektrische Schicht 68 und/oder die dielektrische Schicht 120 angewendet werden kann. Die Die-Verbinder des ersten integrierten Schaltungs-Die 50A können mit den Bondpads 122 der rückseitigen Interconnect-Struktur 121 ausgerichtet sein. Die Die-Verbinder 66 können mit den entsprechenden Bondpads 122 überlappen. Ein Pre-Bonding-Schritt wird durchgeführt, indem der erste integrierte Schaltungs-Die 50A in Kontakt mit der dielektrischen Schicht 120 und den jeweiligen Bondpads 122 der rückseitigen Interconnect-Struktur 121 angeordnet wird. Das Pre-Bonding kann bei Raumtemperatur (z.B. zwischen etwa 21°C und etwa 25°C) ausgeführt werden. Nach dem Pre-Bonding wird ein Tempern bei einer Temperatur zwischen etwa 150°C und etwa 400°C für eine Dauer zwischen etwa 0,5 Stunden und etwa 3 Stunden durchgeführt. Dies bewirkt, dass Metall der Die-Verbinder 66 (z.B. Kupfer) und Metall der Bondpads 122 (z.B. Kupfer) interdiffundieren, wodurch direkte Metall-Metall-Bonds ausgebildet werden.
  • Der erste integrierte Schaltungs-Die 50A wird ohne die Verwendung von Lotverbindungen (z.B. Mikrohöckern oder ähnlichem) gebondet. Durch Direktbonden des ersten integrierten Schaltungs-Die 50A mit der rückseitigen Interconnect-Struktur 121 können Vorteile erzielt werden, wie z. B. ein schmalerer Höcker-Mittenabstand; Packages mit kleinem Formfaktor durch Verwendung von Hybridbonds; kleinere Skalierbarkeit des Bond-Mittenabstands für Chip-E/A, um Die-Die-Interconnects mit hoher Dichte zu erreichen; verbesserte mechanische Haltbarkeit; verbesserte elektrische Leistung; weniger Defekte; und erhöhten Ertrag. Ferner können kleinere Die-Die-Abstände zwischen dem ersten integrierten Schaltungs-Die 50A und weiteren integrierten Schaltungs-Dies erreicht werden, was die Vorteile eines kleineren Formfaktors, einer höheren Bandbreite, einer verbesserten Leistungsintegrität (PI), einer verbesserten Signalintegrität (SI) und eines geringeren Stromverbrauchs hat.
  • In 6 werden Bondpads 126 auf den Bondpads 122 und der dielektrischen Schicht 120 der rückseitigen Interconnect-Struktur 121 ausgebildet, und leitfähige Verbinder 128 werden auf den Bondpads 126 ausgebildet. Die Bondpads 126 können ausgebildet werden, indem eine Keimschicht (nicht getrennt gezeigt) über den Bondpads 122 und der dielektrischen Schicht 120 ausgebildet wird. In einigen Ausführungsformen besteht die Keimschicht aus einer Metallschicht, die eine einzelne Schicht oder eine Verbundschicht sein kann, die mehrere aus unterschiedlichen Materialien ausgebildete Teilschichten aufweist. In einigen Ausführungsformen weist die Keimschicht eine Titanschicht und eine Kupferschicht über der Titanschicht auf. Die Keimschicht kann unter Verwendung von PVD oder dergleichen ausgebildet werden. Auf der Keimschicht wird ein Photoresist ausgebildet und strukturiert. Der Photoresist kann durch Rotationsbeschichtung oder dergleichen ausgebildet werden und zum Strukturieren Licht ausgesetzt werden. Die Struktur des Photoresist entspricht den Bondpads 126. Das Strukturieren bildet Öffnungen durch den Photoresist aus, die die Keimschicht freilegen. In den Öffnungen des Photoresist und auf den freiliegenden Abschnitten der Keimschicht wird ein leitfähiges Material ausgebildet. Das leitfähige Material kann durch Plattieren ausgebildet werden, beispielsweise Elektroplattieren oder stromloses Plattieren oder dergleichen. Das leitfähige Material kann ein Metall wie Kupfer, Titan, Wolfram, Aluminium oder dergleichen enthalten. Der Photoresist und die Abschnitte der Keimschicht, auf denen das leitfähige Material nicht ausgebildet ist, werden entfernt. Der Photoresist kann durch einen geeigneten Veraschungs- oder Abziehprozess entfernt werden, beispielsweise unter Verwendung eines Sauerstoffplasmas oder dergleichen. Nachdem der Photoresist entfernt ist, werden freiliegende Abschnitte der Keimschicht unter Verwendung eines geeigneten Ätzprozesses entfernt. Die verbleibenden Abschnitte der Keimschicht und des leitfähigen Materials bilden die Bondpads 126.
  • Die leitfähigen Verbinder 128 werden auf den Bondpads 126 ausgebildet. Die leitfähigen Verbinder 128 können aus Ball-Grid-Array-Verbindern (BGA-Verbindern), Lotkugeln, Mikrohöckern, Flip-Chip-Verbindungshöckern (C4-Höckern), durch ENEPIG-Technik (stromloses Nickel-stromloses Palladium-Goldimmersion-Technik) ausgebildeten Höckern oder dergleichen bestehen. Die leitfähigen Verbinder 128 können aus einem leitfähigen Material ausgebildet sein, das aufschmelzbar ist, beispielsweise Lot, Kupfer, Aluminium, Gold, Nickel, Silber, Palladium, Zinn, dergleichen oder einer Kombination davon. In einigen Ausführungsformen werden die leitfähigen Verbinder 128 ausgebildet, indem anfänglich eine Lotschicht durch Gasphasenabscheidung, Elektroplattieren, Drucken, Lotübertragung, Kugelplatzierung oder dergleichen ausgebildet wird. Nachdem die Lotschicht auf der Struktur ausgebildet ist, kann ein Aufschmelzen durchgeführt werden, um das Material in die gewünschte Höckerform zu formen. In einigen Ausführungsformen können die Bondpads 126 weggelassen werden und die leitfähigen Verbinder 128 können auf den Bondpads 122 ausgebildet werden.
  • In 7 wird ein zweiter integrierter Schaltungs-Die 50B durch Lötbonden mit der rückseitigen Interconnect-Struktur 121 auf dem Schnittstellen-Die 111 gebondet. Eine gewünschte Art und Menge der integrierten Schaltungs-Dies 50 kann durch Lötbonden mit der rückseitigen Interconnect-Struktur 121 gebondet werden. In der gezeigten Ausführungsform wird ein einzelner zweiter integrierter Schaltungs-Die 50B mit der rückseitigen Interconnect-Struktur 121 gebondet. Der zweite integrierte Schaltungs-Die 50B kann aus einer Speichervorrichtung bestehen, beispielsweise einem DRAM-Die, einem SRAM-Die, einem NAND-Flash-Die, einem HMC-Modul, einem HBM-Modul oder dergleichen. Obwohl der zweite integrierte Schaltungs-Die 50B als ein einzelner integrierter Schaltungs-Die gezeigt ist, kann der zweite integrierte Schaltungs-Die 50B mehrere gestapelte integrierte Schaltungs-Dies (auch als Die-Stapel bezeichnet) aufweisen.
  • Der zweite integrierte Schaltungs-Die 50B ist mit Lotbonds an dem Schnittstellen-Die 111 angebracht, etwa mit den leitfähigen Verbindern 128. Der zweite integrierte Schaltungs-Die 50B kann auf der rückseitigen Interconnect-Struktur 121 z.B. unter Verwendung eines Pick-and-Place-Werkzeugs angeordnet werden. Das Anbringen des zweiten integrierten Schaltungs-Die 50B an dem Schnittstellen-Die 111 kann ein Anordnen des zweiten integrierten Schaltungs-Die 50B auf dem Schnittstellen-Die 111 und ein Aufschmelzen der leitfähigen Verbinder 128 umfassen. Die leitfähigen Verbinder 128 bilden Verbindungen zwischen den Bondpads 126 auf dem Schnittstellen-Die 111 und den Die-Verbindern 66 des zweiten integrierten Schaltungs-Die 50B und verbinden den Schnittstellen-Die 111 elektrisch über die rückseitige Interconnect-Struktur 121 mit dem zweiten integrierten Schaltungs-Die 50B.
  • Ein Unterfüllungsmaterial 129 kann um die leitfähigen Verbinder 128 herum und zwischen dem zweiten integrierten Schaltungs-Die 50B und der rückseitigen Interconnect-Struktur 121 ausgebildet werden. Das Unterfüllungsmaterial 129 kann Spannungen verringern und die Verbindungen schützen, die aus dem Aufschmelzen der leitfähigen Verbinder 128 entstanden sind. Das Unterfüllungsmaterial 129 kann aus jedem geeigneten Unterfüllungsmaterial ausgebildet sein, etwa einer Formmasse, einem Epoxid oder dergleichen. Das Unterfüllungsmaterial 129 kann durch einen Kapillarflussprozess ausgebildet werden, nachdem der zweite integrierte Schaltungs-Die 50B an der rückseitigen Interconnect-Struktur 121 angebracht wurde, oder kann durch ein geeignetes Abscheidungsverfahren ausgebildet werden, bevor der zweite integrierte Schaltungs-Die 50B an der rückseitigen Interconnect-Struktur 121 angebracht wurde. Das Unterfüllungsmaterial 129 kann in flüssiger oder halbflüssiger Form aufgetragen und nachfolgend ausgehärtet werden. In einigen Ausführungsformen wird das Unterfüllungsmaterial 129 weggelassen, und das Unterfüllungsmaterial 129 wird in nachfolgenden Figuren weggelassen.
  • Der erste integrierte Schaltungs-Die 50A und der zweite integrierte Schaltungs-Die 50B können durch Prozesse eines gleichen Technologieknotens ausgebildet sein oder können durch Prozesse unterschiedlicher Technologieknoten ausgebildet sein. Beispielsweise kann der erste integrierte Schaltungs-Die 50A von einem fortgeschritteneren Prozessknoten als der zweite integrierte Schaltungs-Die 50B stammen. Der erste integrierte Schaltungs-Die 50A und der zweite integrierte Schaltungs-Die 50B können eine unterschiedliche Größe (z.B. eine unterschiedliche Höhe und/oder Fläche) oder die gleiche Größe (z.B. die gleiche Höhe und/oder Fläche) aufweisen. Andere Kombinationen von integrierten Schaltungs-Dies 50 sind möglich. In einigen Ausführungsformen können der erste integrierte Schaltungs-Die 50A und der zweite integrierte Schaltungs-Die 50B eine Dicke von mehr als etwa 100 µm aufweisen.
  • Der erste integrierte Schaltungs-Die 50A und der zweite integrierte Schaltungs-Die 50B können durch den Schnittstellen-Die 111 elektrisch miteinander verbunden sein. Der erste integrierte Schaltungs-Die 50A ist physisch und elektrisch durch Hybridbonds zwischen den Die-Verbindern 66 und den Bondpads 122 mit der rückseitigen Interconnect-Struktur 121 verbunden, und der zweite integrierte Schaltungs-Die 50B ist physisch und elektrisch durch Lotbonds zwischen den Die-Verbindern 66 und den Bondpads 126 mit der rückseitigen Interconnect-Struktur 121 verbunden. In einigen Ausführungsformen kann der erste integrierte Schaltungs-Die 50A aus einem Logik-Die bestehen und der zweite integrierte Schaltungs-Die 50B kann aus einem Speicher-Die bestehen. Der erste integrierte Schaltungs-Die 50A weist einen relativ kleineren Mittenabstand der Die-Verbinder 66 und eine höhere Schaltungsdichte auf, während der zweite integrierte Schaltungs-Die 50B einen relativ größeren Mittenabstand der Die-Verbinder 66 und eine geringere Schaltungsdichte aufweist. Das Bonden des ersten integrierten Schaltungs-Die 50A mit der rückseitigen Interconnect-Struktur 121 durch Hybridbonden erzielt Vorteile, wie z. B. einen schmaleren Höcker-Mittenabstand, eine höhere Bandbreite und eine verbesserte Vorrichtungsleistung. Das Bonden des zweiten integrierten Schaltungs-Die 50B mit der rückseitigen Interconnect-Struktur 121 durch Lötbonden verringert die Kosten.
  • In 8 wird ein Verkapselungsmaterial 130 auf der rückseitigen Interconnect-Struktur 121 und um den ersten integrierten Schaltungs-Die 50A, den zweiten integrierten Schaltungs-Die 50B, die leitfähigen Verbinder 128, die Bondpads 126 und den Schnittstellen-Die 111 herum ausgebildet. Nach der Ausbildung kapselt das Verkapselungsmaterial 130 den ersten integrierten Schaltungs-Die 50A, den zweiten integrierten Schaltungs-Die 50B, die leitfähigen Verbinder 128, die Bondpads 126, das Unterfüllungsmaterial (falls vorhanden) und den Schnittstellen-Die 111 ein. Das Verkapselungsmaterial 130 kann aus einer Formmasse, einem Epoxidharz oder dergleichen bestehen. Das Verkapselungsmaterial 130 kann durch Formpressen, Transferformen oder dergleichen abgeschieden werden. Das Verkapselungsmaterial 130 wird über dem Schnittstellen-Die 111 so ausgebildet, dass der erste integrierte Schaltungs-Die 50A, der zweite integrierte Schaltungs-Die 50B und der Schnittstellen-Die 111 vergraben bzw. bedeckt sind. Das Verkapselungsmaterial 130 wird in Spaltbereichen zwischen dem ersten integrierten Schaltungs-Die 50A und dem zweiten integrierten Schaltungs-Die 50B ausgebildet. In Ausführungsformen, in denen das Unterfüllungsmaterial weggelassen wird, kann das Verkapselungsmaterial 130 um die leitfähigen Verbinder 128 herum und zwischen dem zweiten integrierten Schaltungs-Die 50B und der rückseitigen Interconnect-Struktur 121 ausgebildet werden. Das Verkapselungsmaterial 130 kann in flüssiger oder halbflüssiger Form aufgetragen und nachfolgend ausgehärtet werden.
  • Das Verkapselungsmaterial 130 wird dann verdünnt, um Rückseiten des ersten integrierten Schaltungs-Die 50A und des zweiten integrierten Schaltungs-Die 50B freizulegen. Der Verdünnungsprozess kann aus einem Schleifprozess, einem CMP, einem Rückätzen, Kombinationen davon oder dergleichen bestehen. Nach dem Verdünnungsprozess sind die oberen Flächen des ersten integrierten Schaltungs-Die 50A, des zweiten integrierten Schaltungs-Die 50B und des Verkapselungsmaterials 130 (innerhalb von Prozessschwankungen) koplanar. Das Verdünnen wird durchgeführt, bis eine gewünschte Menge des ersten integrierten Schaltungs-Die 50A, des zweiten integrierten Schaltungs-Die 50B und des Verkapselungsmaterials 130 entfernt wurde. Insbesondere entfernt das Verdünnen die Abschnitte des Verkapselungsmaterials 130, die die obere Fläche des ersten integrierten Schaltungs-Die 50A und des zweiten integrierten Schaltungs-Die 50B bedecken, bis kein Verkapselungsmaterial 130 über dem ersten integrierten Schaltungs-Die 50A und dem zweiten integrierten Schaltungs-Die 50B verbleibt.
  • In 9 wird die Struktur von 8 umgedreht; das Verkapselungsmaterial 130, der erste integrierte Schaltungs-Die 50A und der zweite integrierte Schaltungs-Die 50B werden an einem Trägersubstrat 140 angebracht; und das Trägersubstrat 100 und die Trennschicht 102 werden entfernt. Die Vorrichtung kann so umgedreht werden, dass Rückseiten des ersten integrierten Schaltungs-Die 50A und des zweiten integrierten Schaltungs-Die 50B nach unten zeigen. Das Trägersubstrat 140 kann durch eine Trennschicht 142 mit dem Verkapselungsmaterial 130, dem ersten integrierten Schaltungs-Die 50A und dem zweiten integrierten Schaltungs-Die 50B gebondet werden. Das Trägersubstrat 140 kann aus einem Glasträgersubstrat, einem Keramikträgersubstrat oder dergleichen bestehen. Das Trägersubstrat 140 kann aus einem Wafer bestehen, so dass mehrere Packages gleichzeitig auf dem Trägersubstrat 140 verarbeitet werden können. Die Trennschicht 142 kann aus einem Material auf Polymerbasis ausgebildet sein, das zusammen mit dem Trägersubstrat 140 von den darüberliegenden Strukturen entfernt werden kann, die in nachfolgenden Schritten ausgebildet werden. In einigen Ausführungsformen besteht die Trennschicht 142 aus einem thermischen Trennmaterial auf Epoxidbasis, das seine Hafteigenschaft verliert, wenn es erwärmt wird, beispielsweise eine LTHC-Trennbeschichtung. In einigen Ausführungsformen kann die Trennschicht 142 aus einem UV-Kleber bestehen, der seine Klebeeigenschaft verliert, wenn er UV-Strahlung ausgesetzt wird, wie beispielsweise Strahlung von UV-Licht. Die Trennschicht 142 kann als Flüssigkeit abgegeben und ausgehärtet werden, kann aus einem Laminatfilm bestehen, der auf das Substrat 140 laminiert wird, oder dergleichen. Die Oberseite der Trennschicht 142 kann eingeebnet sein und einen hohen Grad an Planarität aufweisen.
  • Ein Trägersubstrat-Entbonden wird durchgeführt, um das Trägersubstrat 100 von dem Schnittstellen-Die 111 und dem Verkapselungsmaterial 130 zu lösen (oder „entbonden“). In einigen Ausführungsformen umfasst der Entbondungsprozess ein Projizieren eines Lichts wie eines Laserlichts oder eines UV-Lichts auf die Trennschicht 102, so dass sich die Trennschicht 102 unter der Wärme des Lichts zersetzt und das Trägersubstrat 100 entfernt werden kann. Wie in 9 gezeigt, können Oberflächen des Verkapselungsmaterials 130, der leitfähigen Durchkontaktierungen 114 und der dielektrischen Schicht 112 nach dem Entfernen des Trägersubstrats 100 und der Trennschicht 102 freigelegt sein.
  • In 10 wird eine vorderseitige Interconnect-Struktur 150 auf dem Schnittstellen-Die 111 und dem Verkapselungsmaterial 130 gegenüber dem Trägersubstrat 140 ausgebildet. Die vorderseitige Interconnect-Struktur 150 weist dielektrische Schichten 152 und Metallisierungsschichten 154 (manchmal als Umverteilungsschichten oder Umverteilungsleitungen bezeichnet) in den dielektrischen Schichten 152 auf. Beispielsweise kann die vorderseitige Interconnect-Struktur 150 mehrere Metallisierungsschichten 154 aufweisen, die durch entsprechende dielektrische Schichten 152 voneinander getrennt sind. Die Metallisierungsschichten 154 der vorderseitigen Interconnect-Struktur 150 sind elektrisch mit den leitfähigen Durchkontaktierungen 114 des Schnittstellen-Die 111 verbunden. Die Metallisierungsschichten 154 sind durch die leitfähigen Durchkontaktierungen 114 und die rückseitige Interconnect-Struktur 121 elektrisch mit dem ersten integrierten Schaltungs-Die 50A und dem zweiten integrierten Schaltungs-Die 50B verbunden. Der erste integrierte Schaltungs-Die 50A und der zweite integrierte Schaltungs-Die 50B können durch die Metallisierungsschichten 118 der rückseitigen Interconnect-Struktur 121 und/oder die Metallisierungsschichten 154 der vorderseitigen Interconnect-Struktur 150 elektrisch miteinander verbunden sein.
  • In einigen Ausführungsformen sind die dielektrischen Schichten 152 aus einem Polymer ausgebildet, das aus einem lichtempfindlichen Material wie PBO, Polyimid, einem BCB-basierten Polymer oder dergleichen bestehen kann, das unter Verwendung einer Lithographiemaske strukturiert werden kann. In weiteren Ausführungsformen sind die dielektrischen Schichten 152 aus einem Nitrid wie Siliziumnitrid; einem Oxid wie Siliziumoxid, PSG, BSG, BPSG; oder dergleichen ausgebildet. Die dielektrischen Schichten 152 können durch Rotationsbeschichtung, Laminieren, CVD oder dergleichen oder eine Kombination davon ausgebildet werden. Nachdem jede dielektrische Schicht 152 ausgebildet ist, kann sie so strukturiert werden, dass darunterliegende leitfähige Merkmale freigelegt werden, etwa Abschnitte der darunterliegenden leitfähigen Durchkontaktierungen 114 oder der darunterliegenden Metallisierungsschichten 154. Das Strukturieren kann durch jeden geeigneten Prozess erfolgen. In Ausführungsformen, in denen die dielektrischen Schichten 152 ein lichtempfindliches Material enthalten, kann das Strukturieren ein Belichten der dielektrischen Schichten 152 umfassen. Die dielektrischen Schichten 152 können nach der Belichtung entwickelt werden. In einigen Ausführungsformen kann das Strukturieren der dielektrischen Schichten 152 ein Ätzen unter Verwendung eines anisotropen Ätzens umfassen.
  • Die Metallisierungsschichten 154 weisen jeweils leitfähige Durchkontaktierungen und/oder Leiterbahnen auf. Die leitfähigen Durchkontaktierungen erstrecken sich durch eine jeweilige dielektrische Schicht 152, und die Leiterbahnen erstrecken sich entlang der jeweiligen dielektrischen Schicht 152, wie etwa auf einer oberen Fläche der jeweiligen dielektrischen Schicht 152. Als Beispiel zum Ausbilden einer Metallisierungsschicht 154 wird eine Keimschicht (nicht getrennt gezeigt) über den jeweiligen darunter liegenden Merkmalen ausgebildet. Beispielsweise kann die Keimschicht auf einer jeweiligen dielektrischen Schicht 152, in Öffnungen, die sich durch die jeweilige dielektrische Schicht 152 erstrecken, und auf einem darunter liegenden Merkmal wie den leitfähigen Durchkontaktierungen 114 oder den Metallisierungsschichten 154 ausgebildet werden. In einigen Ausführungsformen ist die Keimschicht eine Metallschicht, die aus einer einzelnen Schicht oder einer Verbundschicht bestehen kann, die mehrere Teilschichten aufweist, die aus verschiedenen Materialien ausgebildet sind. In einigen Ausführungsformen weist die Keimschicht eine Titanschicht und eine Kupferschicht über der Titanschicht auf. Die Keimschicht kann unter Verwendung eines Abscheidungsprozesses wie PVD, CVD, oder dergleichen ausgebildet werden. Auf der Keimschicht wird ein Photoresist ausgebildet und strukturiert. Der Photoresist kann durch Rotationsbeschichtung oder dergleichen ausgebildet werden und zum Strukturieren Licht ausgesetzt werden. Die Struktur des Photoresist entspricht der Metallisierungsschicht 154. Das Strukturieren bildet Öffnungen durch den Photoresist aus, die die Keimschicht freilegen. In den Öffnungen des Photoresist und auf den freiliegenden Abschnitten der Keimschicht wird ein leitfähiges Material ausgebildet. Das leitfähige Material kann durch Plattieren, etwa stromloses Plattieren oder Elektroplattieren, von der Keimschicht ausgebildet werden oder dergleichen. Das leitfähige Material kann ein Metall oder eine Metalllegierung wie Kupfer, Titan, Wolfram, Aluminium oder dergleichen oder Kombinationen davon enthalten. Der Photoresist und die Abschnitte der Keimschicht, auf denen das leitfähige Material nicht ausgebildet ist, werden entfernt. Der Photoresist kann durch einen geeigneten Veraschungs- oder Abziehprozess entfernt werden, beispielsweise unter Verwendung eines Sauerstoffplasmas oder dergleichen. Nachdem der Photoresist entfernt ist, werden freiliegende Abschnitte der Keimschicht unter Verwendung eines geeigneten Ätzprozesses wie beispielsweise eines Nass- oder Trockenätzens entfernt. Die verbleibenden Abschnitte der Keimschicht und des leitfähigen Materials bilden die Metallisierungsschichten 154.
  • Die dielektrischen Schichten 152 und die Metallisierungsschichten 154 der vorderseitigen Interconnect-Struktur 150 sind als Beispiel gezeigt. Mehr oder weniger dielektrische Schichten 152 und Metallisierungsschichten 154 als gezeigt können in der vorderseitigen Interconnect-Struktur 150 ausgebildet werden, indem die zuvor beschriebenen Schritte wiederholt oder weggelassen werden.
  • Under-Bump-Metallisierungen (UBMs) 156 werden für eine externe Verbindung mit der vorderseitigen Interconnect-Struktur 150 ausgebildet. Die UBMs 156 weisen Höckerabschnitte auf und entlang einer oberen Fläche einer obersten dielektrischen Schicht der dielektrischen Schichten 152 der vorderseitigen Interconnect-Struktur 150 auf und weisen Durchkontaktierungsabschnitte auf, die sich durch die oberste dielektrische Schicht der dielektrischen Schichten 152 der vorderseitigen Interconnect-Struktur 150 erstrecken. Die Durchkontaktierungsabschnitte können physisch und elektrisch mit einer obersten Metallisierungsschicht der Metallisierungsschichten 154 der vorderseitigen Interconnect-Struktur 150 verbunden sein. Die UBMs 156 können elektrisch mit den leitfähigen Durchkontaktierungen 114, dem ersten integrierten Schaltungs-Die 50A und dem zweiten integrierten Schaltungs-Die 50B verbunden sein. Die UBMs 156 können aus Materialien und durch Prozesse ausgebildet werden, die denen gleichen oder ähneln, die zum Ausbilden der Metallisierungsschichten 154 verwendet werden. In einigen Ausführungsformen haben die UBMs 156 eine andere Größe (sind etwa größer) als die Metallisierungsschichten 154.
  • Leitfähige Verbinder 158 werden auf den UBMs 156 ausgebildet. Die leitfähigen Verbinder 158 können aus BGA-Verbindern, Lotkugeln, Metallsäulen, C4-Höckern, Mikrohöckern, durch ENEPIG ausgebildeten Höckern oder dergleichen bestehen. Die leitfähigen Verbinder 158 können ein leitfähiges Material wie Lot, Kupfer, Aluminium, Gold, Nickel, Silber, Palladium, Zinn, dergleichen oder eine Kombination davon enthalten. In einigen Ausführungsformen werden die leitfähigen Verbinder 158 ausgebildet, indem anfänglich eine Lotschicht durch Gasphasenabscheidung, Elektroplattieren, Drucken, Lotübertragung, Kugelplatzierung oder dergleichen ausgebildet wird. Nachdem eine Lotschicht auf der Struktur ausgebildet ist, kann ein Aufschmelzen durchgeführt werden, um das Material in die gewünschte Höckerform zu formen. In einer weiteren Ausführungsform weisen die leitfähigen Verbinder 158 Metallsäulen (etwa Kupfersäulen) auf, die durch Sputtern, Drucken, Elektroplattieren, stromloses Plattieren, CVD oder dergleichen ausgebildet werden. Die Metallsäulen können lotfrei sein und im Wesentlichen vertikale Seitenwände aufweisen. In einigen Ausführungsformen wird eine Metallkappenschicht auf der Oberseite der Metallsäulen ausgebildet. Die Metallkappenschicht kann Nickel, Zinn, Zinn-Blei, Gold, Silber, Palladium, Indium, Nickel-Palladium-Gold, Nickel-Gold oder eine Kombination davon enthalten und kann durch einen Plattierungsprozess ausgebildet werden.
  • In 11 wird das Trägersubstrat 140 entfernt und optional wird eine Wärmeableitungsschicht 159 über dem Verkapselungsmaterial 130, dem ersten integrierten Schaltungs-Die 50A und dem zweiten integrierten Schaltungs-Die 50B ausgebildet. Die Wärmeableitungsschicht 159, das Verkapselungsmaterial 130, der erste integrierte Schaltungs-Die 50A, der zweite integrierte Schaltungs-Die 50B und der Schnittstellen-Die 111 bilden eine erste verpackte Komponente 200. Ein Trägersubstrat-Entbonden wird durchgeführt, um das Trägersubstrat 140 von dem Verkapselungsmaterial 130, dem ersten integrierten Schaltungs-Die 50A und dem zweiten integrierten Schaltungs-Die 50B zu lösen. In einigen Ausführungsformen umfasst der Entbondungsprozess ein Projizieren eines Lichts wie eines Laserlichts oder eines UV-Lichts auf die Trennschicht 142, so dass sich die Trennschicht 142 unter der Wärme des Lichts zersetzt und das Trägersubstrat 140 entfernt werden kann. Wie in 11 gezeigt, können Oberflächen des Verkapselungsmaterials 130, des ersten integrierten Schaltungs-Die 50A und des zweiten integrierten Schaltungs-Die 50B nach dem Entfernen des Trägersubstrats 140 und der Trennschicht 142 freiliegen.
  • Die Wärmeableitungsschicht 159 wird über dem Verkapselungsmaterial 130, dem ersten integrierten Schaltungs-Die 50A und dem zweiten integrierten Schaltungs-Die 50B ausgebildet. Die Wärmeableitungsschicht 159 ist aus einem Material mit hoher Wärmeleitfähigkeit ausgebildet, etwa einem Metall oder einem Metallnitrid. In einigen Ausführungsformen kann die Wärmeableitungsschicht 159 aus Aluminium, Titan, Titannitrid, Nickel, Nickelvanadium, Silber, Gold, Kupfer, Kombinationen davon oder dergleichen ausgebildet sein. Die Wärmeableitungsschicht 159 kann konform durch einen PVD-Prozess wie Sputtern oder Aufdampfen; einen Plattierungsprozess wie stromloses Plattieren oder Elektroplattieren; einen Druckprozess wie Tintenstrahldruck; oder dergleichen ausgebildet werden. In einigen Ausführungsformen wird die Wärmeableitungsschicht 159 durch einen Sputterprozess aus Kupfer ausgebildet. Die Wärmeableitungsschicht 159 kann einbezogen werden, um die Wärmeableitung von dem ersten integrierten Schaltungs-Die 50A und dem zweiten integrierten Schaltungs-Die 50B zu erhöhen. In einigen Ausführungsformen kann die Wärmeableitungsschicht 159 über dem Verkapselungsmaterial 130, dem ersten integrierten Schaltungs-Die 50A und dem zweiten integrierten Schaltungs-Die 50B ausgebildet werden, bevor das Verkapselungsmaterial 130, der erste integrierte Schaltungs-Die 50A und der zweite integrierte Schaltungs-Die 50B an dem Trägersubstrat 140 angebracht wurden. In einigen Ausführungsformen kann die Wärmeableitungsschicht 159 weggelassen werden.
  • Das Einbeziehen von sowohl Hybridbonden wie Lötbonden für das Bondens des ersten integrierten Schaltungs-Die 50A bzw. des zweiten integrierten Schaltungs-Die 50B mit einer Grenzfläche der rückseitigen Interconnect-Struktur 121 ermöglicht es, Vorteile sowohl aus dem Hybridbonden als auch dem Lötbonden zu erzielen. Zum Beispiel ermöglicht das Hybridbonden des ersten integrierten Schaltungs-Die 50A ein Bonden von Dies mit kleinen Mittenabständen mit der rückseitigen Interconnect-Struktur 121, bietet eine höhere Bandbreite und eine verbesserte Vorrichtungsleistung. Das Lötbonden des zweiten integrierten Schaltungs-Die 50B verringert die Kosten, während immer noch ausreichend kleine Bond-Mittenabstände erreicht werden.
  • Die 2 bis 11 zeigen eine Ausführungsform, bei der das Package eine Vorderseiten-Rückseiten-Struktur aufweist, bei der die Vorderseiten der integrierten Schaltungs-Dies 50 der Rückseite des Schnittstellen-Die 111 zugewandt sind. Die 12 bis 15 zeigen eine Ausführungsform, bei der ein Package eine Vorderseiten-Vorderseiten-Struktur aufweist, bei der die Vorderseiten der integrierten Schaltungs-Dies 50 der Vorderseite des Schnittstellen-Die 111 zugewandt sind. Die 12 bis 15 zeigen Querschnittsansichten von Zwischenschritten während eines Verfahrens zum Ausbilden einer zweiten verpackten Komponente 300 (gezeigt in 15) gemäß einigen Ausführungsformen.
  • In 12 ist ein Schnittstellen-Die 111 vorgesehen. Der Schnittstellen-Die 111 kann dem Schnittstellen-Die 111 gleichen oder ähneln, der oben in Bezug auf 2 beschrieben wurde. Wie in 12 gezeigt, kann der Schnittstellen-Die 111 ein Schnittstellensubstrat 110, eine dielektrische Schicht 112 auf einer Vorderseite des Schnittstellensubstrats 110, aktive Vorrichtungen 113, die in und/oder auf der Vorderseite des Schnittstellensubstrats 110 ausgebildet sind, und leitfähige Durchkontaktierungen 114 aufweisen, die sich durch die dielektrische Schicht 112 und in das Schnittstellensubstrat 110 hinein erstrecken.
  • In 13 wird eine vorderseitige Interconnect-Struktur 160 über dem Schnittstellen-Die 111 ausgebildet. Die vorderseitige Interconnect-Struktur 160 weist dielektrische Schichten 162, Metallisierungsschichten 164 in den dielektrischen Schichten 162, eine dielektrische Schicht 166 und Bondpads 168 in der dielektrischen Schicht 166 auf. Die vorderseitige Interconnect-Struktur 160 kann aus Materialien und unter Verwendung von Prozessen ausgebildet werden, die denen der rückseitigen Interconnect-Struktur 121 gleichen oder ähneln, die oben in Bezug auf 4 beschrieben wurden. Insbesondere können die dielektrischen Schichten 162, die Metallisierungsschichten 164, die dielektrische Schicht 166 und die Bondpads 168 aus Materialien und unter Verwendung von Prozessen ausgebildet werden, die denen der dielektrischen Schichten 116, der Metallisierungsschichten 118, der dielektrische Schicht 120 bzw. der Bondpads 122 gleichen oder ähneln.
  • In 14 wird ein erster integrierter Schaltungs-Die 50A und ein zweiter integrierter Schaltungs-Die 50B mit der vorderseitigen Interconnect-Struktur 160 gebondet, ein Unterfüllungsmaterial 129 wird optional zwischen dem zweiten integrierten Schaltungs-Die 50B und der vorderseitigen Interconnect-Struktur 160 ausgebildet und ein Verkapselungsmaterial 130 wird um den ersten integrierten Schaltungs-Die 50A und den zweiten integrierten Schaltungs-Die 50B herum ausgebildet. Der erste integrierte Schaltungs-Die 50A kann durch Hybridbonden mit der vorderseitigen Interconnect-Struktur 160 gebondet werden, wie oben in Bezug auf 5 beschrieben. Der zweite integrierte Schaltungs-Die 50B kann durch Lötbonden durch Bondpads 126 und leitfähige Verbinder 128 mit der vorderseitigen Interconnect-Struktur 160 gebondet werden, wie oben in Bezug auf die 6 und 7 beschrieben. Das Unterfüllungsmaterial 129 kann aus Materialien und unter Verwendung von Prozessen ausgebildet werden, die denen des Unterfüllungsmaterials 129 gleichen oder ähneln, die oben in Bezug auf 7 beschrieben wurden. Das Verkapselungsmaterial 130 kann aus Materialien und unter Verwendung von Prozessen ausgebildet werden, die die denen des Verkapselungsmaterials 130 gleichen oder ähneln, die oben in Bezug auf 8 beschrieben wurden. Das Hybridbonden des ersten integrierten Schaltungs-Die 50A ermöglicht ein Bonden von Dies mit kleinen Mittenabständen mit der vorderseitigen Interconnect-Struktur 160, bietet eine höhere Bandbreite und eine verbesserte Vorrichtungsleistung. Das Lötbonden des zweiten integrierten Schaltungs-Die 50B verringert die Kosten, während immer noch ausreichend kleine Bond-Mittenabstände erreicht werden.
  • In 15 wird die Rückseite des Schnittstellensubstrats 110 verdünnt, eine rückseitige Interconnect-Struktur 170 wird auf einer Rückseite des Schnittstellensubstrats 110 ausgebildet, und eine Wärmeableitungsschicht 159 wird optional auf dem Verkapselungsmaterial 130, dem ersten integrierten Schaltungs-Die 50A und dem zweiten integrierten Schaltungs-Die 50B ausgebildet. Die Wärmeableitungsschicht 159, das Verkapselungsmaterial 130, der erste integrierte Schaltungs-Die 50A, der zweite integrierte Schaltungs-Die 50B und der Schnittstellen-Die 111 bilden eine zweite verpackte Komponente 300. Das Schnittstellensubstrat 110 kann durch einen Planarisierungsprozess verdünnt werden, der so auf das Schnittstellensubstrat 110 angewendet wird, dass die leitfähigen Durchkontaktierungen 114 freigelegt werden. Nachdem die leitfähigen Durchkontaktierungen 114 freigelegt sind, erstrecken sich die leitfähigen Durchkontaktierungen 114 durch das Schnittstellensubstrat 110 und können als TSVs bezeichnet werden. Das Planarisieren kann Abschnitte des Schnittstellensubstrats 110 entgegengesetzt zu der dielektrischen Schicht 112 so entfernen, dass die leitfähigen Durchkontaktierungen 114 freigelegt werden. Das Planarisieren kann durch irgendeinen geeigneten Prozess erreicht werden, beispielsweise ein CMP, einen Schleifprozess, einen Rückätzprozess oder dergleichen oder eine Kombination davon. Nach dem Planarisieren können sich die leitfähigen Durchkontaktierungen 114 vollständig durch das Schnittstellensubstrat 110 erstrecken und für eine Verbindung zwischen entgegengesetzten Seiten des Schnittstellensubstrats 110 sorgen.
  • Die rückseitige Interconnect-Struktur 170 kann aus Materialien und unter Verwendung von Prozessen ausgebildet werden, die denen der vorderseitigen Interconnect-Struktur 150 gleichen oder ähneln, die oben in Bezug auf 10 beschrieben wurden. Die rückseitige Interconnect-Struktur 170 weist dielektrische Schichten 172 und Metallisierungsschichten 174 in den dielektrischen Schichten 172 auf. Die dielektrischen Schichten 172 und die Metallisierungsschichten 174 können aus Materialien und unter Verwendung von Prozessen ausgebildet werden, die denen der dielektrischen Schichten 152 bzw. der Metallisierungsschichten 154 gleichen oder ähneln.
  • UBMs 176 und leitfähige Verbinder 178 werden für eine externe Verbindung mit der rückseitigen Interconnect-Struktur 170 ausgebildet. Die UBMs 176 und die leitfähigen Verbinder 178 können aus Materialien und unter Verwendung von Prozessen ausgebildet werden, die denen der UBMs 156 bzw. der leitfähigen Verbinder 158 gleichen oder ähneln, die oben in Bezug auf 10 beschrieben wurden. Die UBMs 176 weisen Höckerabschnitte auf und entlang einer oberen Fläche einer obersten dielektrischen Schicht der dielektrischen Schichten 172 der rückseitigen Interconnect-Struktur 170 auf und weisen Durchkontaktierungsabschnitte auf, die sich durch die oberste dielektrische Schicht der dielektrischen Schichten 172 der rückseitigen Interconnect-Struktur 170 erstrecken. Die Durchkontaktierungsabschnitte können physisch und elektrisch mit einer obersten Metallisierungsschicht der Metallisierungsschichten 174 der rückseitigen Interconnect-Struktur 170 verbunden sein. Die UBMs 176 können elektrisch mit den leitfähigen Durchkontaktierungen 114, dem ersten integrierten Schaltungs-Die 50A und dem zweiten integrierten Schaltungs-Die 50B verbunden sein.
  • Die Wärmeableitungsschicht 159 wird über dem Verkapselungsmaterial 130, dem ersten integrierten Schaltungs-Die 50A und dem zweiten integrierten Schaltungs-Die 50B ausgebildet. Die Wärmeableitungsschicht 159 ist aus einem Material mit hoher Wärmeleitfähigkeit ausgebildet, etwa einem Metall oder einem Metallnitrid. In einigen Ausführungsformen kann die Wärmeableitungsschicht 159 aus Aluminium, Titan, Titannitrid, Nickel, Nickelvanadium, Silber, Gold, Kupfer, Kombinationen davon oder dergleichen ausgebildet sein. Die Wärmeableitungsschicht 159 kann konform durch einen PVD-Prozess wie Sputtern oder Aufdampfen; einen Plattierungsprozess wie stromloses Plattieren oder Elektroplattieren; einen Druckprozess wie Tintenstrahldruck; oder dergleichen ausgebildet werden. In einigen Ausführungsformen wird die Wärmeableitungsschicht 159 durch einen Sputterprozess aus Kupfer ausgebildet. Die Wärmeableitungsschicht 159 kann einbezogen werden, um die Wärmeableitung von dem ersten integrierten Schaltungs-Die 50A und dem zweiten integrierten Schaltungs-Die 50B zu erhöhen. In einigen Ausführungsformen kann die Wärmeableitungsschicht 159 über dem Verkapselungsmaterial 130, dem ersten integrierten Schaltungs-Die 50A und dem zweiten integrierten Schaltungs-Die 50B ausgebildet werden, bevor das Verkapselungsmaterial 130, der erste integrierte Schaltungs-Die 50A und der zweite integrierte Schaltungs-Die 50B an dem Trägersubstrat 140 angebracht wurden. In einigen Ausführungsformen kann die Wärmeableitungsschicht 159 weggelassen werden.
  • Das Einbeziehen von sowohl Hybridbonden wie Lötbonden zum Bonden des ersten integrierten Schaltungs-Die 50A bzw. des zweiten integrierten Schaltungs-Die 50B mit einer Grenzfläche der vorderseitigen Interconnect-Struktur 160 ermöglicht es, Vorteile sowohl durch Hybridbonden als auch durch Lötbonden zu erzielen. Zum Beispiel ermöglicht das Hybridbonden des ersten integrierten Schaltungs-Die 50A ein Bonden von Dies mit kleinen Mittenabständen mit der vorderseitigen Interconnect-Struktur 160, bietet eine höhere Bandbreite und eine verbesserte Vorrichtungsleistung. Das Lötbonden des zweiten integrierten Schaltungs-Die 50B verringert die Kosten, während immer noch ausreichend kleine Bond-Mittenabstände erreicht werden.
  • Die 16 bis 21 zeigen eine Ausführungsform, bei der drei integrierte Schaltungs-Dies 50 mit zwei Schnittstellen-Dies 111 gebondet werden. Wie in 19 gezeigt, wird insbesondere ein erster integrierter Schaltungs-Die 50A auf einen ersten Schnittstellen-Die 111A hybridgebondet, ein zweiter integrierter Schaltungs-Die 50B wird auf den ersten Schnittstellen-Die 111A und einen zweiten Schnittstellen-Die 111B lötgebondet und ein dritter integrierter Schaltungs-Die 50C wird auf den zweiten Schnittstellen-Die 111B lötgebondet. Die 16 bis 21 zeigen eine Ausführungsform, bei der ein Package eine Vorderseiten-Rückseiten-Struktur aufweist, bei der die Vorderseiten der integrierten Schaltungs-Dies 50 den Rückseiten der Schnittstellen-Dies 111 zugewandt sind. Die 16 bis 21 zeigen Querschnittsansichten von Zwischenschritten während eines Verfahrens zum Ausbilden einer dritten verpackten Komponente 400 (gezeigt in 21) gemäß einigen Ausführungsformen.
  • In 16 sind ein erster Schnittstellen-Die 111A und ein zweiter Schnittstellen-Die 111B an einem Trägersubstrat 100 angebracht. Vorderseiten des ersten Schnittstellen-Die 111A und des zweiten Schnittstellen-Die 111B sind durch eine Trennschicht 102 an dem Trägersubstrat 100 angebracht. Das Trägersubstrat 100 und die Trennschicht 102 können aus Materialien und unter Verwendung von Prozessen ausgebildet werden, die denen des Trägersubstrats 100 bzw. der Trennschicht 102 ähneln oder gleichen, die oben in Bezug auf 2 beschrieben wurden. Der erste Schnittstellen-Die 111A und der zweite Schnittstellen-Die 111B können dem Schnittstellen-Die 111 gleichen oder ähneln, der oben in Bezug auf 2 beschrieben wurde. Sowohl der erste Schnittstellen-Die 111A als auch der zweite Schnittstellen-Die 111B können ein Schnittstellensubstrat 110, eine dielektrische Schicht 112 auf einer Vorderseite des Schnittstellensubstrats 110, aktive Vorrichtungen 113, die in und/oder auf der Vorderseite des Schnittstellensubstrats 110 ausgebildet sind, und leitfähige Durchkontaktierungen 114 aufweisen, die sich durch die dielektrische Schicht 112 und in das Schnittstellensubstrat 110 hinein erstrecken. Der erste Schnittstellen-Die 111A und der zweite Schnittstellen-Die 111B können seitlich benachbart zueinander sein und können durch eine Lücke getrennt sein.
  • Eine rückseitige Interconnect-Struktur 121 ist über einer Rückseite sowohl des ersten Schnittstellen-Die 111A als auch des zweiten Schnittstellen-Die 111B ausgebildet. Die rückseitigen Interconnect-Strukturen 121 weisen dielektrische Schichten 116, Metallisierungsschichten 118 in den dielektrischen Schichten 116, dielektrische Schichten 120 und Bondpads 122 in den dielektrischen Schichten 120 auf. Die Metallisierungsschichten 118 sind elektrisch mit den leitfähigen Durchkontaktierungen 114 des ersten Schnittstellen-Die 111A und des zweiten Schnittstellen-Die 111B verbunden. Die Bondpads 122 sind elektrisch mit den Metallisierungsschichten 118 und über die Metallisierungsschichten 118 mit den leitfähigen Durchkontaktierungen 114 des ersten Schnittstellen-Die 111A und des zweiten Schnittstellen-Die 111B verbunden. Die rückseitigen Interconnect-Strukturen 121 können aus Materialien und unter Verwendung von Prozessen ausgebildet werden, die denen der rückseitigen Interconnect-Struktur 121 gleichen oder ähneln, die oben in Bezug auf 4 beschrieben wurden. Insbesondere können die dielektrischen Schichten 116, die Metallisierungsschichten 118, die dielektrischen Schichten 120 und die Bondpads 122 aus Materialien und unter Verwendung von Prozessen ausgebildet werden, die denen der dielektrischen Schichten 116, der Metallisierungsschichten 118, der dielektrische Schicht 120 bzw. der Bondpads 122 gleichen oder ähneln.
  • In 17 wird ein erstes Verkapselungsmaterial 131 auf der Trennschicht 102 und um den ersten Schnittstellen-Die 111A und den zweiten Schnittstellen-Die 111B herum ausgebildet. Das erste Verkapselungsmaterial 131 wird auf der Trennschicht 102 und um den ersten Schnittstellen-Die 111A, den zweiten Schnittstellen-Die 111B und die rückseitigen Interconnect-Strukturen 121 herum abgeschieden. Nach der Ausbildung verkapselt das erste Verkapselungsmaterial 131 den ersten Schnittstellen-Die 111A, den zweiten Schnittstellen-Die 111B und die rückseitigen Interconnect-Strukturen 121. Das erste Verkapselungsmaterial 131 kann aus einer Formmasse, einem Epoxidharz oder dergleichen bestehen. Das erste Verkapselungsmaterial 131 kann durch Formpressen, Transferformen oder dergleichen abgeschieden werden. Das erste Verkapselungsmaterial 131 wird über der Trennschicht 102 derart ausgebildet, dass der erste Schnittstellen-Die 111A, der zweite Schnittstellen-Die 111B und die rückseitigen Interconnect-Strukturen 121 vergraben bzw. bedeckt sind. Das erste Verkapselungsmaterial 131 wird in Lückenbereichen zwischen dem ersten Schnittstellen-Die 111A und dem zweiten Schnittstellen-Die 111B und zwischen den rückseitigen Interconnect-Strukturen 121 ausgebildet. Das erste Verkapselungsmaterial 131 kann in flüssiger oder halbflüssiger Form aufgetragen und nachfolgend ausgehärtet werden.
  • Das erste Verkapselungsmaterial 131 wird dann so verdünnt, dass die Bondpads 122 der rückseitigen Interconnect-Strukturen 121 freigelegt werden. Der Verdünnungsprozess kann aus einem Schleifprozess, einem CMP, einem Rückätzen, Kombinationen davon oder dergleichen bestehen. Nach dem Verdünnungsprozess sind die oberen Flächen des ersten Verkapselungsmaterials 131, der Bondpads 122 und der dielektrischen Schichten 120 (innerhalb von Prozessschwankungen) koplanar. Das Verdünnen wird durchgeführt, bis die Bondpads 122 freigelegt sind. In einigen Ausführungsformen entfernt das Verdünnen die Abschnitte des ersten Verkapselungsmaterials 131, die die rückseitigen Interconnect-Strukturen 121 bedecken, bis nichts von dem ersten Verkapselungsmaterial 131 über den rückseitigen Interconnect-Strukturen 121 verbleibt.
  • In 18 wird ein erster integrierter Schaltungs-Die 50A durch Hybridbonden mit der rückseitigen Interconnect-Struktur 121 über dem ersten Schnittstellen-Die 111A gebondet. Eine gewünschte Art und Menge der integrierten Schaltungs-Dies 50 kann durch Hybridbonden mit der rückseitigen Interconnect-Struktur 121 gebondet werden, beispielsweise einer oder mehrere der ersten integrierten Schaltungs-Dies 50A. In der gezeigten Ausführungsform wird ein einzelner erster integrierter Schaltungs-Die 50A mit der rückseitigen Interconnect-Struktur 121 gebondet. Der erste integrierte Schaltungs-Die 50A kann aus einer Logikvorrichtung bestehen, beispielsweise einer CPU, einer GPU, einem SoC, einem Mikrocontroller oder dergleichen.
  • Der erste integrierte Schaltungs-Die 50A wird mit der rückseitigen Interconnect-Struktur 121 in einer Hybridbondkonfiguration gebondet. Der erste integrierte Schaltungs-Die 50A wird mit der Vorderseite nach unten angeordnet, so dass die Vorderseite des ersten integrierten Schaltungs-Die 50A der rückseitigen Interconnect-Struktur 121 zugewandt ist und die Rückseite des ersten integrierten Schaltungs-Die 50A von der rückseitigen Interconnect-Struktur 121 abgewandt ist. Dies kann als Vorderseiten-Rückseiten-Konfiguration (F2B) bezeichnet werden, da die Vorderseite des ersten integrierten Schaltungs-Die 50A der Rückseite des ersten Schnittstellen-Die 111A zugewandt ist. Die dielektrische Schicht 68 des ersten integrierten Schaltungs-Die 50A kann mit der dielektrischen Schicht 120 direktgebondet werden, und die Die-Verbinder 66 des ersten integrierten Schaltungs-Die 50A können mit den Bondpads 122 direktgebondet werden.
  • Der erste integrierte Schaltungs-Die 50A wird ohne die Verwendung von Lotverbindungen (z.B. Mikrohöckern oder ähnlichem) gebondet. Durch Direktbonden des ersten integrierten Schaltungs-Die 50A mit der rückseitigen Interconnect-Struktur 121 können Vorteile erzielt werden, wie z. B. ein schmalerer Höcker-Mittenabstand; Packages mit kleinem Formfaktor durch Verwendung von Hybridbonds; kleinere Skalierbarkeit des Bond-Mittenabstands für Chip-E/A, um Die-Die-Interconnects mit hoher Dichte zu erreichen; verbesserte mechanische Haltbarkeit; verbesserte elektrische Leistung; weniger Defekte; und erhöhten Ertrag. Ferner können kleinere Die-Die-Abstände zwischen dem ersten integrierten Schaltungs-Die 50A und weiteren integrierten Schaltungs-Dies erreicht werden, was die Vorteile eines kleineren Formfaktors, einer höheren Bandbreite, einer verbesserten Leistungsintegrität (PI), einer verbesserten Signalintegrität (SI) und eines geringeren Stromverbrauchs hat.
  • In 19 werden Bondpads 126 auf den rückseitigen Interconnect-Strukturen 121 über dem ersten Schnittstellen-Die 111A und dem zweiten Schnittstellen-Die 111B ausgebildet, ein zweiter integrierter Schaltungs-Die 50B wird durch Lötbonden mit den rückseitigen Interconnect-Strukturen 121 über dem ersten Schnittstellen-Die 111A und dem zweiten Schnittstellen-Die 111B gebondet, und ein dritter integrierter Schaltungs-Die 50C wird durch Lötbonden mit der rückseitigen Interconnect-Struktur 121 über dem zweiten Schnittstellen-Die 111B gebondet. Die Bondpads 126 und die leitfähigen Verbinder 128 können über den rückseitigen Interconnect-Strukturen 121 aus Materialien und unter Verwendung von Prozessen ausgebildet werden, die denen der Bondpads 126 bzw. der leitfähigen Verbinder 128 gleichen oder ähneln, die oben in Bezug auf 6 beschrieben wurden.
  • Eine gewünschte Art und Menge der integrierten Schaltungs-Dies 50 kann mit der rückseitigen Interconnect-Struktur 121 durch Lötbonden gebondet werden, beispielsweise einer oder mehrere der zweiten integrierten Schaltungs-Dies 50B und einer oder mehrere der dritten integrierten Schaltungs-Dies 50C. In der gezeigten Ausführungsform wird ein einzelner zweiter integrierter Schaltungs-Die 50B mit den rückseitigen Interconnect-Strukturen 121 über dem ersten Schnittstellen-Die 111A und dem zweiten Schnittstellen-Die 111B gebondet, und ein einzelner dritter integrierter Schaltungs-Die 50C wird mit der rückseitigen Interconnect-Struktur 121 über dem zweiten Schnittstellen-Die 111B gebondet. Der zweite integrierte Schaltungs-Die 50B kann aus einem Brücken-Die bestehen, der aus einer Logikvorrichtung oder einer passiven Vorrichtung bestehen kann. In Ausführungsformen, in denen der zweite integrierte Schaltungs-Die 50B aus einer Logikvorrichtung besteht, kann der zweite integrierte Schaltungs-Die 50B eine CPU, eine GPU, ein SoC, ein Mikrocontroller oder dergleichen sein. In Ausführungsformen, in denen der zweite integrierte Schaltungs-Die 50B aus einer passiven Vorrichtung besteht, kann der zweite integrierte Schaltungs-Die 50B ein Eingang-Ausgang-Die (E/A-Die), ein SED-Die oder dergleichen sein. Der dritte integrierte Schaltungs-Die 50C kann aus einer Speichervorrichtung bestehen, etwa einem DRAM-Die, einem SRAM-Die, einem NAND-Flash-Die, einem HMC-Modul, einem HBM-Modul oder dergleichen. Obwohl der dritte integrierte Schaltungs-Die 50C als einzelner integrierter Schaltungs-Die gezeigt ist, kann der dritte integrierte Schaltungs-Die 50C mehrere gestapelte integrierte Schaltungs-Dies (auch als Die-Stapel bezeichnet) aufweisen.
  • Der zweite integrierte Schaltungs-Die 50B und der dritte integrierte Schaltungs-Die 50C werden mit Lotbonds an den rückseitigen Interconnect-Strukturen 121 angebracht, etwa mit den leitfähigen Verbindern 128. Der zweite integrierte Schaltungs-Die 50B und der dritte integrierte Schaltungs-Die 50C können z.B. unter Verwendung eines Pick-and-Place-Werkzeugs auf den rückseitigen Interconnect-Strukturen 121 angeordnet werden. Das Anbringen des zweiten integrierten Schaltungs-Die 50B und des dritten integrierten Schaltungs-Die 50C an den rückseitigen Interconnect-Strukturen 121 kann ein Anordnen des zweiten integrierten Schaltungs-Die 50B und des dritten integrierten Schaltungs-Die 50C auf den rückseitigen Interconnect-Strukturen 121 und ein Aufschmelzen der leitfähigen Verbinder 128 umfassen. Die leitfähigen Verbinder 128 bilden Verbindungen zwischen den Bondpads 126 auf den rückseitigen Interconnect-Strukturen 121 und den Die-Verbindern 66 des zweiten integrierten Schaltungs-Die 50B und des dritten integrierten Schaltungs-Die 50C, wodurch der erste Schnittstellen-Die 111A und der zweite Schnittstellen-Die 111B elektrisch über die rückseitigen Interconnect-Strukturen 121 mit dem zweiten integrierten Schaltungs-Die 50B und dem dritten integrierten Schaltungs-Die 50C verbunden werden.
  • Ein Unterfüllungsmaterial 129 kann um die leitfähigen Verbinder 128 herum und zwischen den rückseitigen Interconnect-Strukturen 121 und sowohl dem zweiten integrierten Schaltungs-Die 50B als auch dem dritten integrierten Schaltungs-Die 50C ausgebildet werden. Wie in 19 gezeigt, kann das Unterfüllungsmaterial 129 aus einem durchgehenden Material oder zwei getrennten, unterbrochenen Materialien bestehen. Das Unterfüllungsmaterial 129 kann Spannungen verringern und die Verbindungen schützen, die aus dem Aufschmelzen der leitfähigen Verbinder 128 entstanden sind. Das Unterfüllungsmaterial 129 kann aus jedem geeigneten Unterfüllungsmaterial ausgebildet sein, etwa einer Formmasse, einem Epoxid oder dergleichen. Das Unterfüllungsmaterial 129 kann durch einen Kapillarflussprozess ausgebildet werden, nachdem der zweite integrierte Schaltungs-Die 50B und der dritte integrierte Schaltungs-Die 50C an den rückseitigen Interconnect-Strukturen 121 angebracht sind, oder kann durch ein geeignetes Abscheidungsverfahren ausgebildet werden, bevor der zweite integrierte Schaltungs-Die 50B und der dritte integrierte Schaltungs-Die 50C an den rückseitigen Interconnect-Strukturen 121 angebracht wurden. Das Unterfüllungsmaterial 129 kann in flüssiger oder halbflüssiger Form aufgetragen und nachfolgend ausgehärtet werden. In einigen Ausführungsformen wird das Unterfüllungsmaterial 129 weggelassen, und das Unterfüllungsmaterial 129 wird in nachfolgenden Figuren weggelassen.
  • Der erste integrierte Schaltungs-Die 50A, der zweite integrierte Schaltungs-Die 50B und der dritte integrierte Schaltungs-Die 50C können durch Prozesse eines gleichen Technologieknotens ausgebildet sein oder können durch Prozesse unterschiedlicher Technologieknoten ausgebildet sein. Beispielsweise kann der erste integrierte Schaltungs-Die 50A von einem fortgeschritteneren Prozessknoten als der zweite integrierte Schaltungs-Die 50B und/oder der dritte integrierte Schaltungs-Die 50C stammen. Der erste integrierte Schaltungs-Die 50A, der zweite integrierte Schaltungs-Die 50B und/oder der dritte integrierte Schaltungs-Die 50C können eine unterschiedliche Größe (z.B. eine unterschiedliche Höhe und/oder Fläche) oder können die gleiche Größe (z.B. die gleiche Höhe und/oder Fläche) aufweisen. Andere Kombinationen von integrierten Schaltungs-Dies sind ebenfalls möglich. In einigen Ausführungsformen können der erste integrierte Schaltungs-Die 50A, der zweite integrierte Schaltungs-Die 50B und der dritte integrierte Schaltungs-Die 50C eine Dicke von mehr als etwa 100 µm aufweisen.
  • Der erste integrierte Schaltungs-Die 50A und der dritte integrierte Schaltungs-Die 50C können durch die rückseitigen Interconnect-Strukturen 121 elektrisch miteinander und mit dem zweiten integrierten Schaltungs-Die 50B verbunden sein. Der erste integrierte Schaltungs-Die 50A ist durch Hybridbonds zwischen den Die-Verbindern 66 und den Bondpads 122 physisch und elektrisch mit der rückseitigen Interconnect-Struktur 121 auf dem ersten Schnittstellen-Die 111A verbunden. Der zweite integrierte Schaltungs-Die 50B ist durch Lotbonds zwischen den Die-Verbindern 66 und den Bondpads 126 physisch und elektrisch mit den rückseitigen Interconnect-Strukturen 121 auf dem ersten Schnittstellen-Die 111A und dem zweiten Schnittstellen-Die 111B verbunden. Der dritte integrierte Schaltungs-Die 50C ist durch Lotbonds zwischen den Die-Verbindern 66 und den Bondpads 126 physisch und elektrisch mit der rückseitigen Interconnect-Struktur 121 auf dem zweiten Schnittstellen-Die 111B verbunden. In einigen Ausführungsformen kann der erste integrierte Schaltungs-Die 50A aus einem Logik-Die bestehen, der zweite integrierte Schaltungs-Die 50B kann aus einem Brücken-Die bestehen und der dritte integrierte Schaltungs-Die 50C kann aus einem Speicher-Die bestehen. Der erste integrierte Schaltungs-Die 50A hat einen relativ kleineren Mittenabstand der Die-Verbinder 66 und eine höhere Schaltungsdichte, während der zweite integrierte Schaltungs-Die 50B und der dritte integrierte Schaltungs-Die 50C relativ größere Mittenabstände der Die-Verbinder 66 und eine niedrigere Schaltungsdichte haben. Das Bonden des ersten integrierten Schaltungs-Die 50A mit der rückseitigen Interconnect-Struktur 121 durch Hybridbonden erzielt Vorteile, wie z. B. einen schmaleren Höcker-Mittenabstand, eine höhere Bandbreite und eine verbesserte Vorrichtungsleistung. Das Bonden des zweiten integrierten Schaltungs-Die 50B und des dritten integrierten Schaltungs-Die 50C mit den rückseitigen Interconnect-Strukturen 121 durch Lötbonden verringert die Kosten.
  • In 20 wird ein zweites Verkapselungsmaterial 133 auf dem ersten Schnittstellen-Die 111A, dem zweiten Schnittstellen-Die 111B und dem ersten Verkapselungsmaterial 131 und um den ersten integrierten Schaltungs-Die 50A, den zweiten integrierten Schaltungs-Die 50B und den dritten integrierten Schaltungs-Die 50C herum ausgebildet. Das zweite Verkapselungsmaterial 133 kann aus Materialien und unter Verwendung von Prozessen ausgebildet werden, die die denen des Verkapselungsmaterials 130 gleichen oder ähneln, die oben in Bezug auf 8 beschrieben wurden. Das zweite Verkapselungsmaterial 133 kann so verdünnt werden, dass Rückseiten des ersten integrierten Schaltungs-Die 50A, des zweiten integrierten Schaltungs-Die 50B und des dritten integrierten Schaltungs-Die 50C freigelegt werden.
  • In 21 wird das Trägersubstrat 100 entfernt; eine vorderseitige Interconnect-Struktur 150 wird auf Vorderseiten des ersten Schnittstellen-Die 111A und des zweiten Schnittstellen-Die 111B ausgebildet; und optional wird eine Wärmeableitungsschicht 159 auf dem zweiten Verkapselungsmaterial 133, dem ersten integrierten Schaltungs-Die 50A, dem zweiten integrierten Schaltungs-Die 50B und dem dritten integrierten Schaltungs-Die 50C ausgebildet. Die Wärmeableitungsschicht 159, das Verkapselungsmaterial 130, der erste integrierte Schaltungs-Die 50A, der zweite integrierte Schaltungs-Die 50B, der dritte integrierte Schaltungs-Die 50C, der erste Schnittstellen-Die 111A und der zweite Schnittstellen-Die 111B bilden eine dritte verpackte Komponente 400. Ein Trägersubstrat-Entbonden wird durchgeführt, um das Trägersubstrat 100 von dem ersten Schnittstellen-Die 111A, dem zweiten Schnittstellen-Die 111B und dem ersten Verkapselungsmaterial 131 zu lösen. In einigen Ausführungsformen umfasst der Entbondungsprozess ein Projizieren eines Lichts wie eines Laserlichts oder eines UV-Lichts auf die Trennschicht 102, so dass sich die Trennschicht 102 unter der Wärme des Lichts zersetzt und das Trägersubstrat 100 entfernt werden kann. Wie in 21 gezeigt, können Oberflächen des ersten Schnittstellen-Die 111A, des zweiten Schnittstellen-Die 111B und des ersten Verkapselungsmaterials 131 freiliegen, nachdem das Trägersubstrat 100 und die Trennschicht 102 entfernt wurden.
  • Die vorderseitige Interconnect-Struktur 150 kann aus Materialien und unter Verwendung von Prozessen ausgebildet werden, die denen der vorderseitigen Interconnect-Struktur 150 gleichen oder ähneln, die oben in Bezug auf 10 beschrieben wurden. Die vorderseitige Interconnect-Struktur 150 weist dielektrische Schichten 152 und Metallisierungsschichten 154 in den dielektrischen Schichten 152 auf. Die dielektrischen Schichten 152 und die Metallisierungsschichten 154 können aus Materialien und unter Verwendung von Prozessen ausgebildet werden, die denen der dielektrischen Schichten 152 bzw. der Metallisierungsschichten 154 gleichen oder ähneln.
  • UBMs 156 und leitfähige Verbinder 158 werden für eine externe Verbindung mit der vorderseitigen Interconnect-Struktur 150 ausgebildet. Die UBMs 156 und die leitfähigen Verbinder 158 können aus Materialien und unter Verwendung von Prozessen ausgebildet werden, die denen der UBMs 156 bzw. der leitfähigen Verbinder 158 gleichen oder ähneln, die oben in Bezug auf 10 beschrieben wurden. Die UBMs 156 weisen Höckerabschnitte auf und entlang einer oberen Fläche einer obersten dielektrischen Schicht der dielektrischen Schichten 152 der vorderseitigen Interconnect-Struktur 150 auf und weisen Durchkontaktierungsabschnitte auf, die sich durch die oberste dielektrische Schicht der dielektrischen Schichten 152 der vorderseitigen Interconnect-Struktur 150 erstrecken. Die Durchkontaktierungsabschnitte können physisch und elektrisch mit einer obersten Metallisierungsschicht der Metallisierungsschichten 154 der vorderseitigen Interconnect-Struktur 150 verbunden sein. Die UBMs 156 können mit den leitfähigen Durchkontaktierungen 114, dem ersten integrierten Schaltungs-Die 50A, dem zweiten integrierten Schaltungs-Die 50B und dem dritten integrierten Schaltungs-Die 50C elektrisch verbunden sein.
  • Die Wärmeableitungsschicht 159 wird über dem zweiten Verkapselungsmaterial 133, dem ersten integrierten Schaltungs-Die 50A, dem zweiten integrierten Schaltungs-Die 50B und dem dritten integrierten Schaltungs-Die 50C ausgebildet. Die Wärmeableitungsschicht 159 ist aus einem Material mit hoher Wärmeleitfähigkeit ausgebildet, etwa einem Metall oder einem Metallnitrid. In einigen Ausführungsformen kann die Wärmeableitungsschicht 159 aus Aluminium, Titan, Titannitrid, Nickel, Nickelvanadium, Silber, Gold, Kupfer, Kombinationen davon oder dergleichen ausgebildet sein. Die Wärmeableitungsschicht 159 kann konform durch einen PVD-Prozess wie Sputtern oder Aufdampfen; einen Plattierungsprozess wie stromloses Plattieren oder Elektroplattieren; einen Druckprozess wie Tintenstrahldruck; oder dergleichen ausgebildet werden. In einigen Ausführungsformen wird die Wärmeableitungsschicht 159 durch einen Sputterprozess aus Kupfer ausgebildet. Die Wärmeableitungsschicht 159 kann einbezogen werden, um die Wärmeableitung von dem ersten integrierten Schaltungs-Die 50A, dem zweiten integrierten Schaltungs-Die 50B und dem dritten integrierten Schaltungs-Die 50C zu erhöhen. In einigen Ausführungsformen kann die Wärmeableitungsschicht 159 vor dem Entfernen des Trägersubstrats 100 über dem zweiten Verkapselungsmaterial 133, dem ersten integrierten Schaltungs-Die 50A, dem zweiten integrierten Schaltungs-Die 50B und dem dritten integrierten Schaltungs-Die 50C ausgebildet werden. In einigen Ausführungsformen kann die Wärmeableitungsschicht 159 weggelassen werden.
  • Das Einbeziehen des Hybridbondens des ersten integrierten Schaltungs-Die 50A mit der rückseitigen Interconnect-Struktur 121 über dem ersten Schnittstellen-Die 111A sowie des Lötbondens des zweiten integrierten Schaltungs-Die 50B und des dritten integrierten Schaltungs-Die 50C mit den rückseitigen Interconnect-Strukturen 121 über dem ersten Schnittstellen-Die 111A und dem zweiten Schnittstellen-Die 111B ermöglicht es, Vorteile sowohl aus dem Hybridbonden als auch aus dem Lötbonden zu erzielen. Zum Beispiel ermöglicht das Hybridbonden des ersten integrierten Schaltungs-Die 50A ein Bonden von Dies mit kleinen Mittenabständen mit der rückseitigen Interconnect-Struktur 121, bietet eine höhere Bandbreite und eine verbesserte Vorrichtungsleistung. Das Lötbonden des zweiten integrierten Schaltungs-Die 50B und des dritten integrierten Schaltungs-Die 50C verringert die Kosten, während immer noch für ausreichend kleine Bond-Mittenabstände gesorgt wird.
  • Die 22 bis 26 zeigen eine Ausführungsform, bei der drei integrierte Schaltungs-Dies 50 mit zwei Schnittstellen-Dies 111 gebondet werden. Wie in 19 gezeigt, wird insbesondere ein erster integrierter Schaltungs-Die 50A auf einen ersten Schnittstellen-Die 111A hybridgebondet, ein zweiter integrierter Schaltungs-Die 50B wird auf den ersten Schnittstellen-Die 111A und einen zweiten Schnittstellen-Die 111B lötgebondet und ein dritter integrierter Schaltungs-Die 50C wird auf den zweiten Schnittstellen-Die 111B lötgebondet. Die 22 bis 26 zeigen eine Ausführungsform, bei der ein Package eine Vorderseiten-Vorderseiten-Struktur aufweist, bei der die Vorderseiten der integrierten Schaltungs-Dies 50 den Vorderseiten der Schnittstellen-Dies 111 zugewandt sind. Die 22 bis 26 zeigen Querschnittsansichten von Zwischenschritten während eines Verfahrens zum Ausbilden einer vierten verpackten Komponente 500 (gezeigt in 26) gemäß einigen Ausführungsformen.
  • In 22 sind ein erster Schnittstellen-Die 111A und ein zweiter Schnittstellen-Die 111B an einem Trägersubstrat 100 angebracht. Rückseiten des ersten Schnittstellen-Die 111A und des zweiten Schnittstellen-Die 111B sind durch eine Trennschicht 102 an dem Trägersubstrat 100 angebracht. Das Trägersubstrat 100 und die Trennschicht 102 können aus Materialien und unter Verwendung von Prozessen ausgebildet werden, die denen des Trägersubstrats 100 bzw. der Trennschicht 102 ähneln oder gleichen, die oben in Bezug auf 2 beschrieben wurden. Der erste Schnittstellen-Die 111A und der zweite Schnittstellen-Die 111B können dem Schnittstellen-Die 111 gleichen oder ähneln, der oben in Bezug auf 2 beschrieben wurde. Sowohl der erste Schnittstellen-Die 111A als auch der zweite Schnittstellen-Die 111B können ein Schnittstellensubstrat 110, eine dielektrische Schicht 112 auf einer Vorderseite des Schnittstellensubstrats 110, aktive Vorrichtungen 113, die in und/oder auf der Vorderseite des Schnittstellensubstrats 110 ausgebildet sind, und leitfähige Durchkontaktierungen 114 aufweisen, die sich durch die dielektrische Schicht 112 und in das Schnittstellensubstrat 110 hinein erstrecken. Der erste Schnittstellen-Die 111A und der zweite Schnittstellen-Die 111B können seitlich benachbart zueinander sein und können durch eine Lücke getrennt sein.
  • Eine vorderseitige Interconnect-Struktur 160 ist über einer Vorderseite sowohl des ersten Schnittstellen-Die 111A als auch des zweiten Schnittstellen-Die 111B ausgebildet. Die vorderseitigen Interconnect-Strukturen 160 weisen dielektrische Schichten 162, Metallisierungsschichten 164 in den dielektrischen Schichten 162, dielektrische Schichten 166 und Bondpads 168 in den dielektrischen Schichten 166 auf. Die Metallisierungsschichten 164 sind elektrisch mit den leitfähigen Durchkontaktierungen 114 des ersten Schnittstellen-Die 111A und des zweiten Schnittstellen-Die 111B verbunden. Die Bondpads 168 sind elektrisch mit den Metallisierungsschichten 164 und über die Metallisierungsschichten 164 mit den leitfähigen Durchkontaktierungen 114 des ersten Schnittstellen-Die 111A und des zweiten Schnittstellen-Die 111B verbunden. Die vorderseitige Interconnect-Struktur 160 kann aus Materialien und unter Verwendung von Prozessen ausgebildet werden, die denen der rückseitigen Interconnect-Struktur 121 gleichen oder ähneln, die oben in Bezug auf 4 beschrieben wurden. Insbesondere können die dielektrischen Schichten 162, die Metallisierungsschichten 164, die dielektrischen Schichten 166 und die Bondpads 168 aus Materialien und unter Verwendung von Prozessen ausgebildet werden, die denen der dielektrischen Schichten 116, der Metallisierungsschichten 118, der dielektrische Schicht 120 bzw. der Bondpads 122 gleichen oder ähneln.
  • Auf der Trennschicht 102 und um den ersten Schnittstellen-Die 111A und den zweiten Schnittstellen-Die 111B herum wird ein erstes Verkapselungsmaterial 131 ausgebildet. Das erste Verkapselungsmaterial 131 kann aus Materialien und unter Verwendung von Prozessen ausgebildet werden, die denen des ersten Verkapselungsmaterials 131 gleichen oder ähneln, die oben in Bezug auf 17 beschrieben wurden. Das erste Verkapselungsmaterial 131 wird so verdünnt, dass die Bondpads 168 der vorderseitigen Interconnect-Struktur 160 freigelegt werden. Nach dem Verdünnungsprozess sind die oberen Flächen des ersten Verkapselungsmaterials 131, der Bondpads 168 und der dielektrischen Schichten 166 (innerhalb von Prozessschwankungen) koplanar. Das Verdünnen wird durchgeführt, bis die Bondpads 168 freigelegt sind. In einigen Ausführungsformen entfernt das Verdünnen Abschnitte des ersten Verkapselungsmaterials 131, die die vorderseitige Interconnect-Struktur 160 bedecken, bis nichts von dem ersten Verkapselungsmaterial 131 über der vorderseitigen Interconnect-Struktur 160 verbleibt.
  • In 23 wird ein erster integrierter Schaltungs-Die 50A durch Hybridbonden mit der vorderseitigen Interconnect-Struktur 160 über dem ersten Schnittstellen-Die 111A gebondet. Eine gewünschte Art und Menge der integrierten Schaltungs-Dies 50 kann durch Hybridbonden mit der vorderseitigen Interconnect-Struktur 160 gebondet werden, beispielsweise einer oder mehrere der ersten integrierten Schaltungs-Dies 50A. In der gezeigten Ausführungsform ist ein einzelner erster integrierter Schaltungs-Die 50A mit der vorderseitigen Interconnect-Struktur 160 gebondet. Der erste integrierte Schaltungs-Die 50A kann aus einer Logikvorrichtung bestehen, beispielsweise einer CPU, einer GPU, einem SoC, einem Mikrocontroller oder dergleichen.
  • Der erste integrierte Schaltungs-Die 50A ist mit der vorderseitigen Interconnect-Struktur 160 in einer Hybridbondkonfiguration gebondet. Der erste integrierte Schaltungs-Die 50A ist mit der Vorderseite nach unten angeordnet, so dass die Vorderseite des ersten integrierten Schaltungs-Die 50A der vorderseitigen Interconnect-Struktur 160 zugewandt ist und die Rückseite des ersten integrierten Schaltungs-Die 50A von der vorderseitigen Interconnect-Struktur 160 abgewandt ist. Dies kann als Vorderseiten-Vorderseiten-Konfiguration (F2F) bezeichnet werden, da die Vorderseite des ersten integrierten Schaltungs-Die 50A der Vorderseite des ersten Schnittstellen-Die 111A zugewandt ist. Die dielektrische Schicht 68 des ersten integrierten Schaltungs-Die 50A kann mit der dielektrischen Schicht 166 direktgebondet werden, und die Die-Verbinder 66 des ersten integrierten Schaltungs-Die 50A können mit den Bondpads 168 direktgebondet werden.
  • Der erste integrierte Schaltungs-Die 50A wird ohne die Verwendung von Lotverbindungen (z.B. Mikrohöckern oder dergleichen) mit der vorderseitigen Interconnect-Struktur 160 gebondet. Durch Direktbonden des ersten integrierten Schaltungs-Die 50A mit der vorderseitigen Interconnect-Struktur 160 können Vorteile erzielt werden, wie z. B. ein schmalerer Höcker-Mittenabstand; Packages mit kleinem Formfaktor durch Verwendung von Hybridbonds; kleinere Skalierbarkeit des Bond-Mittenabstands für Chip-E/A, um Die-Die-Interconnects mit hoher Dichte zu erreichen; verbesserte mechanische Haltbarkeit; verbesserte elektrische Leistung; weniger Defekte; und erhöhten Ertrag. Ferner können kleinere Die-Die-Abstände zwischen dem ersten integrierten Schaltungs-Die 50A und weiteren integrierten Schaltungs-Dies erreicht werden, was die Vorteile eines kleineren Formfaktors, einer höheren Bandbreite, einer verbesserten Leistungsintegrität (PI), einer verbesserten Signalintegrität (SI) und eines geringeren Stromverbrauchs hat.
  • In 24 werden Bondpads 126 auf den vorderseitigen Interconnect-Strukturen 160 über dem ersten Schnittstellen-Die 111A und dem zweiten Schnittstellen-Die 111B ausgebildet, ein zweiter integrierter Schaltungs-Die 50B wird durch Lötbonden mit den vorderseitigen Interconnect-Strukturen 160 über dem ersten Grenzfläche-Die 111A und dem zweiten Schnittstellen-Die 111B gebondet, und ein dritter integrierter Schaltungs-Die 50C wird durch Lötbonden mit der vorderseitigen Interconnect-Struktur 160 über dem zweiten Schnittstellen-Die 111B gebondet. Die Bondpads 126 und die leitfähigen Verbinder 128 können über den vorderseitigen Interconnect-Strukturen 160 aus Materialien und unter Verwendung von Prozessen ausgebildet werden, die denen der Bondpads 126 bzw. der leitfähigen Verbinder 128 gleichen oder ähneln, die oben in Bezug auf 6 beschrieben wurden.
  • Eine gewünschte Art und Menge der integrierten Schaltungs-Dies 50 kann durch Lötbonden mit der vorderseitigen Interconnect-Struktur 160 gebondet werden, beispielsweise einer oder mehrere der zweiten integrierten Schaltungs-Dies 50B und einer oder mehrere der dritten integrierten Schaltungs-Dies 50C. In der gezeigten Ausführungsform ist ein einzelner zweiter integrierter Schaltungs-Die 50B mit den vorderseitigen Interconnect-Strukturen 160 über dem ersten Schnittstellen-Die 111A und dem zweiten Schnittstellen-Die 111B gebondet, und ein einzelner dritter integrierter Schaltungs-Die 50C ist mit der vorderseitigen Interconnect-Struktur 160 über dem zweiten Schnittstellen-Die 111B gebondet. Der zweite integrierte Schaltungs-Die 50B kann aus einem Brücken-Die bestehen, der aus einer Logikvorrichtung oder einer passiven Vorrichtung bestehen kann. In Ausführungsformen, in denen der zweite integrierte Schaltungs-Die 50B aus einer Logikvorrichtung besteht, kann der zweite integrierte Schaltungs-Die 50B eine CPU, eine GPU, ein SoC, ein Mikrocontroller oder dergleichen sein. In Ausführungsformen, in denen der zweite integrierte Schaltungs-Die 50B aus einer passiven Vorrichtung besteht, kann der zweite integrierte Schaltungs-Die 50B ein Eingang-Ausgang-Die (E/A-Die), ein SED-Die oder dergleichen sein. Der dritte integrierte Schaltungs-Die 50C kann aus einer Speichervorrichtung bestehen, etwa einem DRAM-Die, einem SRAM-Die, einem NAND-Flash-Die, einem HMC-Modul, einem HBM-Modul oder dergleichen. Obwohl der dritte integrierte Schaltungs-Die 50C als einzelner integrierter Schaltungs-Die gezeigt ist, kann der dritte integrierte Schaltungs-Die 50C mehrere gestapelte integrierte Schaltungs-Dies (auch als Die-Stapel bezeichnet) aufweisen.
  • Der zweite integrierte Schaltungs-Die 50B und der dritte integrierte Schaltungs-Die 50C werden mit Lotbonds an den vorderseitigen Interconnect-Strukturen 160 angebracht, etwa mit den leitfähigen Verbindern 128. Der zweite integrierte Schaltungs-Die 50B und der dritte integrierte Schaltungs-Die 50C können z.B. unter Verwendung eines Pick-and-Place-Werkzeugs auf den vorderseitigen Interconnect-Strukturen 160 angeordnet werden. Das Anbringen des zweiten integrierten Schaltungs-Die 50B und des dritten integrierten Schaltungs-Die 50C an den vorderseitigen Interconnect-Strukturen 160 kann ein Anordnen des zweiten integrierten Schaltungs-Die 50B und des dritten integrierten Schaltungs-Die 50C auf den vorderseitigen Interconnect-Strukturen 160 und ein Aufschmelzen der leitfähigen Verbinder 128 umfassen. Die leitfähigen Verbinder 128 bilden Verbindungen zwischen den Bondpads 126 auf den vorderseitigen Interconnect-Strukturen 160 und den Die-Verbindern 66 des zweiten integrierten Schaltungs-Die 50B und des dritten integrierten Schaltungs-Die 50C, wodurch der erste Schnittstellen-Die 111A und der zweite Schnittstellen-Die 111B elektrisch über die vorderseitigen Interconnect-Strukturen 160 mit dem zweiten integrierten Schaltungs-Die 50B und dem dritten integrierten Schaltungs-Die 50C verbunden werden.
  • Ein Unterfüllungsmaterial 129 kann um die leitfähigen Verbinder 128 herum und zwischen den vorderseitigen Interconnect-Strukturen 160 und sowohl dem zweiten integrierten Schaltungs-Die 50B als auch dem dritten integrierten Schaltungs-Die 50C ausgebildet werden. Wie in 24 gezeigt, kann das Unterfüllungsmaterial 129 aus einem durchgehenden Material oder zwei getrennten, unterbrochenen Materialien bestehen. Das Unterfüllungsmaterial 129 kann Spannungen verringern und die Verbindungen schützen, die aus dem Aufschmelzen der leitfähigen Verbinder 128 entstanden sind. Das Unterfüllungsmaterial 129 kann aus jedem geeigneten Unterfüllungsmaterial ausgebildet sein, etwa einer Formmasse, einem Epoxid oder dergleichen. Das Unterfüllungsmaterial 129 kann durch einen Kapillarflussprozess ausgebildet werden, nachdem der zweite integrierte Schaltungs-Die 50B und der dritte integrierte Schaltungs-Die 50C an den vorderseitigen Interconnect-Strukturen 160 angebracht sind, oder kann durch ein geeignetes Abscheidungsverfahren ausgebildet werden, bevor der zweite integrierte Schaltungs-Die 50B und der dritte integrierte Schaltungs-Die 50C an den vorderseitigen Interconnect-Strukturen 160 angebracht wurden. Das Unterfüllungsmaterial 129 kann in flüssiger oder halbflüssiger Form aufgetragen und nachfolgend ausgehärtet werden. In einigen Ausführungsformen wird das Unterfüllungsmaterial 129 weggelassen, und das Unterfüllungsmaterial 129 wird in nachfolgenden Figuren weggelassen.
  • Der erste integrierte Schaltungs-Die 50A, der zweite integrierte Schaltungs-Die 50B und der dritte integrierte Schaltungs-Die 50C können durch Prozesse eines gleichen Technologieknotens ausgebildet sein oder können durch Prozesse unterschiedlicher Technologieknoten ausgebildet sein. Beispielsweise kann der erste integrierte Schaltungs-Die 50A von einem fortgeschritteneren Prozessknoten als der zweite integrierte Schaltungs-Die 50B und/oder der dritte integrierte Schaltungs-Die 50C stammen. Der erste integrierte Schaltungs-Die 50A, der zweite integrierte Schaltungs-Die 50B und/oder der dritte integrierte Schaltungs-Die 50C können eine unterschiedliche Größe (z.B. eine unterschiedliche Höhe und/oder Fläche) oder können die gleiche Größe (z.B. die gleiche Höhe und/oder Fläche) aufweisen. Andere Kombinationen von integrierten Schaltungs-Dies sind ebenfalls möglich. In einigen Ausführungsformen können der erste integrierte Schaltungs-Die 50A, der zweite integrierte Schaltungs-Die 50B und der dritte integrierte Schaltungs-Die 50C eine Dicke von mehr als etwa 100 µm aufweisen.
  • Der erste integrierte Schaltungs-Die 50A und der dritte integrierte Schaltungs-Die 50C können durch die vorderseitigen Interconnect-Strukturen 160 elektrisch miteinander und mit dem zweiten integrierten Schaltungs-Die 50B verbunden sein. Der erste integrierte Schaltungs-Die 50A ist durch Hybridbonds zwischen den Die-Verbindern 66 und den Bondpads 168 physisch und elektrisch mit der vorderseitigen Interconnect-Struktur 160 auf dem ersten Schnittstellen-Die 111A verbunden. Der zweite integrierte Schaltungs-Die 50B ist durch Lotbonds zwischen den Die-Verbindern 66 und den Bondpads 126 physisch und elektrisch mit den vorderseitigen Interconnect-Strukturen 160 auf dem ersten Schnittstellen-Die 111A und dem zweiten Schnittstellen-Die 111B verbunden. Der dritte integrierte Schaltungs-Die 50C ist durch Lotbonds zwischen den Die-Verbindern 66 und den Bondpads 126 physisch und elektrisch mit der vorderseitigen Interconnect-Struktur 160 auf dem zweiten Schnittstellen-Die 111B verbunden. In einigen Ausführungsformen kann der erste integrierte Schaltungs-Die 50A aus einem Logik-Die bestehen, der zweite integrierte Schaltungs-Die 50B kann aus einem Brücken-Die bestehen und der dritte integrierte Schaltungs-Die 50C kann aus einem Speicher-Die bestehen. Der erste integrierte Schaltungs-Die 50A hat einen relativ kleineren Mittenabstand der Die-Verbinder 66 und eine höhere Schaltungsdichte, während der zweite integrierte Schaltungs-Die 50B und der dritte integrierte Schaltungs-Die 50C relativ größere Mittenabstände der Die-Verbinder 66 und eine niedrigere Schaltungsdichte haben. Das Bonden des ersten integrierten Schaltungs-Die 50A mit der vorderseitigen Interconnect-Struktur 160 durch Hybridbonden erzielt Vorteile, wie z. B. einen schmaleren Höcker-Mittenabstand, eine höhere Bandbreite und eine verbesserte Vorrichtungsleistung. Das Bonden des zweiten integrierten Schaltungs-Die 50B und des dritten integrierten Schaltungs-Die 50C mit der vorderseitigen Interconnect-Struktur 160 durch Lötbonden verringert die Kosten.
  • In 25 wird ein zweites Verkapselungsmaterial 133 auf dem ersten Schnittstellen-Die 111A, dem zweiten Schnittstellen-Die 111B und dem ersten Verkapselungsmaterial 131 und um den ersten integrierten Schaltungs-Die 50A, den zweiten integrierten Schaltungs-Die 50B und den dritten integrierten Schaltungs-Die 50C herum ausgebildet. Das zweite Verkapselungsmaterial 133 kann aus Materialien und unter Verwendung von Prozessen ausgebildet werden, die die denen des Verkapselungsmaterials 130 gleichen oder ähneln, die oben in Bezug auf 8 beschrieben wurden. Das zweite Verkapselungsmaterial 133 kann so verdünnt werden, dass Rückseiten des ersten integrierten Schaltungs-Die 50A, des zweiten integrierten Schaltungs-Die 50B und des dritten integrierten Schaltungs-Die 50C freigelegt werden.
  • In 26 wird das Trägersubstrat 100 entfernt; die Rückseiten der Schnittstellensubstrate 110 und des ersten Verkapselungsmaterials 131 werden verdünnt; eine rückseitige Interconnect-Struktur 170 wird auf den Rückseiten der Schnittstellensubstrate 110 und des ersten Verkapselungsmaterials 131 ausgebildet; und optional wird eine Wärmeableitungsschicht 159 auf dem Verkapselungsmaterial 130, dem ersten integrierten Schaltungs-Die 50A und dem zweiten integrierten Schaltungs-Die 50B ausgebildet. Die Wärmeableitungsschicht 159, das Verkapselungsmaterial 130, der erste integrierte Schaltungs-Die 50A, der zweite integrierte Schaltungs-Die 50B, der dritte integrierte Schaltungs-Die 50C, der erste Schnittstellen-Die 111A und der zweite integrierte Schaltungs-Die 111B bilden eine vierte verpackte Komponente 500. Ein Trägersubstrat-Entbonden wird durchgeführt, um das Trägersubstrat 100 von dem ersten Schnittstellen-Die 111A, dem zweiten Schnittstellen-Die 111B und dem ersten Verkapselungsmaterial 131 zu lösen. In einigen Ausführungsformen umfasst der Entbondungsprozess ein Projizieren eines Lichts wie eines Laserlichts oder eines UV-Lichts auf die Trennschicht 102, so dass sich die Trennschicht 102 unter der Wärme des Lichts zersetzt und das Trägersubstrat 100 entfernt werden kann. Wie in 26 gezeigt, können Oberflächen des ersten Schnittstellen-Die 111A, des zweiten Schnittstellen-Die 111B und des ersten Verkapselungsmaterials 131 freiliegen, nachdem das Trägersubstrat 100 und die Trennschicht 102 entfernt wurden.
  • Die Schnittstellensubstrate 110 und das erste Verkapselungsmaterial 131 können durch einen Planarisierungsprozess verdünnt werden, der auf die Schnittstellensubstrate 110 und das erste Verkapselungsmaterial 131 so angewendet wird, dass die leitfähigen Durchkontaktierungen 114 freigelegt werden. Nachdem die leitfähigen Durchkontaktierungen 114 freigelegt sind, erstrecken sich die leitfähigen Durchkontaktierungen 114 durch die Schnittstellensubstrate 110 und können als TSVs bezeichnet werden. Das Planarisieren kann Abschnitte der Schnittstellensubstrate 110 gegenüber der dielektrischen Schicht 112 so entfernen, dass die leitfähigen Durchkontaktierungen 114 freigelegt werden. Das Planarisieren kann durch irgendeinen geeigneten Prozess erreicht werden, beispielsweise ein CMP, einen Schleifprozess, einen Rückätzprozess oder dergleichen oder eine Kombination davon. Nach dem Planarisieren können sich die leitfähigen Durchkontaktierungen 114 vollständig durch die Schnittstellensubstrate 110 erstrecken und für eine Verbindung zwischen entgegengesetzten Seiten der Schnittstellensubstrate 110 sorgen.
  • Die rückseitige Interconnect-Struktur 170 kann aus Materialien und unter Verwendung von Prozessen ausgebildet werden, die denen der vorderseitigen Interconnect-Struktur 150 gleichen oder ähneln, die oben in Bezug auf 10 beschrieben wurden. Die rückseitige Interconnect-Struktur 170 weist dielektrische Schichten 172 und Metallisierungsschichten 174 in den dielektrischen Schichten 172 auf. Die dielektrischen Schichten 172 und die Metallisierungsschichten 174 können aus Materialien und unter Verwendung von Prozessen ausgebildet werden, die denen der dielektrischen Schichten 152 bzw. der Metallisierungsschichten 154 gleichen oder ähneln.
  • UBMs 176 und leitfähige Verbinder 178 werden für eine externe Verbindung mit der rückseitigen Interconnect-Struktur 170 ausgebildet. Die UBMs 176 und die leitfähigen Verbinder 178 können aus Materialien und unter Verwendung von Prozessen ausgebildet werden, die denen der UBMs 156 bzw. der leitfähigen Verbinder 158 gleichen oder ähneln, die oben in Bezug auf 10 beschrieben wurden. Die UBMs 176 weisen Höckerabschnitte auf und entlang einer oberen Fläche einer obersten dielektrischen Schicht der dielektrischen Schichten 172 der rückseitigen Interconnect-Struktur 170 auf und weisen Durchkontaktierungsabschnitte auf, die sich durch die oberste dielektrische Schicht der dielektrischen Schichten 172 der rückseitigen Interconnect-Struktur erstrecken 170 erstrecken. Die Durchkontaktierungsabschnitte können physisch und elektrisch mit einer obersten Metallisierungsschicht der Metallisierungsschichten 174 der rückseitigen Interconnect-Struktur 170 verbunden sein. Die UBMs 176 können elektrisch mit den leitfähigen Durchkontaktierungen 114, dem ersten integrierten Schaltungs-Die 50A und dem zweiten integrierten Schaltungs-Die 50B verbunden sein.
  • Die Wärmeableitungsschicht 159 wird über dem Verkapselungsmaterial 130, dem ersten integrierten Schaltungs-Die 50A und dem zweiten integrierten Schaltungs-Die 50B ausgebildet. Die Wärmeableitungsschicht 159 ist aus einem Material mit hoher Wärmeleitfähigkeit ausgebildet, etwa einem Metall oder einem Metallnitrid. In einigen Ausführungsformen kann die Wärmeableitungsschicht 159 aus Aluminium, Titan, Titannitrid, Nickel, Nickelvanadium, Silber, Gold, Kupfer, Kombinationen davon oder dergleichen ausgebildet sein. Die Wärmeableitungsschicht 159 kann konform durch einen PVD-Prozess wie Sputtern oder Aufdampfen; einen Plattierungsprozess wie stromloses Plattieren oder Elektroplattieren; einen Druckprozess wie Tintenstrahldruck; oder dergleichen ausgebildet werden. In einigen Ausführungsformen wird die Wärmeableitungsschicht 159 durch einen Sputterprozess aus Kupfer ausgebildet. Die Wärmeableitungsschicht 159 kann einbezogen werden, um die Wärmeableitung von dem ersten integrierten Schaltungs-Die 50A und dem zweiten integrierten Schaltungs-Die 50B zu erhöhen. In einigen Ausführungsformen kann die Wärmeableitungsschicht 159 über dem Verkapselungsmaterial 130, dem ersten integrierten Schaltungs-Die 50A und dem zweiten integrierten Schaltungs-Die 50B ausgebildet werden, bevor das Verkapselungsmaterial 130, der erste integrierte Schaltungs-Die 50A und der zweite integrierte Schaltungs-Die 50B an dem Trägersubstrat 140 angebracht wurden. In einigen Ausführungsformen kann die Wärmeableitungsschicht 159 weggelassen werden.
  • Das Einbeziehen des Hybridbondens des ersten integrierten Schaltungs-Die 50A mit der vorderseitigen Interconnect-Struktur 160 über dem ersten Schnittstellen-Die 111A sowie des Lötbondens des zweiten integrierten Schaltungs-Die 50B und des dritten integrierten Schaltungs-Die 50C mit den vorderseitigen Interconnect-Strukturen 160 über dem ersten Schnittstellen-Die 111A und dem zweiten Schnittstellen-Die 111B ermöglicht es, Vorteile sowohl aus dem Hybridbonden als auch aus dem Lötbonden zu erzielen. Zum Beispiel ermöglicht das Hybridbonden des ersten integrierten Schaltungs-Die 50A ein Bonden von Dies mit kleinen Mittenabständen mit der vorderseitigen Interconnect-Struktur 160, bietet eine höhere Bandbreite und eine verbesserte Vorrichtungsleistung. Das Lötbonden des zweiten integrierten Schaltungs-Die 50B und des dritten integrierten Schaltungs-Die 50C verringert die Kosten, während immer noch für ausreichend kleine Bond-Mittenabstände gesorgt wird.
  • Bestimmte Ausführungsformen können bestimmte Vorteile bieten. Das Bonden der ersten integrierten Schaltungs-Dies 50A mit den Schnittstellen-Dies 111 durch Hybridbonden ermöglicht es, Dies mit kleinen Mittenabständen mit den Schnittstellen-Dies 111 zu bonden, bietet eine höhere Bandbreite und eine verbesserte Vorrichtungsleistung. Das Bonden der zweiten integrierten Schaltungs-Dies 50B und/oder der dritten integrierten Schaltungs-Dies 50C mit den Schnittstellen-Dies 111 durch Lötbonden verringert die Kosten, während immer noch für ausreichend kleine Bond-Mittenabstände gesorgt wird.
  • Die oben beschriebenen Bondprozesse wurden so beschrieben, dass sie auf Die-Ebene erfolgen, wobei die integrierten Schaltungs-Dies 50 mit den Schnittstellen-Dies 111 gebondet werden, nachdem die Schnittstellen-Dies 111, die mit den integrierte Schaltungs-Dies 50 gebondet werden, in getrennte Dies vereinzelt wurden. Alternativ kann das Bonden auf Die-Wafer-Ebene oder Wafer-Wafer-Ebene durchgeführt werden, und es können nachfolgende Vereinzelungsprozesse durchgeführt werden.
  • Gemäß einer Ausführungsform weist ein Package einen ersten Interposer auf, wobei der erste Interposer eine erste Umverteilungsstruktur aufweist; einen ersten Die, der mit einem Dielektrikum-Dielektrikum-Bond und einem Metall-Metall-Bond mit einer ersten Oberfläche der ersten Umverteilungsstruktur gebondet ist; einen zweiten Die, der mit einem ersten Lotbond mit der ersten Oberfläche der ersten Umverteilungsstruktur gebondet ist; ein Verkapselungsmaterial um den ersten Die und den zweiten Die herum; und mehrere leitfähige Verbinder auf einer zweiten Seite der ersten Umverteilungsstruktur gegenüber dem ersten Die und dem zweiten Die. In einer Ausführungsform weist der erste Die einen Logik-Die auf, und der zweite Die weist einen Speicher-Die auf. In einer Ausführungsform weist das Package ferner einen zweiten Interposer benachbart zu dem ersten Interposer auf, wobei der zweite Interposer eine zweite Umverteilungsstruktur aufweist, wobei der zweite Die mit einem zweiten Lotbond mit einer ersten Oberfläche der zweiten Umverteilungsstruktur gebondet ist. In einer Ausführungsform weist das Package ferner einen dritten Die auf, der mit einem dritten Lotbond mit der ersten Oberfläche der zweiten Umverteilungsstruktur gebondet ist. In einer Ausführungsform weist das Package ferner ein zweites Verkapselungsmaterial auf, das sich von dem ersten Interposer zu dem zweiten Interposer erstreckt. In einer Ausführungsform sind eine obere Fläche des Verkapselungsmaterials, eine obere Fläche des ersten Die und eine obere Fläche des zweiten Die plan. In einer Ausführungsform weist das Package ferner eine Under-Bump-Metallisierung auf der ersten Oberfläche der ersten Umverteilungsstruktur auf, wobei der zweite Die durch das erste Lotbond auf der Under-Bump-Metallisierung mit der ersten Umverteilungsstruktur gebondet ist, und eine Oberfläche der Under-Bump-Metallisierung ist mit einer Oberfläche des ersten Die plan.
  • Gemäß einer weiteren Ausführungsform weist ein Halbleiter-Package einen ersten Schnittstellen-Die; einen zweiten Schnittstellen-Die benachbart zu dem ersten Schnittstellen-Die; ein erstes Verkapselungsmaterial, das sich von dem ersten Schnittstellen-Die zu dem zweiten Schnittstellen-Die erstreckt; einen ersten integrierten Schaltungs-Die, der durch ein Dielektrikum-Dielektrikum-Bond und ein Metall-Metall-Bond mit dem ersten Schnittstellen-Die gebondet ist; und einen zweiten integrierten Schaltungs-Die auf, der durch ein erstes Lotbond mit dem zweiten Schnittstellen-Die gebondet ist. In einer Ausführungsform ist der zweite integrierte Schaltungs-Die ferner durch ein zweites Lotbond mit dem ersten Schnittstellen-Die gebondet. In einer Ausführungsform weist das Halbleiter-Package ferner einen dritten integrierten Schaltungs-Die auf, der durch ein drittes Lotbond mit dem zweiten Schnittstellen-Die gebondet ist. In einer Ausführungsform besteht der erste integrierte Schaltungs-Die aus einem Logik-Die, der zweite integrierte Schaltungs-Die besteht aus einem Brücken-Die und der dritte integrierte Schaltungs-Die besteht aus einem Speicher-Die. In einer Ausführungsform weist der erste Schnittstellen-Die eine erste Interconnect-Struktur auf, der erste integrierte Schaltungs-Die ist mit einer ersten Oberfläche der ersten Interconnect-Struktur gebondet, der zweite Schnittstellen-Die weist eine zweite Interconnect-Struktur auf, der zweite integrierte Schaltungs-Die ist mit einer zweiten Oberfläche der zweiten Interconnect-Struktur gebondet, und die erste Oberfläche und die zweite Oberfläche sind plan. In einer Ausführungsform weist das Halbleiter-Package ferner ein zweites Verkapselungsmaterial um den ersten integrierten Schaltungs-Die und den zweiten integrierten Schaltungs-Die herum auf, wobei das zweite Verkapselungsmaterial den ersten integrierten Schaltungs-Die, den zweiten integrierten Schaltungs-Die, den ersten Schnittstellen-Die und den zweiten Schnittstellen-Die berührt.
  • Gemäß noch einer weiteren Ausführungsform umfasst ein Verfahren ein Bereitstellen eines ersten Interposer, der eine erste Interconnect-Struktur auf einem ersten Interposer-Substrat aufweist; Bonden eines ersten Die mit der ersten Interconnect-Struktur, wobei das Bonden des ersten Die ein Direktbonden einer ersten Isolierschicht des ersten Die mit einer Bondschicht der ersten Interconnect-Struktur und Direktbonden eines ersten Die-Verbinders des ersten Die mit einem ersten Bondpad der ersten Interconnect-Struktur umfasst; Bonden eines zweiten Die mit der ersten Interconnect-Struktur, wobei das Bonden des zweiten Die ein Lötbonden eines zweiten Die-Verbinders des zweiten Die mit einem zweiten Bondpad der ersten Interconnect-Struktur umfasst; und Verkapseln des ersten Die und des zweiten Die in eine Formmasse. In einer Ausführungsform umfasst das Verfahren ferner ein Ausbilden einer ersten Under-Bump-Metallisierung auf dem zweiten Bondpad; Ausbilden eines leitfähigen Verbinders auf der ersten Under-Bump-Metallisierung; und Aufschmelzen des leitfähigen Verbinders, um den zweiten Die mit der ersten Interconnect-Struktur zu verbinden. In einer Ausführungsform umfasst das Verfahren ferner ein Planarisieren der Formmasse, des ersten Die und des zweiten Die. In einer Ausführungsform umfasst das Verfahren ferner ein Ausbilden eines Unterfüllungsmaterials zwischen dem zweiten Die und der ersten Interconnect-Struktur, wobei das Unterfüllungsmaterial Lotverbindungen umgibt, die zwischen dem zweiten Die und der ersten Interconnect-Struktur ausgebildet sind. In einer Ausführungsform wird die Formmasse um Lotverbindungen herum ausgebildet, die zwischen dem zweiten Die und der ersten Interconnect-Struktur ausgebildet sind. In einer Ausführungsform umfasst das Verfahren ferner ein Bereitstellen eines zweiten Interposer benachbart zu dem ersten Interposer, wobei der zweite Interposer eine zweite Interconnect-Struktur auf einem zweiten Interposer-Substrat aufweist, Bonden des zweiten Die mit der ersten Interconnect-Struktur und Bonden des zweiten Die mit der zweiten Interconnect-Struktur durch Lötbonden. In einer Ausführungsform umfasst das Verfahren ferner ein Bonden eines dritten Die mit der zweiten Interconnect-Struktur, wobei das Bonden des dritten Die ein Lötbonden eines dritten Die-Verbinders des dritten Die mit einem dritten Bondpad der zweiten Interconnect-Struktur umfasst.
  • Das Vorangehende beschreibt Merkmale von verschiedenen Ausführungsformen, so dass Fachleute die Aspekte der vorliegenden Offenbarung besser verstehen können. Fachleute sollten anerkennen, dass sie die vorliegende Offenbarung leicht als Basis verwenden können, um weitere Prozesse und Strukturen zu entwerfen oder zu modifizieren, um die gleichen Ziele zu erreichen und/oder die gleichen Vorteile der hier eingeführten Ausführungsformen zu realisieren. Fachleute sollten auch erkennen, dass solche äquivalenten Konstruktionen nicht vom Geist und Umfang der vorliegenden Offenbarung abweichen und dass sie verschiedene Änderungen, Ersetzungen und Modifikationen hier vornehmen können, ohne vom Geist und Umfang der vorliegenden Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 63/362924 [0001]

Claims (20)

  1. Package, aufweisend: einen ersten Interposer auf, wobei der erste Interposer eine erste Umverteilungsstruktur aufweist; einen ersten Die, der mit einem Dielektrikum-Dielektrikum-Bond und einem Metall-Metall-Bond an eine ersten Oberfläche der ersten Umverteilungsstruktur gebondet ist; einen zweiten Die, der mit einem ersten Lotbond an die erste Oberfläche der ersten Umverteilungsstruktur gebondet ist; ein Verkapselungsmaterial um den ersten Die und den zweiten Die herum; und mehrere leitfähige Verbinder auf einer zweiten Seite der ersten Umverteilungsstruktur gegenüber dem ersten Die und dem zweiten Die.
  2. Package nach Anspruch 1, wobei der erste Die einen Logik-Die aufweist, und wobei der zweite Die einen Speicher-Die aufweist.
  3. Package nach Anspruch 1 oder 2, ferner aufweisend einen zweiten Interposer benachbart zu dem ersten Interposer, wobei der zweite Interposer eine zweite Umverteilungsstruktur aufweist, wobei der zweite Die mit einem zweiten Lotbond an eine erste Oberfläche der zweiten Umverteilungsstruktur gebondet ist.
  4. Package nach Anspruch 3, ferner aufweisend einen dritten Die, der mit einem dritten Lotbond an die erste Oberfläche der zweiten Umverteilungsstruktur gebondet ist.
  5. Package nach Anspruch 3 oder 4, ferner aufweisend ein zweites Verkapselungsmaterial, das sich von dem ersten Interposer zu dem zweiten Interposer erstreckt.
  6. Package nach einem der vorangehenden Ansprüche, wobei eine obere Fläche des Verkapselungsmaterials, eine obere Fläche des ersten Die und eine obere Fläche des zweiten Die plan sind.
  7. Package nach einem der vorhergehenden Ansprüche, ferner aufweisend eine Under-Bump-Metallisierung auf der ersten Oberfläche der ersten Umverteilungsstruktur, wobei der zweite Die durch das erste Lotbond auf der Under-Bump-Metallisierung an die erste Umverteilungsstruktur gebondet ist, und wobei eine Oberfläche der Under-Bump-Metallisierung mit einer Oberfläche des ersten Die plan ist.
  8. Halbleiter-Package, aufweisend: einen ersten Schnittstellen-Die; einen zweiten Schnittstellen-Die benachbart zu dem ersten Schnittstellen-Die; ein erstes Verkapselungsmaterial, das sich von dem ersten Schnittstellen-Die zu dem zweiten Schnittstellen-Die erstreckt; einen ersten integrierten Schaltungs-Die, der durch ein Dielektrikum-Dielektrikum-Bond und ein Metall-Metall-Bond an den ersten Schnittstellen-Die gebondet ist; und einen zweiten integrierten Schaltungs-Die, der durch ein erstes Lotbond an den zweiten Schnittstellen-Die gebondet ist.
  9. Halbleiter-Package nach Anspruch 8, wobei der zweite integrierte Schaltungs-Die ferner durch ein zweites Lotbond an den ersten Schnittstellen-Die gebondet ist.
  10. Halbleiter-Package nach Anspruch 9, ferner aufweisend einen dritten integrierten Schaltungs-Die, der durch ein drittes Lotbond an den zweiten Schnittstellen-Die gebondet ist.
  11. Halbleiter-Package nach Anspruch 10, wobei der erste integrierte Schaltungs-Die aus einem Logik-Die besteht, wobei der zweite integrierte Schaltungs-Die aus einem Brücken-Die besteht und wobei der dritte integrierte Schaltungs-Die aus einem Speicher-Die besteht.
  12. Halbleiter-Package nach einem der Ansprüche 8 bis 11, wobei der erste Schnittstellen-Die eine erste Interconnect-Struktur aufweist, wobei der erste integrierte Schaltungs-Die an eine erste Oberfläche der ersten Interconnect-Struktur gebondet ist, wobei der zweite Schnittstellen-Die eine zweite Interconnect-Struktur aufweist, wobei der zweite integrierte Schaltungs-Die an eine zweite Oberfläche der zweiten Interconnect-Struktur gebondet ist und wobei die erste Oberfläche und die zweite Oberfläche plan sind.
  13. Halbleiter-Package nach einem der Ansprüche 8 bis 11, ferner aufweisend ein zweites Verkapselungsmaterial um den ersten integrierten Schaltungs-Die und den zweiten integrierten Schaltungs-Die herum, wobei das zweite Verkapselungsmaterial den ersten integrierten Schaltungs-Die, den zweiten integrierten Schaltungs-Die, den ersten Schnittstellen-Die und den zweiten Schnittstellen-Die berührt.
  14. Verfahren, umfassend: Bereitstellen eines ersten Interposer, der eine erste Interconnect-Struktur auf einem ersten Interposer-Substrat aufweist; Bonden eines ersten Die an die erste Interconnect-Struktur, wobei das Bonden des ersten Die ein Direktbonden einer ersten Isolierschicht des ersten Die mit einer Bondschicht der ersten Interconnect-Struktur und Direktbonden eines ersten Die-Verbinders des ersten Die mit einem ersten Bondpad der ersten Interconnect-Struktur umfasst; Bonden eines zweiten Die an die erste Interconnect-Struktur, wobei das Bonden des zweiten Die ein Lötbonden eines zweiten Die-Verbinders des zweiten Die mit einem zweiten Bondpad der ersten Interconnect-Struktur umfasst; und Verkapseln des ersten Die und des zweiten Die in eine Formmasse.
  15. Verfahren nach Anspruch 14, ferner umfassend: Ausbilden einer ersten Under-Bump-Metallisierung auf dem zweiten Bondpad; Ausbilden eines leitfähigen Verbinders auf der ersten Under-Bump-Metallisierung; und Aufschmelzen des leitfähigen Verbinders, um den zweiten Die mit der ersten Interconnect-Struktur zu verbinden.
  16. Verfahren nach Anspruch 14 oder 15, ferner umfassend ein Planarisieren der Formmasse, des ersten Die und des zweiten Die.
  17. Verfahren nach einem der Ansprüche 14 bis 15, ferner umfassend ein Ausbilden eines Unterfüllungsmaterials zwischen dem zweiten Die und der ersten Interconnect-Struktur, wobei das Unterfüllungsmaterial Lotverbindungen umgibt, die zwischen dem zweiten Die und der ersten Interconnect-Struktur ausgebildet sind.
  18. Verfahren nach einem der Ansprüche 14 bis 17, wobei die Formmasse um Lotverbindungen herum ausgebildet wird, die zwischen dem zweiten Die und der ersten Interconnect-Struktur ausgebildet sind.
  19. Verfahren nach einem der Ansprüche 14 bis 18, ferner umfassend ein Bereitstellen eines zweiten Interposer benachbart zu dem ersten Interposer, wobei der zweite Interposer eine zweite Interconnect-Struktur auf einem zweiten Interposer-Substrat aufweist, Bonden des zweiten Die an die erste Interconnect-Struktur und Bonden des zweiten Die an die zweite Interconnect-Struktur durch Lötbonden.
  20. Verfahren nach Anspruch 19, ferner umfassend ein Bonden eines dritten Die an die zweite Interconnect-Struktur, wobei das Bonden des dritten Die ein Lötbonden eines dritten Die-Verbinders des dritten Die mit einem dritten Bondpad der zweiten Interconnect-Struktur umfasst.
DE102023103380.8A 2022-04-13 2023-02-13 Halbleiter-packages mit gemischten bondarten und deren ausbildungsverfahren Pending DE102023103380A1 (de)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202263362924P 2022-04-13 2022-04-13
US63/362,924 2022-04-13
US17/825,042 US20230335519A1 (en) 2022-04-13 2022-05-26 Semiconductor Packages Including Mixed Bond Types and Methods of Forming Same
US17/825,042 2022-05-26

Publications (1)

Publication Number Publication Date
DE102023103380A1 true DE102023103380A1 (de) 2023-10-19

Family

ID=88191875

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102023103380.8A Pending DE102023103380A1 (de) 2022-04-13 2023-02-13 Halbleiter-packages mit gemischten bondarten und deren ausbildungsverfahren

Country Status (4)

Country Link
US (1) US20230335519A1 (de)
KR (1) KR20230147495A (de)
DE (1) DE102023103380A1 (de)
TW (1) TW202341379A (de)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11990404B2 (en) * 2021-05-05 2024-05-21 Taiwan Semiconductor Manufacturing Co., Ltd. Heat dissipation for semiconductor devices and methods of manufacture

Also Published As

Publication number Publication date
US20230335519A1 (en) 2023-10-19
TW202341379A (zh) 2023-10-16
KR20230147495A (ko) 2023-10-23

Similar Documents

Publication Publication Date Title
DE102017117815B4 (de) Struktur eines Halbleitergehäuses und Herstellungsverfahren
DE102018130035B4 (de) Package und verfahren
DE102020104147B4 (de) Halbleiter-bauelemente und verfahren zu deren herstellung
DE102018112657A1 (de) Halbleitergehäuse und verfahren zu seinem herstellen
DE102019117006A1 (de) Halbleitervorrichtung und verfahren zur herstellung
DE102020112959A1 (de) Integriertes schaltungspackage und verfahren
DE102021102836A1 (de) Integriertes schaltungspackage und verfahren
DE102020113988B4 (de) Integrierter-schaltkreis-package und verfahren
DE102019114074A1 (de) Integriertes-schaltkreis-package und verfahren
DE102020130996A1 (de) Halbleiter-package und verfahren zu dessen herstellung
DE102019125790B4 (de) Integriertes schaltkreis-package und verfahren
DE102020124229A1 (de) Halbleitervorrichtung und verfahren
DE102019114984B4 (de) Package für integrierte schaltungen und verfahren
DE102017126181A1 (de) Leitfähige Durchkontaktierungen in Halbleiterpackages und Verfahren zur Herstellung derselben
DE102021112540B4 (de) Antennenvorrichtung und -verfahren
DE102021119243A1 (de) Geformte dies in halbleiterpackages und deren herstellungsverfahren
DE102023103380A1 (de) Halbleiter-packages mit gemischten bondarten und deren ausbildungsverfahren
DE102017123326B4 (de) Halbleiter-Packages und Verfahren zu deren Herstellung
DE102021102227A1 (de) Wärmeableitung bei Halbleiter-Packages und Verfahren zum Ausbilden derselben
DE102020131125A1 (de) Halbleiterpaket und Verfahren zum Herstellen desselben
DE102021114921A1 (de) Package und Verfahren zum Fertigen desselben
DE102021103541A1 (de) Ic-package und verfahren
DE102020124131A1 (de) Halbleitervorrichtung und verfahren
DE102020108481A1 (de) Halbleiter-Die-Package und Herstellungsverfahren
DE102018108409B4 (de) Integrierte schaltkreis-packages und verfahren zu deren herstellung

Legal Events

Date Code Title Description
R012 Request for examination validly filed