DE102021112540B4 - Antennenvorrichtung und -verfahren - Google Patents

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    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1035—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the device being entirely enclosed by the support, e.g. high-density interconnect [HDI]
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    • H01L2225/1041—Special adaptations for top connections of the lowermost container, e.g. redistribution layer, integral interposer
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    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5385—Assembly of a plurality of insulating substrates
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00

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Abstract

Package-Struktur (1000), aufweisend:
einen ersten Die (200);
einen zweiten Die (100), der sich über dem ersten Die (200) befindet und elektrisch daran angeschlossen ist;
ein Isoliermaterial (294) um den zweiten Die (100);
eine erste Antenne (40), die sich durch das Isoliermaterial (294) erstreckt und elektrisch an den zweiten Die (100) angeschlossen ist, wobei sich die erste Antenne (40) neben einer ersten Seitenwand des zweiten Dies (100) befindet, wobei die erste Antenne (40) umfasst:
eine erste leitfähige Platte (297), die sich durch das Isoliermaterial (294) erstreckt, und
mehrere erste leitfähige Pfeiler (296), die sich durch das Isoliermaterial (294) erstrecken, wobei sich die erste leitfähige Platte (297) zwischen den mehreren ersten leitfähigen Pfeilern (297) und der ersten Seitenwand des zweiten Dies (100) befindet;
eine Umverteilungsstruktur (312) über dem Isoliermaterial (294), dem zweiten Die (100) und der ersten Antenne (40);
erste leitfähige Verbinder (320) über der Umverteilungsstruktur (312), die durch die Umverteilungsstruktur (312) elektrisch an die erste Antenne (40) angeschlossen sind; und
zweite leitfähige Verbinder (320) über der Umverteilungsstruktur (312), wobei die zweiten leitfähigen Verbinder (320) durch den zweiten Die (100) und die Umverteilungsstruktur (312) elektrisch an den ersten Die (200) angeschlossen sind.

Description

  • HINTERGRUND
  • Bei modernen Halbleitervorrichtungen und -systemen schreitet die Integration und die Verkleinerung von Komponenten immer schneller voran. Bei drahtlosen Anwendungen stellt die Anordnung von Hochfrequenzvorrichtungen oder -Antennen eine der wachsenden Herausforderungen, denen der Integrationsprozess begegnet, dar. Herkömmliche Antennen, die integrierten Schaltungen zugeordnet sind, sind gewöhnlich aufgrund des konkurrierenden Ziels einer Verringerung der Größe mit einer eingeschränkten Leistung und Fähigkeit gestaltet. Daher wird eine verbesserte integrierte Antennenstruktur gewünscht.
  • CN 111403 355 A offenbart ein Halbleiter-Package mit einer komplett in Plastik gehüllten Antenne. CN 111403 354 A offenbart einen Flip-Chip Prozess einer Halbleiter-Package mit einer komplett in Plastik gehüllten Antenne. GONON, P. [et al.]: Dielectric properties of epoxy/silica composites used for microlectronic packaging, and their dependence on post-curing. In: J. Mat. Sci.: Mat. in Electron., Vol. 12, 2001, S. 81-86 offenbart elektrische Eigenschaften von Epoxy-Harz Formungen. US 2019 / 0 019 756 A1 offenbart eine Halbleitervorrichtung und ein Herstellungsverfahren der Halbleitervorrichtung
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung lassen sich am besten anhand der folgenden detaillierten Beschreibung in Verbindung mit den beiliegenden Zeichnungen verstehen. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Elemente nicht maßstabsgetreu dargestellt sind. Tatsächlich können die Abmessungen der verschiedenen Elemente zugunsten einer klaren Erläuterung willkürlich vergrößert oder verkleinert sein.
    • 1 bis 10 stellen Querschnittansichten von und eine Draufsicht auf Zwischenschritte während eines Prozesses zur Bildung eines Packages 1000 nach einigen Ausführungsformen dar.
    • 11A und 11B stellen eine Draufsicht auf ein Package 2000 und eine Querschnittansicht eines Packages 2000 nach einer alternativen Ausführungsform dar.
    • 12A und 12B stellen eine Draufsicht auf ein Package 3000 und eine Querschnittansicht eines Packages 3000 nach einer alternativen Ausführungsform dar.
    • 13A und 13B stellen eine Draufsicht auf ein Package 4000 und eine Querschnittansicht des Packages nach einer alternativen Ausführungsform dar.
    • 14A und 14B stellen eine Draufsicht auf ein Package 5000 und eine Querschnittansicht des Packages nach einer alternativen Ausführungsform dar.
    • 15A und 15B stellen eine Draufsicht auf ein Package 6000 und eine Querschnittansicht des Packages nach einer alternativen Ausführungsform dar.
    • 16A und 16B stellen eine Draufsicht auf ein Package 7000 und eine Querschnittansicht des Packages nach einer alternativen Ausführungsform dar.
    • 17A und 17B stellen eine Draufsicht auf ein Package 8000 und eine Querschnittansicht des Packages nach einer alternativen Ausführungsform dar.
    • 18A und 18B stellen eine Draufsicht auf ein Package 9000 und eine Querschnittansicht des Packages nach einer alternativen Ausführungsform dar.
    • 19A und 19B stellen eine Draufsicht auf ein Package 10000 und eine Querschnittansicht des Packages nach einer alternativen Ausführungsform dar.
    • 20 stellt eine Querschnittansicht eines Packages 11000 nach einer alternativen Ausführungsform dar.
    • 21 stellt eine Querschnittansicht eines Packages 12000 nach einer alternativen Ausführungsform dar.
    • 22 stellt eine Querschnittansicht eines Packages 13000 nach einer alternativen Ausführungsform dar.
    • 23 stellt ein schematisches Diagramm eines Simulationsergebnisses für verschiedene Isoliermaterialien nach einigen Ausführungsformen dar.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die Erfindung wird definiert durch den unabhängigen Patentanspruch 1, welcher eine Package-Struktur definiert, den unabhängigen Patentanspruch 10, welcher ein Package definiert, sowie den unabhängigen Patentanspruch 17, welcher ein Verfahren definiert. Bevorzugte Ausführungsformen der Erfindung werden durch die abhängigen Patentansprüche, die Beschreibung und die Zeichnungen bereitgestellt. Die folgende Offenbarung bietet viele verschiedene Ausführungsformen oder Beispiele zur Umsetzung verschiedener Merkmale der Erfindung. Nachstehend sind spezifische Beispiele für Komponenten und Anordnungen beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich lediglich Beispiele und sollen keine Beschränkung darstellen. Zum Beispiel kann die Bildung eines ersten Elements über oder auf einem zweiten Element in der folgenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Element in einem direkten Kontakt gebildet werden, und auch Ausführungsformen umfassen, bei denen zwischen dem ersten und dem zweiten Element zusätzliche Elemente gebildet werden können, so dass das erste und das zweite Element möglicherweise nicht in einem direkten Kontakt stehen. Zudem können in der vorliegenden Offenbarung Bezugszeichen und/oder -buchstaben bei den verschiedenen Beispielen wiederholt werden. Diese Wiederholung dient der Einfachheit und Klarheit und schreibt an sich keine Beziehung zwischen den verschiedenen besprochenen Ausführungsformen und/oder Aufbauten vor.
  • Ferner können räumlich bezogene Ausdrücke wie etwa „darunter“, „unterhalb“, „unter“, „darüber“, „über“ und dergleichen hier zur Vereinfachung der Beschreibung verwendet werden, um die in den Figuren dargestellte Beziehung eines Elements oder Merkmals zu (einem) anderen Element(en) oder Merkmal(en) zu beschreiben. Die räumlich bezogenen Ausdrücke sollen zusätzlich zu der in den Figuren dargestellten Ausrichtung verschiedene Ausrichtungen der Vorrichtung in Verwendung oder im Betrieb umfassen. Die Vorrichtung kann anders ausgerichtet sein (um 90 Grad gedreht sein oder sich in anderen Ausrichtungen befinden), und die hier verwendeten räumlich bezogenen Ausdrücke können ebenfalls entsprechend interpretiert werden.
  • Verschiedene Ausführungsformen stellen Verfahren bereit, die auf die Bildung eines System-on-Integrated-Chip-Packages (SoIC-Packages), das vertikale dielektrische Durchkontaktierungswände (Through Dielectric Via walls, TDV-Wände) und TDV-Gitter aufweist, um einen Antennenschwingungshohlraum zu bilden, angewendet werden, aber nicht darauf beschränkt sind. Die TDV-Wände und TDV-Gitter können mit unterschiedlichen Höhen und unterschiedlichen Breiten gebildet werden. Zudem kann der Abstand zwischen zwei benachbarten vertikalen TDV-Wänden unterschiedlich sein und variiert werden und auch der Abstand zwischen zwei benachbarten vertikalen TDV-Gittern variiert werden. Vorteilhafte Merkmale einer oder mehrerer Ausführungsformen, die in diesem Dokument offenbart sind, können eine laterale Hochfrequenz-Funkfrequenzübertragung (FF-Übertragung), die für 5G- und 6G-Hochfrequenz-FF-Transceiver (z.B. 29, 38, 77 und 120 GHz) geeignet ist, wie auch mobile Produkte, Wearable-Produkte, Internet-der-Dinge-Produkte (Internet-of-Things products, IoT products) und Smartphone-Produkte ermöglichen. Zudem können die dünnen plattierten TDV-Wände und TDV-Gitter als eingebettete SoIC-Hochfrequenz-FF-Sende- und Empfangsantennenstrukturen wirken. Ferner werden die Herstellungskosten verringert und wird die Leistungsfähigkeit gesteigert, da der Bildungsprozess der TDV-Wände und der TDV-Gitter mit bestehenden Prozessen kompatibel ist.
  • 1 bis 10 zeigen Querschnittansichten von und eine Draufsicht auf Zwischenstadien bei der Herstellung eines Packages 1000, die auf den in 10 dargestellten Referenzquerschnitt A-A Bezug nehmen, nach einigen bespielhaften Ausführungsformen. 11A bis 22 zeigen Querschnittansichten von und Draufsichten auf Packages nach alternativen Ausführungsformen. 23 zeigt ein schematisches Diagramm eines Simulationsergebnisses für verschiedene Isolationsmaterialien nach einigen Ausführungsformen.
  • Unter Bezugnahme auf 1 ist ein Die 100 dargestellt. 1 zeigt eine detaillierte Querschnittansicht eines Dies 100 der Ausführungsform und kann in diesem Dokument zur Klarheit referenziert werden. Der Die 100 kann ein nackter Chiphalbleiter-Die (z.B. ein ungepackter Halbleiter-Die) sein. Beispielsweise kann der Die 100 ein Logik-Die (z.B. ein Anwendungsprozessor (AP), eine zentrale Verarbeitungseinheit, eine Mikrosteuerung usw.), ein Speicher-Die (z.B. ein Dynamischer-Direktzugriffsspeicher-Die (DRAM-Die), ein Hybrid Memory Cube (HMC), ein Statischer-Direktzugriffsspeicher-Die (SRAM-Die) ein Wide-Input/Output-Speicher-Die (wideIO-Speicher-Die), ein magnetoresistiver Direktzugriffsspeicher-Die (rRAM-Die) usw.), ein Power-Management-Die (z.B. ein Power-Management-IC-Die (PMIC-Die)), ein Funkfrequenz-Die (FF-Die), ein Basisbandtransceiver-Die, ein Sensor-Die, ein Mikro-Elektrisch-Mechanisches-System-Die (MEMS-Die), ein Signalverarbeitungs-Die (z.B. ein Digitale-Signalverarbeitungs-Die (DSP-Die)), ein Front-End-Die (z.B. analoge Front-End-Dies (AFE-Dies)), ein biomedizinischer Die, Kombinationen davon oder dergleichen sein.
  • Der Die 100 kann gemäß anwendbaren Herstellungsprozessen zur Bildung integrierter Schaltungen in dem Die 100 bearbeitet werden. Zum Beispiel kann der Die 100 ein Substrat 102 wie etwa dotiertes oder undotiertes Silizium oder eine aktive Schicht eines Halbleiter-auf-Isolator-Substrats (semiconductor-on-isolator-substrate, SOI-Substrat) aufweisen. Das Substrat 102 kann andere Halbleitermaterialien wie etwa Germanium; einen Verbindungshalbleiter einschließlich Siliziumcarbid, Galliumarsen, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; einen Legierungshableiter einschließlich SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP; oder Kombinationen davon enthalten. Andere Substrate wie etwa mehrschichtige oder Gradientensubstrate können ebenfalls verwendet werden. Vorrichtungen wie etwa Transistoren, Dioden, Kondensatoren, Widerstände usw. können in und/oder auf dem Substrat 102 gebildet sein und durch eine Interconnect-Struktur 108, die zum Beispiel Metallisierungsstrukturen in einer oder mehreren dielektrischen Schichten auf dem Substrat 102 aufweist, miteinander verbunden sein. Die Interconnect-Struktur 108 und die Vorrichtungen auf dem Substrat 102 sind elektrisch verbunden, um eine oder mehrere integrierte Schaltungen zu bilden.
  • Der Die 100 kann ferner eine Substratdurchkontaktierung (through substrate via, TSV) 106 aufweisen, die elektrisch an die Metallisierungsstrukturen in der Interconnect-Struktur 108 angeschlossen sein kann. Die TSV 106 kann ein leitfähiges Material (z.B. Kupfer) enthalten und sich von der Interconnect-Struktur 108 in das Substrat 102 erstrecken. Isolierende Sperrschichten (nicht ausdrücklich dargestellt) können um wenigstens Bereiche der TSV 106 in dem Substrat 102 gebildet sein. Die isolierenden Sperrschichten können zum Beispiel Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid oder dergleichen enthalten und können verwendet werden, um die TSV 106 physisch und elektrisch von dem Substrat 102 zu isolieren. Bei nachfolgenden Bearbeitungsschritten kann das Substrat 102 gedünnt werden, um die TSV 106 freizulegen. Nach dem Dünnen bietet die TSV 106 eine elektrische Verbindung von einer Rückseite des Substrats 102 zu einer Vorderseite des Substrats 102.
  • Der Die 100 kann ferner ein Kontaktpad 110 aufweisen, an dem externe Anschlüsse an die Interconnect-Struktur 108 und die Vorrichtungen vorgenommen werden. Das Kontaktpad 110 kann Kupfer, Aluminium (z.B. 28K-Aluminium) oder ein anderes leitfähiges Material enthalten. Wie in 1 dargestellt ist, ist das Kontaktpad 110 an dem angeordnet, was als aktive Seite oder Vorderseite des Dies 100 bezeichnet werden kann. Die aktive Seite/Vorderseite des Dies 100 kann sich auf eine Seite des Substrats 102, an der die aktiven Vorrichtungen gebildet sind, beziehen. Die Rückseite des Dies 100 kann sich auf eine Seite des Substrats, die zu der aktiven Seite/Vorderseite entgegengesetzt ist, beziehen.
  • Auf der Interconnect-Struktur 108 ist ein Passivierungsfilm 112 angeordnet, und das Kontaktpad 110 liegt an einer oberen Fläche des Passivierungsfilms 112 frei. Der Passivierungsfilm 112 kann Siliziumoxid (z.B. SiO2), Siliziumoxinitrid, Siliziumnitrid oder dergleichen enthalten. Bei einigen Ausführungsformen kann sich das Kontaktpad 110 über eine obere Fläche des Passivierungsfilms 112 erstrecken.
  • Der Die 100 kann als Teil eines größeren Wafers (miteinander und mit anderen Dies verbunden) gebildet werden. Anschließend können die Dies voneinander und von anderen Merkmalen des Wafers vereinzelt werden. Der Vereinzelungsprozess kann ein mechanisches Sägen, ein Laserzerteilen, Kombinationen davon oder dergleichen umfassen.
  • Nach dem Vereinzelungsprozess kann ein auf jeden Die ein Chipprüfkopftest (chip probe test, CP-Test) (z.B. unter Verwendung des Kontaktpads 110) angewendet werden. Der CP-Test prüft die elektrische Funktionalität eines jeden Dies, und ein Die, der die CP-Tests besteht, wird als bekannt guter Die (known good die, KGD) bezeichnet. Ein Die, der die CP-Tests nicht besteht, wird verworfen oder repariert.
  • Über dem Kontaktpad 110 und der Interconnect-Struktur 108 jedes KGD wird eine Bonding Schicht 120 gebildet. Die Bondingschicht 120 kann jedes beliebige Material enthalten, das in der Lage ist, eine dielektrisch-dielektrische Bindung zu bilden. Zum Beispiel kann die Bondingschicht 120 Siliziumoxid (z.B. SiO2), Siliziumoxinitrid, Siliziumnitrid oder dergleichen enthalten. In der Bondingschicht 120 können Kontaktpads 118 angeordnet sein und an der Vorderfläche des Dies 100 freigelegt sein. Die Kontaktpads 118 können elektrisch an leitfähige Durchkontaktierungen 114, die durch eine dielektrische Schicht 116 verlaufen, angeschlossen sein. Die dielektrische Schicht 116 kann Tetraethylorthosilicat (TEOS) oder dergleichen enthalten, und die dielektrische Schicht 116 kann das Kontaktpad 110 umhüllen und abdecken, um eine ebene Fläche bereitzustellen, auf der die Bondingschicht 120 gebildet werden soll.
  • 2 stellt einen unteren Die 200 dar. Sofern nicht anders angegeben, kann der untere Die 200 einen Aufbau aufweisen, der dem für den Die 100 beschriebenen ähnlich ist. Die Materialien der Merkmale in dem unteren Die 200 können durch Bezugnahme auf die gleichen Merkmale in dem Die 100 ermittelt werden, wobei die gleichen Merkmale in dem Die 100 mit der Ziffer „1“ beginnen und diese Merkmale den Merkmalen in dem unteren Die 200 entsprechen und Bezugszeichen aufweisen, die mit der Ziffer „2“ beginnen.
  • Unter fortdauernder Bezugnahme auf 2 kann der untere Die 200 eine oder mehrere Vorrichtungen 58/60 aufweisen, die für einen Verwendungszweck etwa als Logik-Die, als Zentrale-Verarbeitungs-Einheits-Die (central processing unit die, CPU-Die), als System-auf-Chip-Die (system-on-a-chip die, SOC-Die), als feldprogrammierbare Gateanordnung (FPGA), als Grafikverarbeitungseinheit (graphic processing unit, GPU), als neuronale Verarbeitungseinheit (Neural Processing Unit, NPU) dergleichen oder eine Kombination davon, der oder die in Anwendungen im Zusammenhang mit 5G, der künstlichen Intelligenz (artificial intelligence, AI), dem Internet der Dinge (internet-of-things, IoT), dem KFZ-Radar und dem Hochleistungsrechnen (high performance computing, HPC) verwendet werden kann, gestaltet sind. Bei einer Ausführungsform weist der untere Die 200 wie für eine bestimmte Funktionalität gewünscht in seinem Inneren IC-Bauteile wie etwa Transistoren, Kondensatoren, Induktoren, Widerstände, Metallisierungsschichten, leitfähige Verbinder und dergleichen auf. Bei einigen Ausführungsformen kann der untere Die 200 mehr als eine Vorrichtung von der gleichen Art aufweisen oder unterschiedliche Vorrichtungen aufweisen. Zum Beispiel kann der untere Die 200 eine oder mehrere Vorrichtungen 58, die einen oder mehrere Basisbandblöcke bereitstellen (z.B. zur Verarbeitung von digitalen Daten zu Funkfrequenzsignalen verwendet werden können), und eine oder mehrere zusätzliche Vorrichtungen 60 aufweisen. Jede der Vorrichtungen kann für einen Verwendungszweck wie etwa ein SOC, ein HPC, eine NPU oder eine AI gestaltet sein.
  • Die Metallisierungsstruktur in der Interconnect-Struktur 208 des unteren Dies 200 kann zum Beispiel eine oder mehrere Masseleitungen 256 und Signalleitungen 257 aufweisen. Bei einer Ausführungsform können die Masseleitungen 256 elektrisch an TDV-Gitter 296 (später in 6 gezeigt) angeschlossen sein, die elektrisch durch leitfähige Verbinder 320 (später in 9 gezeigt) geerdet sind. Der untere Die 200 kann als Teil eines größeren Wafers (z.B. miteinander und mit anderen unteren Dies 200 verbunden) gebildet werden. Nachdem in dem unteren Die 200 verschiedene Merkmale gebildet wurden, kann ein Dünnungsprozess angewendet werden, um den unteren Die 200 zu dünnen.
  • Über dem Kontaktpad 210 und der Interconnect-Struktur 208 jedes KGD wird eine Bondingschicht 220 gebildet. Die Bondingschicht 200 kann der Bondingschicht 120 ähnlich sein. In der Bondingschicht 220 können leitfähige Merkmale (z.B. Kontaktpads 218 und Zuleitungen 271 angeordnet sein und an der Vorderfläche des unteren Dies 200 freigelegt sein. Die leitfähigen Merkmale in der Bondingschicht 220 können zum Beispiel durch leitfähige Durchkontaktierungen 214, die sich durch eine dielektrische Schicht 216 erstrecken, elektrisch an Masseleitungen 256 und Signalleitungen 257 der Interconnect-Struktur 208 angeschlossen sein. Die dielektrische Schicht 216 kann TEOS oder dergleichen enthalten, und die dielektrische Schicht 216 kann um und über Kontaktpads 210 gebildet sein, um eine ebene Fläche bereitzustellen, auf der die Bondingschicht 220 gebildet werden soll.
  • In 3 wird der untere Die 200 zum Beispiel unter Verwendung eines Hybrid-Bonding-Prozesses an den Die 100 gebunden. Wie durch 3 dargestellt ist, bindet der Hybrid-Bonding-Prozess die Bondingschicht 220 des unteren Dies 200 durch Schmelzbonden direkt an die Bondingschicht 120 des Dies 100. Bei einer Ausführungsform kann die Bindung zwischen der Bondingschicht 220 und der Bondingschicht eine Oxid-zu-Oxid-Bindung sein. Der Hybrid-Bonding-Prozess bindet ferner die Kontaktpads 218 und die Zuleitungen 271 des unteren Dies 200 durch eine direkte Metall-zu-Metall-Bindung direkt an die Kontaktpads 118 des Dies 100. Dadurch werden der Die 100 und der untere Die 200 elektrisch verbunden.
  • Als ein Beispiel beginnt der Hybrid-Bonding-Prozess mit dem Ausrichten des Dies 100 mit dem unteren Die 200, indem zum Beispiel die Kontaktpads 218 und die Zuleitungen 271 mit den Kontaktpads 118 ausgerichtet werden. Wenn der Die 100 und der untere Die 200 ausgerichtet sind, können die Kontaktpads 218 und die Zuleitungen 271 mit den entsprechenden Kontaktpads 118 überlappen. Als nächstes umfasst das Hybrid-Bonden einen Vorbondingschritt, bei dem der Die 100 mit dem unteren Die 200 in Kontakt gebracht wird. Der Hybrid-Bonding-Prozess setzt mit dem Durchführen eines Temperns zum Beispiel bei einer Temperatur zwischen etwa 100 °C und etwa 450 °C für eine Dauer zwischen etwa 0,5 Stunden und etwa 3 Stunden, damit das Kupfer in den Kontaktpads 118, den Kontaktpads 218 und den Zuleitungen 271 ineinander interdiffundiert, fort, wodurch die direkte Metall-zu-Metall-Bindung gebildet wird.
  • In 4 wird ein Isoliermaterial 294 über dem Die 100 und dem unteren Die 200 gebildet. Das Isoliermaterial 294 kann ein dielektrisches Material wie etwa Siliziumoxid oder dergleichen enthalten, das durch einen beliebigen Oxidationsprozess wie etwa eine CVD oder eine PECVD-Technik unter Verwendung von Tetraethylorthosilikat (TEOS) und Sauerstoff als Vorläufer gebildet wird. Ein Planarisierungsschritt wie etwa ein CMP oder dergleichen kann durchgeführt werden, um die oberen Flächen des Isoliermaterials 294 an eine obere Fläche des Dies 100 anzugleichen. Der Planarisierungsschritt kann ferner die TSVs 106 des Dies 100 freilegen. Bei einer Ausführungsformen kann eine Höhe H1 des oberen Dies 100 nach dem Planarisierungsschritt in einem Bereich von 20 µm bis 775 µm liegen. Bei einer Ausführungsform kann die dielektrische Konstante des Isoliermaterials 294 in einem Bereich von 3,9 bis 4,2 liegen.
  • In 5 werden zum Beispiel unter Verwendung der Photolithographie und eines oder mehrerer Ätzprozesse erste Öffnungen 293 durch das Isoliermaterial 294 gebildet, um die Kontaktpads 218 freizulegen, und zweite Öffnungen 295 durch das Isoliermaterial 294 gebildet, um die Zuleitungen 271 des unteren Dies 200 freizulegen. Der Ätzprozess kann ein Trockenätzen sein und kann ein induktiv gekoppeltes Plasmaätzen (inductively coupled plasma etch, ICP-Ätzen), ein reaktives Ionenätzen (reactive ion etch, RIE), ein Neutralstrahlätzen (neutral beam etch, NBE), dergleichen oder eine Kombination davon aufweisen. Der Ätzprozess kann anisotrop sein. Bei einigen Ausführungsformen kann der Ätzprozess ein Plasma aufweisen, das ein erstes Gas verwendet, welches Kohlenstofftetrafluorid (CF4), Methan (CH4), Hexafluorethan (C2F6) Octafluorpropan (C3F8), dergleichen oder eine Kombination davon enthält. Das Plasma kann ferner ein zweites Gas verwenden, das Stickstoff (N2), Wasserstoff (H2), Sauerstoff (O2), Argon (Ar), Xenon (Xe), Helium (He), dergleichen oder eine Kombination davon enthält. Optional kann während des Ätzprozesses ein inertes Gas zugeführt werden.
  • In 6 wird eine Keimschicht (nicht gezeigt) in die ersten Öffnungen 293 und die zweiten Öffnungen 295 abgeschieden. Die Keimschicht kann flächenabdeckend über den oberen Flächen der Isolierschicht 294, einer oberen Fläche des Dies 100, Seitenwänden der ersten Öffnungen 293 und der zweiten Öffnungen 295 und Bodenflächen der ersten Öffnungen 293 und der zweiten Öffnungen 295 abgeschieden werden. Die Keimschicht kann ein leitfähiges Material wie etwa Kupfer, Titan oder dergleichen enthalten und kann unter Verwendung von Prozessen wie etwa Sputtern, Aufdampfen, CVD, einer plasmaunterstützten chemischen Abscheidung aus der Dampfphase (plasma-enhanced chemical vapor deposition, PECVD), eines Plattierprozesses, eines stromlosen Plattierprozesses oder dergleichen abgeschieden werden. Dann kann ein leitfähiges Material durch einen Plattierprozess, einen stromlosen Plattierprozess, eine CVD, eine PECVD oder dergleichen über der Keimschicht abgeschieden werden, um die ersten Öffnungen 293 und die zweiten Öffnungen 295 zu füllen. Das leitfähige Material kann ein Metall wie Kupfer, Silber, Platin, Gold, Nickel, Zinn. Titan, Kobalt, Zink, Blei, Aluminium, Wolfram, Tantal, Hafnium, Chrom oder dergleichen sein. Ein Planarisierungsschritt wie etwa ein CMP oder dergleichen kann durchgeführt werden, um obere Flächen des leitfähigen Materials und der Keimschicht an obere Flächen des Isoliermaterials 294 und eine obere Fläche des Dies 100 anzugleichen.
  • Das verbliebene leitfähige Material und die Keimschicht in den ersten Öffnungen 293 bilden TDV-Gitter 296 und das verbliebende leitfähige Material und die Keimschicht in den zweiten Öffnungen 295 bilden TDV-Wände 297. Bei einer Ausführungsform kann jede der TDV-Wände 297 eine erste Breite W1 aufweisen, die in einem Bereich von 10 µm bis 1000 µm liegt. Bei einer Ausführungsform kann jedes der TDV-Gitter 296 eine zweite Breite W2 aufweisen, die in einem Bereich von 10 µm bis 1000 µm liegen kann. Jede TDV-Wand 297 und ihr benachbartes entsprechendes TDV-Gitter 296 können als eine Antenne 40 bezeichnet werden.
  • Eine Patch-Antenne ist eine Mikrostreifenantenne, die eine erste rechteckige Lage oder „Fläche“ aus Metall aufweist, welche gewöhnlich über einer größeren Lage aus Metall, die als Masseebene bezeichnet wird, angebracht ist. Bei der in diesem Dokument beschriebenen Ausführungsform wirkt jede der TDV-Wände 297 als eine „Patch-Antenne“ und wirkt das benachbarte TDV-Gitter 296 als die entsprechende Masseebene für die TDV-Wand 297. Die TDV-Wand 297 und ihr entsprechendes TDV-Gitter 296 bilden die Antenne 40. Das Isoliermaterial 294 füllt den Raum zwischen jeder TDV-Wand 297 und ihrem entsprechenden TDV-Gitter 296, wodurch eine Antennenhohlraumstruktur zwischen der TDV-Wand 297 und dem entsprechenden TDV-Gitter 296 wie etwa zwischen einer ersten Seitenwand des TDV-Gitters 296 und einer zweiten Seitenwand der entsprechenden TDV-Wand 297, die zu der ersten Seitenwand gewandt ist, gebildet wird. Die TDV-Gitter 296 sind elektrisch geerdet, wenn das Package 100 in seiner vorgesehenen Anwendungsumgebung installiert ist. Zum Beispiel sind die TDV-Gitter 296 bei einigen Ausführungsformen elektrisch an leitfähige Verbinder 320 (später in 9 gezeigt) angeschlossen. Die TDV-Gitter 296 können ein leitfähiges Netz oder einen Satz von elektrisch angeschlossenen vertikalen Säulen oder Pfeilern, die zueinander parallel sind, aufweisen. Bei einer Ausführungsform können die TDV-Gitter 296 als eine feste ebene Metallstruktur oder jede beliebige andere geeignete Struktur gebildet sein. Bei einer Ausführungsform können die TDV-Wände 297 leitfähige Platten aufweisen. Jede der TDV-Wände 297 kann durch eine entsprechende Zuleitung 271 elektrisch an den Die 100 angeschlossen sein, und jedes der TDV-Gitter 296 kann durch eine entsprechende Masseleitung 259 elektrisch an den Die 100 angeschlossen sein. Bei einer Ausführungsform können jedes TDV-Gitter 296 und seine entsprechende TDV-Wand 297 elektrisch miteinander gekoppelt sein.
  • Als Ergebnis der Bildung des System-on-Integrated-Chip-Packages (SoIC-Packages) 1000, das vertikale TDV-Wände 297 und entsprechende vertikale TDV-Gitter 296 aufweist, um zwischen jeder vertikalen TDV-Wand 297 und ihrem entsprechenden vertikalen TDV-Gitter 296 einen Antennenschwingungshohlraum zu bilden, können Vorteile erzielt werden. Die TDV-Wände 297 und die TDV-Gitter 296 können mit einem vielfältigen Bereich von Höhen und Breiten gebildet werden. Zudem kann die Beabstandung zwischen zwei benachbarten vertikalen TDV-Wänden 297 variiert werden und auch die Beabstandung zwischen zwei benachbarten vertikalen TDV-Gittern 296 variiert werden. Zu diesen Vorteilen kann zählen, dass eine oder mehrere Ausführungsformen, die in diesem Dokument offenbart sind, eine laterale Hochfrequenz-Funkfrequenzübertragung (FF-Übertragung), die für 5G- und 6G-Hochfrequenz-FF-Transceiver (z.B. 29, 38, 77 und 120 GHz) geeignet ist, wie auch mobile Produkte, Wearable-Produkte, Internet-der-Dinge-Produkte (Internet-of-Things products, IoT products) und Smartphone-Produkte ermöglichen. Zudem können die dünnen beschichteten TDV-Wände 297 und TDV-Gitter 296 als eingebettete SoIC-Hochfrequenz-FF-Sende- und Empfangsantennenstrukturen wirken. Ferner weist das Isoliermaterial 294, das den Die 100 umgibt, eine dielektrische Konstante, die in einem Bereich von 3,9 bis 4,2 liegt, auf, was zu einer Verringerung des Kopplungseffekts, der durch Induktoren, Kondensatoren und Symmetrierglieder in dem Die 100 verursacht wird, beitragen kann. Zudem werden die Herstellungskosten verringert und wird die Leistungsfähigkeit gesteigert, da der Bildungsprozess der TDV-Wände 297 und der TDV-Gitter 296 mit bestehenden Prozessen kompatibel ist.
  • In 7 wird über der Struktur, die in der obigen 6 gezeigt ist, eine dielektrische Schicht 310 abgeschieden. Die dielektrische Schicht 310 kann ein Oxid (z.B. Siliziumoxid), ein Nitrid (z.B. Siliziumnitrid), ein anderes dielektrisches Material oder dergleichen enthalten und wird durch eine CVD, eine ALD, eine PVD oder dergleichen gebildet. Die dielektrische Schicht 310 wird dann unter Verwendung annehmbarer Photolithographie- und Ätztechniken (z.B. Nassätzen oder Trockenätzen) strukturiert, um Öffnungen für eine Funkdatenübertragungsverbindung (RDL) zu bilden. Die Öffnungen können obere Flächen der TDV-Gitter 296 und der TSV 106 freizulegen. Zum Beispiel kann ein Ätzprozess durchgeführt werden, der ein Trockenätzen umfassen kann, das ein induktiv gekoppeltes Plasmaätzen (ICP-Ätzen), ein reaktives Ionenätzen (RIE), dergleichen oder eine Kombination davon aufweisen kann. Als nächstes wird eine Keimschicht (nicht gezeigt) in die Öffnungen und über der dielektrischen Schicht 310 abgeschieden. Die Keimschicht kann ein leitfähiges Material wie etwa Kupfer, Titan oder dergleichen enthalten und kann unter Verwendung von Prozessen wie etwa Sputtern, Aufdampfen, eine CVD, eine plasmaunterstützte chemische Abscheidung aus der Dampfphase (PECVD), einen Plattierprozess, einen stromlosen Plattierprozess oder dergleichen abgeschieden werden. Dann kann ein leitfähiges Material durch einen Plattierprozess, einen stromlosen Plattierprozess, eine CVD, eine PECVD oder dergleichen über der Keimschicht abgeschieden werden, um die Öffnungen zu füllen. Das leitfähige Material kann ein Metall wie etwa Kupfer oder dergleichen sein. Ein Planarisierungsprozess wie etwa ein CMP oder dergleichen kann durchgeführt werden, um obere Flächen des leitfähigen Materials an obere Flächen der dielektrischen Schicht 310 anzugleichen.
  • In 8 wird eine dielektrische Schicht 316 über der dielektrischen Schicht 310 und der RDL 312 abgeschieden. Die dielektrische Schicht 316 kann ein Oxid (z.B. Siliziumoxid), ein Nitrid (z.B. Siliziumnitrid), ein anderes dielektrisches Material oder dergleichen enthalten und durch eine PECVD, eine CVD, eine ALD oder dergleichen gebildet werden. Bei einer Ausführungsform kann die dielektrische Schicht 316 Siliziumnitrid mit einer Dicke T1, die in einem Bereich von 1000 Abis 20000 Å liegen kann, aufweisen. Als nächstes wird über der dielektrischen Schicht 316 eine Polymerschicht 318 gebildet. Bei einer Ausführungsform kann die Polymerschicht 318 ein Polymid, Polybenzoxazol, ein Polymidderivat oder dergleichen enthalten. Die Polymerschicht 318 kann unter Verwendung eines Schleuderbeschichtungsprozesses oder dergleichen gebildet werden und kann eine Dicke T2, die in einem Bereich von 1 µm bis 20 µm liegt, aufweisen.
  • In 9 werden Öffnungen für die leitfähigen Verbinder 320 durch die dielektrische Schicht 316 und die Polymerschicht 318 gebildet. Die Öffnungen können unter Verwendung annehmbarer Photolithographie- und Ätztechniken gebildet werden. Als nächstes werden leitfähige Verbinder 320 so gebildet, dass sie die Öffnungen füllen. Die leitfähigen Verbinder 320 können Mikro-Kontakthöcker, durch eine Electroless-Nickel-Electroless-Palladium-Immersion-Gold-Technik (ENEPIG-Technik) gebildete Kontakthöcker oder dergleichen aufweisen. Um die leitfähigen Verbinder 320 zu bilden, kann in den Öffnungen ein leitfähiges Material unter Verwendung eines Abscheidungsprozesses wie etwa Sputtern, Aufdampfen, eine CVD, eine plasmaunterstützte chemische Abscheidung aus der Dampfphase (PECVD), einen Plattierprozess, einen stromlosen Plattierprozess oder dergleichen gebildet werden. Das leitfähige Material 322 kann Aluminium, Kupfer, Silber, Gold, Nickel, Wolfram, Legierungen davon und/oder mehrere Schichten davon enthalten. Als nächstes wird auf der Polymerschicht 318 und dem leitfähigen Material 322 eine Maske gebildet und strukturiert, um eine Öffnung zu bilden, die das leitfähige Material 322 überlappt. Anschließend wird ein leitfähiges Material 324 unter Verwendung eines Plattierprozesses, eines stromlosen Plattierprozesses oder dergleichen in der Öffnung und über dem leitfähigen Material 322 gebildet. Dann wird die Maske beseitigt. Das leitfähige Material 324 kann reines Kupfer oder Kupferlegierungen enthalten.
  • Unter fortdauernder Bezugnahme auf 9 kann auf dem leitfähigen Material 324 ein leitfähiges Material 326 gebildet werden. Das leitfähige Material 326 kann Nickel enthalten und kann durch Electroless-Nickel-Electroless-Palladium-Immersion-Gold (ENEPIG), das eine Nickelschicht, eine Palladiumschicht auf der Nickelschicht und eine Goldschicht auf der Palladiumschicht aufweist, gebildet werden. Bei einer alternativen Ausführungsform kann das leitfähige Material 326 durch einen Plattierprozess gebildet werden. Bei einigen Ausführungsformen können einige der leitfähigen Verbinder 320 durch den Die 100 elektrisch an den unteren Die 200 angeschlossen sein, und können einige der leitfähigen Verbinder 320 durch die Antenne 40 (z.B. das TDV-Gitter 296 oder die TDV-Wand 297) elektrisch an den unteren Die 200 angeschlossen sein.
  • 10 zeigt eine Draufsicht auf das Package 1000. Das Package 1000 kann einen einzelnen Die 100 aufweisen, der neben jeder Seitenwand des Dies 100 eine oder mehrere Antennen 40 aufweist. Bei einer Ausführungsform ist die Anzahl der Antennen 40 neben den einzelnen Seitenwänden des Dies 100 gleich Bei einer Ausführungsform ist die Anzahl der Antennen 40 neben den einzelnen Seitenwand des Dies 100 unterschiedlich. Bei einer Ausführungsform kann sich die Anzahl der Antennen 40 neben wenigstens einer Seitenwand des Dies 100 von der Anzahl der Antennen 40 neben wenigstens einer anderen Seitenwand des Dies 100 unterscheiden. Die TDV-Wand 297 (z.B. die Patch-Antenne) jeder Antenne 40 ist durch eine Antennenzuleitung 271, die zwischen den Dies 100 und 200 angeordnet ist, elektrisch an den Die 100 angeschlossen. Zwischen jeder TDV-Wand 297 und jedem TDV-Gitter 296 einer Antenne ist ein Antennenschwingungshohlraum gebildet. Das TDV-Gitter 296 wirkt als Masseebene für die Antenne 40. Bei einer Ausführungsform kann ein Abstand D1 zwischen einer Seitenwand des Dies 100 und einer Seitenwand einer TDV-Wand 297, die zu der Seitenwand des Dies 100 gewandt ist, in einem Bereich von 10 µm bis 9990 µm liegen. Bei einer Ausführungsform kann ein Abstand D2 zwischen einer Seitenwand eines TDV-Gitters 296 und einer Seitenwand einer entsprechenden TDV-Wand 297, die zu der Seitenwand des TDV-Gitters 296 gewandt ist, in einem Bereich von 10 µm bis 9990 µm liegen. Bei einer Ausführungsform kann ein Abstand D3 zwischen einer ersten Seitenwand eines TDV-Gitters 296 und einem ersten Rand des Isoliermaterials 294 des Packages 1000 in einem Bereich von 10 µm bis 9990 µm liegen und ein Abstand D4 zwischen einer zweiten Seitenwand des TDV-Gitters 296 und einem zweiten Rand des Isoliermaterials 294 des Packages 1000 in einem Bereich von 10 µm bis 9990 µm liegen, wobei der erste Rand und der zweite Rand zueinander orthogonal sind und die erste Seitenwand des TDV-Gitters 296 und die zweite Seitenwand des TDV-Gitters 296 zueinander orthogonal sind. Bei einer Ausführungsform, bei der jedes der TDV-Gitter 296 einen Satz von elektrisch angeschlossenen vertikalen Säulen oder Pfeilern, die zueinander parallel verlaufen, aufweist, kann eine Beabstandung S1 zwischen zwei benachbarten Säulen oder Pfeilern des TDV-Gitters 296 in einem Bereich von 10 bis 9990 µm liegen.
  • Jede Antenne 40 des Packages 1000 weist eine vertikale TDV-Wand 297 und ein entsprechendes vertikales TDV-Gitter 296 auf, um zwischen der vertikalen TDV-Wand 297 und ihrem entsprechenden vertikalen TDV-Gitter 296 einen Antennenschwingungshohlraum zu bilden. Auf diese Weise ist eine Hauptfläche der vertikalen TDV-Wand 297 (z.B. die leitfähige Platte) in einer Ebene angeordnet, die orthogonal zu einer Hauptfläche des Substrats 22 verläuft. Zudem ist eine Hauptfläche des TDV-Gitters 296 (z.B. eine Hauptfläche jedes leitfähigen Pfeilers) in einer Ebene angeordnet, die orthogonal zu einer Hauptfläche des Substrats 202 verläuft. Die Antenne 40 ist eine Richtantenne, was ihr gestattet, Leistung in bestimmten Richtungen zu senden oder zu empfangen. Aufgrund der vertikalen Ausrichtungen der TDV-Wand 297 und des TDV-Gitters 296 jeder Antenne 40 ist jede Antenne 40 in der Lage, eine 5G- und 6G-Hochfrequenzstrahlung in einer seitlichen Richtung, die parallel zu einer Hauptfläche des Substrats 202 liegt, zu senden oder zu empfangen.
  • 11A stellt eine Querschnittansicht eines Packages 2000 und 11B eine Draufsicht auf das Package nach alternativen Ausführungsformen dar. Sofern nicht anders angegeben, stellen gleiche Bezugszeichen bei dieser Ausführungsform (und später besprochenen Ausführungsformen) gleiche Komponenten wie bei der Ausführungsform, die in 1 bis 10 gezeigt ist, dar, die durch gleiche Prozesse gebildet werden. Entsprechend können die Prozessschritte und anwendbaren Materialien hier möglicherweise nicht wiederholt sein.
  • In 11A ist dargestellt, dass das Package 2000 einen einzelnen Die 100 mit einer oder mehreren Antennen 40 neben jeder aus einer ersten, einer zweiten und einer dritten Seitenwand des Dies 100 aufweist. Bei einer Ausführungsform weist eine vierte Seitenwand des Dies 100 keine daneben befindliche Antenne 40 auf. Bei einer Ausführungsform ist die Anzahl der Antennen 40 neben jeder aus der ersten, der zweiten und der dritten Seitenwand des Dies 100 gleich. Bei einer Ausführungsform ist die Anzahl der Antennen 40 neben jeder aus der ersten, der zweiten und der dritten Seitenwand des Dies 100 unterschiedlich. Bei einer Ausführungsform kann die Anzahl der Antennen 40 neben wenigstens einer aus der ersten, der zweiten und der dritten Seitenwand des Dies 100 von der Anzahl der Antennen neben wenigstens einer der anderen aus der ersten, der zweiten und der dritten Seitenwand des Dies 100 verschieden sein. 11B zeigt eine Querschnittansicht des Packages 2000, die auf den in 11A dargestellten Querschnitt B-B Bezug nimmt, nach einigen beispielhaften Ausführungsformen.
  • 12A stellt eine Querschnittansicht eines Packages 3000 und 12B eine Draufsicht auf das Package nach alternativen Ausführungsformen dar. In 12A ist dargestellt, dass das Package 3000 einen einzelnen Die 100 mit einer oder mehreren Antennen 40 neben jeder aus einer ersten Seitenwand und einer zweiten Seitenwand des Dies 100 aufweist. Bei einer Ausführungsform weisen eine dritte Seitenwand und eine vierte Seitenwand des Dies 100 keine an sie angrenzende Antenne 40 auf. Bei einer Ausführungsform verlaufen die erste Seitenwand und die zweite Seitenwand des Dies 100 parallel zueinander und verlaufen die dritte Seitenwand und die vierte Seitenwand des Dies 100 parallel zueinander. Bei einer Ausführungsform ist die Anzahl der Antennen 40 neben der ersten Seitenwand des Dies 100 der Anzahl der Antennen 40 neben der zweiten Seitenwand des Dies 100 gleich. Bei einer Ausführungsform ist die Anzahl der Antennen 40 neben der ersten Seitenwand des Dies 100 von der Anzahl der Antennen 40 neben der zweiten Seitenwand des Dies 100 verschieden. 12B zeigt eine Querschnittansicht des Packages 3000, die auf den in 12A dargestellten Querschnitt C-C Bezug nimmt, nach einigen beispielhaften Ausführungsformen.
  • 13A stellt eine Querschnittansicht eines Packages 4000 und 13B eine Draufsicht auf das Package nach alternativen Ausführungsformen dar. In 13A ist dargestellt, dass das Package 4000 einen einzelnen Die 100 mit einer oder mehreren Antennen 40 neben jeder aus einer ersten Seitenwand und einer zweiten Seitenwand des Dies 100 aufweist. Bei einer Ausführungsform weisen eine dritte Seitenwand und eine vierte Seitenwand des Dies 100 keine an sie angrenzende Antenne 40 auf. Bei einer Ausführungsform verlaufen die erste Seitenwand und die zweite Seitenwand des Dies 100 orthogonal zueinander und verlaufen die dritte Seitenwand und die vierte Seitenwand des Dies 100 orthogonal zueinander. Bei einer Ausführungsform ist die Anzahl der Antennen 40 neben der ersten Seitenwand des Dies 100 der Anzahl der Antennen 40 neben der zweiten Seitenwand des Dies 100 gleich. Bei einer Ausführungsform ist die Anzahl der Antennen 40 neben der ersten Seitenwand des Dies 100 von der Anzahl der Antennen 40 neben der zweiten Seitenwand des Dies 100 verschieden. 13B zeigt eine Querschnittansicht des Packages 4000, die auf den in 13A dargestellten Querschnitt D-D Bezug nimmt, nach einigen beispielhaften Ausführungsformen.
  • 14A stellt eine Querschnittansicht eines Packages 5000 und 14B eine Draufsicht auf das Package nach alternativen Ausführungsformen dar. In 14A ist dargestellt, dass das Package 5000 einen einzelnen Die 100 mit einer oder mehreren Antennen neben einer ersten Seitenwand des Dies 100 aufweist. Bei einer Ausführungsform weisen eine zweite Seitenwand, eine dritte Seitenwand und eine vierte Seitenwand des Dies 100 keine an sie angrenzenden Antennen 40 auf. 14B zeigt eine Querschnittansicht des Packages 5000, die auf den in 14A dargestellten Querschnitt E-E Bezug nimmt, nach einigen beispielhaften Ausführungsformen.
  • 15A stellt eine Querschnittansicht eines Packages 6000 und 15B eine Draufsicht auf das Package nach alternativen Ausführungsformen dar. In 15A ist dargestellt, dass das Package 6000 einen Diebereich 42 aufweist der zwei oder mehr Dies 100 aufweisen kann, die zueinander benachbart sind. Das Package 6000 weist neben jeder aus einer ersten, einer zweiten, einer dritten und einer vierten Seite des Diebereichs 42 eine oder mehrere Antennen 40 auf. Die TDV-Wand 297 (z.B. die Patch-Antenne) einer jeden Antenne 40 ist durch eine Antennenzuleitung 271 elektrisch an einen der Dies 100 in dem Diebereich 42 angeschlossen. Bei einer Ausführungsform ist die Anzahl der Antennen 40 neben jeder aus der ersten, der zweiten, der dritten und der vierten Seite des Diebereichs 42 gleich. Bei einer Ausführungsform ist die Anzahl der Antennen 40 neben jeder aus der ersten, der zweiten, der dritten und der vierten Seite des Diebereichs 42 unterschiedlich. Bei einer Ausführungsform kann die Anzahl der Antennen 40 neben wenigstens einer aus der ersten, der zweiten, der dritten und der vierten Seite des Diebereichs 42 von der Anzahl der Antennen 40 neben wenigstens einer anderen aus der ersten, der zweiten, der dritten und der vierten Seite des Diebereichs 42 verschieden sein. Bei einer Ausführungsform ist eine erste Anzahl von Antennen 40, die sich neben jeder aus der ersten und der dritten Seite des Diebereichs 42 befinden, von einer zweiten Anzahl von Antennen 40, die sich neben jeder aus der zweiten und der vierten Seite des Diebereichs 42 befinden, verschieden. Bei einer Ausführungsform kann ein Abstand D5 zwischen einer ersten Seitenwand einer ersten TDV-Wand 297 und einer zweiten Seitenwand einer zweiten TDV-Wand 297 in einem Bereich von 10 µm bis 99000 µm liegen, wobei die erste Seitenwand zu der zweiten Seitenwand gewandt ist, wobei eine erste Antenne 40 die erste TDV-Wand 297 aufweist und eine zweite Antenne 40 die zweite TDV-Wand 297 aufweist, wobei die erste Antenne 40 und die zweite Antenne 40 zueinander benachbart sind. 15B zeigt eine Querschnittansicht des Packages 6000, die auf den in 15A dargestellten Querschnitt F-F Bezug nimmt, nach einigen beispielhaften Ausführungsformen.
  • 16A stellt eine Querschnittansicht eines Packages 7000 und 16B eine Draufsicht auf das Package nach alternativen Ausführungsformen dar. In 16A ist dargestellt, dass das Package 7000 einen Diebereich 42 aufweist, der zwei oder mehr Dies 100 aufweisen kann, die zueinander benachbart sind. Das Package 7000 weist neben jeder aus einer ersten, einer zweiten und einer dritten Seite des Diebereichs 42 eine oder mehrere Antennen 40 auf. Bei einer Ausführungsform befindet sich eine vierte Seite des Diebereichs 42 nicht neben einer Antenne 40. Die TDV-Wand 297 (z.B. die Patch-Antenne) jeder Antenne 40 ist durch eine Antennenzuleitung 271 elektrisch an einen der Dies 10 in dem Diebereich 42 angeschlossen. Bei einer Ausführungsform ist die Anzahl der Antennen 40 neben jeder aus der ersten, der zweiten und der dritten Seite des Diebereichs 42 gleich. Bei einer Ausführungsform ist die Anzahl der Antennen neben jeder aus der ersten, der zweiten und der dritten Seite des Diebereichs 42 unterschiedlich. Bei einer Ausführungsform kann die Anzahl der Antennen 40 neben wenigstens einer aus der ersten, der zweiten und der dritten Seite des Diebereichs 42 von der Anzahl der Antennen 40 neben wenigstens einer der anderen aus der ersten, der zweiten und der dritten Seite des Diebereichs 42 verschieden sein. Bei einer Ausführungsform ist eine erste Anzahl von Antennen 40, die sich neben jeder aus der ersten und der dritten Seite des Diebereichs 42 befinden, von einer zweiten Anzahl von Antennen 40, die sich neben der zweiten Seite des Diebereichs 42 befinden, verschieden, wobei die zweite Seite zu der ersten und der dritten Seite orthogonal verläuft. 16B zeigt eine Querschnittansicht des Packages 7000, die auf den in 16A dargestellten Querschnitt G-G Bezug nimmt, nach einigen beispielhaften Ausführungsformen.
  • 17A stellt eine Querschnittansicht eines Packages 8000 und 17B eine Draufsicht auf das Package nach alternativen Ausführungsformen dar. In 17A ist dargestellt, dass das Package 8000 einen Diebereich 42 aufweist, der zwei oder mehr Dies 100 aufweisen kann, die zueinander benachbart sind. Das Package 8000 weist neben jeder aus einer ersten und einer dritten Seite des Diebereichs 42 eine oder mehrere Antennen 40 auf. Bei einer Ausführungsform befinden sich eine zweite und eine vierte Seite des Diebereichs 42 nicht neben einer Antenne 40. Die TDV-Wand 297 (z.B. die Patch-Antenne) jede Antenne 40 ist durch eine Antennenzuleitung 271 elektrisch an einen der Dies 100 in dem Diebereich 42 angeschlossen. Bei einer Ausführungsform ist die Anzahl der Antennen 40 neben jeder aus der ersten und der dritten Seite des Diebereichs 42 gleich. Bei einer Ausführungsform ist die Anzahl der Antennen 40 neben jeder aus der ersten und der dritten Seite des Diebereichs 42 unterschiedlich. Bei einer Ausführungsform verlaufen die erste Seite und die dritte Seite des Diebereichs 42 orthogonal zu der zweiten Seite und der vierten Seite des Diebereichs 42. 17B zeigt eine Querschnittansicht des Packages 8000, die auf den in 17A dargestellten Querschnitt H-H Bezug nimmt, nach einigen beispielhaften Ausführungsformen.
  • 18A stellt eine Querschnittansicht von Zwischenschritten bei der Bildung eines Packages 9000 und 18B eine Draufsicht auf die Zwischenschritte nach alternativen Ausführungsformen dar. In 18A ist dargestellt, dass das Package 9000 einen Diebereich 42 aufweist, der zwei oder mehr Dies 100 aufweisen kann, die zueinander benachbart sind. Das Package 9000 weist neben jeder aus einer ersten und einer zweiten Seite des Diebereichs 42 eine oder mehrere Antennen 40 auf. Bei einer Ausführungsform befinden sich eine dritte und eine vierte Seite des Diebereichs 42 nicht neben einer Antenne 40. Die TDV-Wand 297 (z.B. die Patch-Antenne) jeder Antenne 40 ist durch eine Antennenzuleitung 27 elektrisch an einen der Dies 100 in dem Diebereich 42 angeschlossen. Bei einer Ausführungsform ist die Anzahl der Antennen 40 neben jeder aus der ersten und der zweiten Seite des Diebereichs 42 gleich. Bei einer Ausführungsform ist die Anzahl der Antennen 40 neben jeder aus der ersten und der zweiten Seite des Diebereichs 42 unterschiedlich. Bei einer Ausführungsform verläuft die erste Seite des Diebereichs 42 orthogonal zu der zweiten Seite des Diebereichs 42. 18B zeigt eine Querschnittansicht des Packages 9000, die auf den in 18A dargestellten Querschnitt I-I Bezug nimmt, nach einigen beispielhaften Ausführungsformen.
  • 19A stellt eine Querschnittansicht eines Packages 10000 und 19B eine Draufsicht auf das Package nach alternativen Ausführungsformen dar. In 19A ist dargestellt, dass das Package 10000 einen Diebereich 42 aufweist, der zwei oder mehr Dies 100 aufweisen kann, die zueinander benachbart sind. Das Package 10000 weist neben einer ersten Seite des Diebereichs 42 eine oder mehrere Antennen 40 auf. Bei einer Ausführungsform befinden sich eine zweite, eine dritte und eine vierte Seite des Diebereichs 42 nicht neben einer Antenne 40. Die TDV-Wand 297 (z.B. die Patch-Antenne) jeder Antenne ist durch eine Antennenzuleitung 271 elektrisch an einen der Dies 100 angeschlossen. 19B zeigt eine Querschnittansicht des Packages 10000, die auf den in 19A dargestellten Querschnitt J-J Bezug nimmt, nach einigen beispielhaften Ausführungsformen.
  • 20 stellt eine Querschnittansicht eines Packages 11000 nach einigen Ausführungsformen dar. Ein oder mehrere IC-Dies 500 und eines oder mehrere eines beliebigen der zuvor in 1 bis 19B gezeigten Packages 1000 bis 10000 sind gepackt, um ein IC-Package zu bilden. Das IC-Package kann auch als integriertes Fan-out-Package (InFO-Package) bezeichnet werden.
  • Das Package 11000 weist eine erste Package-Komponente 400 auf, die den IC-Die 500 aufweist. Der IC-Die 500 kann in einem Wafer gebildet werden, der unterschiedliche Vorrichtungsbereiche aufweisen kann, die in nachfolgenden Schritten vereinzelt werden, um mehrere IC-Dies zu bilden. Der IC-Die 500 kann gemäß anwendbaren Herstellungsprozessen zur Bildung von integrierten Schaltungen bearbeitet werden. Zum Beispiel weist der IC-Die 500 ein Halbleitersubstrat 406 wie etwa dotiertes oder undotiertes Silizium oder eine aktive Schicht eines Halbleiter-auf-Isolator-Substrats (SOI-Substrats) auf. Das Halbleitersubstrat 406 kann andere Halbleitermaterialien enthalten, wie etwa Germanium; einen Verbindungshalbleiter einschließlich Siliziumcarbid, Galliumarsen, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; einen Legierungshableiter einschließlich SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP; oder Kombinationen davon. Andere Substrate wie etwa mehrschichtige oder Gradientensubstrate können ebenfalls verwendet werden. Das Halbleitersubstrat 406 weist eine aktive Fläche, manchmal als Vorderseite bezeichnet, und eine inaktive Fläche, manchmal als Rückseite bezeichnet, auf.
  • An der vorderen Fläche des Halbleitersubstrats 406 können Vorrichtungen gebildet sein. Die Vorrichtungen können aktive Vorrichtungen (z.B. Transistoren, Dioden usw.), Kondensatoren, Widerstände usw. sein. Über der Vorderfläche des Halbleitersubstrats 406 befindet sich eine dielektrische Zwischenschicht (inter-layer dielectric, ILD) 408. Die ILD 408 umhüllt die Vorrichtungen und kann sie abdecken. Die ILD 408 kann eine oder mehrere dielektrische Schichten aufweisen, die aus Materialien wie Phosphorsilikatglas (PSG), Borsilikatglas (BSG), bordotiertes Phosphorsilikatglas (BPSG), undotiertes Silikatglas (USG) oder dergleichen gebildet sind.
  • Durch die ILD 408 verlaufen leitfähige Stecker, um die Vorrichtungen elektrisch und physisch zu koppeln. Wenn die Vorrichtungen zum Beispiel Transistoren sind, können die leitfähigen Stecker die Gates und die Source/Drain-Bereiche der Transistoren koppeln. Die leitfähigen Stecker können aus Wolfram, Kobalt, Nickel, Kupfer, Silber, Gold, Aluminium, dergleichen oder Kombinationen davon gebildet sein. Über der ILD 408 und den leitfähigen Steckern befindet sich eine Interconnect-Struktur 410. Die Interconnect-Struktur 410 verbindet die Vorrichtungen untereinander, um eine integrierte Schaltung zu bilden. Die Interconnect-Struktur 410 kann zum Beispiel durch Metallisierungsstrukturen in dielektrischen Schichten auf der ILD 408 gebildet sein. Die Metallisierungsstrukturen weisen Metallleitungen und Durchkontaktierungen auf, die in einer oder mehreren dielektrischen Schichten mit einem niedrigen k-Wert gebildet sind. Die Metallisierungsstrukturen der Interconnect-Struktur 410 sind durch die leitfähigen Stecker elektrisch mit den Vorrichtungen gekoppelt.
  • Der IC-Die 500 weist ferner Pads 412 wie etwa Aluminiumpads auf, an denen externe Anschlüsse hergestellt werden. Die Pads 412 befinden sich an der aktiven Seite des IC-Dies 500 wie etwa in und/oder auf der Interconnect-Struktur 410. Auf dem IC-Die 500 wie etwa auf Abschnitten der Interconnect-Struktur 410 und den Pads 412 befinden sich ein oder mehrere Passivierungsfilme 414. Öffnungen erstrecken sich durch die Passivierungsfilme 414 zu den Pads 412. Die-Verbinder 416 wie etwa leitfähige Pfeiler (die zum Beispiel aus einem Metall wie etwa Kupfer gebildet sind), erstrecken sich durch die Öffnungen in den Passivierungsfilmen 414 und sind physisch und elektrisch mit jeweiligen der Pads 412 gekoppelt. Die Die-Verbinder 416 können zum Beispiel durch Plattieren oder dergleichen gebildet sein. Die Die-Verbinder 416 koppeln die jeweiligen integrierten Schaltungen des IC-Dies 500 elektrisch.
  • Jeder IC-Die 500 kann ein Logik-Die (z.B. eine zentrale Verarbeitungseinheit (CPU), eine Grafikverarbeitungseinheit (GPU), ein System-auf-Chip (SoC), ein Anwendungsprozessor (AP), eine Mikrosteuerung usw.), ein Speicher-Die (z.B. ein Dynamischer-Direktzugriffsspeicher-Die (DRAM-Die), ein Statischer-Direktzugriffsspeicher-Die (SRAM-Die), ein Stapel-Speicher-Die, ein High-Bandwidth-Memory-Die (HBM-Die) usw.), ein Power-Management-Die (z.B. ein Power-Management-IC-Die (PMIC-Die)), ein Funkfrequenz-Die (FF-Die), ein Sensor-Die, ein Mikro-Elektrisch-Mechanisches-System-Die (MEMS-Die), ein Signalverarbeitungs-Die (z.B. ein Digitale-Signalverarbeitungs-Die (DSP-Die)), ein Front-End-Die (z.B. analoge Front-End-Dies (AFE-Dies)) oder dergleichen sein.
  • Der eine oder die mehreren IC-Dies 500 und das eine oder die mehreren Packages 1000 können durch ein Verkapselungsmaterial 402 (z.B. eine Formmasse, Epoxid oder dergleichen) verkapselt sein. Die Packages 400 und Dies 500 können durch eine vorderseitige Umverteilungsstruktur 418 elektrisch miteinander verbunden sein. Bei einer Ausführungsform können das eine oder die mehreren Packages 1000 durch eines oder mehrere der zuvor in 11A bis 19B gezeigten Packages 2000 bis 10000 ersetzt sein. Die vorderseitige Umverteilungsstruktur 418 weist jede beliebige Anzahl von dielektrischen Schichten und jede beliebige Anzahl von Metallisierungsstrukturen auf. Die Metallisierungsstrukturen können auch als Umverteilungsschichten oder Umverteilungsleitungen bezeichnet werden. Under-Bump-Metallisierungen (UBMs) 604 können aus dem gleichen Material wie die Metallisierungsstruktur der vorderseitigen Umverteilungsstruktur 418 gebildet werden. Die leitfähigen Verbinder 602 können Ball-Grid-Array-Verbinder (BGA-Verbinder), Lötmittelkugeln, Metallpfeiler, Controlled-Collapse-Chip-Connection-Höcker (C4-Höcker), Mikro-Höcker, durch die Electroless-Nickel-Electroless-Palladium-Immersion-Gold-Technik (ENEPIG-Technik) gebildete Höcker oder dergleichen sein. Die leitfähigen Verbinder 602 können ein leitfähiges Material wie etwa Lötmittel, Kupfer, Aluminium, Gold, Nickel, Silber, Palladium, Zinn, dergleichen oder eine Kombination davon enthalten. Auf den verschiedenen Komponenten und um diese herum ist ein Verkapselungsmaterial 402 gebildet.
  • Das Packagesubstrat 600 kann eine Leiterplatte (printed circuit board, PCB) aufweisen. Bei einer Ausführungsform weist das Packagesubstrat 600 einen Substratkern 610 und Bondpads 606 über dem Substratkern 610 auf. Der Substratkern 610 kann aus einem Halbleitermaterial wie etwa Silizium, Germanium, Diamant oder dergleichen hergestellt sein. Alternativ können auch Verbindungsmaterialien wie etwa Siliziumgermanium, Siliziumcarbid, Galliumarsen, Indiumarsenid, Indiumphosphid, Siliziumgermaniumcarbid. Galliumarsenphosphid, Galliumindiumphosphid, Kombinationen davon und dergleichen verwendet werden. Zusätzlich kann der Substratkern 610 ein SOI-Substrat sein. Im Allgemeinen weist ein SOI-Substrat eine Schicht eines Halbleitermaterials wie etwa epitaktisches Silizium, Germanium Siliziumgermanium, SOI, SGOI oder Kombinationen davon auf. Der Substratkern 610 beruht bei einer alternativen Ausführungsform auf einem isolierenden Kern wie etwa einem glasfaserverstärkten Harzkern. Ein beispielhaftes Kernmaterial ist Glasfaserharz wie etwa FR4. Alternativen für das Kernmaterial umfassen Bismaleimid-Triazin-Harz (BT-Harz) oder alternativ andere PCB-Materialien oder -filme. Für den Substratkern 610 können Build-Up-Filme wie etwa ABF oder andere Laminate verwendet werden.
  • Der Substratkern 610 kann aktive und passive Vorrichtungen (nicht gezeigt) aufweisen. Es kann eine breite Vielfalt von Vorrichtungen wie etwa Transistoren, Kondensatoren, Widerstände, Kombinationen davon und dergleichen verwendet werden, um die strukturellen und funktionellen Anforderungen des Designs für den Vorrichtungsstapel zu erzeugen. Die Vorrichtungen können unter Verwendung aller beliebigen geeigneten Verfahren gebildet werden.
  • Der Substratkern 610 kann auch Metallisierungsschichten und Durchkontaktierungen (nicht gezeigt) aufweisen, wobei die Bondpads 606 physisch und/oder elektrisch mit den Metallisierungsschichten und Durchkontaktierungen gekoppelt sind. Die Metallisierungsschichten können über den aktiven und passiven Vorrichtungen gebildet sein und sind zum Verbinden der verschiedenen Vorrichtungen, um Funktionsschaltungen zu bilden, gestaltet. Die Metallisierungsschichten können aus abwechselnden Schichten eines dielektrischen Materials (z.B. eines dielektrischen Materials mit einem niedrigen k-Wert) und eines leitfähigen Materials (z.B. Kupfer) gebildet werden, wobei Durchkontaktierungen die Schichten des leitfähigen Materials verbinden und durch jeden beliebigen geeigneten Prozess (wie etwa Abscheidung, Damascene, Dual-Damascene oder dergleichen) gebildet werden können. Bei einigen Ausführungsformen ist der Substratkern 610 im Wesentlichen von aktiven und passiven Vorrichtungen frei.
  • Bei einigen Ausführungsformen werden die leitfähigen Verbinder 602 aufgeschmolzen, um die erste Package-Komponente 400 an den Bondpads 606 anzubringen. Die leitfähigen Verbinder 602 koppeln das Packagesubstrat 600, das in dem Substratkern 610 Metallisierungsschichten aufweist, elektrisch und/oder physisch mit der ersten Package-Komponente 400. Bei einigen Ausführungsformen ist auf dem Substratkern 610 ein Lötresist 608 gebildet. Die leitfähigen Verbinder 602 können in Öffnungen in dem Lötresist 608 angeordnet sein, um elektrisch und mechanisch mit den Bondpads 606 gekoppelt zu werden. Das Lötresist 608 kann verwendet werden, um Bereiche des Substratkerns 610 vor externen Beschädigungen zu schützen.
  • Die leitfähigen Verbinder 602 können ein Epoxy-Flussmittel (nicht gezeigt) aufweisen, das darauf gebildet wird, bevor sie aufgeschmolzen werden, wobei nach der Anbringung der ersten Package-Komponente 400 an dem Packagesubstrat 600 wenigstens etwas des Epoxy-Anteils des Epoxy-Flussmittels zurückbleibt. Dieser verbliebene Epoxy-Anteil kann als Unterfüllung wirken, um die Beanspruchung zu verringern und die Verbindungen, die sich aus dem Aufschmelzen der leitfähigen Verbinder 602 ergeben, zu schützen. Bei einigen Ausführungsformen kann zwischen der ersten Package-Komponente 400 und dem Packagesubstrat 600 eine Unterfüllung 420 gebildet werden, die die leitfähigen Verbinder 602 umgibt. Die Unterfüllung 420 kann durch einen Kapillarflussprozess gebildet werden, nachdem die erste Package-Komponente 400 angebracht wurde, oder kann durch ein geeignetes Abscheidungsverfahren gebildet werden, bevor die erste Package-Komponente 400 angebracht wird.
  • Bei einer Ausführungsform kann das Packagesubstrat 600 Bondpads 612 über dem Substratkern 610 aufweisen. Leitfähige Verbinder 614 können mit den Bondpads 612 gekoppelt sein, um die elektrische Kopplung des Packagesubstrats 600 an externe Schaltungen oder Vorrichtungen zu gestatten. Die leitfähigen Verbinder 612 können Ball-Grid-Array-Verbinder (BGA-Verbinder), Lötmittelkugeln, Metallpfeiler, Controlled-Collapse-Chip-Connection-Höcker (C4-Höcker), Mikro-Höcker, durch die Electroless-Nickel-Electroless-Palladium-Immersion-Gold-Technik (ENEPIG-Technik) gebildete Höcker oder dergleichen sein. Die leitfähigen Verbinder 614 können ein leitfähiges Material wie etwa Lötmittel, Kupfer, Aluminium, Gold, Nickel, Silber, Palladium, Zinn, dergleichen oder eine Kombination davon enthalten. Bei einigen Ausführungsformen ist das Lötresist 608 auf dem Substratkern 610 gebildet und können die leitfähigen Verbinder 614 in Öffnungen in dem Lötresist 608 angeordnet sein, um elektrisch und mechanisch mit den Bondpads 612 gekoppelt zu werden. Das Lötresist 608 kann verwendet werden, um Bereiche des Substratkerns 610 vor externen Beschädigungen zu schützen.
  • Bei einigen Ausführungsformen können an der ersten Package-Komponente 400 (z.B. an den UBMs 604) oder an dem Packagesubstrat 600 (d.h., an den Bondpads 606) auch passive Vorrichtungen (oberflächenmontierte Vorrichtungen (surface mount devices, SMDs)) angebracht sein. Zum Beispiel können die passiven Vorrichtungen an eine gleiche Fläche der ersten Package-Komponente 400 oder des Packagesubstrats 602 wie die leitfähigen Verbinder gebunden sein. Die passiven Vorrichtungen können vor dem Anbringen der ersten Package-Komponente 400 an dem Packagesubstrat 600 an der Package-Komponente angebracht werden oder vor der nach dem Anbringen der ersten Package-Komponente 400 an dem Packagesubstrat 600 an dem Packagesubstrat 60 angebracht werden.
  • 21 stellt eine Querschnittansicht eines Packages 1200 nach einigen Ausführungsformen dar. Sofern nicht anders angegeben, stellen gleiche Bezugszeichen bei dieser Ausführungsform (und später besprochenen Ausführungsformen) gleiche Komponenten wie bei der Ausführungsform, die in 1 bis 20 gezeigt ist, dar, die durch gleiche Prozesse gebildet werden. Entsprechend können die Prozessschritte und anwendbaren Materialien hier möglicherweise nicht wiederholt sein. Ein oder mehrere IC-Dies 500 und ein oder mehrere eines beliebigen der zuvor in 1 bis 19B gezeigten Packages 1000 bis 10000 sind gepackt, um ein IC-Package, das Vorrichtungsstapel aufweist, zu bilden. Die Vorrichtungsstapel können auch als Package-on-Package-Strukturen (PoP-Strukturen) bezeichnet werden.
  • In 21 ist eine dritte Package-Komponente 800 mit einer zweiten Package-Komponente 700 gekoppelt. Die zweite Package-Komponente 700 kann der ersten Package-Komponente 400 ähnlich sein, und sofern nicht anders angegeben, stellen gleiche Bezugszeichen bei dieser Ausführungsform gleiche Komponenten wie bei der in 20 gezeigten Ausführungsform dar. Die zweite Package-Komponente 700 kann eine rückseitige Umverteilungsstruktur 422 und Durchkontaktierungen 424, die sich durch das Verkapselungsmaterial 402 erstrecken und die rückseitige Umverteilungsstruktur 422 elektrisch mit der vorderseitigen Umverteilungsstruktur 418 verbinden, aufweisen. Bei der gezeigten Ausführungsform kann die rückseitige Umverteilungsstruktur 422 eine oder mehrere dielektrische Schichten und wenigstens eine Metallisierungsstruktur (manchmal als Umverteilungsschichten oder Umverteilungsleitungen bezeichnet) aufweisen.
  • Die dritte Package-Komponente 800 weist zum Beispiel ein Substrat 812 und einen oder mehrere mit dem Substrat 812 gekoppelte Stapel-Dies 802 (z.B. 802A und 802B) auf. Obwohl ein Satz von Stapel-Dies (802A und 802B) dargestellt ist, können bei anderen Ausführungsformen mehrere Stapel-Dies 802 (die jeweils einen oder mehrere Stapel-Dies aufweisen) nebeneinander angeordnet mit einer gleichen Fläche des Substrats 812 gekoppelt sein. Das Substrat 812 kann aus einem Halbleitermaterial wie etwa Silizium, Germanium, Diamant oder dergleichen hergestellt sein. Bei einigen Ausführungsformen können auch Verbindungsmaterialien wie etwa Siliziumgermanium, Siliziumcarbid, Galliumarsen, Indiumarsenid, Indiumphosphid, Siliziumgermaniumcarbid. Galliumarsenphosphid, Galliumindiumphosphid, Kombinationen davon und dergleichen verwendet werden. Zusätzlich kann das Substrat 812 ein Silizium-auf-Isolator-Substrat (silicon-on-isolator substrate, SOI-Substrat) sein. Im Allgemeinen weist ein SIO-Substrat eine Schicht eines Halbleitermaterials wie etwa epitaktisches Silizium, Germanium Siliziumgermanium, SOI, Siliziumgermanium-auf-Isolator (silicon germanium on isolator, SGOI oder Kombinationen davon auf. Das Substrat 812 beruht bei einer alternativen Ausführungsform auf einem isolierenden Kern wie etwa einem glasfaserverstärkten Harzkern. Ein beispielhaftes Kernmaterial ist Glasfaserharz wie etwa FR4. Alternativen für das Kernmaterial umfassen Bismaleimid-Triazin-Harz (BT-Harz) oder alternativ andere Leiterplattenmaterialien (PCB-Materialien) oder -filme. Für das Substrat 812 können Build-Up-Filme wie etwa Ajinomoto-Build-Up-Film (ABF) oder andere Laminate verwendet werden.
  • Das Substrat 812 kann aktive und passive Vorrichtungen (nicht gezeigt) aufweisen. Es kann eine breite Vielfalt von Vorrichtungen wie etwa Transistoren, Kondensatoren, Widerstände, Kombinationen davon und dergleichen verwendet werden, um die strukturellen und funktionellen Anforderungen des Designs für die dritte Package-Komponente 800 zu erzeugen. Die Vorrichtungen können unter Verwendung aller beliebigen geeigneten Verfahren gebildet werden.
  • Das Substrat 812 kann auch Metallisierungsschichten (nicht gezeigt) und die leitfähigen Durchkontaktierungen 814 aufweisen. Die Metallisierungsschichten können über den aktiven und passiven Vorrichtungen gebildet sein und sind zum Verbinden der verschiedenen Vorrichtungen, um Funktionsschaltungen zu bilden, gestaltet. Die Metallisierungsschichten können aus abwechselnden Schichten eines dielektrischen Materials (z.B. eines dielektrischen Materials mit einem niedrigen k-Wert) und eines leitfähigen Materials (z.B. Kupfer) gebildet werden, wobei Durchkontaktierungen die Schichten des leitfähigen Materials verbinden und durch jeden beliebigen geeigneten Prozess (wie etwa Abscheidung, Damascene, Dual-Damascene oder dergleichen) gebildet werden können. Bei einigen Ausführungsformen ist das Substrat 812 im Wesentlichen von aktiven und passiven Vorrichtungen frei.
  • Das Substrat 812 kann an einer ersten Seite des Substrats 812 Bondpads 810 zur Kopplung mit den Stapel-Dies 802 und an einer zweiten Seite des Substrats 812, wobei die zweite Seite zu der ersten Seite des Substrats 812 entgegengesetzt ist, Bondpads 816 zur Kopplung mit den leitfähigen Verbindern 818 aufweisen. Bei einigen Ausführungsformen werden die Bondpads 810 und 816 durch Bilden von Vertiefungen (nicht gezeigt) in dielektrischen Schichten (nicht gezeigt) an der ersten und der zweiten Seite des Substrats 812 gebildet. Die Vertiefungen können so gebildet sein, dass sie ein Einbetten der Bondpads 810 und 816 in die dielektrischen Schichten gestatten. Bei anderen Ausführungsformen wird auf die Vertiefungen verzichtet, da die Bondpads 810 und 816 auf der dielektrischen Schicht gebildet werden können. Bei einigen Ausführungsformen weisen die Bondpads 810 und 816 eine dünne Keimschicht (nicht gezeigt) auf, die aus Kupfer, Titan, Nickel, Gold, Palladium, dergleichen oder Kombinationen davon hergestellt ist. Das leitfähige Material der Bondpads 810 und 816 kann über der dünnen Keimschicht abgeschieden werden. Das leitfähige Material kann durch einen elektrochemischen Plattierprozess, einen stromlosen Plattierprozess, eine CVD, eine Atomlagenabscheidung (atomic layer deposition, ALD), eine PVD, dergleichen oder eine Kombination davon gebildet werden. Bei einer Ausführungsform ist das leitfähige Material der Bondpads 810 und 816 Kupfer, Wolfram, Aluminium, Silber, Gold, dergleichen oder eine Kombination davon.
  • Bei einigen Ausführungsformen sind die Bondpads 810 und 816 UBMs, die drei Schichten aus leitfähigen Materialien wie etwa eine Schicht aus Titan, eine Schicht aus Kupfer und eine Schicht aus Nickel aufweisen. Für die Bildung der Bondpads 810 und 816 können andere Anordnungen von Materialien und Schichten wie etwa eine Anordnung von Chrom/einer Chrom-Kupfer-Legierung/Kupfer/Gold, eine Anordnung von Titian/Titanwolfram/Kupfer oder eine Anordnung von Kupfer/Nickel/Gold benutzt werden. Alle geeigneten Materialien oder Materialschichten, die für die Bondpads 810 und 816 verwendet werden können, sollen in vollem Umfang in den Umfang der vorliegenden Anmeldung einbezogen werden. Bei einigen Ausführungsformen erstrecken sich die leitfähigen Durchkontaktierungen 814 durch das Substrat 812 und koppeln wenigstens eines der Bondpads 810 an wenigstens eines der Bondpads 816.
  • Bei der dargestellten Ausführungsform sind die Stapel-Dies 802 durch Drahtbondverbindungen 806 mit dem Substrat 812 gekoppelt, obwohl andere Verbindungen wie etwa leitfähige Höcker verwendet werden können. Bei einer Ausführungsform sind die Stapel-Dies 802 Stapel-Speicher-Dies. Zum Beispiel können die gestapelten Dies 802 Speicher-Dies wie etwa Speichermodule mit niedriger Leistung (low-power, LP) und doppelter Datenrate (double data rate, DDR) wie etwa LPDDR1, LPDDR2, LPDDR3, LPDDR4 oder ähnliche Speichermodule sein.
  • Die Stapel-Dies 802 und die Drahtbondverbindungen 806 können durch eine Formmasse 808 verkapselt sein. Die Formmasse 808 kann zum Beispiel unter Verwendung einer Pressformung auf den Stapel-Dies 802 und den Drahtbondverbindungen 806 geformt werden. Bei einigen Ausführungsformen ist die Formmasse 808 eine Formzusammensetzung, ein Polymer, ein Epoxid, ein Siliziumoxidfüllmaterial oder dergleichen oder eine Kombination davon. Ein Härtungsprozess kann vorgenommen werden, um die Formmasse 808 zu härten; der Härtungsprozess kann ein thermisches Härten, ein UV-Härten, dergleichen oder eine Kombination davon sein. Anschließend werden die gekoppelte dritte Package-Komponente 800 und die zweite Package-Komponente 700 unter Verwendung der leitfähigen Verbinder 602 auf eine ähnliche Weise wie bei der obigen 20 beschrieben an einem Packagesubstrat 600 (zuvor in 20 beschrieben) angebracht.
  • 22 stellt eine Querschnittansicht eines Packages 13000 nach einigen Ausführungsformen dar. Sofern nicht anders angegeben, stellen gleiche Bezugszeichen bei dieser Ausführungsform (und später besprochenen Ausführungsformen) gleiche Komponenten wie bei der Ausführungsform, die in 1 bis 22 gezeigt ist, dar, die durch gleiche Prozesse gebildet werden. Entsprechend können die Prozessschritte und anwendbaren Materialien hier möglicherweise nicht wiederholt sein. Ein oder mehrere IC-Dies und eines oder mehrere eines beliebigen der zuvor in 1 bis 19B gezeigten Packages 1000 bis 10000 sind gepackt, um IC-Package zu bilden. Das integrierte IC-Package kann auch als Chip-auf-Wafer-auf-Substrat-Package (chip-on-wafer-on-substrate package, CoWoS-Package) bezeichnet werden.
  • In 22 ist eine vierte Package-Komponente 900 gezeigt, die eine oder mehrere Vorrichtungen, welche für einen Verwendungszweck gestaltet sind, wie etwa einen Speicher-Die (z.B. einen DRAM-Die, einen Stapel-Speicher-Die, einen High-Bandwidth-Memory-Die (HBM-Die) usw.), einen Logik-Die, einen Zentrale-Verarbeitungseinheit-Die (CPU-Die), einen E/A-Die, einen System-auf-Chip-Die (SoC-Die), einen Komponente-auf-Wafer-Die (component-on-a wafer die, CoW-Die), eine integrierte Fan-out-Struktur (InFO), ein Package, einen Funkfrequenz-Die (FF-Die), dergleichen oder Kombinationen davon aufweisen kann. Bei einer Ausführungsform weist die vierte Package-Komponente 900 in ihrem Inneren wie für eine bestimmte Funktionalität gewünscht IC-Bauteile wie etwa Transistoren, Kondensatoren, Induktoren, Widerstände, Metallisierungsschichten, leitfähige Verbinder und dergleichen auf. Bei einigen Ausführungsformen kann die vierte Package-Komponente 900 mehr als eine Vorrichtung von der gleichen Art aufweisen oder unterschiedliche Vorrichtungen aufweisen. 22 zeigt, dass die vierte Package-Komponente 900 wenigstens eines der Packages 1000 (zuvor in 1 bis 10 beschrieben) und zwei IC-Dies 500 (zuvor in 20 beschrieben) aufweist, die verkapselt und mit Umverteilungsstrukturen und Kontaktpads verbunden sind. Bei anderen Ausführungsformen kann die vierte Package-Komponente 900 mehr als eines von jedem aus den Packages 1000 und den IC-Dies 500 aufweisen. Bei einer Ausführungsform können das eine oder die mehreren Packages 1000 durch eines oder mehrere der zuvor in 11A bis 19B gezeigten Packages 2000 bis 10000 ersetzt sein.
  • Das Package 1000 und die IC-Dies 500 sind an einem Interposer 916 angebracht. Der Interposer 916 kann ein Substrat 914 und eine Interconnect-Struktur 912 aufweisen. Die vierte Package-Komponente 900 kann ein Unterfüllmaterial 904, das zwischen dem Package 1000 und den IC-Dies 500 verteilt ist, und die Interconnect Struktur 912 aufweisen. Bei einigen Ausführungsformen kann die vierte Package-Komponente 900 ein Verkapselungsmaterial 906 aufweisen, das das Package 1000 und die IC-Dies 500 umgibt.
  • Unter fortdauernder Bezugnahme auf 22 ist ein Packagesubstrat 1100 gezeigt. Das Packagesubstrat 1100 weist einen Substratkern 610 und Bondpads 606 über dem Substratkern 610 auf. Der Substratkern 610 kann aus einem Halbleitermaterial wie etwa Silizium, Germanium, Diamant oder dergleichen hergestellt sein. Alternativ können auch Verbindungsmaterialien wie etwa Siliziumgermanium, Siliziumcarbid, Galliumarsen, Indiumarsenid, Indiumphosphid, Siliziumgermaniumcarbid. Galliumarsenphosphid, Galliumindiumphosphid, Kombinationen davon und dergleichen verwendet werden. Zusätzlich kann der Substratkern 610 ein SOI-Substrat sein. Im Allgemeinen weist ein SOI-Substrat eine Schicht eines Halbleitermaterials wie etwa epitaktisches Silizium, Germanium Siliziumgermanium, SOI, SGOI oder Kombinationen davon auf. Der Substratkern 610 beruht bei einer alternativen Ausführungsform auf einem isolierenden Kern wie etwa einem glasfaserverstärkten Harzkern. Ein beispielhaftes Kernmaterial ist Glasfaserharz wie etwa FR4. Alternativen für das Kernmaterial umfassen Bismaleimid-Triazin-Harz (BT-Harz) oder alternativ andere PCB-Materialien oder -filme. Für den Substratkern 610 können Build-Up-Filme wie etwa ABF oder andere Laminate verwendet werden.
  • Der Substratkern 610 kann aktive und passive Vorrichtungen (nicht gezeigt) aufweisen. Es kann eine breite Vielfalt von Vorrichtungen wie etwa Transistoren, Kondensatoren, Widerstände, Kombinationen davon und dergleichen verwendet werden, um die strukturellen und funktionellen Anforderungen des Designs für den Vorrichtungsstapel zu erzeugen. Die Vorrichtungen können unter Verwendung aller beliebigen geeigneten Verfahren gebildet werden.
  • Der Substratkern 610 kann auch Metallisierungsschichten und Durchkontaktierungen (nicht gezeigt) aufweisen, wobei die Bondpads 606 physisch und/oder elektrisch mit den Metallisierungsschichten und Durchkontaktierungen gekoppelt sind. Die Metallisierungsschichten können über den aktiven und passiven Vorrichtungen gebildet sein und sind zum Verbinden der verschiedenen Vorrichtungen, um Funktionsschaltungen zu bilden, gestaltet. Die Metallisierungsschichten können aus abwechselnden Schichten eines dielektrischen Materials (z.B. eines dielektrischen Materials mit einem niedrigen k-Wert) und eines leitfähigen Materials (z.B. Kupfer) gebildet werden, wobei Durchkontaktierungen die Schichten des leitfähigen Materials verbinden und durch jeden beliebigen geeigneten Prozess (wie etwa Abscheidung, Damascene, Dual-Damascene oder dergleichen) gebildet werden können. Bei einigen Ausführungsformen ist der Substratkern 610 im Wesentlichen von aktiven und passiven Vorrichtungen frei.
  • Bei einigen Ausführungsformen kann das Packagesubstrat 1100 leitfähige Verbinder 902 aufweisen. Die leitfähigen Verbinder 902 können mit den Bondpads 606 gekoppelt sein. Die leitfähigen Verbinder 902 können Ball-Grid-Array-Verbinder (BGA-Verbinder), Lötmittelkugeln, Metallpfeiler, Controlled-Collapse-Chip-Connection-Höcker (C4-Höcker), Mikro-Höcker, durch die Electroless-Nickel-Electroless-Palladium-Immersion-Gold-Technik (ENEPIG-Technik) gebildete Höcker oder dergleichen sein. Die leitfähigen Verbinder 902 können ein leitfähiges Material wie etwa Lötmittel, Kupfer, Aluminium, Gold, Nickel, Silber, Palladium, Zinn, dergleichen oder eine Kombination davon enthalten. Bei einigen Ausführungsformen ist ein Lötresist 608 auf dem Substratkern 610 gebildet und können die leitfähigen Verbinder 902 in Öffnungen in dem Lötresist 608 angeordnet sein, um elektrisch und mechanisch mit den Bondpads 606 gekoppelt zu werden. Das Lötresist 608 kann verwendet werden, um Bereiche des Substratkerns 610 vor externen Beschädigungen zu schützen.
  • Die vierte Package-Komponente 900 wird auf den leitfähigen Verbindern 902 des Packagesubstrats 1100 angeordnet, wodurch eine elektrische Verbindung zwischen der vierten Package-Komponente 900 und dem Packagesubstrat 1100 hergestellt wird. Die vierte Package-Komponente 900 kann so angeordnet werden, dass die leitfähigen Höcker 908 mit den leitfähigen Verbindern 902 des Packagesubstrats 1100 ausgerichtet sind. Sobald sie in einem physischen Kontakt stehen, kann ein Aufschmelzprozess benutzt werden, um die leitfähigen Verbinder 902 des Packagesubstrats 1100 an die vierte Package-Komponente 900 zu binden. Bei einigen Ausführungsformen kann dann eine Unterfüllung 918 zwischen der vierten Package-Komponente 900 und dem Packagesubstrat 1100 gebildet werden, die die leitfähigen Verbinder 902 umgibt.
  • Bei einer Ausführungsform kann das Packagesubstrat 1100 über dem Substratkern 610 Bondpads 612 aufweisen. Leitfähige Verbinder 614 können mit den Bondpads 612 gekoppelt werden, um eine elektrische Kopplung des Packagesubstrats 1100 mit externen Schaltungen oder Vorrichtungen zu gestatten. Die leitfähigen Verbinder 614 können Ball-Grid-Array-Verbinder (BGA-Verbinder), Lötmittelkugeln, Metallpfeiler, Controlled-Collapse-Chip-Connection-Höcker (C4-Höcker), Mikro-Höcker, durch die Electroless-Nickel-Electroless-Palladium-Immersion-Gold-Technik (ENEPIG-Technik) gebildete Höcker oder dergleichen sein. Die leitfähigen Verbinder 614 können ein leitfähiges Material wie etwa Lötmittel, Kupfer, Aluminium, Gold, Nickel, Silber, Palladium, Zinn, dergleichen oder eine Kombination davon enthalten. Bei einigen Ausführungsformen ist das Lötresist 608 auf dem Substratkern 610 gebildet und können die leitfähigen Verbinder 614 in Öffnungen in dem Lötresist 608 angeordnet sein, um elektrisch und mechanisch mit den Bondpads 612 gekoppelt zu werden. Das Lötresist 608 kann verwendet werden, um Bereiche des Substratkerns 610 vor externen Beschädigungen zu schützen.
  • In 23 ist ein schematisches Diagramm eines Simulationsergebnis für verschiedene Isolationsmaterialien nach einigen Ausführungsformen gezeigt. Die Antennenkonfiguration für die Simulation ist dem in 9 gezeigten Aufbau ähnlich, wobei die Resonanzfrequenz auf etwa 77 GHz eingerichtet ist. Es werden zwei unterschiedliche Isolierfilmmaterialien simuliert und die Leistungsfähigkeiten ihrer S-Parameter S11 (generische Darstellung einer Signalrückflussdämpfung) verglichen. Unter Bezugnahme auf 23 stellen eine Linie 370 und eine Linie 372 die jeweiligen Simulationsergebnisse für die Materialien mit dielektrischen Konstanten von etwa 3,0 und 83 dar. Wie in 23 gezeigt ist, zeigt das erste Material mit einer dielektrischen Kontanten von 3,0 eine Rückflussdämpfung in einem Bereich von 10 dB bis 0 dB mit einem lokalen Minimum bei etwa 75 bis 88 GHz. Im Gegensatz dazu zeigt das zweite dielektrische Material mit einer dielektrischen Konstanten von 83 einen Signalverlust in einem Bereich von -62 dB bis -23 dB. Insbesondere schafft das zweite dielektrische Material bei einem Tal um etwa 76 GHz eine schärfere Frequenzselektivitätsverstärkung.
  • Die Ausführungsformen der vorliegenden Offenbarung weisen einige vorteilhafte Merkmale auf. Die Ausführungsformen umfassen die Bildung eines System-on-Integrated-Chip-Packages (SoIC-Packages), das vertikale dielektrische Durchkontaktierungswände (Through Dielectric Via walls, TDV-Wände) und TDV-Gitter aufweist, um einen Antennenschwingungshohlraum zu bilden. Die TDV-Wände und TDV-Gitter können mit unterschiedlichen Höhen und unterschiedlichen Breiten gebildet werden. Zudem kann der Abstand zwischen zwei benachbarten vertikalen TDV-Wänden unterschiedlich sein und variiert werden und auch der Abstand zwischen zwei benachbarten vertikalen TDV-Gittern variiert werden. Vorteilhafte Merkmale einer oder mehrerer Ausführungsformen, die in diesem Dokument offenbart sind, können eine laterale Hochfrequenz-Funkfrequenzübertragung (FF-Übertragung), die für 5G- und 6G-Hochfrequenz-FF-Transceiver (z.B. 29, 38, 77 und 120 GHz) geeignet ist, wie auch mobile Produkte, Wearable-Produkte, Internet-der-Dinge-Produkte (Internet-of-Things products, IoT products) und Smartphone-Produkte ermöglichen. Zudem können die dünnen plattierten TDV-Wände und TDV-Gitter als eingebettete SoIC-Hochfrequenz-FF-Sende- und Empfangsantennenstrukturen wirken. Ferner werden die Herstellungskosten verringert und wird die Leistungsfähigkeit gesteigert, da der Bildungsprozess der TDV-Wände und der TDV-Gitter mit bestehenden Prozessen kompatibel ist.
  • Nach einer Ausführungsform weist eine Package-Struktur einen ersten Die; einen zweiten Die, der sich über dem ersten Die befindet und elektrisch daran angeschlossen ist; ein Isoliermaterial um den zweiten Die; eine erste Antenne, die sich durch das Isoliermaterial erstreckt und elektrisch an den zweiten Die angeschlossen ist, wobei sich die erste Antenne neben einer ersten Seitenwand des zweiten Dies befindet, auf, wobei die erste Antenne eine erste leitfähige Platte, die sich durch das Isoliermaterial erstreckt; und mehrere erste leitfähige Pfeiler, die sich durch das Isoliermaterial erstrecken, aufweist, wobei sich die erste leitfähige Platte zwischen den mehreren ersten leitfähigen Pfeilern und der ersten Seitenwand des zweiten Dies befindet. Bei einer Ausführungsform liegt die dielektrische Konstante des Isoliermaterials in einem Bereich von 3,9 bis 4,2. Bei einer Ausführungsform trennt das Isoliermaterial benachbarte der mehreren ersten Pfeiler. Bei einer Ausführungsform sind eine Hauptfläche der ersten leitfähigen Platte und eine Hauptfläche jedes ersten leitfähigen Pfeilers der mehreren ersten leitfähigen Pfeiler in einer Ebene angeordnet, die orthogonal zu einer Hauptfläche des ersten Dies verläuft. Bei einer Ausführungsform weist die Package-Struktur ferner eine Umverteilungsstruktur über dem Isoliermaterial, dem zweiten Die und der ersten Antenne; erste leitfähige Verbinder über der Umverteilungsstruktur, die durch die Umverteilungsstruktur elektrisch an die erste Antenne angeschlossen sind; und zweite leitfähige Verbinder über der Umverteilungsstruktur, wobei die zweiten leitfähigen Verbinder durch den zweiten Die und die Umverteilungsstruktur elektrisch an den ersten Die angeschlossen sind, auf. Bei einer Ausführungsform weist die Package-Struktur ferner eine zweite Antenne, die sich durch das Isoliermaterial erstreckt und elektrisch an den zweiten Die angeschlossen ist, wobei sich die zweite Antenne neben einer zweiten Seitenwand des zweiten Dies befindet, auf, wobei die zweite Antenne eine zweite leitfähige Platte, die sich durch das Isoliermaterial erstreckt; und mehrere zweite leitfähige Pfeiler, die sich durch das Isoliermaterial erstrecken, aufweist, wobei sich die zweite leitfähige Platte zwischen den mehreren zweiten leitfähigen Pfeilern und der zweiten Seitenwand des zweiten Dies befindet. Bei einer Ausführungsform weist die Package-Struktur ferner eine dritte Antenne, die sich durch das Isoliermaterial erstreckt und elektrisch an den zweiten Die angeschlossen ist, wobei sich die dritte Antenne neben einer dritten Seitenwand des zweiten Dies befindet; und eine vierte Antenne, die sich durch das Isoliermaterial erstreckt und elektrisch an den zweiten Die angeschlossen ist, wobei sich die vierte Antenne neben einer vierten Seitenwand des zweiten Dies befindet, auf. Bei einer Ausführungsform verlaufen die erste Seitenwand und die zweite Seitenwand parallel zueinander. Bei einer Ausführungsform verlaufen die erste Seitenwand und die zweite Seitenwand orthogonal zueinander.
  • Nach einer Ausführungsform weist ein Package eine erste Package-Struktur, die sich über einer ersten Umverteilungsstruktur befindet und elektrisch daran angeschlossen ist, auf, wobei die erste Package-Struktur einen ersten Die, der sich über einem zweiten Die befindet und elektrisch daran angeschlossen ist; ein Isoliermaterial, das den ersten Die verkapselt; eine erste Antenne, die einen ersten Abschnitt aufweist, der sich durch das Isoliermaterial zu einer Zuleitung zwischen dem ersten Die und dem zweiten Die erstreckt; und einen dritten Die, der sich über der ersten Umverteilungsstruktur befindet und elektrisch daran angeschlossen ist; und ein erstes Verkapselungsmaterial, das die erste Package-Struktur und den dritten Die umhüllt, auf. Bei einer Ausführungsform weist der erste Abschnitt der ersten Antenne eine erste leitfähige Platte auf. Bei einer Ausführungsform erstreckt sich ein zweiter Abschnitt der ersten Antenne durch das Isoliermaterial, wobei der zweite Abschnitt der ersten Antenne ein leitfähiges Netz aufweist. Bei einer Ausführungsform erstreckt sich ein dritter Abschnitt der ersten Antenne durch das Isoliermaterial, wobei der dritte Abschnitt der ersten Antenne mehrere leitfähige Pfeiler aufweist. Bei einer Ausführungsform verbindet die Zuleitung die erste leitfähige Platte elektrisch mit dem ersten Die und dem zweiten Die. Bei einer Ausführungsform weist das Package eine zweite Umverteilungsstruktur über der ersten Package-Struktur; eine zweite Package-Struktur, die sich über der zweiten Umverteilungsstruktur befindet und durch erste leitfähige Verbinder daran gebunden ist, auf, wobei die erste Package-Struktur und die zweite Package-Struktur durch die ersten leitfähigen Verbinder und die zweite Umverteilungsstruktur elektrisch verbunden sind. Bei einer Ausführungsform weist die zweite Package-Struktur ein erstes Substrat; mehrere Stapel-Dies über dem ersten Substrat; und ein zweites Verkapselungsmaterial, das die mehreren Stapel-Dies umhüllt, auf.
  • Nach einer Ausführungsform umfasst ein Verfahren das Bonden eines ersten Dies an einen zweiten Die, wobei das Bonden des ersten Dies an den zweiten Die das Bonden einer Zuleitung und eines ersten leitfähigen Pads des zweiten Dies an zweite leitfähige Pads des ersten Dies umfasst; das Abscheiden eines Isoliermaterials, um den ersten Die zu umhüllen; das Ätzen von ersten Öffnungen in das Isoliermaterial, um das erste leitfähige Pad des zweiten Dies freizulegen, und das Ätzen einer zweiten Öffnung in das Isoliermaterial, um die Zuleitung freizulegen; und das Abscheiden eines leitfähigen Materials in den ersten Öffnungen und in der zweiten Öffnung, um in den ersten Öffnungen mehrere erste leitfähige Pfeiler und in der zweiten Öffnung eine erste leitfähige Platte zu bilden. Bei einer Ausführungsform umfasst das Verfahren ferner das Bilden einer Umverteilungsstruktur über dem Isoliermaterial, dem ersten Die, den mehreren ersten leitfähigen Pfeilern und der ersten leitfähigen Platte; das Bilden von ersten leitfähigen Verbindern über der Umverteilungsstruktur, wobei die ersten leitfähigen Verbinder durch die Umverteilungsstruktur elektrisch an die mehreren ersten leitfähigen Pfeiler angeschlossen werden; und das Bilden von zweiten leitfähigen Verbindern über der Umverteilungsstruktur, wobei die zweiten leitfähigen Verbinder durch den ersten Die und die Zuleitung elektrisch an den zweiten Die angeschlossen werden. Bei einer Ausführungsform liegt die dielektrische Konstante des Isoliermaterials in einem Bereich von 3,9 bis 4,2. Bei einer Ausführungsform befindet sich die zweite Öffnung zwischen einer Seitenwand des ersten Dies und den ersten Öffnungen.

Claims (20)

  1. Package-Struktur (1000), aufweisend: einen ersten Die (200); einen zweiten Die (100), der sich über dem ersten Die (200) befindet und elektrisch daran angeschlossen ist; ein Isoliermaterial (294) um den zweiten Die (100); eine erste Antenne (40), die sich durch das Isoliermaterial (294) erstreckt und elektrisch an den zweiten Die (100) angeschlossen ist, wobei sich die erste Antenne (40) neben einer ersten Seitenwand des zweiten Dies (100) befindet, wobei die erste Antenne (40) umfasst: eine erste leitfähige Platte (297), die sich durch das Isoliermaterial (294) erstreckt, und mehrere erste leitfähige Pfeiler (296), die sich durch das Isoliermaterial (294) erstrecken, wobei sich die erste leitfähige Platte (297) zwischen den mehreren ersten leitfähigen Pfeilern (297) und der ersten Seitenwand des zweiten Dies (100) befindet; eine Umverteilungsstruktur (312) über dem Isoliermaterial (294), dem zweiten Die (100) und der ersten Antenne (40); erste leitfähige Verbinder (320) über der Umverteilungsstruktur (312), die durch die Umverteilungsstruktur (312) elektrisch an die erste Antenne (40) angeschlossen sind; und zweite leitfähige Verbinder (320) über der Umverteilungsstruktur (312), wobei die zweiten leitfähigen Verbinder (320) durch den zweiten Die (100) und die Umverteilungsstruktur (312) elektrisch an den ersten Die (200) angeschlossen sind.
  2. Package-Struktur (1000) nach Anspruch 1, wobei die dielektrische Konstante des Isoliermaterials (294) in einem Bereich von 3,9 bis 4,2 liegt.
  3. Package-Struktur (1000) nach Anspruch 1 oder 2, wobei das Isoliermaterial (294) benachbarte der mehreren ersten Pfeiler (296) trennt.
  4. Package-Struktur (1000) nach einem der vorhergehenden Ansprüche, wobei eine Hauptfläche der ersten leitfähigen Platte (297) und eine Hauptfläche jedes ersten leitfähigen Pfeilers (296) der mehreren ersten leitfähigen Pfeiler (296) in einer Ebene angeordnet ist, die orthogonal zu einer Hauptfläche des ersten Dies (200) verläuft.
  5. Package-Struktur (1000) nach einem der vorhergehenden Ansprüche, ferner aufweisend: wobei die ersten leitfähigen Verbinder (320) durch die Umverteilungsstruktur elektrisch an die mehreren ersten leitfähigen Pfeiler (297) angeschlossen sind.
  6. Package-Struktur (1000) nach einem der vorhergehenden Ansprüche, ferner aufweisend: eine zweite Antenne (40), die sich durch das Isoliermaterial (294) erstreckt und elektrisch an den zweiten Die (200) angeschlossen ist, wobei sich die zweite Antenne (40) neben einer zweiten Seitenwand des zweiten Dies (100) befindet, wobei die zweite Antenne (40) umfasst: eine zweite leitfähige Platte (297), die sich durch das Isoliermaterial (294) erstreckt; und mehrere zweite leitfähige Pfeiler (296), die sich durch das Isoliermaterial (294) erstrecken, wobei sich die zweite leitfähige Platte (297) zwischen den mehreren zweiten leitfähigen Pfeilern und der zweiten Seitenwand des zweiten Dies (100) befindet.
  7. Package-Struktur (1000) nach Anspruch 6, ferner aufweisend: eine dritte Antenne (40), die sich durch das Isoliermaterial (294) erstreckt und elektrisch an den zweiten Die angeschlossen ist, wobei sich die dritte Antenne (40) neben einer dritten Seitenwand des zweiten Dies befindet; und eine vierte Antenne (40), die sich durch das Isoliermaterial (294) erstreckt und elektrisch an den zweiten Die angeschlossen ist, wobei sich die vierte Antenne (40) neben einer vierten Seitenwand des zweiten Dies befindet.
  8. Package-Struktur (1000) nach Anspruch 6 oder 7, wobei die erste Seitenwand und die zweite Seitenwand parallel zueinander verlaufen.
  9. Package-Struktur (1000) nach Anspruch 6 oder 7, wobei die erste Seitenwand und die zweite Seitenwand orthogonal zueinander verlaufen.
  10. Package (11000), aufweisend: eine erste Package-Struktur (1000), die sich über einer ersten Umverteilungsstruktur (418) befindet und elektrisch daran angeschlossen ist, wobei die erste Package-Struktur (1000) umfasst: einen ersten Die (100), der sich über einem zweiten Die (200) befindet und elektrisch daran angeschlossen ist; ein Isoliermaterial (294), das den ersten Die (100) verkapselt; eine erste Antenne (40), die einen ersten Abschnitt aufweist, der sich durch das Isoliermaterial (294) zu einer Zuleitung (271) zwischen dem ersten Die (100) und dem zweiten Die (200) erstreckt; und einen dritten Die (500), der sich über der ersten Umverteilungsstruktur (418) befindet und elektrisch daran angeschlossen ist; und ein erstes Verkapselungsmaterial (402), das die erste Package-Struktur (1000) und den dritten Die (500) umhüllt.
  11. Package (11000) nach Anspruch 10, wobei der erste Abschnitt der ersten Antenne (40) eine erste leitfähige Platte (297) aufweist.
  12. Package (11000) nach Anspruch 11, wobei sich ein zweiter Abschnitt der ersten Antenne (40) durch das Isoliermaterial (294) erstreckt, wobei der zweite Abschnitt der ersten Antenne (40) ein leitfähiges Gitter aufweist.
  13. Package (11000) nach Anspruch 11 oder 12, wobei sich ein dritter Abschnitt der ersten Antenne (40) durch das Isoliermaterial (294) erstreckt, wobei der dritte Abschnitt der ersten Antenne (40) mehrere leitfähige Pfeiler (296) aufweist.
  14. Package (11000) nach einem der Ansprüche 11 bis 13, wobei die Zuleitung (271) die erste leitfähige Platte (297) elektrisch mit dem ersten Die und dem zweiten Die verbindet.
  15. Package (11000) nach einem der Ansprüche 10 bis 14, ferner aufweisend: eine zweite Umverteilungsstruktur (422) über der ersten Package-Struktur (1000); eine zweite Package-Struktur (800), die sich über der zweiten Umverteilungsstruktur (422) befindet und durch erste leitfähige Verbinder (818) daran gebunden ist, wobei die erste Package-Struktur (1000) und die zweite Package-Struktur (800) durch die ersten leitfähigen Verbinder (818) und die zweite Umverteilungsstruktur (422) elektrisch verbunden sind.
  16. Package nach Anspruch 15, wobei die zweite Package-Struktur umfasst: ein erstes Substrat (812); mehrere Stapel-Dies (802A, 802B) über dem ersten Substrat (812); und ein zweites Verkapselungsmaterial (808), das die mehreren Stapel-Dies (802A, 802B) umhüllt.
  17. Verfahren, umfassend: Bonden eines ersten Dies (100) an einen zweiten Die (200), wobei das Bonden des ersten Dies (100) an den zweiten Die (200) ein Bonden einer Zuleitung (271) und eines ersten leitfähigen Pads des zweiten Dies (200) an zweite leitfähige Pads des ersten Dies (100) umfasst; Abscheiden eines Isoliermaterials (294), um den ersten Die (100) zu umhüllen; Ätzen von ersten Öffnungen (293) in das Isoliermaterial (294), um das erste leitfähige Pad des zweiten Dies (200) freizulegen, und Ätzen einer zweiten Öffnung (295) in das Isoliermaterial (294), um die Zuleitung (271) freizulegen; Abscheiden eines leitfähigen Materials in den ersten Öffnungen (293) und in der zweiten Öffnung (295), um in den ersten Öffnungen (293) mehrere erste leitfähige Pfeiler (296) und in der zweiten Öffnung (295) eine erste leitfähige Platte (297) zu bilden, wobei die mehreren ersten leitfähigen Pfeiler (296) und die erste leitfähige Platte (297) eine erste Antenne (40) bilden, die sich durch das Isoliermaterial (294) erstreckt und elektrisch an den zweiten Die (200) angeschlossen ist; Bilden einer Umverteilungsstruktur (312) über dem Isoliermaterial (294), dem ersten Die (100) und der ersten Antenne (40); Bilden von ersten leitfähigen Verbindern (320) über der Umverteilungsstruktur (312), die durch die Umverteilungsstruktur (312) elektrisch an die erste Antenne (40) angeschlossen sind; und Bilden von zweiten leitfähigen Verbindern (320) über der Umverteilungsstruktur (312), wobei die zweiten leitfähigen Verbinder (320) durch den ersten Die (100) und die Umverteilungsstruktur (312) elektrisch an den zweiten Die (200) angeschlossen sind.
  18. Verfahren nach Anspruch 17, ferner umfassend: Bilden der Umverteilungsstruktur (312) über den mehreren ersten leitfähigen Pfeilern (296) und der ersten leitfähigen Platte (297), wobei die ersten leitfähigen Verbinder (320) durch die Umverteilungsstruktur (312) elektrisch an die mehreren ersten leitfähigen Pfeiler (297) angeschlossen werden; und wobei die zweiten leitfähigen Verbinder (320) außerdem durch die Zuleitung (271) elektrisch an den zweiten Die (200) angeschlossen werden.
  19. Verfahren nach Anspruch 17 oder 18, wobei die dielektrische Konstante des Isoliermaterials (294) in einem Bereich von 3,9 bis 4,2 liegt.
  20. Verfahren nach Anspruch 17, 18 oder 19, wobei sich die zweite Öffnung (295) zwischen einer Seitenwand des ersten Dies und den ersten Öffnungen (293) befindet.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220167637A (ko) * 2021-06-14 2022-12-21 삼성전자주식회사 반도체 패키지
US20230170340A1 (en) * 2021-11-30 2023-06-01 Qorvo Us, Inc. Electronic package with interposer between integrated circuit dies

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20190019756A1 (en) 2016-07-20 2019-01-17 Taiwan Semiconductor Manufacturing Company, Ltd. System on integrated chips and methods of forming the same
CN111403354A (zh) 2020-04-02 2020-07-10 杭州晶通科技有限公司 一种完全塑封天线的封装结构的倒装工艺
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Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9064718B1 (en) * 2014-05-07 2015-06-23 Freescale Semiconductor, Inc. Pre-formed via array for integrated circuit package
US9893017B2 (en) 2015-04-09 2018-02-13 STATS ChipPAC Pte. Ltd. Double-sided semiconductor package and dual-mold method of making same
US9461017B1 (en) * 2015-04-13 2016-10-04 Globalfoundries Inc. Electronic package that includes a plurality of integrated circuit devices bonded in a three-dimensional stack arrangement
US9735118B2 (en) * 2015-12-04 2017-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Antennas and waveguides in InFO structures
US10269732B2 (en) * 2016-07-20 2019-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Info package with integrated antennas or inductors
US9768133B1 (en) * 2016-09-22 2017-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package and method of forming the same
US10199356B2 (en) * 2017-02-24 2019-02-05 Micron Technology, Inc. Semiconductor device assembles with electrically functional heat transfer structures
US10283474B2 (en) * 2017-06-30 2019-05-07 Taiwan Semiconductor Manufacturing Co., Ltd. Chip package structure and method for forming the same
US11245175B2 (en) * 2017-09-30 2022-02-08 Qualcomm Incorporated Antenna module configurations
US10366966B1 (en) * 2018-05-17 2019-07-30 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing integrated fan-out package
DE102020100778A1 (de) * 2019-03-15 2020-09-17 Taiwan Semiconductor Manufacturing Co., Ltd. Integrierte patchantenne mit isolierendem substrat mit antennenhohlraum und high-k-dielektrikum
US11502402B2 (en) 2019-03-15 2022-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated patch antenna having insulating substrate with antenna cavity and high-K dielectric
EP3739618A1 (de) 2019-05-15 2020-11-18 AT & S Austria Technologie & Systemtechnik Aktiengesellschaft Komponententräger mit in schichtstapel eingebetteter oberflächenkontaktierbarer komponente
US11114745B2 (en) * 2019-09-30 2021-09-07 Taiwan Semiconductor Manufacturing Co., Ltd. Antenna package for signal transmission
US20220407216A1 (en) * 2021-06-22 2022-12-22 Intel Corporation In-package mmwave antennas and launchers using glass core technology

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20190019756A1 (en) 2016-07-20 2019-01-17 Taiwan Semiconductor Manufacturing Company, Ltd. System on integrated chips and methods of forming the same
CN111403354A (zh) 2020-04-02 2020-07-10 杭州晶通科技有限公司 一种完全塑封天线的封装结构的倒装工艺
CN111403355A (zh) 2020-04-02 2020-07-10 杭州晶通科技有限公司 一种完全塑封天线的封装结构及其制备工艺

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
GONON, P. [et al.] Dielectric properties of epoxysilica composites used for microlectronic packaging, and their dependence on post-curing. In J. Mat. Sci. Mat. in Electron., Vol. 12, 2001, S. 81–86.

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