DE102021109273A1 - Halbleiter die-package und verfahren zu dessen herstellung - Google Patents

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Kuan-Yu Huang
Sung-Hui Huang
Shang-Yun Hou
Shu Chia Hsu
Yu-Yun Huang
Wen-Yao Chang
Yu-Jen Cheng
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16238—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area protruding from the surface of the item
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    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
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    • H01L2224/1751—Function
    • H01L2224/17515—Bump connectors having different functions
    • H01L2224/17517—Bump connectors having different functions including bump connectors providing primarily mechanical support
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80009—Pre-treatment of the bonding area
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80009—Pre-treatment of the bonding area
    • H01L2224/8001—Cleaning the bonding area, e.g. oxide removal step, desmearing
    • H01L2224/80013—Plasma cleaning
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    • H01L2224/80905—Combinations of bonding methods provided for in at least two different groups from H01L2224/808 - H01L2224/80904
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    • H01L2224/81001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/81005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
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    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81191—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on the semiconductor or solid-state body
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    • H01L2224/81192—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
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    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81193—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed on both the semiconductor or solid-state body and another item or body to be connected to the semiconductor or solid-state body
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    • H01L2224/92—Specific sequence of method steps
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    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
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    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
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    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/107—Indirect electrical connections, e.g. via an interposer, a flexible substrate, using TAB
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    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
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    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
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Abstract

In einer Ausführungsform weist ein Interposer eine erste Seite auf, ein erstes IC-Bauteil, das an der ersten Seite des Interposers mit einem ersten Satz von leitfähigen Verbindern befestigt ist, wobei jeder des ersten Satzes von leitfähigen Verbindern eine erste Höhe aufweist, ein erstes Die-Package, das an der ersten Seite des Interposers mit einem zweiten Satz von leitfähigen Verbindern befestigt ist, wobei der zweite Satz von leitfähigen Verbindern einen ersten leitfähigen Verbinder und einen zweiten leitfähigen Verbinder aufweist, wobei der erste leitfähige Verbinder eine zweite Höhe aufweist, der zweite leitfähige Verbinder eine dritte Höhe aufweist, wobei die dritte Höhe von der zweiten Höhe verschieden ist, einen ersten leitfähigen Dummyverbinder, der sich zwischen der ersten Seite des Interposers und dem ersten Die-Package befindet, eine Unterfüllung, die unter dem ersten IC-Bauteil und dem ersten Die-Package angeordnet ist, und ein Verkapselungsmaterial, das um das erste IC-Bauteil und das erste Die-Package herum angeordnet ist.

Description

  • PRIORITÄTSANSPRUCH UND QUERVERWEIS
  • Diese Anmeldung beansprucht die Priorität der provisorischen U.S.-Anmeldung Nr. 63/066,366 , eingereicht am 17. August 2020, welche durch Bezugnahme hierin aufgenommen wird.
  • HINTERGRUND
  • Die Halbleiterindustrie ist durch andauernde Verbesserungen in der Integrationsdichte einer Vielzahl elektronischer Komponenten (z. B. Transistoren, Dioden, Widerstände, Kondensatoren usw.) schnell gewachsen. Größtenteils entstammt die Verbesserung der Integrationsdichte der iterativen Verringerung der Mindeststrukturgröße, wodurch mehr Komponenten in einem bestimmten Bereich integriert werden können. Mit steigendem Bedarf an schrumpfenden elektronischen Vorrichtungen ist ein Bedarf an kleineren und kreativeren Packagingtechniken für Halbleiterdies entstanden. Ein Beispiel für solche Packagingsysteme ist die „Package-on-Package“-Technologie (PoP-Technologie). In einer PoP-Vorrichtung wird ein oberes Halbleiterpackage auf einem unteren Halbleiterpackage gestapelt, um eine hohe Ebene von Integration und Komponentendichte bereitzustellen. Die PoP-Technologie ermöglicht allgemein die Produktion der Halbleitervorrichtungen mit verbesserten Funktionen und kleinen Grundrissen auf einer Platine (PCB).
  • Figurenliste
  • Aspekte dieser Offenbarung werden am besten aus der folgenden detaillierten Beschreibung verstanden, wenn sie zusammen mit den beiliegenden Figuren gelesen werden. Es wird angemerkt, dass entsprechend der branchenüblichen Praxis verschiedene Elemente nicht maßstabsgetreu gezeichnet sind. Tatsächlich können die Abmessungen der verschiedenen Elemente zugunsten einer klaren Erläuterung willkürlich vergrößert oder verkleinert sein.
    • 1 illustriert eine Querschnittsansicht eines integrierten Schaltungsdies nach einigen Ausführungsformen.
    • 2 bis 6 illustrieren Querschnittsansichten von Zwischenschritten während eines Prozesses zum Bilden eines Die-Packages nach einigen Ausführungsformen.
    • 7 bis 12B und 19 bis 26 sind Querschnitt- und Draufsichten von Zwischenschritten während eines Prozesses zum Bilden von Halbleitervorrichtungen nach einigen Ausführungsformen.
    • 13 bis 18D sind Querschnittsansichten und Draufsichten von Konfigurationen von aktiven und Dummyverbindern nach einigen Ausführungsformen.
    • 27 und 28 sind Querschnittsansichten von Konfigurationen von aktiven und Dummyverbindern nach einigen Ausführungsformen.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele zur Umsetzung verschiedener Merkmale der Offenbarung bereit. Spezifische Beispiele von Komponenten und Anordnungen sind nachfolgend beschrieben, um diese Offenbarung zu vereinfachen. Diese sind natürlich nur Beispiele, die nicht als einschränkend zu verstehen sind. Beispielsweise kann das Bilden eines ersten Elements oder eines zweiten Elements in der folgenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Element in direktem Kontakt gebildet sind, und es kann außerdem Ausführungsformen umfassen, in denen weitere Elemente zwischen dem ersten und dem zweiten Element gebildet sein können, sodass das erste und das zweite Element nicht in direktem Kontakt stehen müssen. Weiterhin kann diese Offenbarung Referenzziffern und/oder -buchstaben der verschiedenen Beispiele wiederholen. Diese Wiederholung dient der Einfachheit und Klarheit und diktiert nicht für sich eine Beziehung zwischen den verschiedenen besprochenen Ausführungsformen und/oder Konfigurationen.
  • Ferner können räumlich relative Begriffe wie „unter“, „darunter“, „unterer“, „über“, „oberer“ und dergleichen hierin für eine einfachere Beschreibung verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem oder mehreren anderen Element(en) oder Merkmal(en) wie in den Figuren illustriert zu beschreiben. Die räumlich relativen Begriffe sollen zusätzlich zu der Ausrichtung, die in den Figuren dargestellt ist, verschiedene Ausrichtungen der Vorrichtung in der Verwendung oder im Betrieb umfassen. Die Vorrichtung kann anderweitig ausgerichtet sein (um 90 Grad gedreht oder in einer anderen Ausrichtung) und die räumlich relativen Bezeichnungen, die hierin verwendet werden, können ebenfalls entsprechend ausgelegt werden.
  • Nach mit einigen Ausführungsformen werden IC-Bauteile mit Hilfe von Verbindern mit variabler Höhe an einem Wafer befestigt, um einen eventuellen Verzug der integrierten Schaltungsdies und/oder des Wafers in Betracht zu ziehen. In einigen Ausführungsformen sind die Verbinder Mikro-Bumps, die durch ein Plattierungsverfahren gebildet werden. In diesen Ausführungsformen werden die Mikro-Bumps mit variabler Höhe dadurch erreicht, dass die Strukturdichte der Mikro-Bumps in bestimmten Regionen während des Bildungsprozesses durch Einfügen von Dummy-Mikro-Bumps auf dem IC-Bauteil oder dem Wafer eingestellt wird. Wenn beispielsweise eine erste Region im Vergleich zu einer zweiten Region kürzere Mikro-Bump-Höhen aufweisen soll, wird die Strukturdichte der Mikro-Bumps in der ersten Region durch Einfügen von Dummy-Mikro-Bumps im ersten Bereich erhöht. Diese Bildung von höhenvariablen Verbindern kann kalte Verbindungen oder kaputte Verbinder verhindern und somit die Zuverlässigkeit und Ausbeute der Vorrichtungen erhöhen.
  • Die Ausführungsformen werden nun mit Verweis auf ein System-on-a-Chip („SoC“) beschrieben. Die Ausführungsbeispiele sind jedoch einschränkend vorgesehen und können in mehreren Ausführungsformen eingesetzt werden. In einigen Ausführungsformen wird ein Die-Package gebildet, das mehrere miteinander verbundene Dies umfasst. Die Dies können beispielsweise durch Hybridbonden miteinander verbunden werden. Das Die-Package kann Substratdurchkontaktierungen und/oder Durchkontaktierungen im Dielektrikum umfassen. Es kann ein Package gebildet werden, das das Die-Package zusätzlich zu einer anderen Halbleitervorrichtung umfasst, wie etwa einem Speicher-Die, einem I/O-Die oder dergleichen. Das Die-Package und die Halbleitervorrichtung können leitfähige Merkmale unterschiedlicher Größe umfassen, die zur elektrischen Verbindung mit einer einzigen Umverteilungsstruktur verwendet werden. Durch die Bildung von Die-Packages aus gebondeten Dies und durch die Aufnahme von Die-Packages und Halbleitervorrichtungen in dasselbe Package kann die Größe des Packages verringert und der Hochgeschwindigkeitsbetrieb des Packages verbessert werden.
  • 1 ist eine Querschnittsansicht eines IC-Bauteils 50 nach einigen Ausführungsformen. Das IC-Bauteil 50 kann eine Logikvorrichtung (z. B. zentrale Prozessoreinheit (CPU), Grafikverarbeitungseinheit (GPU), System-auch-einem-Chip (SoC), Mikrocontroller usw.), einen Speicherdie (z. B. dynamischer Direktzugriffspeicherdie (DRAM-Die), statischer Direktzugriffspeicherdie (SRAM-Die) usw.), einen Energieverwaltungsdie (z. B. integrierter Schaltungsdie für Energiemanagement (PMIC-Die)), einen Hochfrequenzdie (HF-Die), einen Sensordie, einen Die eines mikroeektromechanischen Systems (MEMS-Die), einen Signalverarbeitungsdie (z. B. digitaler Signalvorrichtungsdie (DSP-Die)), einen Frontend-Die (z. B. analoger Frontend-Die (AFE-Die)), dergleichen oder Kombinationen daraus sein. Das IC-Bauteil 50 kann in einem Wafer gebildet werden, der verschiedene Vorrichtungsregionen umfassen kann, die in nachfolgenden Schritten vereinzelt werden, um mehrere IC-Bauteile 50 zu bilden. Das IC-Bauteil 50 umfasst ein Substrat 52 und eine Interconnect-Struktur 54.
  • Das Substrat 52 kann ein Bulkhalbleitersubstrat, ein Halbleiter-auf-Isolator-Substrat (SOI-Substrat), ein mehrschichtiges Halbleitersubstrat oder dergleichen umfassen. Das Halbleitermaterial des Substrats 52 kann Silizium, Germanium, ein Verbindungshalbleiter umfassend Siliziumgermanium, Siliziumcarbid, Galliumarsen, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; ein Legierungshalbleiter, umfassend SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP; oder Kombinationen davon sein. Andere Substrate, wie etwa ein mehrschichtiges oder Gefällesubstrat, können ebenfalls verwendet werden. Das Substrat 52 kann dotiert oder undotiert sein. Vorrichtungen, wie etwa Transistoren, Kondensatoren, Widerstände, Dioden und dergleichen können in und/oder auf einer aktiven Fläche (z. B. der nach oben weisenden Fläche) des Substrats 52 gebildet sein.
  • Eine Interconnect-Struktur 54 mit einer oder mehreren Dielektrikumschicht(en) und entsprechenden Metallisierungsstrukturen wird auf der aktiven Fläche des Substrats 52 gebildet. Die Dielektrikumschicht(en) kann (können) eine Inter-Metallisierungs-Dielektrikumschicht (IMD-Schicht) sein. Die IMD-Schichten können beispielsweise aus einem Dielektrikum mit niedrigem K-Wert, wie undotiertem Silikatglas (USG), Phosphorsilikatglas (PSG), Borphosphorsilikatglas (BPSG), Fluorsilikatglas (FSG), SiOxCy, Spin-On-Glas, Spin-On-Polymere, Silizium-Kohlenstoff-Material, Verbindungen davon, Verbundwerkstoffe davon, Kombinationen davon oder dergleichen, durch jedes geeignete, in der Technik bekannte Verfahren, wie z.B. Spin-Coating, chemische Gasphasenabscheidung (CVD), plasmaunterstützte CVD (PECVD), chemische Gasphasenabscheidung mit hoher Dichte (HDP-CVD) oder dergleichen gebildet sein. Die Metallisierungsstruktur(en) in der (den) Dielektrikumschicht(en) kann (können) elektrische Signale zwischen den Vorrichtungen leiten, wie etwa durch Verwendung von Durchkontaktierungen und/oder Leiterbahnen, und kann (können) auch verschiedene elektrische Vorrichtungen umfassen, wie etwa Kondensatoren, Widerstände, Induktoren oder dergleichen. Die verschiedenen Vorrichtungen und Metallisierungsstrukturen können miteinander verbunden werden, um eine oder mehrere Funktionen auszuführen. Die Funktionen können Speicherstrukturen, Verarbeitungsstrukturen, Sensoren, Verstärker, Leistungsverteilung, Eingangs-/Ausgangsschaltungsanordnungen oder dergleichen umfassen. Zusätzlich sind in und/oder auf der Interconnect-Struktur 54 Dieverbinder, wie etwa leitfähige Säulen oder Kontaktpads, gebildet, um eine externe elektrische Verbindung zu den Schaltungsanordnungen und Vorrichtungen herzustellen. Ein gewöhnlicher Fachmann auf dem Gebiet versteht, dass die obigen Beispiele rein illustrativ sind. Es können auch andere Schaltungsanordnungen verwendet werden, wenn dies für eine bestimmte Anwendung angemessen ist.
  • In einigen Ausführungsformen ist das IC-Bauteil 50 eine gestapelte Vorrichtung, die mehrere Substrate 52 umfasst. Das IC-Bauteil 50 kann beispielsweise eine Speichervorrichtung sein, wie ein Hybrid-Memory-Cube-Modul (HMC-Modul), ein High-Bandwidth-Memory-Modul (HBM-Modul) oder dergleichen, das mehrere Speicherdies umfasst. In solchen Ausführungsformen umfasst das IC-Bauteil 50 mehrere Substrate 52, die durch Durchkontaktierungen miteinander verbunden sind. Jedes der Substrate 52 kann (muss aber nicht) eine separate Interconnect-Struktur 54 aufweisen.
  • Die 2 bis 6 illustrieren Querschnittsansichten der Bildung eines Die-Package 100 (siehe 6) nach einigen Ausführungsformen. In einigen Ausführungsformen ist das Die-Package 100 beispielsweise ein System-on-a-Chip-Package (SoC-Package), ein System-auf-integrierter-Schaltung-Package (SoIC-Package) oder dergleichen. Mit Verweis auf 1 ist eine Halbleitervorrichtung 102 illustriert. Die Halbleitervorrichtung 102 kann eine Halbleitervorrichtung sein, wie etwa eine Speichervorrichtung, eine Logikvorrichtung, eine Leistungsvorrichtung, Kombinationen davon oder dergleichen, die so designt ist, dass sie mit anderen Vorrichtungen innerhalb des Die-Packages 100 zusammenarbeitet. Es kann jedoch jede geeignete Funktion verwendet werden.
  • In einer Ausführungsform umfasst die Halbleitervorrichtung 102 ein erstes Substrat 104, erste aktive Vorrichtungen (nicht separat illustriert), erste Metallisierungsschichten 106, eine Bondingschicht 108 und Bondingmetall 110 innerhalb der Bondingschicht 108. Das erste Substrat 104 kann dotiertes oder undotiertes Bulk-Silizium oder eine aktive Schicht eines Silizium-auf-Isolator-Substrats (SOI-Substrats) umfassen. Allgemein umfasst ein SOI-Substrat eine Schicht eines Halbleitermaterials wie Silizium, Germanium, Siliziumgermanium, SOI, Siliziumgermanium auf Isolator (SGOI) oder Kombinationen daraus. Andere Substrate, die verwendet werden können, umfassen mehrschichtige Substrate, Gradientensubstrate oder Hybridorientierungssubstrate.
  • Die ersten aktiven Vorrichtungen umfassen mehrere aktive Vorrichtungen und passive Vorrichtungen wie Transistoren, Kondensatoren, Widerstände, Induktivitäten und dergleichen, die verwendet werden können, um die gewünschten strukturellen und funktionalen Anforderungen des Designs für die Halbleitervorrichtung 102 zu erzeugen. Die ersten aktiven Vorrichtungen können mit allen geeigneten Verfahren entweder innerhalb oder auf dem ersten Substrat 104 gebildet werden.
  • Die ersten Metallisierungsschichten 106 werden über dem ersten Substrat 104 und den ersten aktiven Vorrichtungen gebildet und sind dazu designt, die verschiedenen aktiven Vorrichtungen zu verbinden, um eine funktionale Schaltungsanordnung zu bilden. In einer Ausführungsform werden die ersten Metallisierungsschichten 106 aus abwechselnden Schichten aus Dielektrika und leitfähigen Materialien gebildet und können durch einen beliebigen geeigneten Prozess (wie etwa Abscheidung, Damaszener, Dual-Damaszener usw.) gebildet sind. In einer Ausführungsform können vier Metallisierungsschichten vorhanden sein, die durch mindestens eine Zwischendielektrikumschicht (ILD) vom ersten Substrat 104 getrennt sind. Die genaue Anzahl der ersten Metallisierungsschichten 106 hängt jedoch dem Design ab.
  • Die Bondingschicht 108 wird über den ersten Metallisierungsschichten 106 abgeschieden. Die Bondingschicht 108 kann für das Fusionsbonden (auch als Oxid-zu-Oxid-Bonden oder Dielektrikum-zu-Dielektrikum-Bonden bezeichnet) verwendet werden. Nach mit einigen Ausführungsformen wird die Bondingschicht 108 aus einem siliziumhaltigen Dielektrikum wie Siliziumoxid, Siliziumnitrid oder dergleichen gebildet. Die Bondingschicht 108 kann mit jedem geeigneten Verfahren abgeschieden werden, wie etwa CVD, hochdichte chemische Gasphasenabscheidung im Plasma (HDPCVD), PVD, Atomlagenabscheidung (ALD) oder dergleichen. Die Bondingschicht 108 kann beispielsweise mit einem chemisch-mechanischen Polierprozess (CMP-Prozess) planarisiert werden.
  • Das Bondingmetall 110 kann innerhalb der Bondingschicht 108 gebildet sein. In einer Ausführungsform kann das Bondingmetall 110 gebildet sein, indem zuerst Öffnungen innerhalb der Bondingschicht 108 gebildet werden, indem zuerst ein Fotolack auf die obere Fläche der Bondingschicht 108 aufgebracht und strukturiert wird. Der strukturierte Fotolack wird dann als Ätzmaske verwendet, um die Bondingschicht 108 zu ätzen, um Öffnungen zu bilden. Die Bondingschicht 108 kann durch einen geeigneten Prozess wie Trockenätzen (z. B. reaktives Ionenätzen (RIE) oder Neutralstrahlätzen (NBE) usw.), Nassätzen oder dergleichen geätzt werden. Das Bondingmetall 110 kann auch als „Bondpads“ oder „Metallpads“ bezeichnet werden
  • Nach dem Bilden der Öffnungen werden die Öffnungen innerhalb der Bondingschicht 108 mit dem Bondingmetall 110 gefüllt. In einer Ausführungsform kann das Bondingmetall 110 eine Seed-Schicht und einem Plattenmetall umfassen. Die Seed-Schicht kann flächig über die oberen Flächen der Bondingschicht 108 abgeschieden werden und kann beispielsweise eine Kupferschicht umfassen. Die Seed-Schicht kann je nach den gewünschten Materialien durch Prozesse wie Sputtern, Aufdampfen oder plasmaunterstützte chemische Gasphasenabscheidung (PECVD) oder dergleichen abgeschieden werden. Das Plattenmetall kann über der Seed-Schicht durch einen Plattierungsprozess, wie etwa elektrische oder elektrolose Plattierung, abgeschieden werden. Das Plattenmetall kann Kupfer, eine Kupferlegierung oder dergleichen umfassen. In einigen Ausführungsformen kann das Plattenmetall ein Füllmaterial sein. Eine Sperrschicht (nicht separat illustriert) kann vor der Seed-Schicht flächig auf die oberen Flächen der Bondingschicht 108 abgeschieden werden. Die Sperrschicht kann Titan, Titannitrid, Tantal, Tantalnitrid oder dergleichen umfassen.
  • Noch immer mit Verweis auf 2 kann die Halbleitervorrichtung 102 Substratdurchkontaktierungen (TSVs) 112 umfassen, die sich durch das Substrat 104 erstrecken, um die Übertragung von elektrischen Signalen zu erleichtern. In anderen Ausführungsformen umfasst die Halbleitervorrichtung 102 keine TSVs 112. In einer Ausführungsform können die TSVs 112 gebildet sein, indem zunächst Substratdurchkontaktierungsöffnungen (TSV-Öffnungen) in dem Substrat 104 gebildet werden. Die TSV-Öffnungen können durch Anwenden und Strukturieren eines Fotolack (nicht dargestellt) gebildet werden, um Regionen des Substrats 104 zu belichten und dann die belichteten Abschnitte des Substrats 104 auf die gewünschte Tiefe zu ätzen. Die TSV-Öffnungen können so gebildet sein, dass sie sich mindestens weiter in das Substrat 104 hinein erstrecken als die aktiven Vorrichtungen, die innerhalb und/oder auf dem Substrat 104 gebildet sind, und sie können sich bis zu einer Tiefe erstrecken, die größer ist als die eventuell gewünschte Höhe des Substrats 104. So kann die Tiefe, während sie von den allgemeine Designs abhängt, zwischen etwa 20 µm und etwa 200 µm von den aktiven Vorrichtungen auf dem Substrat 104 liegen, wie etwa eine Tiefe von etwa 50 µm von den aktiven Vorrichtungen auf dem Substrat 104.
  • Wenn die TSV-Öffnungen innerhalb des Substrats 104 gebildet werden, können die TSV-Öffnungen mit einer Auskleidung (nicht illustriert) ausgekleidet sein. Die Auskleidung kann z. B. ein Oxid sein, das aus Tetraethylorthosilikat (TEOS) oder Siliziumnitrid gebildet wird, wobei jedoch jedes geeignete Dielektrikum stattdessen verwendet werden kann. Die Auskleidung kann unter Verwendung eines plasmaverstärkten chemischen Gasphasenabscheidungsprozesses (PECVD-Prozess) gebildet werden, wobei jedoch andere geeignete Prozesse, wie etwa physische Gasphasenabscheidung oder ein thermischer Prozess stattdessen verwendet werden können. Zusätzlich kann die Auskleidung mit einer Dicke zwischen etwa 0,1 µm und etwa 5 µm, wie etwa 1 µm, gebildet werden.
  • Sobald die Auskleidung entlang der Seitenwände und des Bodens der TSV-Öffnungen gebildet wurde, kann eine Sperrschicht (ebenfalls nicht unabhängig illustriert) gebildet werden und der Rest der TSV-Öffnungen kann mit dem ersten leitfähigen Material gefüllt werden, wodurch die TSVs 112 gebildet werden. Das erste leitfähige Material kann Kupfer umfassen, obwohl alternativ auch andere geeignete Materialien wie Aluminium, Legierungen, dotiertes Polysilizium, Kombinationen davon und dergleichen verwendet werden können. Das erste leitfähige Material kann durch galvanisches Aufbringen von Kupfer auf eine Seed-Schicht (nicht gezeigt) gebildet werden, wobei die TSV-Öffnungen gefüllt und überfüllt werden. Sobald die TSV-Öffnungen gefüllt sind, kann überschüssiges Auskleidungs-, Sperr-, Seed-Schicht- und erstes leitfähiges Material außerhalb der TSV-Öffnungen durch einen Planarisierungsprozess wie etwa chemisch-mechanisches Polieren (CMP) entfernt werden, obwohl jeder geeignete Entfernungsprozess verwendet werden kann. In einigen Ausführungsformen können die TSVs 112 so gebildet sein, dass sie eine Breite zwischen etwa 0,5 µm und 10 µm haben, wie etwa 2 µm. In einigen Ausführungsformen können die TSVs 112 so gebildet sein, dass sie einen Abstand zwischen etwa 1 µm und 40 µm haben, wie etwa 10 µm. Es kann jedoch jede geeignete Abmessung verwendet werden.
  • In einigen Ausführungsformen werden mehrere Halbleitervorrichtungen 102 auf demselben Substrat 104 gebildet und dann vereinzelt, um einzelne Halbleitervorrichtungen 102 zu bilden. Die Halbleitervorrichtungen 102 können mit einem Sägeprozess, einem Laserprozess, einem Ätzprozess oder dergleichen oder einer Kombination davon vereinzelt werden. Nach der Vereinzelung kann die Halbleitervorrichtung 102 eine Dicke zwischen ca. 30 um und ca. 200 µm, wie etwa ca. 100 µm, in einigen Ausführungsformen umfassen. In einigen Ausführungsformen kann die Halbleitervorrichtung 102 einen Bereich zwischen ca. 1 mm2 und ca. 850 mm2 aufweisen, wie etwa ca. 30 mm2. Die Halbleitervorrichtung 102 kann andere Abmessungen als diese aufweisen. In einigen Ausführungsformen können bekannte gute Dies (KGD) vor oder nach der Vereinzelung von defekten Dies getrennt werden.
  • 3 illustriert das Bonden von Halbleitervorrichtungen 102 auf einen ersten Wafer 120. In einigen Ausführungsformen kann der erste Wafer 120 ein Anwendungsprozessor-Wafer sein, in dem Halbleiterdies (nicht separat illustriert) gebildet sind, um mit der Halbleitervorrichtung 102 zusammenzuarbeiten. Es kann jedoch auch jede andere geeignete Funktion, wie etwa zusätzlicher Speicher oder andere Funktionen, verwendet werden. Der erste Wafer 120 kann ein zweites Substrat 122 und zweite aktive Vorrichtungen umfassen (in 3 nicht separat illustriert). In einer Ausführungsform können das zweite Substrat 122 und die zweiten aktiven Vorrichtungen ähnlich wie das erste Substrat 104 und die ersten aktiven Vorrichtungen sein, die oben mit Verweis auf 2 beschrieben wurden. Beispielsweise kann das zweite Substrat 122 ein Halbleitersubstrat sein und die zweiten aktiven Vorrichtungen können aktive und passive Vorrichtungen sein, die auf oder in dem zweiten Substrat 122 gebildet sind. Es können jedoch alle geeigneten Substrate und aktiven Vorrichtungen verwendet werden.
  • Der erste Wafer 120 kann auch eine zweite Metallisierungsschicht 124, eine zweite Bondingschicht 126 und ein zweites Bondingmetall 128 umfassen. In einer Ausführungsform können die zweite Metallisierungsschicht 124, die zweite Bondingschicht 126 und das zweite Bondingmetall 128 ähnlich wie die erste Metallisierungsschicht 106, die erste Bondingschicht 108 und das erste Bondingmetall 110 sein. Das zweite Bondingmetall 128 kann beispielsweise ein Metall sein, das in der zweiten Bondingschicht 126 platziert wird, nachdem die zweite Bondingschicht 126 gebildet wurde.
  • In einer anderen Ausführungsform sind das zweite Bondingmetall 128 und die zweite Bondingschicht 126 als Abschnitt der zweiten Metallisierungsschicht 124 gebildet. Beispielsweise kann die zweite Bondingschicht 126 als anfängliche Dielektrikumschicht über den aktiven Vorrichtungen gebildet werden, während das zweite Bondingmetall 128 innerhalb der zweiten Bondingschicht 126 und zu den aktiven Vorrichtungen in einer als „Viao“ bezeichneten Konfiguration benachbart gebildet werden kann. Es kann jedoch jede geeignete Anordnung für das zweite Bondingmetall 128 und die zweite Bondingschicht 126 verwendet werden.
  • Nachdem die zweite Bondingschicht 126 und das zweite Bondingmetall 128 gebildet wurden, können die Halbleitervorrichtungen 102 auf den ersten Wafer 120 gebondet werden. In einigen Ausführungsformen können die Halbleitervorrichtungen 102 auf den ersten Wafer 120 gebondet werden, z. B. mit einem Hybridbondprozess, bei dem die erste Bondingschicht 108 mit der zweiten Bondingschicht 126 und das erste Bondingmetall 110 mit dem zweiten Bondingmetall 128 gebondet wird. In einigen Ausführungsformen können die oberen Flächen des ersten Wafers 120 und der Halbleitervorrichtungen 102 zuerst aktiviert werden, beispielsweise durch eine Trockenbehandlung, eine Nassbehandlung, eine Plasmabehandlung, die Einwirkung eines Inertgases, die Einwirkung von H2, die Einwirkung von N2, die Einwirkung von O2oder dergleichen oder Kombinationen davon. Es kann jedoch jeder geeignete Aktivierungsprozess verwendet werden.
  • Nach dem Aktivierungsprozess können der erste Wafer 120 und die Halbleitervorrichtungen 102 gereinigt werden, z. B. mit einer chemischen Spülung, und dann werden die Halbleitervorrichtungen 102 ausgerichtet und in physischem Kontakt mit dem ersten Wafer 120 platziert. Die Halbleitervorrichtungen 102 können beispielsweise mit einem Pick-and-Place-Prozess auf dem ersten Wafer 120 platziert werden. Der erste Wafer 120 und die Halbleitervorrichtungen 102 werden dann einer Wärmebehandlung und einem Kontaktdruck unterzogen, um den ersten Wafer 120 mit den Halbleitervorrichtungen 102 hybrid zu verbinden. Beispielsweise können der erste Wafer 120 und die Halbleitervorrichtungen 102 einem Druck von etwa 200 kPa oder weniger und einer Temperatur zwischen etwa 200 °C und etwa 400 °C ausgesetzt werden, um die erste Bondingschicht 108 und die zweite Bondingschicht 126 zu verschmelzen. Der erste Wafer 120 und die Halbleitervorrichtungen 102 können dann einer Temperatur bei oder über dem eutektischen Punkt für das Material des ersten Bondingmetalls 110 und des zweiten Bondingmetalls 128 ausgesetzt werden, z. B. zwischen etwa 150 °C und etwa 650 °C, um die Metallbondpads zu verschmelzen. So bildet das Verschmelzen des ersten Wafers 120 und der Halbleitervorrichtungen 102 eine hybride gebondete Vorrichtung. In einigen Ausführungsformen werden die verklebten Dies eingebrannt, getempert, gepresst oder anderweitig behandelt, um die Verklebung zu verstärken oder zu finalisieren.
  • Auch wenn in der obigen Beschreibung beschrieben wurde, dass sich das zweite Verbindungsmetall 128 innerhalb der zweiten Metallisierungsschicht 124 und das erste Verbindungsmetall 110 über der ersten Metallisierungsschicht 106 befindet, ist dies nur illustrativ und nicht einschränkend vorgesehen. Stattdessen jede geeignete Kombination, die das erste Bondingmetall 110 umfasst, das sich innerhalb der ersten Metallisierungsschicht 106 befindet (z. B. innerhalb der viao-Schicht) verwendet werden. In anderen Ausführungsformen kann der erste Wafer 120 durch direktes Flächenbonden, Metall-auf-Metall-Bonden oder einen anderen Bondprozess mit den Halbleitervorrichtungen 102 verbunden werden. Ein direkter Flächenbondprozess erzeugt eine Dielektrikum-zu-Dielektrikum-Verbindung oder eine Substrat-zu-Substrat-Verbindung durch einen Reinigungs- und/oder Flächenaktivierungsprozess, gefolgt von der Anwendung von Druck, Wärme und/oder anderen Bondprozessschritten auf die verbundenen Flächen. In einigen Ausführungsformen werden der erste Wafer 120 und die Halbleitervorrichtungen 102 durch Metall-auf-Metall-Bonden verbunden, das durch Verschmelzen von leitfähigen Elementen erreicht wird. Jeder geeignete Bondprozess kann verwendet werden.
  • 4 illustriert eine Ausdünnung der Halbleitervorrichtung 102, um die TSVs 112 zu belichten. In einer Ausführungsform kann das Ausdünnen der Halbleitervorrichtungen 102 unter Verwendung eines Planarisierungsprozesses, wie etwa eines chemisch-mechanischen Planarisierungsprozesses (CMP-Prozess), ausgeführt werden, bei dem Ätzmittel und Schleifmittel zusammen mit einer Schleifplatte verwendet werden, um zu reagieren und Material abzuschleifen, bis eine planare Fläche gebildet ist und die TSVs 112 belichtet sind. Es kann jedoch auch jedes andere geeignete Verfahren zur Belichtung der TSVs 112 verwendet werden, wie etwa eine Reihe von einem oder mehreren Ätzprozessen.
  • 5 illustriert eine Bildung von durchgehenden dielektrischen Durchkontaktierungen (TDVs) 130 auf dem zweiten Bondingmetall 128. In anderen Ausführungsformen werden die TDVs 130 nicht gebildet. In einer Ausführungsform können die TDVs 130 gebildet sein, indem zunächst ein Fotolack (in 5 nicht separat illustriert) über dem zweiten Bondingmetall 128 (oder über einer separat platzierten Seed-Schicht, falls gewünscht) platziert und strukturiert wird. In einer Ausführungsform ist das in dem Fotolack gebildete Struktur ein Struktur für die TDVs 130. Die TDVs 130 können auf verschiedenen Seiten der Halbleitervorrichtungen 102 gebildet sein. Es kann jedoch auch jede andere geeignete Anordnung für das Struktur der TDVs 130 verwendet werden. In einigen Ausführungsformen können die TDVs 130 einen größeren Abstand haben als die TSVs 112.
  • Nachdem der Fotolack platziert und strukturiert wurde, können die TDVs 130 innerhalb des Fotolacks gebildet werden. In einer Ausführungsform umfassen die TDVs 130 ein oder mehrere leitfähige Materialien, wie etwa Kupfer, Wolfram, anderen leitfähigen Metallen oder dergleichen, und können beispielsweise durch galvanisches Beschichten, stromloses Beschichten oder dergleichen gebildet werden. Nachdem das leitfähige Material der TDVs 130 gebildet wurde, kann der Fotolack mit einem geeigneten Entfernungsprozess entfernt werden, wie etwa mit einem Plasmaaschenprozess oder einem nasschemischen Abschälen. In einigen Ausführungsformen können die TDVs 130 so gebildet sein, dass sie eine Breite zwischen ca. 10 µm und ca. 200 µm aufweisen, wie etwa ca. 150 µm. Zusätzlich können die TDVs 130 mit einer Höhe zwischen ca. 35 µm und ca. 250 µm, wie etwa ca. 180 µm, gebildet werden. Es kann jedoch jede geeignete Abmessung verwendet werden.
  • Nach der Bildung der TDVs 130 kann das erste Substrat 104 jeder Halbleitervorrichtung 102 in einigen Ausführungsformen ausgeschnitten werden. Die ersten Substrate 104 können z. B. durch einen oder mehrere Ätzprozesse, wie etwa einen Nassätzprozess oder einen Trockenätzprozess, ausgeschnitten werden. Es kann jedoch jedes geeignete Verfahren zum Ausschneiden der ersten Substrate 104 verwendet werden, sodass sich die TSVs 112 von den ersten Substraten 104 weg erstrecken. So können die TSVs 112 aus dem ersten Substrat 104 des Die-Packages 100 herausragen, um die externe Verbindung in Weiterverarbeitungsschritten zu erleichtern.
  • In 6 wird eine Dielektrikumschicht 132 gebildet und ein Vereinzelungsprozess ausgeführt, der einzelne Die-Packages 100 bildet. Ein einzelnes Die-Package 100 ist in 6 gezeigt. Nach dem Ausschneiden der ersten Substrate 104 kann eine Dielektrikumschicht 132 über den Halbleitervorrichtungen 102 und den TDVs 130 gebildet werden. In einigen Ausführungsformen kann die Dielektrikumschicht 132 ein Material wie etwa ein Niedertemperatur-Polyimid-Material sein, obwohl auch jedes andere geeignete Dielektrikum, wie etwa PBO, ein anderes Polymer, ein Harz, ein Epoxid oder dergleichen oder Kombinationen davon verwendet werden können. In einigen Fällen kann die Dielektrikumschicht 132 ausgehärtet werden.
  • Nach dem Bilden der Dielektrikumschicht 132 kann der erste Wafer 120 ausgedünnt und dann ein Vereinzelungsprozess ausgeführt werden, um das einzelne Die-Package 100 zu vereinzeln. In einer Ausführungsform kann eine Rückseite des ersten Wafers 120 beispielsweise durch einen Planarisierungsprozess wie einen CMP-Prozess oder einen Schleifprozess ausgedünnt werden. Es kann jedoch auch jeder andere geeignete Prozess zum Ausdünnen des ersten Wafers 120 verwendet werden, wie etwa eine Reihe von einem oder mehreren Ätzvorgängen oder eine Kombination aus Polieren und Ätzen.
  • In einigen Ausführungsformen kann die Dielektrikumschicht 132 so gebildet sein, dass sie die TDVs 130 und die TSVs 112 bedeckt, und kann nachfolgend ausgeschnitten werden, um die TDVs 130 und die TSVs 112 zu belichten. Die Dielektrikumschicht 132 kann z. B. durch einen Planarisierungsprozess, wie einen CMP-Prozess oder einen Schleifprozess, oder durch einen oder mehrere Ätzprozesse, wie einen Nassätzprozess oder einen Trockenätzprozess, ausgeschnitten werden. Es kann jedoch jedes geeignete Verfahren zum Ausschneiden der Dielektrikumschicht 132 verwendet werden. So werden die TDVs 130 und die TSVs 112 belichtet, um eine externe Verbindung in Weiterverarbeitungsschritten zu ermöglichen.
  • In einigen Ausführungsformen sind die Flächen der Dielektrikumschicht 132, der TDVs 130 und der TSVs 112 nach dem Bilden der Dielektrikumschicht 132 (und nach dem optionalen Ausschnittsschritt) innerhalb von Prozessschwankungen komplanar. Der erste Wafer 120 kann durch einen Sägeprozess, einen Laserprozess, einen Ätzprozess oder dergleichen oder eine Kombination davon vereinzelt werden.
  • 7 bis 12B und 19 bis 26 sind Querschnitt- und Draufsichten von Zwischenschritten während eines Prozesses zum Bilden von Halbleitervorrichtungen nach einigen Ausführungsformen. 13 bis 18D sind Querschnittsansichten und Draufsichten von Konfigurationen von aktiven und Dummyverbindern nach verschiedenen Ausführungsformen. In den 7 bis 12A und 19 bis 25 wird ein Vorrichtungspackage 200 gebildet, indem verschiedene integrierte IC-Bauteile 50 und Die-Packages 100 auf die Vorderseite des Interposers 170 geklebt werden. In einigen Ausführungsformen ist das Vorrichtungspackage 200 ein Chip-on-Wafer-Package (CoW-Package), wobei jedoch zu beachten ist, dass die Ausführungsformen auch auf andere dreidimensionale integrierte Schaltungspackages (3DIC-Packages) angewendet werden können. In 25 wird ein Vorrichtungspackage 400 gebildet, indem das Vorrichtungspackage 200 auf ein Packagesubstrat montiert wird. In einer Ausführungsform ist das Vorrichtungspackage 400 ein Chip-on-Wafer-on-Substrate-Package (CoWoS®-Package), wobei jedoch zu verstehen ist, dass die Ausführungsformen auch auf andere 3DIC-Package angewendet werden können.
  • 7 ist eine Querschnittsansicht eines Interposers 170 nach einigen Ausführungsformen. Obwohl nur ein Interposer 170 gezeigt ist, ist zu verstehen, dass der Interposer 170 in einem Wafer mit mehreren Vorrichtungsregionen gebildet werden kann, wobei jede Vorrichtungsregion zur Bildung eines Interposers 170 verwendet wird. Der Interposer 170 umfasst ein Substrat 172, Durchkontaktierungen 174 und eine Interconnect-Struktur 176.
  • Das Substrat 172 kann ein Bulkhalbleitersubstrat, ein SOI-Substrat, ein mehrschichtiges Halbleitersubstrat oder dergleichen sein. Das Halbleitermaterial des Substrats 172 kann Silizium, Germanium, ein Verbindungshalbleiter umfassend Siliziumgermanium, Siliziumcarbid, Galliumarsen, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; ein Legierungshalbleiter, umfassend SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP; oder Kombinationen davon sein. Andere Substrate, wie etwa ein mehrschichtiges oder Gefällesubstrat, können ebenfalls verwendet werden. Das Substrat 172 kann dotiert oder undotiert sein. Aktive Vorrichtungen, wie etwa Transistoren, können (müssen aber nicht) in und/oder auf einer Vorderfläche (z. B. der nach oben weisenden Fläche) des Substrats 172 sein. Passive Vorrichtungen wie Kondensatoren, Widerstände, Dioden oder dergleichen können sich in und/oder auf der Vorderfläche des Substrats 172befinden (müssen dies jedoch nicht).
  • Die Durchkontaktierungen 174 sind so gebildet, dass sie sich von der Vorderfläche des Substrats 172 in das Substrat 172 hinein erstrecken. Die Durchkontaktierungen 174 werden manchmal auch als Substratdurchkontaktierungen oder Siliziumdurchkontaktierungen (TSVs) bezeichnet, wenn das Substrat 172 ein Siliziumsubstrat ist. Die Durchkontaktierungen 174 können durch das Bilden von Ausschnitten im Substrat 172 gebildet werden, beispielsweise durch Ätzen, Fräsen, Lasertechniken, eine Kombination davon und/oder dergleichen. In den Ausschnitten kann ein dünnes Dielektrikum gebildet sein, wie etwa durch ein Oxidationsverfahren. Eine dünne Sperrschicht kann konform über der Vorderseite des Substrats 172 und in den Öffnungen abgeschieden werden, wie etwa durch CVD, Atomlagenabscheidung (ALD), physische Gasphasenabscheidung (PVD), thermische Oxidation, Kombinationen davon und/oder dergleichen. Die Sperrschicht kann aus einem Nitrid oder einem Oxynitrid gebildet sein, wie etwa Titannitrid, Titanoxynitrid, Tantalnitrid, Tantaloxynitrid, Wolframnitrid, Kombinationen davon und/oder dergleichen. Über der dünnen Sperrschicht und in den Öffnungen kann ein leitfähiges Material abgeschieden werden. Das leitfähige Material kann durch einen elektrochemischen Plattierungsprozess, CVD, ALD, PVD, Kombinationen daraus und/oder dergleichen gebildet sein. Beispiele für leitfähige Materialien sind Kupfer, Wolfram, Aluminium, Silber, Gold, Kombinationen daraus und/oder dergleichen. Überschüssiges leitfähiges Material und die Sperrschicht werden von der Vorderseite des Substrats 172 entfernt, beispielsweise durch eine chemisch-mechanische Politur (CMP). So können die Durchkontaktierungen 174 ein leitfähiges Material umfassen, mit einer dünnen Sperrschicht zwischen dem leitfähigen Material und dem Substrat 172.
  • Die Interconnect-Struktur 176 ist über der Vorderfläche des Substrats 172 gebildet und dient dazu, die Vorrichtungen des Substrats 172 (falls vorhanden) und/oder die Durchkontaktierungen 174 miteinander und/oder mit externen Vorrichtungen elektrisch zu verbinden. Die Interconnect-Struktur 176 kann eine oder mehrere Dielektrikumschicht(en) 178 und eine oder mehrere entsprechende Metallisierungsstruktur(en) 180 in der/den Dielektrikumschicht(en) umfassen. Die Metallisierungsstrukturen 180 können Durchkontaktierungen und/oder Leiterbahnen umfassen, um beliebige Vorrichtungen und/oder Durchkontaktierungen 174 miteinander und/oder mit einer externen Vorrichtung zu verbinden. Die Dielektrikumschichten 178 können aus Siliziumoxid, Siliziumnitrid, Siliziumcarbid, Siliziumoxynitrid, dielektrischem Material mit niedrigem K-Wert, wie PSG, BPSG, FSG, SiOxCy, Spin-On-Glas, Spin-On-Polymeren, Siliziumkohlenstoffmaterial, Verbindungen daraus, Verbundstoffen daraus, Kombinationen daraus oder dergleichen gebildet sein. Die Dielektrikumschichten 178 können durch jedes geeignete Verfahren, wie etwa Spin-Coating, CVD, PECVD, HDP-CVD oder dergleichen, abgeschieden werden. Eine Metallisierungsstruktur 180 kann in der Dielektrikumschicht 178 gebildet werden, beispielsweise durch Verwendung von Fotolithografietechniken, um ein Fotolackmaterial auf der Dielektrikumschicht abzuscheiden und zu strukturieren, um Abschnitte der Dielektrikumschicht zu belichten, die die Metallisierungsstruktur werden sollen. Ein Ätzprozess, wie etwa ein anisotroper Trockenätzprozess, kann verwendet werden, um Ausschnitten und/oder Öffnungen in der Dielektrikumschicht 178 zu erzeugen, die den belichteten Abschnitten der Dielektrikumschicht 178 entsprechen. Die Ausschnitte und/oder Öffnungen können mit einer Diffusionssperrschicht ausgekleidet und mit einem leitfähigen Material gefüllt sein. Die Diffusionssperrschicht kann aus einer oder mehreren Schichten aus TaN, Ta, TiN, Ti, CoW oder Ähnlichem gebildet werden, die durch ALD oder dergleichen abgeschieden werden, und das leitfähige Material kann aus Kupfer, Aluminium, Wolfram, Silber, Kombinationen davon oder Ähnlichem gebildet werden und kann durch CVD, PVD oder dergleichen abgeschieden werden. Überschüssige Diffusionssperrschicht und/oder leitfähiges Material auf der Dielektrikumschicht 178 kann entfernt werden, wie etwa durch Verwendung eines CMP.
  • Die 8 bis 10 illustrieren die Bildung der elektrischen Anschlüsse an dem Interconnect 176 in einer Detailansicht eines Abschnitts von 7. In 8 ist die Dielektrikumschicht 178 so illustriert, dass sie sich über die oberste Metallisierungsstruktur 180 erstreckt und diese abdeckt. In einigen Ausführungsformen sind jedoch die oberen Flächen der Dielektrikumschicht 178 und der obersten Metallisierungsstruktur 180 innerhalb von Prozessschwankungen komplanar. In 8 ist die Metallisierungsstruktur 180A mit anderen Metallisierungsstrukturen in der Interconnect-Struktur elektrisch gekoppelt und kann nachfolgend mit IC-Bauteilen 50 und/oder Die-Packages 100 elektrisch gekoppelt werden (kann auch als aktive Metallisierungsstruktur 180A bezeichnet werden). Die Metallisierungsstruktur 180B ist von den anderen Metallisierungsstrukturen in der Interconnect-Struktur elektrisch isoliert (kann auch als Dummy-Metallisierungsstruktur 180B bezeichnet werden) und wird nachfolgend nicht mit den IC-Bauteilen 50 und/oder den Die-Packages 100 elektrisch gekoppelt. In einigen Ausführungsformen können die obersten Metallisierungsstrukturen 180 (von denen die illustrierten 180A und 180B ein Abschnitt sind) als Pads 180 oder Unterbump-Metallisierungen (UBMs) 180 bezeichnet werden.
  • Auch wenn ein einzelnes Dummypad 180B illustriert ist, können in einigen Ausführungsformen je nach Bedarf mehrere Dummypads 180B umfasst sein. Beispielsweise kann eine einzelne Interconnect-Struktur 176 hunderte, tausende oder mehr Dummypads 180B umfassen, je nach Design des Interposers 170 und der gesamten Packagestruktur. Wie nachfolgend näher besprochen, werden die Dummypads 180B in spezifischen Bereichen/Regionen des Interconnects 176 platziert, um die Strukturdichte der Pads 180 zu erhöhen und leitfähige Bumps 204 in diesen spezifischen Bereichen/Regionen zu bilden, sodass der Unterschied in der Strukturdichte in den Pads 180 und der Bildung leitfähiger Bumps 204 die Bildungsrate für leitfähige Bumps 204 in diesen spezifischen Bereichen/Regionen verändert. Die leitfähigen Bumps 204 können beispielsweise durch einen Plattierungsprozess gebildet werden, wie etwa Elektroplattierung, und die Strukturdichte der Pads 180 und der leitfähigen Bumps 204 beeinflusst und verändert die Plattierungsrate. Speziell weisen Bereiche/Regionen mit einer höheren Strukturdichte von Pads 180 und leitfähigen Bumps 204 eine langsamere Plattierungsrate auf, und Bereiche/Regionen mit einer geringeren Strukturdichte von Pads 180 und leitfähigen Bumps 204 weisen eine höhere Plattierungsrate auf. Wie weiter unten besprochen, kann dieser Unterschied in der Plattierungsrate verwendet werden, um die Höhe der leitfähigen Bumps 204 in verschiedenen Bereichen/Regionen des Interposers 170 einzustellen, um den Verzug des Interposers 170 und/oder der IC-Bauteilen 50 und der Die-Package 100, die nachfolgend an dem Interposer 170 befestigt werden, zu bewältigen.
  • In 9 wird ein Fotolackmaterial 182 auf die Interconnect-Struktur 176 abgeschieden und strukturiert, um Abschnitte der Dielektrikumschicht 178 zu belichten, wo ein nachfolgender Strukturierungsprozess verwendet wird, um die belichtete Dielektrikumschicht 178 zu strukturieren. Ferner kann in 9 ein Ätzprozess, wie etwa ein anisotroper Trockenätzprozess, verwendet werden, um Ausschnitte und/oder Öffnungen in der Dielektrikumschicht 178 zu erzeugen, um Abschnitte der Pads 180 zu belichten, die den belichteten Abschnitten der Dielektrikumschicht 178 entsprechen.
  • In 10 sind auf den belichteten Pads 180 elektrische Anschlüsse gebildet, die leitfähige Bumps 204 und leitfähige Verbinder 206 umfassen. Leitfähige Bumps 204A und leitfähige Verbinder 206A (können auch als aktive leitfähige Bumps 204A und aktive leitfähige Verbinder 206A bezeichnet werden) sind elektrisch mit der aktiven Metallisierungsstruktur 180A gekoppelt und können nachfolgend elektrisch mit IC-Bauteilen 50 und/oder Die-Packages 100 gekoppelt werden. Leitfähige Bumps 204B und leitfähige Verbinder 206B (können auch als leitfähige Dummy-Bumps 204B und leitfähige Dummyverbinder 206B bezeichnet werden) sind elektrisch mit der Dummy-Metallisierungsstruktur 180B gekoppelt, das von anderen Metallisierungsstrukturen in der Interconnect-Struktur elektrisch isoliert ist und nachfolgend nicht elektrisch mit IC-Bauteilen 50 und/oder Die-Packages 100 gekoppelt wird.
  • Die leitfähigen Bumps 204 werden aus einem leitfähigen Material wie Kupfer, Aluminium, Gold, Nickel, Palladium oder dergleichen oder Kombinationen davon gebildet und können durch Sputtern, Drucken, galvanisches Beschichten, stromloses Beschichten, CVD oder dergleichen gebildet werden. Die leitfähigen Bumps 204 können lötfrei sein und im Wesentlichen vertikale Seitenwände haben und können als Säulen bezeichnet werden. Die leitfähigen Bumps 204 sind elektrisch und physisch mit der Interconnect-Struktur 176 verbunden. Die aktiven leitfähigen Verbinder 206A verbinden die leitfähigen Bumps 204 mit Verbindern an anderen Vorrichtungen, wie etwa den nachfolgend verbundenen Vorrichtungen 100 und 50 (siehe 12A bis B). Die leitfähigen Dummyverbinder 206B verbinden die leitfähigen Bumps 204 nicht mit anderen Vorrichtungen (siehe 12A bis B). Die leitfähigen Verbinder 206 können aus einem leitfähigen Material, wie etwa Lötzinn, gebildet sein und können als Lötkappe bezeichnet werden. Die leitfähigen Verbinder 206 können gebildet werden, indem zunächst eine Lotschicht auf den leitfähigen Bumps 204 durch Verfahren wie Verdampfen, Galvanisieren, Drucken, Lotübertragung, Kugelbestückung oder dergleichen gebildet wird. Nachdem die Lötschicht gebildet wurde, kann ein Aufschmelzprozess ausgeführt werden, um die leitfähigen Verbinder 206 in die gewünschte Bumpform zu bringen. Die leitfähigen Bumps 204 und die leitfähigen Verbinder 206 bilden zusammen Mikrobumps.
  • 11 illustriert die Struktur aus 7 mit den leitfähigen Bumps 204 und den leitfähigen Verbindern 206, die auf den Pads 180 gebildet sind, wie in der Detailansicht der 8 bis 10 besprochen.
  • In 12A sind mehrere IC-Bauteile 50 und ein oder mehrere Die-Packages 100 an dem Interposer 170 befestigt. Die mehreren IC-Bauteilen 50 und ein oder mehrere Die-Packages 100 können beispielsweise mit einem Pick-and-Place-Werkzeug an der Interconnect-Struktur 176 befestigt werden.
  • Die verschiedenen IC-Bauteile 50 können mehrere Vorrichtungen mit unterschiedlichen Funktionen umfassen. Die Interconnect-Strukturen 54 und 176 sind verbunden, um die IC-Bauteilen 50 und das Interposer 170 physisch und elektrisch zu verbinden. Die IC-Bauteile 50 können jeweils eine einzelne Funktion haben (z. B. eine Logikvorrichtung, ein Speicherdie usw.) oder mehrere Funktionen (z. B. ein SoC). In einer Ausführungsform handelt es sich bei den IC-Bauteilen 50 um Speichervorrichtungen wie HBM-Module. Die IC-Bauteilen 50 können auch Logikvorrichtungen wie CPUs umfassen.
  • Das Die-Package 100 (ein beispielhaftes Die-Package 100 ist in 6 illustriert) umfasst mehrere Vorrichtungen. Die TDVs 130 und die Durchkontaktierungen 112 des Die-Packages 100 sind mit den leitfähigen Verbindern 206 verbunden, um das Die-Package 100 und das Interposer 170 physisch und elektrisch zu verbinden.
  • Die Rückflächen des einen oder der mehreren Die-Packages 100 sind in einer Höhe H1 von der Interconnect-Struktur 176 angeordnet, und die Rückflächen der IC-Bauteilen 50 sind in einer Höhe H2 von der Interconnect-Struktur 176 angeordnet. Die Höhen H1 und H2 können gleich oder unterschiedlich sein. In einigen Ausführungsformen liegt die Höhe H1 im Bereich von etwa 50 µm bis etwa 800 µm, und die Höhe H2 liegt im Bereich von etwa 50 µm bis etwa 800 µm.
  • In Ausführungsformen, bei denen der Interposer 170 in einem Wafer gebildet wird, können die mehrfachen IC-Bauteilen 50 und ein oder mehrere Die-Packages 100 in verschiedenen Vorrichtungsregionen des Wafers angebracht werden, die in nachfolgenden Schritten vereinzelt werden, um mehrere Vorrichtungspackages 200 zu bilden. 12B ist eine beispielhafte Draufsicht auf die Struktur von 12A und zeigt die Regionen 200A und 200B. Die Regionen 200A und 200B umfassen jeweils mehrere Vorrichtungen 50 und ein einzelnes Die-Package 100. In einigen Ausführungsformen, wie etwa in der Ausführungsform von 12B, sind die IC-Bauteilen 50 symmetrisch zu dem Die-Package 100 benachbart angeordnet. In einigen Ausführungsformen sind die IC-Bauteilen 50 asymmetrisch zu dem Die-Package 100 benachbart angeordnet. Ein asymmetrisches Layout kann es ermöglichen, die IC-Bauteilen 50 näher an den Eingangs-/Ausgangs-Verbindungsregionen (E/A-Verbindungsregionen) des Die-Packages 100 zu platzieren.
  • In der gezeigten Ausführungsform sind die mehreren IC-Bauteile 50 und ein oder mehrere Die-Packages 100 an der Interconnect-Struktur 176 mit Verbindungen befestigt, die leitfähige Bumps 202 (können auch als aktive leitfähige Bumps 202 bezeichnet werden), aktive leitfähige Bumps 204A und leitfähige Verbinder 206 umfassen. Die aktiven leitfähigen Bumps 202 sind elektrisch und physisch mit der Interconnect-Struktur 54 verbunden, und die aktiven leitfähigen Bumps 204A sind elektrisch und physisch mit der Interconnect-Struktur 176 verbunden. Die leitfähigen Verbinder 206 verbinden die aktiven leitfähigen Bumps 202 und 204A.
  • Die leitfähigen Dummy-Bumps 204B und die leitfähigen Dummyverbinder 206B auf der Interconnect-Struktur 176 sind nicht mit den mehreren IC-Bauteilen 50 oder dem einen oder mehreren Die-Packages 100 verbunden, die mit der Interconnect-Struktur verbunden sind. In der illustrierten Ausführungsform gibt es keine entsprechenden aktiven leitfähigen Bumps 202, die mit den leitfähigen Dummybumps 204B und leitfähigen Dummyverbindern 206B verbunden werden. In einigen Ausführungsformen können die mehreren IC-Bauteilen 50 und ein oder mehrere Die-Packages 100 auch leitfähige Dummy-Bumps 202 umfassen, die mit den leitfähigen Dummy-Bumps 204B und leitfähigen Dummyverbindern 206B verbunden werden können.
  • Die 13 und 14 illustrieren vereinfachte Versionen eines Abschnitts eines Packages 300 vor und nach dem Verbinden des Die-Packages 100 und des Interposers 170. In 13 sind das Die-Package 100 und ein Abschnitt des Interposers 170 vor dem Bonden gezeigt. Wie in 13 illustriert, ist das Die-Package 100 so verzogen oder gebogen, dass die Bondflächen der aktiven leitfähigen Verbinder 206A, die auf den aktiven leitfähigen Bumps 202 auf dem Die-Package 100 gebildet sind, einem gebogenen Profil 310A folgen. In diesem Beispiel ist das Die-Package 100 so gebogen, dass die Kanten höher liegen als eine zentrale Region (manchmal auch als „Smiling-Profil“ bezeichnet). In einigen Ausführungsformen ist das Die-Package so gebogen, dass die Kanten tiefer verlaufen als die zentrale Region (manchmal auch als nach unten gerichtetes Profil bezeichnet) (siehe z. B. 17). Das gebogene Profil 310A der Bondflächen der aktiven leitfähigen Verbinder 206A, die auf den aktiven leitfähigen Bumps 202 auf dem Die-Package 100 gebildet sind, kann Probleme wie kalte Verbindungen oder gebrochene Verbinder verursachen, wenn die Bondflächen der aktiven leitfähigen Verbinder 206A, die auf den aktiven leitfähigen Bumps 204A auf dem Interposer 170 gebildet sind, kein ähnliches gebogenes Profil aufweisen.
  • Wie oben besprochen und weiter unten ausführlicher erläutert, werden die leitfähigen Dummy-Bumps 204B in spezifischen Bereichen/Regionen des Interposers 170 platziert, um die Strukturdichte der leitfähigen Bumps 204 in diesen spezifischen Bereichen/Regionen zu erhöhen, sodass der Unterschied in der Strukturdichte in den leitfähigen Bumps 204 die Bildungsrate für leitfähigen Bumps 204 in diesen spezifischen Bereichen/Regionen verändert. Dieser Unterschied in der Bildungsrate kann verwendet werden, um die Höhe der leitfähigen Bumps 204 in verschiedenen Bereichen/Regionen des Interposers 170 einzustellen, um den Verzug des Interposers 170 und/oder der IC-Bauteilen 50 und der Die-Package 100 nachfolgend an dem Interposer 170 befestigt werden, zu bewältigen. So folgen, wie in 13 illustriert, die Bondflächen der aktiven leitfähigen Verbinder 206A, die auf den aktiven leitfähigen Bumps 204A auf dem Interposer 170 gebildet werden, einem gebogenen Profil 310B, das dem gebogenen Profil 310A des Die-Packages 100 ähnlich ist. In der illustrierten Ausführungsform von 13 sind die aktiven leitfähigen Bumps 204A auf dem Interposer 170 so gebildet, dass sie in der zentralen Region des Interposers 170 kürzer sind und von der zentralen Region weg höher werden. Beispielsweise können äußere aktive leitfähige Bumps 204A mit einer Höhe H3, zentrale aktive leitfähige Bumps 204A mit einer Höhe H5 und aktive leitfähige Bumps 204A zwischen den äußeren und zentralen Bumps mit einer Höhe H4 gebildet sein. In einigen Ausführungsformen ist die Höhe H3 größer als H4 und H5, die Höhe H4 ist größer als H5 und kleiner als H3, und die Höhe H5 ist kleiner als H4 und H5. In einigen anderen Ausführungsformen können die Beziehungen dieser Höhen umgekehrt werden, sodass H5 die größte und H3 die kleinste Höhe ist. In anderen Ausführungsformen kann die Höhe H4 die größte Höhe sein.
  • In einigen Ausführungsformen kann das Die-Package 100 bzw. die untere Fläche des Die-Packages 100 so gebogen sein, dass die untere Fläche an der Kante des Die-Packages 100 um einen Abstand D1 höher ist als die untere Fläche der zentralen Region des Die-Packages 100. In einigen Ausführungsformen liegt der Abstand D1 in einem Bereich von 20 µm bis 50 µm.
  • In 14 ist das Die-Package 100 mit dem Interposer 170 verbunden, wobei die aktiven leitfähigen Bumps 204A auf dem Interposer 170 unterschiedliche Höhen haben, um den Verzug und/oder die Biegung des Die-Packages 100 zu berücksichtigen.
  • 15 illustriert ein beispielhaftes Layout der aktiven und leitfähigen Dummypads 180A und 180B (und damit das Layout der aktiven und leitfähigen Dummy-Bumps 204A und 204B) auf einem Abschnitt des Interposers 170. Im illustrierten Abschnitt ist der Interposer 170 in die Regionen 402 und 404 unterteilt, wobei die Regionen 402 die Regionen sind, in denen die Dummypads 180B gebildet werden können, und die Regionen 404 der Bereich sind, in dem die Dummypads 180B nicht gebildet werden können. In einigen Ausführungsformen sind die Regionen 402 von den aktiven Pads 180A durch einen Abstand D2 getrennt. In einigen Ausführungsformen liegt der Abstand D2 in einer Region von 15 µm bis 50 µm. Der Abstand D2 stellt sicher, dass die leitfähigen Dummy-Bumps 204B die aktiven leitfähigen Bumps 204A nicht stören. Obwohl in 15 eine Schachbrettstruktur für die Regionen 402 und 404 illustriert ist, liegen andere Strukturen, wie etwa beispielsweise Reihen, Spalten, konzentrische Kreise oder dergleichen oder eine Kombination davon für die Regionen 402 im Rahmen dieser Offenbarung.
  • Die 16A, 16B, 16C und 16D sind Ausführungsformen des Layouts einer Region 200A oder 200B (siehe 12B), damit die aktiven leitfähigen Bumps 204A das nach oben gerichtete Kurvenprofil 310B in den 13 und 14 erreichen. Wie in 16A illustriert, ist das Layout der aktiven und Dummypads 180A und 180B innerhalb der Grundfläche des Die-Packages 100 in mehrere Zonen oder Bereiche (in 16A-D als Zonen 1-3 beschriftet) konfiguriert, sodass die Konfiguration der Dummypads 180B in jeder der verschiedenen Zonen unterschiedlich sein kann. In den 16A bis D ist das Layout der Dummypads 180B innerhalb der Grundfläche des Die-Packages 100 in drei Zonen unterteilt, wobei die Zonen 1 und 2 durch konzentrische Kreise gebildet werden, die in einem Mittelpunkt der Grundfläche des Die-Packages 100 zentriert sind, und Zone 3 den restlichen Abschnitt der Grundfläche des Die-Packages 100 darstellt. In den 16A bis D befindet sich die Zone 1 in der Mitte der Grundfläche des Die-Packages 100, die Zone 2 ist ein Ring, der die Zone 1 umgibt, und die Zone 3 ist der verbleibende Abschnitt der Grundfläche des Die-Packages 100, der sich nicht in Zone 1 oder Zone 2 befindet.
  • Wie oben besprochen, beeinflusst die Strukturdichte der aktiven und Dummypads 180A und 180B die gebildete Höhe der aktiven leitfähigen Bumps 204A, sodass eine größere Strukturdichte der aktiven und Dummypads 180A und 180B zu kürzeren aktiven leitfähigen Bumps 204A führt. Um das nach oben gerichtete Kurvenprofil 310B in den 13 und 14 zu erreichen - mit höheren aktiven leitfähigen Bumps 204A zu den äußeren Kanten der Grundfläche des Die-Packages 100 hin und kürzeren aktiven leitfähigen Bumps 204A in der zentralen Region der Grundfläche des Die-Packages 100 - muss die Strukturdichte der aktiven und Dummypads 180A und 180B im zentralen Bereich der Grundfläche des Die-Packages 100 größer sein. In dieser Ausführungsform ist die Strukturdichte der aktiven und Dummypads 180A und 180B in Zone 1 größer als die beiden Zonen 2 und 3, die Strukturdichte der aktiven und Dummypads 180A und 180B in Zone 3 ist kleiner als die beiden Zonen 2 und 1, und die Strukturdichte der aktiven und Dummypads 180A und 180B in Zone 2 liegt zwischen den Zonen 2 und 1.
  • In 16A sind die Dummypads 180B kreisförmig und weisen in den verschiedenen Zonen unterschiedliche Größen auf. Beispielsweise sind die Dummypads 180B in Zone 1 am größten, in Zone 2 kleiner und in Zone 3 am kleinsten (oder nicht vorhanden). 16B illustriert eine ähnliche Konfiguration wie in 16A, mit dem Unterschied, dass die Dummypads 180B eine andere Form aufweisen und quadratisch oder rechteckig sind.
  • In 16C weisen die Dummypads 180B in jeder Zone eine kreisförmige Form und eine ähnliche Größe auf, wobei die verschiedenen Zonen eine unterschiedliche Anzahl von Dummypads 180B in jeder der Regionen 402 aufweisen. Beispielsweise weist Zone 1 die meisten Dummypads 180B pro Region 402 auf, Zone 2 weist weniger Dummypads 180B pro Region 402 als Zone 1 auf, und Zone 3 weist weniger (möglicherweise null) Dummypads 180B pro Region 402 als Zone 2 auf. 16D illustriert eine ähnliche Konfiguration wie in 16C, mit dem Unterschied, dass die Dummypads 180B eine andere Form aufweisen und quadratisch oder rechteckig sind.
  • Obwohl nur vier Konfigurationen mit verschiedenen Größen und Formen illustriert sind, sieht die Offenbarung mehr Größen und Formen von Dummypads 180B vor, um die unterschiedlichen Strukturdichteziele der Zonen 1 bis 3 zu erreichen. Ferner kann die Grundfläche des Die-Packages 100 (oder sogar die Grundfläche des gesamten Interposers 170) in mehr oder weniger Zonen unterteilt werden, wie etwa in 2 Zonen, 4 Zonen, 5 Zonen oder sogar mehr Zonen.
  • Obwohl die Dummypads, Dummy-Bumps und Dummyverbinder so beschrieben wurden, dass sie sich nur innerhalb der Grundfläche des Die-Packages 100 befinden, gibt es in einigen Ausführungsformen Dummypads, Dummy-Bumps und Dummyverbinder. Beispielsweise können Dummypads, Dummy-Bumps und Dummyverbinder innerhalb der Grundflächen der IC-Bauteilen 50 oder außerhalb der Grundflächen der IC-Bauteilen 50 und der Die-Packages 100 vorhanden sein.
  • In den Ausführungsformen, in denen die Dummypads, Dummy-Bumps und Dummyverbinder nur innerhalb der Grundfläche des Die-Packages 100 gebildet sind, sind die leitfähigen Bumps 204 und 202 innerhalb der Grundflächen der IC-Bauteilen 50 so gebildet, dass sie eine gleiche Höhe haben, während die leitfähigen Bumps 204 und/oder 202 innerhalb der Grundflächen der Die-Packages 100 so gebildet sind, dass sie eine unterschiedliche Höhe aufweisen.
  • 17 illustriert eine vereinfachte Version eines Abschnitts eines Packages 300 vor dem Verbinden des Die-Packages 100 und des Interposers 170. Diese Ausführungsform ähnelt der Ausführungsform in den 13 und 14, mit der Ausnahme, dass diese Ausführungsform nach unten gerichtete Kurvenprofile 312A und 312B aufweist. Beispielsweise befinden sich in dieser Ausführungsform die größeren aktiven leitfähigen Bumps 204A im zentralen Bereich des Interposers 170 und die kürzeren aktiven leitfähigen Bumps 204A außerhalb der zentralen Region. Details zu dieser Ausführungsform, die denen für die zuvor beschriebene Ausführungsform ähneln, werden hierin nicht wiederholt.
  • Die 18A, 18B, 18C und 18D sind Ausführungsformen des Layouts einer Region 200A oder 200B (siehe 12B), damit die aktiven leitfähigen Bumps 204A das nach oben gerichtete Kurvenprofil 312B in 17 erreichen. Diese Ausführungsform ähnelt der Ausführungsform in den 16A bis 16B, mit der Ausnahme, dass diese Ausführungsform nach unten gerichtete Kurvenprofile 312A und 312B aufweist. Details zu dieser Ausführungsform, die denen für die zuvor beschriebene Ausführungsform ähneln, werden hierin nicht wiederholt.
  • Um das nach unten gerichtete Kurvenprofil 312B in 17 - mit höheren aktiven leitfähigen Bumps 204A im zentralen Bereich der Grundfläche des Die-Packages 100 und kürzeren aktiven leitfähigen Bumps 204A außerhalb der zentralen Region der Grundfläche des Die-Packages 100 - zu erreichen, muss die Strukturdichte der aktiven und Dummypads 180A und 180B außerhalb der zentralen Region der Grundfläche des Die-Packages 100 größer sein. In dieser Ausführungsform ist die Strukturdichte der aktiven und Dummypads 180A und 180B in Zone 1 kleiner als die beiden Zonen 2 und 3, die Strukturdichte der aktiven und Dummypads 180A und 180B in Zone 3 ist größer als die beiden Zonen 2 und 1, und die Strukturdichte der aktiven und Dummypads 180A und 180B in Zone 2 liegt zwischen den Zonen 2 und 1.
  • In 18A sind die Dummypads 180B kreisförmig und weisen in den verschiedenen Zonen unterschiedliche Größen auf. Beispielsweise sind die Dummypads 180B in Zone 3 am größten, in Zone 2 kleiner und in Zone 1 am kleinsten (oder nicht vorhanden). 18B illustriert eine ähnliche Konfiguration wie in 18A, mit dem Unterschied, dass die Dummypads 180B eine andere Form aufweisen und quadratisch oder rechteckig sind.
  • In 18C weisen die Dummypads 180B in jeder Zone eine kreisförmige Form und eine ähnliche Größe auf, wobei die verschiedenen Zonen eine unterschiedliche Anzahl von Dummypads 180B in jeder der Regionen 402 aufweisen. Beispielsweise weist Zone 3 die meisten Dummypads 180B pro Region 402 auf, Zone 2 weist weniger Dummypads 180B pro Region 402 als Zone 3 auf, und Zone 1 weist weniger (möglicherweise null) Dummypads 180B pro Region 402 als Zone 2 auf. 18D illustriert eine ähnliche Konfiguration wie in 16C, mit dem Unterschied, dass die Dummypads 180B eine andere Form aufweisen und quadratisch oder rechteckig sind.
  • Der Interposer 170 hat Verbinder mit variabler Höhe, die den Verzug der integrierten Schaltungsdies und/oder des Wafers berücksichtigen können. In einigen Ausführungsformen sind die Verbinder Mikro-Bumps, die durch ein Plattierungsverfahren gebildet werden. In diesen Ausführungsformen werden die Mikro-Bumps mit variabler Höhe dadurch erreicht, dass die Strukturdichte der Mikro-Bumps in bestimmten Regionen während des Bildungsprozesses durch Einfügen von Dummy-Mikro-Bumps auf dem IC-Bauteil oder dem Wafer eingestellt wird. Wenn beispielsweise eine erste Region im Vergleich zu einer zweiten Region kürzere Mikro-Bump-Höhen aufweisen soll, wird die Strukturdichte der Mikro-Bumps in der ersten Region durch Einfügen von Dummy-Mikro-Bumps im ersten Bereich erhöht. Diese Bildung von höhenvariablen Verbindern kann kalte Verbindungen oder kaputte Verbinder verhindern und somit die Zuverlässigkeit und Ausbeute der Vorrichtungen erhöhen.
  • In 19 wird ein Unterfiillungsmaterial 210 zwischen den IC-Bauteilen 50 und den Die-Packages 100 und der Interconnect-Struktur 176 aufgebracht. Das Unterfüllungsmaterial 210 umgibt die aktiven und leitfähigen Bumps 202A/B und 204A/B, die leitfähigen aktiven und Dummyverbinder 206A/B. Das Unterfiillungsmaterial 210 weist Kehlnähte auf, die sich entlang der Seiten der IC-Bauteilen 50 und der Die-Package 100 nach oben erstrecken. Die Unterfüllungsmaterial 210 kann jedes akzeptable Material sein, wie z. B. ein Polymer, Epoxid, eine Formunterfüllung oder dergleichen. Das Unterfüllungsmaterial 210 kann durch einen Kapillarflussprozess gebildet werden. Die Unterfüllung 210 trennt und isoliert den leitfähigen Dummy-Bump 2o4B und die leitfähige Dummyverbindung 206B vom Die-Package 100.
  • In 20 ist ein Verkapselungsmaterial 212 auf den verschiedenen Komponenten gebildet. Das Verkapselungsmaterial 212 kann eine Formmasse, ein Epoxid oder dergleichen sein und kann durch Formpressen, Transferformen oder dergleichen angebracht werden. Das Verkapselungsmaterial 212 kann über der Interconnect-Struktur 176 gebildet werden, sodass die IC-Bauteilen 50, die Die-Package 100 und das Unterfüllungsmaterial 210 vergraben oder abgedeckt werden. Das Verkapselungsmaterial 212 wird dann gehärtet. In einigen Ausführungsformen wird das Verkapselungsmaterial 212 so ausgedünnt, dass die oberen Flächen des Verkapselungsmaterials 212, der IC-Bauteilen 50 und der Die-Package 100 eben sind.
  • In 21 wird die Zwischenstruktur umgedreht, um die Verarbeitung der Rückseite des Substrats 172 vorzubereiten. Die Zwischenstruktur kann auf ein Trägersubstrat 214 oder eine andere geeignete Trägerstruktur für die Weiterverarbeitung platziert werden. Beispielsweise kann das Trägersubstrat 214 an dem Verkapselungsmaterial 212 befestigt werden. Die Zwischenstruktur kann durch eine Trennschicht 216 am Trägersubstrat 214 befestigt werden. Die Trennschicht 216 kann aus einem Material auf Polymerbasis gebildet werden, das zusammen mit dem Trägersubstrat 214 von den darüber liegenden Strukturen entfernt werden kann. In einigen Ausführungsformen ist das Trägersubstrat 214 ein Substrat, wie etwa ein Bulkhalbleiter oder ein Glassubstrat, und kann eine beliebige Dicke haben, wie etwa eine Dicke von etwa 300 mm. In einigen Ausführungsformen ist die Trennschicht 216 ein thermisch ablösbares Material auf Epoxidbasis, das bei Erwärmung seine Klebeeigenschaft verliert, wie etwa eine Light-to-Heat-Conversion-Trennschicht (LTHC-Trennschicht).
  • In 22 wird das Substrat 172 ausgedünnt, um die Durchkontaktierungen 174 zu belichten. In einigen Ausführungsformen sind die belichteten Flächen des Substrats 172 und der Durchkontaktierungen 174 eben. Das Belichten der Durchkontaktierungen 174 kann durch einen Ausdünnungsprozess, wie etwa einen Schleifprozess, eine chemisch-mechanische Politur (CMP) oder einen anderen akzeptablen Entfernungsprozess, erreicht werden. In einigen Ausführungsformen (nicht dargestellt) kann ein Ausschnittsprozess ausgeführt werden, um das Substrat 172 so auszuschneiden, dass die Durchkontaktierungen 174 aus der Rückseite des Substrats 172 herausragen. Der Ausschnittsprozess kann z. B. ein geeigneter Rückätzprozess sein. Auf der Rückseite des Substrats 172 kann eine Isolierschicht gebildet werden, die die hervorstehenden Abschnitte der Durchkontaktierungen 174 umgibt und schützt.
  • In 12 wird eine Umverteilungsstruktur 220 über der Rückseite des Substrats 172 gebildet. Die Umverteilungsstruktur 220 umfasst eine Dielektrikumschicht 222, UBMs 224 und leitfähige Bumps 226. Beispielhaft ist die Umverteilungsstruktur 220 gezeigt. In der Umverteilungsstruktur 220 können mehr oder weniger Dielektrikumschichten und leitfähige Schichten gebildet werden. Wenn mehr Dielektrikumschichten und Metallisierungsstrukturen gebildet werden sollen, können die oben besprochenen Schritte und Prozesse wiederholt werden.
  • Als Beispiel zur Bildung der Umverteilungsstruktur 220 wird die Dielektrikumschicht 222 auf der Rückseite des Substrats 172 und den Durchkontaktierungen 174 abgeschieden. In einigen Ausführungsformen ist die Dielektrikumschicht 222 aus einem lichtempfindlichen Material wie Polybenzoxazol (PBO), Polyimid, Benzocyclobuten (BCB) oder dergleichen gebildet, das mit einer Lithografiemaske strukturiert werden kann. Die Dielektrikumschicht 222 kann durch Spin-on-Beschichtung, Laminierung, CVD, dergleichen oder einer Kombination daraus gebildet sein. Die Dielektrikumschicht 222 wird dann strukturiert. Die Strukturierung bildet Öffnungen, die Abschnitte der Durchkontaktierungen 174 belichten. Die Strukturierung kann durch einen annehmbaren Prozess erfolgen, wie etwa durch Belichten der Dielektrikumschicht 222, wenn die Dielektrikumschicht 222 ein photosensitives Material ist, oder durch Ätzen, beispielsweise unter Verwendung eines anisotropen Ätzens. Wenn die Dielektrikumschicht 222 ein photosensitives Material ist, kann die Dielektrikumschicht 222 nach dem Belichten entwickelt werden.
  • Dann werden die UBMs 224 gebildet. Die UBMs 224 umfassen Leiterbahnen auf und entlang der Hauptfläche der Dielektrikumschicht 222. Die UBMs 224 umfassen ferner leitfähige Durchkontaktierungen, die sich durch die Dielektrikumschicht 222 erstrecken, um physisch und mit den Durchkontaktierungen 174 elektrisch verbunden zu sein. Über der Dielektrikumschicht 222 und in den Öffnungen, die sich durch die Dielektrikumschicht 222 erstrecken, wird eine Seed-Schicht (nicht dargestellt) gebildet. In einigen Ausführungsformen ist die Seed-Schicht eine Metallschicht, bei der es sich um eine einzelne Schicht oder eine zusammengesetzte Schicht mit mehreren Unterschichten, die aus verschiedenen Materialien gebildet sind, handeln kann. In einigen Ausführungsformen umfasst die Seed-Schicht eine Titanschicht und eine Kupferschicht über der Titanschicht. Die Seed-Schicht kann beispielsweise unter Verwendung von PVD oder dergleichen gebildet sein.
  • Auf der Seed-Schicht wird dann eine Dielektrikumschicht 228 gebildet und strukturiert. In einigen Ausführungsformen ist die Dielektrikumschicht 228 aus einem lichtempfindlichen Material wie etwa einem Fotolack, PBO, Polyimid, BCB oder dergleichen gebildet, das mit einer Lithografiemaske strukturiert werden kann. Die Dielektrikumschicht 228 kann durch Spin-on-Beschichtung, Laminierung, CVD, dergleichen oder einer Kombination daraus gebildet sein und kann zur Strukturierung mit Licht belichtet werden. Die Struktur der Dielektrikumschicht 228 entspricht den UBMs 224. Die Strukturierung bildet Öffnungen durch die Dielektrikumschicht 228, um die Seed-Schicht zu belichten. In den Öffnungen der Dielektrikumschicht 228 und auf den belichteten Abschnitten der Seed-Schicht wird dann ein leitfähiges Material gebildet. Das leitfähige Material kann durch Plattierung, wie etwa durch Elektroplattierung oder elektrolose Plattierung oder dergleichen gebildet sein. Das leitfähige Material kann ein Metall, wie etwa Kupfer, Titan, Wolfram, Aluminium oder dergleichen umfassen. Die Kombination aus dem leitfähigen Material und den darunter liegenden Abschnitten der Seed-Schicht bildet die UBMs 224.
  • Dann werden die leitfähigen Bumps 226 gebildet. Eine Dielektrikumschicht 230 wird auf den UBMs 224 und der Dielektrikumschicht 228 gebildet und strukturiert. Die Dielektrikumschicht 230 kann ähnlich wie die Dielektrikumschicht 228 sein. Die Dielektrikumschicht 230 kann zur Strukturierung mit Licht belichtet werden. Die Struktur der Dielektrikumschicht 230 entspricht den leitfähigen Bumps 226. Die Strukturierung bildet Öffnungen durch die Dielektrikumschicht 230 und belichtet Abschnitte der UBMs 224. In den Öffnungen der Dielektrikumschicht 230 und auf den belichteten Abschnitten der UMBs 224 wird dann ein leitfähiges Material gebildet. Das leitfähige Material kann durch Plattierung, wie etwa durch Elektroplattierung oder elektrolose Plattierung oder dergleichen gebildet sein. Das leitfähige Material kann ein Metall, wie etwa Kupfer, Titan, Wolfram, Aluminium oder dergleichen umfassen. Da die UBMs 224 durch die Öffnungen in der Dielektrikumschicht 230 belichtet werden, wird in den Öffnungen keine Seed-Schicht gebildet. Stattdessen wird das leitfähige Material direkt und physisch auf den UBMs 224 gebildet. Das leitfähige Material wird durch die Ausführung eines Plattierungsprozesses mit denselben Plattierungsprozessparametern gebildet wie der Plattierungsprozess, der zur Bildung des leitfähigen Materials der UBMs 224 verwendet wird. Insbesondere wird keine Seed-Schicht zwischen den UBMs 224 und den leitfähigen Bumps 226 gebildet. Stattdessen wird das leitfähige Material der leitfähigen Bumps 226 durch Ausführung eines Plattierungsprozesses unter Verwendung der Seed-Schicht der UBMs 224 gebildet.
  • In 24 sind an den leitfähigen Bumps 226 leitfähige Verbinder 232 gebildet. Die leitfähigen Verbinder 232 können aus einem leitfähigen Material, wie etwa Lot, gebildet werden und können durch anfängliches Bilden einer Lotschicht auf den leitfähigen Bumps 226 durch Verfahren wie Aufdampfen, Galvanisieren, Drucken, Lotübertragung, Kugelbestückung oder dergleichen gebildet werden. Nachdem die Lötschicht gebildet wurde, kann ein Aufschmelzprozess ausgeführt werden, um die leitfähigen Verbinder 232 in die gewünschte Bumpform zu bringen. Die leitfähigen Verbinder 232 können Ball-Grid-Array-Verbinder (BGA-Verbinder), Lötkugeln, Controlled-Collapse Chip Connection-Bumps (C4-Bumps) oder dergleichen sein. Die UBMs 224 versetzen die leitfähigen Verbinder 232 seitlich von den Durchkontaktierungen 174. Da zwischen den UBMs 224 und den leitfähigen Bumps 226 keine Seed-Schicht gebildet wird, sind die leitfähigen Bumps 226 ein leitfähiges Material, das sich durchgehend von den UBMs 224 zu den leitfähigen Verbindern 232 erstreckt.
  • In 25 wird eine Trägertrennung ausgeführt, um das Trägersubstrat 214 von dem Verkapselungsmaterial 212 zu lösen (Debonding). Nach einigen Ausführungsformen umfasst das Debonden das Projizieren eines Lichts, wie etwa eines Laserlichts oder eines ultravioletten Lichts (UV-Lichts), auf die Trennschicht 216, sodass sich die Trennschicht 216 unter der Wärme des Lichts zersetzt und das Trägersubstrat 214 entfernt werden kann. Die Struktur wird dann umgedreht und auf einem Band platziert. Nachfolgend wird das Interposer 170 entlang der Ritzlinienregionen zwischen benachbarten Vorrichtungsregionen vereinzelt, um das Vorrichtungspackage 200 zu bilden. Die Vereinzelung kann durch Sägen, Würfeln oder dergleichen erfolgen. Als Ergebnis des Vereinzelungsprozesses sind die Kanten des Interposers 170 und des Verkapselungsmaterials 212 deckungsgleich. Mit anderen Worten, die äußeren Seitenwände des Interposers 170 weisen die gleiche Breite wie die äußeren Seitenwände des Verkapselungsmaterials 212 auf. Die Dielektrikumschicht 228 und die Dielektrikumschicht 230 können wahlweise vor oder nach dem Debonding des Trägers entfernt werden.
  • In 26 wird ein Vorrichtungspackage 300 gebildet, indem das Vorrichtungspackage 200 auf ein Packagesubstrat 410 montiert wird. Das Packagesubstrat 410 kann aus einem Halbleitermaterial wie Silizium, Germanium oder dergleichen bestehen. Alternativ können Verbundmaterialien wie Siliziumgermanium, Siliziumkarbid, Galliumarsen, Indiumarsenid, Indiumphosphid, Siliziumgermaniumkarbid, Galliumarsenphosphid, Galliumindiumphosphid, Kombinationen daraus und dergleichen ebenfalls verwendet werden. Außerdem kann das Packagesubstrat 410 ein SOI-Substrat sein. In einigen Ausführungsformen umfasst ein SOI-Substrat eine Schicht aus einem Halbleitermaterial wie epitaktisches Silizium, Germanium, Siliziumgermanium, SOI oder Kombinationen davon. Das Packagesubstrat 410 basiert in einer alternativen Ausführungsform auf einem Isolierungskern wie etwa einem glasfaserverstärkten Harzkern. Ein Beispiel für ein Kernmaterial ist Glasfaserharz, wie etwa FR4. Alternativen für das Kernmaterial umfassen Bismaleimidtriazinharz (BT-Harz) oder alternativ dazu andere Platinenmaterialien (PCB-Materialien) oder Filme. Für das Packagesubstrat 410 können ein Aufbaufilm wie der Ajinomoto-Aufbaufilm (ABF) oder andere Laminate verwendet werden.
  • Das Packagesubstrat 410 kann aktive und passive Vorrichtungen umfassen. Wie ein gewöhnlicher Fachmann auf dem Gebiet erkennen wird, kann eine große Vielzahl verschiedener Vorrichtungen wie Transistoren, Kondensatoren, Widerstände, Kombinationen daraus und dergleichen verwendet werden, um die strukturellen und funktionalen Anforderungen des Designs für das Vorrichtungspackage 400 zu erzeugen. Die Vorrichtungen können unter Verwendung beliebiger Verfahren gebildet sein.
  • Das Packagesubstrat 410 kann auch Metallisierungsschichten und Durchkontaktierungen sowie Bondpads 412 über den Metallisierungsschichten und Durchkontaktierungen umfassen. Die Metallisierungsschichten können über den aktiven und passiven Vorrichtungen gebildet sein und sind designt, die verschiedenen Vorrichtungen zum Bilden einer funktionalen Schaltungsanordnung verbinden. Die Metallisierungsschichten können aus abwechselnden Schichten von dielektrischem (z. B. Dielektrikum mit niedrigem k-Wert) und leitfähigem Material (z. B. Kupfer) gebildet sein, wobei Durchkontaktierungen die Schichten aus leitfähigem Material verbinden und durch jeden geeigneten Prozess gebildet sein können (wie etwa Abscheidung, Damaszen, Dualdamaszen oder dergleichen). In einigen Ausführungsformen ist das Packagesubstrat 410 im Wesentlichen frei von aktiven und passiven Vorrichtungen.
  • Die leitfähigen Verbinder 232 werden aufgeschmolzen, um das Vorrichtungspackage 200 an den Bondpads 412 zu befestigen, wodurch das Interposer 170 mit dem Packagesubstrat 410 verbunden wird. Die leitfähigen Verbinder 232 koppeln das Packagesubstrat 410, einschließlich der Metallisierungsschichten im Packagesubstrat 410, elektrisch und physisch mit dem Vorrichtungspackage 200. Wie oben erwähnt, kann die physische Trennung von Abschnitten des Unterfüllungsmaterials 210 den Verzug des Vorrichtungspackages 200 verringern. Höhenunterschiede zwischen dem Packagesubstrat 410 und dem Interposer 170 können so verringert werden, was dazu beitragen kann, kalte Verbindungen und Überbrückungen zu vermeiden, wenn die leitfähigen Verbinder 232 wieder aufschmelzen. Die Fertigungsertrag kann dadurch verbessert werden.
  • Auf den leitfähigen Verbindern 232 kann ein Epoxidflussmittel gebildet werden, bevor sie aufgeschmolzen werden, wobei der Epoxidabschnitt des Epoxidflussmittels zumindest teilweise verbleibt, nachdem das Vorrichtungspackage 200 an dem Packagesubstrat 410 befestigt wurde. Dieser verbleibende Epoxidabschnitt kann als Unterfüllung dienen, um Spannungen zu verringern und die Verbindungen zu schützen, die aus dem Aufschmelzen der leitfähigen Verbinder 232 entstehen.
  • In einigen Ausführungsformen werden passive Vorrichtungen (z. B. flächenmontierte Vorrichtungen (SMDs), nicht illustriert) vor der Montage auf dem Packagesubstrat 410 am Vorrichtungspackage 400 befestigt (z. B. mit den Bondpads 412 verbunden). In solchen Ausführungsformen können die passiven Vorrichtungen auf dieselbe Fläche des Packagesubstrats 410 geklebt werden wie die leitfähigen Verbinder 232.
  • Eine Unterfüllung 414 kann zwischen dem Vorrichtungspackage 200 und dem Packagesubstrat 410 gebildet werden und umgibt die leitfähigen Verbinder 232, die leitfähigen Bumps 226 und die UBMs 224. Aufgrund des Prozesses zur Bildung der UBMs 224 sind diese nach der Bildung nicht von Dielektrikums- oder Isolierschichten umgeben. Somit liegt die Unterfüllung 414 direkt an den Seiten der UBMs 224 an und erstreckt sich entlang dieser. Ferner ist die Unterfüllung 414 ein durchgehendes Material, das sich vom Packagesubstrat 410 bis zur Dielektrikumschicht 222 erstreckt. Die Unterfüllung 414 kann durch einen Kapillarflussprozess gebildet werden, nachdem das Vorrichtungspackage 200 angebracht wurde, oder sie kann durch ein geeignetes Abscheidungsverfahren gebildet werden, bevor das Vorrichtungspackage 200 angebracht wird.
  • Optional kann ein Wärmeverteiler an der Vorrichtungspackage 400 angebracht werden, der die Vorrichtungspackage 200 abdeckt und umgibt. Der Wärmeverteiler kann aus einem Material mit hoher Wärmeleitfähigkeit, wie etwa Stahl, Edelstahl, Kupfer oder dergleichen oder Kombinationen daraus, gebildet sein. Der Wärmeverteiler schützt das Vorrichtungspackage 200 und bildet einen Wärmepfad, um Wärme von den verschiedenen Komponenten des Vorrichtungspackages 400 abzuleiten.
  • 27 illustriert eine vereinfachte Version eines Abschnitts eines Packages 300 vor dem Verbinden des Die-Packages 100 und des Interposers 170. Diese Ausführungsform ähnelt der Ausführungsform in den 13 und 14, mit der Ausnahme, dass diese Ausführungsform leitfähige Dummy-Bumps 202A auf dem Die-Package 100 anstelle der leitfähigen Dummy-Bumps 204A auf dem Interposer 170 umfasst. Die verschiedenen Konfigurationen von aktiven und Dummy-Bumps, wie sie in den 13 bis 15, 16A bis 16D, 17 und 18A bis 18D offenbart sind, gelten auch für die Ausführungsform in 27. Details zu dieser Ausführungsform, die denen für die zuvor beschriebene Ausführungsform ähneln, werden hierin nicht wiederholt.
  • 28 illustriert eine vereinfachte Version eines Abschnitts eines Packages 300 vor dem Verbinden des Die-Packages 100 und des Interposers 170. Diese Ausführungsform ähnelt der Ausführungsform in den 13,14 und 27, mit der Ausnahme, dass diese Ausführungsform leitfähige Dummy-Bumps 202A auf dem Die-Package 100 und die leitfähigen Dummy-Bumps 204A auf dem Interposer 170 umfasst. Die verschiedenen Konfigurationen von aktiven und Dummy-Bumps, wie sie in den 13 bis 15, 16A bis 16D, 17 und 18A bis 18D offenbart sind, gelten auch für die Ausführungsform in 28. Details zu dieser Ausführungsform, die denen für die zuvor beschriebene Ausführungsform ähneln, werden hierin nicht wiederholt.
  • Andere Merkmale und Prozesse können ebenfalls umfasst sein. Beispielsweise können Prüfstrukturen umfasst sein, um bei der Verifizierungsprüfung des 3D-Packages oder 3DIC-Vorrichtungen zu helfen. Die Prüfstrukturen können beispielsweise Testpads umfassen, die in einer Umverteilungsschicht oder auf einem Substrat gebildet sind, das die Prüfung des 3D-Packages oder 3DIC, die Verwendung von Sonden und/oder Sondenkarten und dergleichen erlaubt. Die Verifizierungsprüfung kann auf Zwischenstrukturen sowie der Endstruktur ausgeführt werden. Weiterhin können die hierin offenbarten Strukturen und Verfahren in Verbindung mit Prüfmethodologien verwendet werden, die Zwischenverifizierung bekannter guter Dies umfassen, um den Ertrag zu erhöhen und die Kosten zu senken.
  • Die hier beschriebenen Ausführungsformen können Vorteile bringen. Nach mit einigen Ausführungsformen umfassen die Ausführungsformen Verbinder mit variablen Höhen, die den Verzug der integrierten Schaltungsdies und/oder des Interposers berücksichtigen können. In einigen Ausführungsformen sind die Verbinder Mikro-Bumps, die durch ein Plattierungsverfahren gebildet werden. In diesen Ausführungsformen werden die Mikro-Bumps mit variabler Höhe dadurch erreicht, dass die Strukturdichte der Mikro-Bumps in bestimmten Regionen während des Bildungsprozesses durch Einfügen von Dummy-Mikro-Bumps auf dem IC-Bauteil oder dem Wafer eingestellt wird. Wenn beispielsweise eine erste Region im Vergleich zu einer zweiten Region kürzere Mikro-Bump-Höhen aufweisen soll, wird die Strukturdichte der Mikro-Bumps in der ersten Region durch Einfügen von Dummy-Mikro-Bumps im ersten Bereich erhöht. Diese Bildung von höhenvariablen Verbindern kann kalte Verbindungen oder kaputte Verbinder verhindern und somit die Zuverlässigkeit und Ausbeute der Vorrichtungen erhöhen
  • Ferner ermöglichen die hier beschriebenen Package die Aufnahme von Vorrichtungen mit unterschiedlicher Funktion oder Technologie, was die Funktion erhöhen und die Kosten verringern kann. Durch das Bonden von Halbleitervorrichtungen zu einem gebondeten Die-Package (z. B. ein System-on-a-Chip (SoC) oder dergleichen) innerhalb eines Packages kann die Größe des Packages verringert werden. Das Package kann sowohl ein gebondetes Die-Package als auch ein anderes Halbleiter-Die, wie etwa ein Speicher-Die, ein I/O-Die oder dergleichen, umfassen. Das gebondete Die-Package und der Halbleiterdie können mit derselben Umverteilungsstruktur verbunden werden, was eine kürzere Leitungsführung zwischen dem gebondeten Die-Package und dem Halbleiterdie ermöglichen kann. Die Umverteilungsstruktur kann Durchkontaktierungen unterschiedlicher Größe aufweisen, um eine Verbindung zu verschiedenen Vorrichtungen herzustellen, wie etwa zu Durchkontaktierungen eines gebondeten Die-Packages oder zu Kontaktpads eines Halbleiterdies. In einigen Fällen, in denen die Verbindungen (z. B. Durchkontaktierungen oder leitfähige Pads) einer Vorrichtung einen relativ kleinen Abstand haben, kann eine einzelne Durchkontaktierung der Umverteilungsstruktur mit mehreren Verbindungen verbunden sein. Die Verwendung eines gebondeten Die-Packages oder kürzeres Routing auf diese Weise kann den Hochfrequenz- oder Hochgeschwindigkeitsbetrieb eines Packages verbessern. Das gebondete Die-Package kann mehrere Halbleitervorrichtungen oder Stapel von Halbleitervorrichtungen umfassen, was eine Kostenverringerung und größere Flexibilität im Design ermöglichen kann. In einigen Fällen kann die Verwendung unterschiedlicher Schutzmaterialien innerhalb eines gebondeten Die-Packages die Wahrscheinlichkeit des Auftretens von Defekten verringern, beispielsweise aufgrund von CTE-Abweichungen oder der Diffusion von Dotiermitteln in das gebondete Die-Package.
  • In einer Ausführungsform weist ein Interposer eine erste Seite, ein erstes IC-Bauteil, das an der ersten Seite des Interposers mit einem ersten Satz von leitfähigen Verbindern befestigt ist auf, wobei jeder des ersten Satzes von leitfähigen Verbindern eine erste Höhe aufweist. Das Package umfasst auch ein erstes Die-Package, das an der ersten Seite des Interposers mit einem zweiten Satz von leitfähigen Verbindern befestigt ist, wobei der zweite Satz von leitfähigen Verbindern einen ersten leitfähigen Verbinder und einen zweiten leitfähigen Verbinder umfasst, wobei der erste leitfähige Verbinder eine zweite Höhe aufweist, der zweite leitfähige Verbinder eine dritte Höhe aufweist, wobei die dritte Höhe von der zweiten Höhe verschieden ist. Das Package umfasst auch einen ersten leitfähigen Dummyverbinder, der sich zwischen der ersten Seite des Interposers und dem ersten Die-Package befindet. Das Package umfasst auch eine Unterfüllung, die unter dem ersten IC-Bauteil und dem ersten Die-Package angeordnet ist. Das Package umfasst auch ein Verkapselungsmaterial, das um das erste IC-Bauteil und das erste Die-Package herum angeordnet ist.
  • Ausführungsformen können eines oder mehrere der folgenden Merkmale umfassen. Das Package, bei dem das erste Die-Package ein erstes Die, das mit einem zweiten Die durch Metall-zu-Metall-Bonden und Dielektrikum-zu-Dielektrikum-Bonden verbunden ist, ein erstes Dielektrikum über dem ersten Die und dem zweiten Die, wobei das erste Dielektrikum das erste Die umgibt, und eine erste Durchkontaktierung, die sich durch das erste Dielektrikum erstreckt, umfasst, wobei die erste Durchkontaktierung mit dem ersten Die verbunden ist. Das erste Die-Package umfasst ferner eine zweite Durchkontaktierung, die sich durch das erste Dielektrikum erstreckt, wobei die zweite Durchkontaktierung mit dem zweiten Die verbunden ist. Das erste Die-Package umfasst ferner eine dritte Durchkontaktierung, die sich durch das erste Dielektrikum erstreckt, wobei die dritte Durchkontaktierung mit dem zweiten Die verbunden ist. Eine Grundfläche des ersten Die-Packages auf der ersten Seite des Interposers umfasst einen ersten Bereich, einen zweiten Bereich und einen dritten Bereich, wobei sich der erste leitfähige Verbinder und der erste leitfähige Dummyverbinder im ersten Bereich befinden, der zweite leitfähige Verbinder im zweiten Bereich, wobei die zweite Höhe kleiner als die dritte Höhe ist. Der zweite Bereich umgibt den ersten Bereich. Der erste Bereich umgibt den zweiten Bereich. Der zweite Bereich umfasst einen zweiten leitfähigen Dummyverbinder, und der dritte Bereich ist frei von leitfähigen Dummyverbindern. Das Package umfasst ferner einen dritten leitfähigen Verbinder im zweiten Bereich, wobei der dritte leitfähige Verbinder eine größere Höhe als die zweite Höhe aufweist, und einen vierten leitfähigen Verbinder im dritten Bereich, wobei der vierte leitfähige Verbinder eine größere Höhe als der dritte leitfähige Verbinder aufweist.
  • In einer Ausführungsform sind umfasst: Bilden einer ersten Umverteilungsstruktur auf einer ersten Seite eines Interposers, wobei die erste Umverteilungsstruktur Metallleitungen und Durchkontaktierungen in Dielektrikumschichten umfasst, wobei die erste Umverteilungsstruktur aktive Pads und Dummypads auf einer ersten Fläche der ersten Umverteilungsstruktur umfasst, wobei die aktiven Pads elektrisch mit den Metallleitungen und Durchkontaktierungen gekoppelt sind, wobei die Dummypads elektrisch von den Metallleitungen und Durchkontaktierungen isoliert sind. Das Verfahren umfasst auch das Bilden von aktiven Verbindern auf den aktiven Pads. Das Verfahren umfasst auch das Bilden von Dummyverbindern auf den Dummypads. Das Verfahren umfasst auch das Befestigen eines ersten IC-Bauteils an einer ersten Untermenge der aktiven Verbinder. Das Verfahren umfasst auch das Befestigen eines zweiten IC-Bauteil an einer zweiten Untermenge der aktiven Verbinder, wobei sich die Dummyverbinder zwischen dem Interposer und des zweiten IC-Bauteils befinden. Das Verfahren umfasst auch das Bilden einer Unterfüllung auf der ersten Seite des Interposers, wobei die Unterfüllung einen ersten Abschnitt unterhalb des ersten IC-Bauteils und einen zweiten Abschnitt unterhalb des zweiten IC-Bauteils aufweist. Das Verfahren umfasst auch das Verkapseln des ersten IC-Bauteils und des zweiten IC-Bauteils mit einem Verkapselungsmaterial.
  • Ausführungsformen können eines oder mehrere der folgenden Merkmale umfassen. Das Verfahren umfasst ferner das Bilden des zweiten IC-Bauteils, wobei das Bilden das Bonden eines ersten Dies mit einem zweiten Die durch Metall-zu-Metall-Bonden und Dielektrikum-zu-Dielektrikum-Bonden, das Bilden eines ersten Dielektrikums über dem ersten Die und dem zweiten Die, wobei das erste Dielektrikum das erste Die umgibt, und das Bilden einer ersten Durchkontaktierung, die sich durch das erste Dielektrikum erstreckt, umfasst, wobei die erste Durchkontaktierung mit dem ersten Die verbunden ist. Eine Grundfläche des zweiten IC-Bauteils auf der ersten Umverteilungsstruktur umfasst einen ersten Bereich, einen zweiten Bereich und einen dritten Bereich, wobei der erste und der zweite Bereich Dummyverbinder enthalten, der erste, der zweite und der dritte Bereich aktive Verbinder enthalten und der dritte Bereich frei von Dummyverbindern ist. Die aktiven Verbinder im dritten Bereich sind höher als die aktiven Verbinder im ersten und zweiten Bereich. Die aktiven und Dummyverbinder in der ersten Region weisen eine erste Strukturdichte auf, die aktiven Verbinder im dritten Bereich haben eine zweite Strukturdichte, wobei die zweite Strukturdichte geringer ist als die erste Strukturdichte. Der zweite Bereich umgibt den ersten Bereich, wobei der zweite Bereich den ersten Bereich vom dritten Bereich trennt. Die erste Untermenge der aktiven Verbinder weist eine gleiche Höhe auf, wohingegen die zweite Untermenge der aktiven Verbinder mehrere Höhen aufweist. Das Verfahren umfasst ferner das Bilden von Durchkontaktierungen, die sich durch ein Substrat des Interposers erstrecken, wobei die erste Umverteilungsstruktur elektrisch mit den Durchkontaktierungen gekoppelt ist.
  • In einer Ausführungsform wird ein erstes IC-Bauteil an einer ersten Seite eines Interposers mit einem ersten Satz von Verbindern befestigt, wobei der erste Satz von Verbindern eine gleiche Höhe aufweist. Das Verfahren umfasst auch das Befestigen eines Die-Packages an der ersten Seite des Interposers mit einem zweiten Satz von Verbindern, wobei der zweite Satz von Verbindern mehrere Höhen aufweist, ein erster Satz von Dummyverbindern sich zwischen dem Interposer und dem Die-Package befindet und der erste Satz von Dummyverbindern elektrisch von dem Die-Package und des ersten IC-Bauteils isoliert ist. Das Verfahren umfasst auch das Bilden einer Unterfüllung auf der ersten Seite des Interposers unter dem ersten IC-Bauteil und dem Die-Package. Das Verfahren umfasst auch das Verkapseln des ersten IC-Bauteils und des Die-Packages mit einem Verkapselungsmaterial.
  • Ausführungsformen können eines oder mehrere der folgenden Merkmale umfassen. Das Verfahren, bei dem eine Grundfläche des Die-Packages auf der ersten Seite des Interposers einen ersten Bereich, einen zweiten Bereich und einen dritten Bereich umfasst, wobei der zweite Bereich den ersten Bereich umgibt, der zweite Bereich zwischen dem ersten Bereich und dem dritten Bereich liegt, der erste und der zweite Bereich den ersten Satz von Dummyverbindern umfassen und der erste, zweite und dritte Bereich aktive Verbinder umfassen.
  • Obiges beschreibt Merkmale mehrerer Ausführungsformen, mit denen Fachleute auf dem Gebiet die Aspekte dieser Offenbarung besser verstehen. Fachleute auf dem Gebiet sollten verstehen, dass sie diese Offenbarung leicht als Grundlage für das Design oder die Änderung anderer Prozesse und Strukturen verwenden können, um dieselben Zwecke auszuführen und/oder dieselben Vorteile der hierin eingeführten Ausführungsformen zu erreichen. Fachleute auf dem Gebiet sollten außerdem verstehen, dass solche entsprechenden Konstruktionen nicht vom Geist und Umfang dieser Offenbarung abweichen und dass sie verschiedene Änderungen, Ersetzungen und Abänderungen hieran vornehmen können, ohne vom Geist und Umfang dieser Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 63/066366 [0001]

Claims (20)

  1. Package, aufweisend: einen Interposer mit einer ersten Seite; ein erstes IC-Bauteil, das an der ersten Seite des Interposers mit einem ersten Satz von leitfähigen Verbindern befestigt ist, wobei jeder des ersten Satzes von leitfähigen Verbindern eine erste Höhe aufweist; ein erstes Die-Package, das an der ersten Seite des Interposers mit einem zweiten Satz von leitfähigen Verbindern befestigt ist, wobei der zweite Satz von leitfähigen Verbindern einen ersten leitfähigen Verbinder und einen zweiten leitfähigen Verbinder aufweist, wobei der erste leitfähige Verbinder eine zweite Höhe aufweist, der zweite leitfähige Verbinder eine dritte Höhe aufweist, wobei die dritte Höhe von der zweiten Höhe verschieden ist; einen ersten leitfähigen Dummyverbinder, der sich zwischen der ersten Seite des Interposers und dem ersten Die-Package befindet; eine Unterfüllung, die unter dem ersten IC-Bauteil und dem ersten Die-Package angeordnet ist; und ein Verkapselungsmaterial, das um das erste IC-Bauteil und das erste Die-Package herum angeordnet ist.
  2. Package nach Anspruch 1, wobei das erste Die-Package aufweist: ein erstes Die, das mit einem zweiten Die durch Metall-zu-Metall-Bonden und Dielektrikum-zu-Dielektrikum-Bonden verbunden ist; ein erstes Dielektrikum über dem ersten Die und dem zweiten Die, wobei das erste Dielektrikum das erste Die umgibt; und eine erste Durchkontaktierung, die sich durch das erste Dielektrikum erstreckt, wobei die erste Durchkontaktierung mit dem ersten Die verbunden ist.
  3. Package nach Anspruch 2, wobei das erste Die-Package ferner eine zweite Durchkontaktierung aufweist, die sich durch das erste Dielektrikum erstreckt, wobei die zweite Durchkontaktierung mit dem zweiten Die verbunden ist.
  4. Package nach Anspruch 2 oder 3, wobei das erste Die-Package ferner eine dritte Durchkontaktierung aufweist, die sich durch das erste Dielektrikum erstreckt, wobei die dritte Durchkontaktierung mit dem zweiten Die verbunden ist.
  5. Package nach einem der vorhergehenden Ansprüche, wobei eine Grundfläche des ersten Die-Packages auf der ersten Seite des Interposers einen ersten Bereich, einen zweiten Bereich und einen dritten Bereich aufweist, wobei der erste leitfähige Verbinder und der erste leitfähige Dummyverbinder in dem ersten Bereich liegen, der zweite leitfähige Verbinder in dem zweiten Bereich liegt und die zweite Höhe kleiner als die dritte Höhe ist.
  6. Package nach Anspruch 5, wobei der zweite Bereich den ersten Bereich umgibt.
  7. Package nach Anspruch 5, wobei der erste Bereich den zweiten Bereich umgibt.
  8. Package nach Anspruch 5, 6 oder 7, wobei der zweite Bereich einen zweiten leitfähigen Dummyverbinder aufweist und der dritte Bereich frei von leitfähigen Dummyverbindern ist.
  9. Package nach einem der Ansprüche 5 bis 8, ferner aufweisend: einen dritten leitfähigen Verbinder im zweiten Bereich, wobei der dritte leitfähige Verbinder eine größere Höhe als die zweite Höhe aufweist, und einen vierten leitfähigen Verbinder im dritten Bereich, wobei der vierte leitfähige Verbinder eine größere Höhe als der dritte leitfähige Verbinder aufweist.
  10. Package nach einem der vorhergehenden Ansprüche, wobei die Unterfüllung den ersten leitfähigen Dummyverbinder von dem ersten Die-Package trennt.
  11. Verfahren, umfassend: Bilden einer ersten Umverteilungsstruktur auf einer ersten Seite eines Interposers, wobei die erste Umverteilungsstruktur Metallleitungen und Durchkontaktierungen in Dielektrikumschichten umfasst, wobei die erste Umverteilungsstruktur aktive Pads und Dummypads auf einer ersten Fläche der ersten Umverteilungsstruktur umfasst, wobei die aktiven Pads elektrisch mit den Metallleitungen und Durchkontaktierungen gekoppelt sind, wobei die Dummypads elektrisch von den Metallleitungen und Durchkontaktierungen isoliert sind; Bilden von aktiven Verbindern auf den aktiven Pads; Bilden von Dummyverbindern auf den Dummypads; Befestigen eines ersten IC-Bauteils an einer ersten Untermenge der aktiven Verbinder; Befestigen eines zweiten IC-Bauteils an einer zweiten Untermenge der aktiven Verbinder, wobei sich die Dummyverbinder zwischen dem Interposer und dem zweiten IC-Bauteil befinden; Bilden einer Unterfüllung auf der ersten Seite des Interposers, wobei die Unterfüllung einen ersten Abschnitt unter dem ersten IC-Bauteil und einen zweiten Abschnitt unter dem zweiten IC-Bauteil umfasst; und Verkapseln des ersten IC-Bauteils und des zweiten IC-Bauteils mit einem Verkapselungsmaterial.
  12. Verfahren nach Anspruch 11, ferner umfassend: Bilden des zweiten IC-Bauteils, wobei das Bilden umfasst: Bonden eines ersten Dies mit einem zweiten Die durch Metall-zu-Metall-Bonden und Dielektrikum-zu-Dielektrikum-Bonden; Bilden eines ersten Dielektrikums über dem ersten Die und dem zweiten Die, wobei das erste Dielektrikum das erste Die umgibt; und Bilden einer ersten Durchkontaktierung, die sich durch das erste Dielektrikum erstreckt, wobei die erste Durchkontaktierung mit dem ersten Die verbunden ist.
  13. Verfahren nach Anspruch 11 oder 12, wobei eine Grundfläche des zweiten IC-Bauteils auf der ersten Umverteilungsstruktur einen ersten Bereich, einen zweiten Bereich und einen dritten Bereich umfasst, wobei der erste und der zweite Bereich Dummyverbinder umfassen, der erste, der zweite und der dritte Bereich aktive Verbinder umfassen und der dritte Bereich frei von Dummyverbindern ist.
  14. Verfahren nach Anspruch 13, wobei die aktiven Verbinder in dem dritten Bereich höher als die aktiven Verbinder in dem ersten und zweiten Bereich sind.
  15. Verfahren nach Anspruch 13 oder 14, wobei die aktiven und Dummyverbinder im ersten Bereich eine erste Strukturdichte aufweisen, die aktiven Verbinder im dritten Bereich eine zweite Strukturdichte aufweisen, wobei die zweite Strukturdichte geringer als die erste Strukturdichte ist.
  16. Verfahren nach Anspruch 13, 14 oder 15, wobei der zweite Bereich den ersten Bereich umgibt und wobei der zweite Bereich den ersten Bereich von dem dritten Bereich trennt.
  17. Verfahren nach einem der Ansprüche 11 bis 16, wobei die erste Untermenge der aktiven Verbinder eine gleiche Höhe aufweist und wobei die zweite Untermenge der aktiven Verbinder verschiedene Höhen aufweist.
  18. Verfahren nach einem der Ansprüche 11 bis 17, ferner umfassend: Bilden von Durchkontaktierungen, die sich durch ein Substrat des Interposers erstrecken, wobei die erste Umverteilungsstruktur elektrisch mit den Durchkontaktierungen gekoppelt ist.
  19. Verfahren, umfassend: Befestigen eines ersten IC-Bauteils an einer ersten Seite eines Interposers mit einem ersten Satz von Verbindern, wobei der erste Satz von Verbindern eine gleiche Höhe aufweist; Befestigen eines Die-Packages an der ersten Seite des Interposers mit einem zweiten Satz von Verbindern, wobei der zweite Satz von Verbindern verschiedene Höhen aufweist, wobei ein erster Satz von Dummyverbindern zwischen dem Interposer und dem Die-Package liegt, wobei der erste Satz von Dummyverbindern von dem Die-Package und dem ersten IC-Bauteil elektrisch isoliert ist; Bilden einer Unterfüllung auf der ersten Seite des Interposers unterhalb des ersten IC-Bauteils und des Die-Packages; und Verkapseln des ersten IC-Bauteils und des Die-Packages mit einem Verkapselungsmaterial.
  20. Verfahren nach Anspruch 19, wobei eine Grundfläche des Die-Packages auf der ersten Seite des Interposers einen ersten Bereich, einen zweiten Bereich und einen dritten Bereich umfasst, wobei der zweite Bereich den ersten Bereich umgibt, der zweite Bereich zwischen dem ersten Bereich und dem dritten Bereich liegt, der erste und der zweite Bereich den ersten Satz von Dummyverbindern umfassen und der erste, der zweite und der dritte Bereich aktive Verbinder umfassen.
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