KR20200046282A - 집적 회로 장치 및 고 대역폭 메모리 장치 - Google Patents

집적 회로 장치 및 고 대역폭 메모리 장치 Download PDF

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KR20200046282A
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손종필
조우영
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Abstract

집적 회로 장치 및 고 대역폭 메모리 장치가 개시된다. 집적 회로 장치는 복수개의 서로 다른 위치에 배치되고, 직렬 연결된 복수개의 휘어짐 감지 센서들을 포함하고, 복수개의 휘어짐 감지 센서들 각각은 해당 위치의 압력에 따라 저항이 가변되고, 저항에 따라 주기가 가변되어 클럭신호를 발생하고, 클럭신호에 응답하여 카운팅 동작을 수행하여 소정 비트의 제1 디지털 데이터를 발생할 수 있다.

Description

집적 회로 장치 및 고 대역폭 메모리 장치{INTEGRATED CIRCUIT DEVICE AND HIGH BANDWIDTH MEMORY DEVICE}
본 발명은 집적 회로 장치 및 고 대역폭 메모리 장치에 관한 것이다.
복수개의 다이들은 웨이퍼 상에 형성될 수 있다. 복수개의 다이들 각각은 웨이퍼 상에 집적화된 복수개의 회로들을 포함할 수 있다. 그리고, 복수개의 다이들은 얇게 잘려질 수 있다. 복수개의 다이들 각각은 다양한 형태로 패키지될 수 있다. 얇게 잘려진 다이는 휘어질 수 있으며, 이와 같은 휘어짐으로 인해서 패키지 후에 장치에 결함이 발생할 수 있다.
본 개시에 따른 실시예들의 과제는 다이의 휘어짐을 감지할 수 있는 집적 회로 장치 및 고 대역폭 메모리 장치를 제공하는데 있다.
본 개시에 따른 실시예들의 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 개시에 따른 실시예들의 집적 회로 장치는 복수개의 서로 다른 위치에 배치되고, 직렬 연결된 복수개의 휘어짐 감지 센서들을 포함하고, 상기 복수개의 휘어짐 감지 센서들 각각은 해당 위치의 압력에 따라 저항이 가변되고, 상기 저항에 따라 주기가 가변되어 클럭신호를 발생하고, 상기 클럭신호에 응답하여 카운팅 동작을 수행하여 소정 비트의 제1 디지털 데이터 또는 소정 비트의 제2 디지털 데이터를 발생할 수 있다.
본 개시에 따른 실시예들의 집적 회로 장치는 복수개의 서로 다른 위치에 배치되고, 직렬 연결된 복수개의 휘어짐 감지 센서들을 포함하고, 상기 복수개의 휘어짐 감지 센서들 각각은 해당 위치의 압력에 따라 저항이 변화되고, 상기 저항에 따라 주기가 가변되어 클럭신호를 발생하고, 상기 클럭신호에 응답하여 카운팅 동작을 수행하여 소정 비트의 디지털 데이터를 발생할 수 있다.
본 개시에 따른 실시예들의 고 대역폭 메모리 장치는 적층된 복수개의 메모리 다이들; 및 상기 적층된 복수개의 메모리 다이들의 하부에 적층된 로직 다이를 포함하고, 상기 복수개의 메모리 다이들 각각이 복수개의 서로 다른 위치에 배치되고, 직렬 연결된 복수개의 휘어짐 감지 센서들을 포함하고, 상기 복수개의 휘어짐 감지 센서들 각각은 해당 위치의 압력에 따라 저항이 변화되고, 상기 저항에 따라 주기가 가변되어 클럭신호를 발생하고, 상기 클럭신호에 응답하여 카운팅 동작을 수행하여 소정 비트의 제1 디지털 데이터를 발생할 수 있다.
본 개시에 따른 실시예들에 따르면, 집적 회로 장치 및 고 대역폭 메모리 장치는 휘어짐으로 인한 결함을 외부에서 확인하는 것이 가능하다. 이에 따라, 장치의 신뢰성이 향상될 수 있다.
도 1은 본 개시에 따른 실시예의 집적 회로 장치의 블록도이다.
도 2는 본 개시에 따른 실시예의 휘어짐 감지 센서의 구성을 나타내는 도면이다.
도 3은 본 개시에 따른 실시예의 반도체 메모리 장치의 블록도이다.
도 4는 본 개시에 따른 실시예의 제1 저장부, 제2 저장부, 및 비교부의 상세 구성을 나타내는 도면이다.
도 5는 본 개시에 따른 실시예의 퓨즈 회로부의 구성을 나타내는 회로도이다.
도 6은 본 개시에 따른 실시예의 반도체 메모리 장치의 블록도이다.
도 7은 본 개시에 따른 실시예의 저장부, 및 비교부의 구성을 나타내는 도면이다.
도 8은 본 개시에 따른 실시예의 고 대역폭 메모리 장치를 나타내는 도면이다.
도 9는 본 개시에 따른 실시예의 메모리 다이들의 구성을 나타내는 도면이다.
도 10은 본 개시에 따른 실시예의 로직 다이의 구성을 나타내는 도면이다.
이하, 첨부된 도면을 참고로 하여 본 개시에 따른 실시예들의 집적 회로 장치, 및 고 대역폭 메모리 장치를 설명하면 다음과 같다.
도 1은 본 개시에 따른 실시예의 집적 회로 장치의 블록도로서, 집적 회로 장치(100)는 휘어짐 감지 센서들(S11 ~ S1x, S21 ~ S2y, S31 ~ S3x, S41 ~ S4y)을 포함할 수 있다.
도 1을 참조하면, 휘어짐 감지 센서들(S11 ~ S1x)은 집적 회로 장치(100)의 외곽부의 상면에 직렬로 연결되어 배치되고, 휘어짐 감지 센서들(S21 ~ S2y)은 집적 회로 장치(100)의 외곽부의 우측면에 직렬로 연결되어 배치되고, 휘어짐 감지 센서들(S31 ~S3x)은 집적 회로 장치(100)의 외곽부의 좌측면에 직렬로 연결되어 배치되고, 휘어짐 감지 센서들(S41 ~ S4y)은 집적 회로 장치(100)의 외곽부의 하면에 직렬로 연결되어 배치될 수 있다. 즉, 휘어짐 감지 센서들(S11 ~ S4y)은 집적 회로 장치(100)의 외곽부에 직렬로 연결되어 배치될 수 있다.
휘어짐 감지 센서들(S11 ~ S4y)은 스위칭 제어신호(SCON)에 응답하여 해당 위치에서 휘어짐 값(예를 들면, 소정 비트의 디지털 데이터)을 각각 생성하여 저장하고, 스위칭 제어신호(SCON) 및 쉬프팅 클럭신호(SCK)에 응답하여 저장된 휘어짐 값을 쉬프팅하여 휘어짐 출력신호(SOUT)로 발생할 수 있다. 스위칭 제어신호(SCON) 및 쉬프팅 클럭신호(SCK)는 외부의 테스트 장치(미도시)로부터 인가되거나, 테스트 장치로부터 인가되는 테스트 신호(미도시)에 응답하여 내부적으로 발생될 수 있다. 휘어짐 출력신호(SOUT)는 외부의 테스트 장치로 출력되어 테스트 장치에 의해서 휘어짐을 판단하기 위한 신호로 사용되거나, 내부적으로 휘어짐을 판단하기 위한 신호를 발생할 수 있다.
도시된 것과 달리, 휘어짐 감지 센서들(S11 ~ S4y)은 집적 회로 장치(100)의 외곽부가 아니라 다른 위치들에 배치될 수도 있다.
도 2는 본 개시에 따른 실시예의 휘어짐 감지 센서의 구성을 나타내는 도면으로, 휘어짐 감지 센서(10)는 클럭 발생기(10-2), 카운터(10-4), 및 제1 내지 제5 스위치들(SW1 ~ SW5)를 포함할 수 있다. 클럭 발생기(10-2)는 제1 내지 제k 인버터들(I1 ~ Ik), 및 제1 내지 제k 저항들(R1 ~ Rk)을 포함할 수 있다. 제1 내지 제k 인버터들(I1 ~ Ik)과 제1 내지 제k 저항들(R1 ~ Rk)은 링 형태로 교대로 직렬 연결된 링 오실레이터일 수 있다. 여기에서, k는 홀수인 자연수일 수 있다. 제1 내지 제k 저항들(R1 ~ Rk) 각각은 압전 저항 소자로서, 압력에 따라 저항이 가변될 수 있으며, 폴리 실리콘으로 형성될 수 있다.
도 2에 나타낸 블럭들 각각의 기능을 설명하면 다음과 같다.
먼저, 제1 스위칭 제어신호(s1 ~ s5)가 발생되어, 제1, 제3, 및 제4 스위칭 신호들(s1, s3, s4)에 응답하여 제1, 제3, 및 제4 스위치들(SW1, SW3, SW4)이 온되고, 제2 및 제5 스위칭 신호들(s2, s5)에 응답하여 제2 및 제5 스위치들(SW2, SW5)가 오프될 수 있다.
이 경우, 클럭 발생기(10-2)는 클럭신호(CK)를 발생할 수 있다. 클럭 발생기(10-2)의 제1 내지 제k 저항들(R1 ~ Rk)은 휘어짐에 의해서 압력이 증가하면 저항이 증가하여 클럭신호(CK)의 주기를 증가할 수 있다. 따라서, 클럭 발생기(10-2)는 제1, 제3, 및 제4 스위치들(SW1, SW3, SW4)이 온되는 기간 동안 압력에 따라 제1 내지 제k 저항들(R1 ~ Rk)의 저항이 가변되어 소정 개수의 클럭들을 포함하는 클럭신호(CK)를 발생할 수 있다. 카운터(10-4)는 클럭신호(CK)에 포함된 소정 개수의 클럭들에 응답하여 카운팅 동작을 수행하여 소정 비트의 디지털 데이터를 휘어짐 값으로 발생할 수 있다. 예를 들면, 소정 비트가 3이고, 소정 개수가 3이면, 카운터(10-4)는 3비트의 디지털 데이터인 “011”을 휘어짐 값으로 발생할 수 있다.
다음으로, 제2 스위칭 제어신호(s1 ~ s5)가 발생되어, 제1 및 제3 스위칭 신호들(s1, s3)에 응답하여 제1 및 제3 스위치들(SW1, SW3)이 오프되고, 제2, 제4, 및 제5 스위칭 신호들(s2, s4, s5)에 응답하여 제2, 제4, 및 제5 스위치들(SW2, SW4, SW5)이 온될 수 있다.
이 경우, 카운터(10-4)는 쉬프팅 클럭신호(SCK)에 응답하여 저장된 소정 비트의 디지털 데이터를 쉬프트하여 출력할 수 있다. 카운터(10-4)는 쉬프팅 클럭신호(SCK)에 응답하여 저장된 소정 비트의 디지털 데이터를 출력 데이터(SO)로서 출력하고, 전단의 휘어짐 감지 센서의 카운터(10-4)로부터 출력되는 소정 비트의 디지털 데이터를 입력 데이터(SI)로서 입력할 수 있다. 도 1에 도시된 휘어짐 감지 센서들(S11 ~ S4y) 각각의 카운터(10-4)는 쉬프트 레지스터로 동작하며, 쉬프팅 클럭신호(SCK)에 응답하여 카운터들(10-4)에 저장된 소정 비트의 디지털 데이터를 병렬로 출력하고, 전단의 휘어짐 감지 센서의 카운터(10-4)로부터 출력되는 소정 비트의 디지털 데이터를 병렬로 입력할 수 있다. 다른 예로, 카운터(10-4)는 쉬프팅 클럭신호(SCK)에 응답하여 소정 비트의 디지털 데이터를 병렬로 입력하여 출력하지 않고 1비트씩 입력하여 출력할 수도 있다.
도 3은 본 개시에 따른 실시예의 반도체 메모리 장치의 블록도로서, 반도체 메모리 장치(200)는 명령 및 어드레스 발생기(20), 모드 설정 레지스터(22), 제어신호 발생기(24), 휘어짐 감지 센서들(S11 ~ S4y)(26), 제1 저장부(28), 제2 저장부(30), 비교부(32), 및 제1 및 제2 스위치들(SW1, SW2)을 포함할 수 있다.
도 3에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
명령 및 어드레스 발생기(20)는 명령 및 어드레스(CA)를 수신하여 모드 설정 명령(MRS) 및 모드 설정 코드(OPC)를 발생할 수 있다. 즉, 명령 및 어드레스 발생기(20)는 명령 및 어드레스(CA)에 포함된 명령 신호를 디코딩하여 모드 설정 명령(MRS)을 발생하고, 명령 및 어드레스(CA)에 포함된 어드레스 신호를 모드 설정 코드(OPC)로 발생할 수 있다.
모드 설정 레지스터(22)는 모드 설정 명령(MRS)에 응답하여 모드 설정 코드(OPC)를 입력하여 제1 테스트 모드 신호(TM1) 또는 제2 테스트 모드 신호(TM2)를 발생할 수 있다.
제어신호 발생기(24)는 제1 테스트 모드 신호(TM1)에 응답하여 제1 기간 동안 제1 스위칭 제어신호(SCON1)를 발생하고, 제2 기간 동안 제2 스위칭 제어신호(SCON2) 및 쉬프팅 클럭신호(SCK)를 발생하고, 제3 기간 동안 프로그램 신호(PGM)를 발생할 수 있다. 또한, 제어신호 발생기(24)는 제2 테스트 모드 신호(TM2)에 응답하여 제1 기간 동안 제1 스위칭 제어신호(SCON1)를 발생하고, 제2 기간 동안 제2 스위칭 제어신호(SCON2) 및 쉬프팅 클럭신호(SCK)를 발생하고, 제3 기간 동안 비교 인에이블 신호(CEN)를 발생할 수 있다. 제1 테스트 모드 신호(TM1)는 반도체 메모리 장치가 제조 시에 발생되고, 제2 테스트 모드 신호(TM2)는 반도체 메모리 장치의 휘어짐 모니터링 시에 발생될 수 있다.
휘어짐 감지 센서들(S11 ~ S4y)은 제1 테스트 모드 신호(TM1)에 응답하여 발생되는 제1 스위칭 제어신호(SCON1)에 응답하여 휘어짐에 따른 소정 비트의 제1 디지털 데이터를 생성하고, 제2 스위칭 제어신호(SCON2) 및 쉬프팅 클럭신호(SCK)에 응답하여 소정 비트의 제1 디지털 데이터를 병렬로 쉬프트하여 휘어짐 출력신호(SOUT)를 발생하거나, 도시된 것과 달리, 소정 비트의 제1 디지털 데이터를 1비트씩 쉬프트하여 출력할 수 있다. 또한, 휘어짐 감지 센서들(S11 ~ S4y)은 제2 테스트 모드 신호(TM2)에 응답하여 발생되는 제1 스위칭 제어신호(SCON1)에 응답하여 휘어짐에 따른 소정 비트의 제2 디지털 데이터를 생성하고, 제2 스위칭 제어신호(SCON2) 및 쉬프팅 클럭신호(SCK)에 응답하여 소정 비트의 제2 디지털 데이터를 병렬로 쉬프트하여 휘어짐 출력신호(SOUT)를 발생하거나, 도시된 것과 달리, 소정 비트의 제2 디지털 데이터를 1비트씩 쉬프트하여 출력할 수 있다.
제1 스위치(SW1)는 제1 테스트 모드 신호(TM1)에 응답하여 온되고, 제2 스위치(SW2)는 제2 테스트 모드 신호(TM2)에 응답하여 온될 수 있다.
제1 저장부(28)는 프로그램 신호(PGM)에 응답하여 휘어짐 출력신호(SOUT)를 프로그램할 수 있다. 또는, 제1 저장부(18)는 쉬프팅 클럭신호(SCK)에 응답하여 휘어짐 출력신호(SOUT)를 저장하고, 프로그램 신호(PGM)에 응답하여 휘어짐 출력신호(SOUT)를 프로그램할 수 있다.
제2 저장부(30)는 쉬프팅 클럭신호(SCK)에 응답하여 휘어짐 출력신호(SOUT)를 저장할 수 있다.
비교부(32)는 비교 인에이블 신호(CEN)에 응답하여 제1 저장부(28)에 프로그램된 휘어짐 출력신호(SOUT)와 제2 저장부(30)에 저장된 휘어짐 출력신호(SOUT)의 차이 값을 계산하여 차이 값이 소정 값 이상이면 페일임을 나타내는 출력신호(OUT)를 발생할 수 있다.
도 3에 도시된 반도체 메모리 장치(200)의 제조 시에 휘어짐이 발생하기 전의 휘어짐 출력신호(SOUT)를 제1 저장부(28)에 프로그램할 수 있으며, 제1 저장부(28)에 프로그램된 휘어짐 출력신호(SOUT)는 휘어짐이 없는 경우의 휘어짐 출력신호(SOUT)일 수 있다. 또한, 반도체 메모리 장치(200)의 휘어짐 모니터링 시에 휘어짐 출력신호(SOUT)를 제2 저장부(30)에 저장할 수 있으며, 제2 저장부(30)에 저장된 휘어짐 출력신호(SOUT)는 휘어짐이 없거나 휘어짐이 있는 경우의 휘어짐 출력신호(SOUT)가 될 수 있다. 만일 제1 저장부(28)에 프로그램된 휘어짐 출력신호(SOUT)와 제2 저장부(30)에 저장된 휘어짐 출력신호(SOUT)의 차이 값이 소정 값 미만이면 휘어짐이 없는 것으로 판단되고, 그 차이 값이 소정 값 이상이면 휘어짐이 있는 것으로 판단될 수 있다.
도 4는 본 개시에 따른 실시예의 제1 저장부(28), 제2 저장부(30), 및 비교부(32)의 구성을 나타내는 도면으로, 제1 저장부(28)는 제1 레지스터(28-2) 및 퓨즈 회로부(28-4)를 포함하고, 비교부(32)는 차이 값 계산기(32-2) 및 논리합 게이트(32-4)를 포함하고, 제2 저장부(30)는 제2 레지스터일 수 있다. 제1 레지스터(28-2)는 복수개의 제1 서브 레지스터들(M11 ~ M4y)을 포함하고, 퓨즈 회로부(28-4)는 복수개의 서브 퓨즈 회로부들(F11 ~ F4y)을 포함하고, 제2 레지스터(30)는 복수개의 제2 서브 레지스터들(N11 ~ N4y)를 포함하고, 차이 값 계산기(32-2)는 복수개의 서브 차이 값 계산부들(C11 ~ C4y)을 포함할 수 있다.
도 4에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
복수개의 제1 서브 레지스터들(M11 ~ M4y)은 복수개의 휘어짐 감지 센서(S11 ~ S4y)로부터 출력되는 소정 비트의 제1 디지털 데이터를 각각 저장할 수 있다.
복수개의 서브 퓨즈 회로부들(F11 ~ F4y)은 프로그램 신호(PGM)에 응답하여 복수개의 제1 서브 레지스터들(M11 ~ M4y)로부터 출력되는 소정 비트의 제1 디지털 데이터를 각각 프로그램할 수 있다.
복수개의 제2 서브 레지스터들(N11 ~ N4y)은 복수개의 휘어짐 감지 센서들(S11 ~ S4y)로부터 출력되는 소정 비트의 제2 디지털 데이터를 각각 저장할 수 있다.
복수개의 서브 차이 값 계산부들(C11 ~ C4y)은 비교 인에이블 신호(CEN)에 응답하여 복수개의 서브 퓨즈 회로부들(F11 ~ F4y)에 프로그램된 소정 비트의 제1 디지털 데이터와 복수개의 제2 서브 레지스터들(N11 ~ N4y)에 저장된 소정 비트의 제2 디지털 데이터 각각 사이의 차이 값을 계산하고, 차이 값들이 소정 값 이상이면 페일임을 나타내는 신호를 발생하고, 소정 값 미만이면 패스임을 나타내는 신호를 발생할 수 있다.
논리합 게이트(32-4)는 차이 값들 중 적어도 하나가 페일임을 나타내는 신호이면 페일임을 나타내는 출력신호(OUT)를 발생할 수 있다.
도시하지는 않았지만, 본 개시에 따른 실시예의 반도체 메모리 장치는 논리합 게이트(32-4)를 포함하지 않을 수 있다. 이 경우, 복수개의 서브 차이 값 계산부들(C11 ~ C4y) 각각으로부터 출력되는 페일 또는 패스임을 나타내는 신호가 출력될 수 있다. 외부의 테스트 장치(미도시)는 복수개의 서브 차이 값 계산부들(C11 ~ C4y)로부터 출력되는 신호들을 이용하여 휘어짐이 발생한 위치를 판단할 수 있다. 예를 들면, 서브 차이 값 계산부(C1x)로부터 출력되는 신호가 페일임을 나타내면 휘어짐 감지 센서(S1x)가 배치된 위치에서 휘어짐이 발생한 것으로 판단될 수 있다.
도시하지는 않았지만, 본 개시에 따른 실시예의 반도체 메모리 장치는 논리합 게이트(32-4)를 포함하지 않으며, 복수개의 서브 차이 값 계산부들(C11 ~ C4y) 각각으로부터 출력되는 신호가 소정 비트의 제1 디지털 데이터와 소정 비트의 제2 디지털 데이터 각각 사이의 차이 값일 수 있다. 이 경우, 외부의 테스트 장치(미도시)는 복수개의 서브 차이 값 계산부들(C11 ~ C4y)로부터 출력되는 신호들을 이용하여 휘어짐이 발생한 위치뿐만 아니라 휘어짐의 정도를 판단할 수 있다. 예를 들면, 서브 차이 값 계산부(C1x)로부터 출력되는 차이 값이 서브 차이 값 계산부(C4y)로부터 출력되는 차이 값 보다 크다면 휘어짐 감지 센서(S1x)가 배치된 위치에서의 휘어짐이 휘어짐 감지 센서(S4y)가 배치된 위치에서의 휘어짐 보다 큰 것으로 판단될 수 있다.
도 5는 본 개시에 따른 실시예의 퓨즈 회로부의 단위 퓨즈 회로의 구성을 나타내는 회로도로서, 퓨즈 회로부(28-4)의 단위 퓨즈 회로는 퓨즈(F), 제1 NMOS트랜지스터(N1), 제2 NMOS트랜지스터(N2), 및 래치(LA)를 포함할 수 있다. 래치(LA)는 제1 및 제2 인버터들(I1, I2)을 포함할 수 있다. 도 5에 도시된 퓨즈 회로부(28-4)의 단위 퓨즈 회로는 1비트의 데이터를 프로그램하는 구성을 나타내는 것이다.
도 5에 도시된 퓨즈 회로부(28-4)의 단위 퓨즈 회로의 동작을 설명하면 다음과 같다.
프로그램 신호(PGM)가 “하이”레벨이고, 제1 레지스터(18)로부터 출력되는 신호(so)가 “하이”레벨이면, 제1 및 제2 NMOS트랜지스터들(N1, N2)이 온될 수 있다. 이 때, 퓨즈(F)로 고전압(VP)이 인가되어 퓨즈(F)가 끊어질 수 있다. 이에 따라, 노드(n)로 “로우”레벨의 신호가 발생될 수 있다. 래치(LA)는 “로우”레벨의 신호를 반전하고 래치하여 “하이”레벨의 신호(fo)를 발생할 수 있다.
반면에, 프로그램 신호(PGM)이 “하이”레벨이고, 제1 레지스터(18)로부터 출력되는 신호(so)가 “로우”레벨이면, 제1 NMOS트랜지스터들(N1)이 온되고, 제2 NMOS트랜지스터(N2)가 오프될 수 있다. 이 때, 퓨즈(F)는 연결된 상태를 유지할 수 있다. 이에 따라, 노드(n)로 “하이”레벨의 신호가 발생될 수 있다. 래치(LA)는 “하이”레벨의 신호를 반전하여 래치하여 “로우”레벨의 신호(fo)를 발생할 수 있다.
도 6은 본 개시에 따른 실시예의 반도체 메모리 장치의 블록도로서, 반도체 메모리 장치(400)는 명령 및 어드레스 발생기(40), 모드 설정 레지스터(42), 제어신호 발생기(44), 휘어짐 감지 센서들(S11 ~ S4y)(46), 저장부(48), 및 비교부(50)를 포함할 수 있다.
도 6에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
명령 및 어드레스 발생기(40)는 도 3에 도시된 명령 및 어드레스 발생기(20)와 동일한 기능을 수행할 수 있다.
모드 설정 레지스터(42)는 도 3에 도시된 모드 설정 레지스터(22)와 달리, 모드 설정 명령(MRS)에 응답하여 모드 설정 코드(OPC)를 입력하여 테스트 모드 신호(TM)를 발생할 수 있다.
제어신호 발생기(44)는 테스트 모드 신호(TM)에 응답하여 제1 기간 동안 제1 스위칭 제어신호(SCON1)를 발생하고, 제2 기간 동안 제2 스위칭 제어신호(SCON2) 및 쉬프팅 클럭신호(SCK)를 발생하고, 제3 기간 동안 비교 인에이블 신호(CEN)를 발생할 수 있다. 테스트 모드 신호(TM)는 반도체 메모리 장치의 휘어짐 모니터링 시에 발생될 수 있다.
휘어짐 감지 센서들(S11 ~ S4y)은 테스트 모드 신호(TM)에 응답하여 발생되는 제1 스위칭 제어신호(SCON1)에 응답하여 휘어짐에 따른 소정 비트의 디지털 데이터를 생성하고, 제2 스위칭 제어신호(SCON2) 및 쉬프팅 클럭신호(SCK)에 응답하여 소정 비트의 디지털 데이터를 병렬로 쉬프트하여 휘어짐 출력신호(SOUT)를 발생하거나, 도시된 것과 달리, 소정 비트의 디지털 데이터를 1비트씩 쉬프트하여 출력할 수 있다.
저장부(48)는 쉬프팅 클럭신호(SCK)에 응답하여 휘어짐 출력신호(SOUT)를 저장할 수 있다.
비교부(50)는 비교 인에이블 신호(CEN)에 응답하여 서로 인접한 휘어짐 감지 센서들(S11 ~ S4y)로부터 발생된 소정 비트의 디지털 데이터 사이의 차이 값을 계산하여 차이 값이 소정 값 이상이면 페일임을 나타내는 출력신호(OUT)를 발생하고, 소정 값 미만이면 패스임을 나타내는 출력신호(OUT)를 발생할 수 있다.
도 6에 도시된 반도체 메모리 장치(400)의 휘어짐 모니터링 시에, 서로 인접한 2개의 휘어짐 감지 센서들로부터 발생되는 소정 비트의 디지털 데이터 사이의 차이 값이 소정 값 미만이면, 휘어짐이 없는 것으로, 소정 값 이상이면, 휘어짐이 있는 것으로 판단될 수 있다.
도 7은 본 개시에 따른 실시예의 저장부(48) 및 비교부(50)의 구성을 나타내는 도면으로, 저장부(48)는 복수개의 서브 레지스터들(M11 ~ M4y)을 포함하고, 비교부(50)는 차이 값 계산기(50-2) 및 논리합 게이트(50-4)를 포함할 수 있다. 차이 값 계산기(50-2)는 복수개의 서브 차이 값 계산부들(C11 ~ C4y)을 포함할 수 있다.
도 7에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
복수개의 서브 레지스터들(M11 ~ M4y)은 복수개의 휘어짐 감지 센서(S11 ~ S4y)로부터 출력되는 소정 비트의 디지털 데이터를 각각 저장할 수 있다.
복수개의 서브 차이 값 계산기들(C11 ~ C4y)은 비교 인에이블 신호(CEN)에 응답하여 복수개의 서브 레지스터들(M11 ~ M4y)로부터 출력되는 인접한 2개의 소정 비트의 디지털 데이터 사이의 차이 값을 계산하고, 차이 값이 소정 값 이상이면 페일임을 나타내는 신호를 발생하고, 소정 값 미만이면 패스임을 나타내는 신호를 발생할 수 있다.
논리합 게이트(50-4)는 차이 값들 중 적어도 하나가 페일임을 나타내는 신호이면 페일임을 나타내는 출력신호(OUT)를 발생할 수 있다.
도시하지는 않았지만, 본 개시에 따른 실시예의 반도체 메모리 장치는 논리합 게이트(50-4)를 포함하지 않을 수 있다. 이 경우, 복수개의 서브 차이 값 계산부들(C11 ~ C4y) 각각으로부터 출력되는 페일 또는 패스임을 나타내는 신호가 출력될 수 있다. 외부의 테스트 장치(미도시)는 복수개의 서브 차이 값 계산부들(C11 ~ C4y)로부터 출력되는 신호들을 이용하여 휘어짐이 발생한 위치를 판단할 수 있다. 예를 들면, 서브 차이 값 계산부(C1x)로부터 출력되는 신호가 페일임을 나타내면 휘어짐 감지 센서(S1x 또는 S(x-1))가 배치된 위치에서 휘어짐이 발생한 것으로 판단될 수 있다.
도시하지는 않았지만, 본 개시에 따른 실시예의 반도체 메모리 장치는 논리합 게이트(50-4)를 포함하지 않으며, 복수개의 서브 차이 값 계산부들(C11 ~ C4y) 각각으로부터 출력되는 신호가 인접한 2개의 소정 비트의 디지털 데이터 사이의 차이 값일 수 있다. 이 경우, 외부의 테스트 장치(미도시)는 복수개의 서브 차이 값 계산부들(C11 ~ C4y)로부터 출력되는 신호들을 이용하여 휘어짐이 발생한 위치뿐만 아니라 휘어짐의 정도를 판단할 수 있다. 예를 들면, 서브 차이 값 계산부(C1x)로부터 출력되는 차이 값이 서브 차이 값 계산부(C4y)로부터 출력되는 차이 값 보다 크다면 휘어짐 감지 센서(S1(x-1) 또는 S1x)가 배치된 위치에서의 휘어짐이 휘어짐 감지 센서(S4(y-1) 또는 S4y)가 배치된 위치에서의 휘어짐 보다 큰 것으로 판단될 수 있다.
도 8은 본 개시에 따른 실시예의 고 대역폭 메모리 장치를 나타내는 도면으로, 고 대역폭 메모리 장치(500)는 메모리 다이들(MD1 ~ MD4) 및 로직 다이(LD)을 포함할 수 있다. 메모리 다이들(MD1 ~ MD4) 및 로직 다이(LD)는 적층되고, 로직 다이(LD)의 상부에 적층된 메모리 다이들(MD1 ~ MD4)이 위치할 수 있다. 적층된 메모리 다이들(MD1 ~ MD4)과 로직 다이(BD) 사이에 범프들(MB)이 형성되고, 범프들(MB) 사이에 메모리 다이들(MD1 ~ MD4)을 관통하는 쓰루 실리콘 비아들(Through Silicon Via: TSV)이 형성될 수 있다. 로직 다이(LD)의 하부 면에 직접 억세스(Direct Access: DA) 범프들(DAB), 파워 범프들(PB), 및 명령 및 어드레스 범프들과 데이터 범프들(CAB)이 배치될 수 있다.
도 9는 본 개시에 따른 실시예의 메모리 다이들(MD1 ~ MD4)의 구성을 나타내는 도면으로, 메모리 다이들(MD1 ~ MD4) 각각은 2개의 메모리 채널들((MCHa, MCHc), (MCHb, MCHd), (MCHe, MCHg), (MCHf, MCHh))을 포함하며, 메모리 채널들(MCHa ~ MCHh) 각각은 소정 개수의 메모리 뱅크들(미도시)을 포함할 수 있다. 메모리 채널들(MCHa, MCHb, MCHe, MCHf)은 메모리 다이들(MD1 ~ MD4)의 좌측에 각각 배치되고, 메모리 채널들(MCHc, MCHd, MCHg, MCHh)은 메모리 다이들(MD1 ~ MD4)의 우측에 각각 배치될 수 있다. 메모리 채널들(MCHa ~ MCHh) 각각은 해당 메모리 다이(MD1 ~ MD4) 내에서 상하로 분리되어 배치될 수 있다. 상하로 분리되어 배치된 메모리 채널들(MCHb, MCHe, MCHf) 각각의 사이에 해당 데이터 단자들((DQ1a ~ DQ4a), (DQ1b ~ DQ4b), (DQ1e ~ DQ4e), (DQ1f ~ DQ4f)) 및 해당 명령 및 어드레스 단자들(CATa, CATb, CATe, CATf)을 포함하고, 상하로 분리되어 배치된 메모리 채널들(MCHc, MCHd, MCHg, MCHh) 각각의 사이에 해당 데이터 단자들((DQ1c ~ DQ4c), (DQ1d ~ DQ4d), (DQ1g ~ DQ4g), (DQ1h ~ DQ4h)) 및 해당 명령 및 어드레스 단자들(CATc, CATd, CATg, CATh)을 포함할 수 있다. 데이터 단자들(DQ1a, DQ1b, DQ1e, DQ1f)을 통하여 제1 데이터 그룹(DG1)이 전송되고, 데이터 단자들(DQ2a, DQ2b, DQ2e, DQ2f)을 통하여 제2 데이터 그룹(DG2)이 전송될 수 있다. 이와 같은 방식으로, 다른 데이터 단자들(DQ3a ~ DQ4h)을 통하여 제3 내지 제8 데이터 그룹들(DG3 ~ DG8)이 전송될 수 있다. 명령 및 어드레스 단자들(CATa, CATb, CATe, CATf)을 통하여 제1 명령 및 어드레스 그룹(CAG1)이 전송되고, 명령 및 어드레스 단자들(CATc, CATd, CATg, CATh)을 통하여 제2 명령 및 어드레스 그룹(CAG2)이 전송될 수 있다.
도 9에서, 데이터 단자들 및 명령 및 어드레스 단자들 각각은 도 1 및 2에 도시된 범프들(MB)일 수 있다. 또한, 데이터 단자들 및 명령 및 어드레스 단자들을 수직으로 관통하는 라인들은 TSV들일 수 있다.
만일 데이터 단자들(DQ1a ~ DQ4a, …, DQ1h ~ DQ4h) 각각을 통하여 n 비트의 데이터가 입출력 된다고 가정하면, 모든 데이터 단자들을 통하여 총 32n 비트의 데이터가 입출력될 수 있다. 명령 및 어드레스 단자들(CATa ~ CATh) 각각을 통하여 k 비트의 명령 및 어드레스가 입출력 된다고 가정하면, 모든 명령 및 어드레스 단자들을 통하여 총 8k 비트의 명령 및 어드레스가 입출력될 수 있다.
도 9에서, 제2 내지 제8 데이터 그룹들(DG2 ~ DG8)에 대응하는 라인들은 제1 데이터 그룹(DG1)에 대응하는 라인들과 동일하게 구성되고, 제2 명령 및 어드레스 그룹(CAG2)에 대응하는 라인들은 제1 명령 및 어드레스 그룹(CAG1)에 대응하는 라인들과 동일하게 구성될 수 있다.
도시하지는 않았지만, 도 9에 도시된 메모리 다이들(MD1 ~ MD4) 각각은 도 1 내지 7을 참조하여 설명된 바와 같은 구성을 포함할 수 있다.
도 10은 본 개시에 따른 실시예의 로직 다이(LD)의 구성을 나타내는 도면으로, 로직 다이(LD)는 사이(PHY: Physical)부(60), TSV 회로부(62), DA 회로부(64), 및 DA 버퍼부(66)를 포함할 수 있다. DA 버퍼부(66)는 테스트 클럭신호(TCK) 입력 버퍼(66-2), 테스트 명령 및 어드레스(TCA) 입력 버퍼(66-4), 및 테스트 데이터(TDQ) 입출력 버퍼(66-6)을 포함할 수 있다. 사이부(60)는 메모리 채널들(MCHa ~ MCAh) 각각을 위한 채널 클럭신호 및 채널 명령 및 어드레스를 입력하고 채널 데이터를 입출력하는 채널 사이부들(PHYa ~ PHYh)을 포함할 수 있다. 채널 사이부들(PHYa ~ PHYh) 각각은 버퍼부(60-2), 및 선택부(60-4)를 포함할 수 있다. 버퍼부(60-2) 각각은 클럭신호(CK) 입력 버퍼(60-22), 명령 및 어드레스 입력 버퍼(60-24), 및 데이터(DQ) 입출력 버퍼(60-26)를 포함할 수 있다.
도 10에 도시된 블록들 각각의 기능을 설명하면 다음과 같다.
채널 사이부들(PHYa ~ PHYh) 각각은 정상 모드 시에 DA 인에이블 신호(DAEN)가 비활성화되면, 외부의 제어 장치(미도시)(예를 들면, 그래픽 처리 장치(Graphic Processing unit: GPU) 다이, 중앙 처리 장치(Central Processing Unit: CPU) 다이, 또는 시스템 온 다이(System on Chip: SoC) 등)으로부터 명령 및 어드레스 범프들과 데이터 범프들(CAB)을 통하여 입력되는 해당 채널 클럭신호(CK2a ~ CK2h), 해당 채널 명령 및 어드레스(CAa ~ CAh), 및 해당 채널 데이터(DQ2a ~ DQ2h)를 입력하여 해당 클럭신호(cka ~ ckh), 해당 명령 및 어드레스들(caa ~ cah), 및 해당 데이터(dqa ~ dqh)를 출력하거나, 해당 데이터(dqa ~ dqh)를 입력하여 해당 채널 데이터(DQa ~ DQh)를 출력할 수 있다. 또한, 채널 사이부들(PHYa ~ PHYh) 각각은 DA 테스트 모드 시에 DA 인에이블 신호(DAEN)가 활성화되면, 해당 채널 테스트 클럭신호(tcka ~ tckh), 해당 채널 테스트 명령 및 어드레스들(tcaa ~ tcah), 및 해당 채널 테스트 데이터(tdqa ~ tdqh)를 입력하여 해당 클럭신호(cka ~ ckh), 해당 명령 및 어드레스들(caa ~ cah), 및 해당 데이터(dqa ~ dqh)를 출력하거나, 해당 데이터(dqa ~ dqh)를 입력하여 해당 채널 테스트 데이터(tdqa ~ tdqh)를 출력할 수 있다. 또한, 채널 사이부들(PHYa ~ PHYh) 각각은 휘어짐 모니터링 시에 DA 인에이블 신호(DAEN)가 활성화되면, 채널 테스트 클럭신호들(tcka, tckb, tcke, tckf 또는 tckc, tckd, tckg, tckh) 및 채널 명령 및 어드레스들(tcaa, tcab, tcae, tcaf 또는 tcac, tcad, tcag, tcah)을 입력하여 클럭신호들(cka, ckb, cke, ckf 또는 ckc, ckd, ckg, ckh) 및 명령 및 어드레스들(caa, cab, cae, caf 또는 cac, cad, cag, cah)를 출력하고, 데이터(dqa, dqb, dqe, dqf 또는 dqc, dqd, dqg, dqh)를 입력하여 테스트 데이터(tdqa, tdqb, tdqe, tdqf 또는 tdqc, tdqd, tdqg, tdqh)를 출력할 수 있다. 이 경우, 테스트 데이터(tdqa, tdqb, tdqe, tdqf 또는 tdqc, tdqd, tdqg, tdqh)는 도 1 내지 7을 참조하여 설명한 차이 값들, 또는 차이 값들을 이용하여 발생되는 출력신호(OUT)일 수 있다.
채널 사이부들(PHYa ~ PHYh) 각각의 클럭신호 입력 버퍼(60-22)는 해당 채널 클럭신호(CKa ~ CKh)를 버퍼하여 해당 버퍼된 채널 클럭신호(ckba ~ ckbh)를 발생할 수 있다. 명령 및 어드레스 입력 버퍼(60-24)는 해당 채널 명령 및 어드레스(CAa ~ CAh)를 버퍼하여 해당 버퍼된 채널 명령 및 어드레스(caba ~ cabh)를 발생할 수 있다. 데이터 입력 버퍼(60-26)는 해당 채널 데이터(DQa ~ DQh)를 버퍼하여 해당 버퍼된 채널 데이터(dqba ~ dqbh)를 발생하거나, 선택부(60-4)로부터 출력되는 해당 버퍼된 채널 데이터(dqba ~ dqbh)를 입력하여 해당 채널 데이터(DQa ~ DQh)를 발생할 수 있다.
채널 사이부들(PHYa ~ PHYh) 각각의 선택부(60-4)는 DA 인에이블 신호(DAEN)가 비활성화되면, 해당 버퍼된 채널 클럭신호(ckba ~ ckbh), 해당 버퍼된 채널 명령 및 어드레스(caba ~ cabh), 및 해당 버퍼된 채널 데이터(dqba ~ dqbh)를 선택하여 해당 클럭신호(cka ~ ckh), 해당 명령 및 어드레스(caa ~ cah), 및 해당 데이터(dqa ~ dqh)로 전송할 수 있다. 채널 사이부들(PHYa ~ PHYh) 각각의 선택부(60-4)는 DA 테스트 모드 시에 DA 인에이블 신호(DAEN)가 활성화되면, 해당 채널 테스트 클럭신호(tcka ~ tckh), 해당 채널 테스트 명령 및 어드레스(tcaa ~ tcah), 해당 채널 테스트 데이터(tdqa ~ tdqh)를 해당 클럭신호(cka ~ ckh), 해당 명령 및 어드레스(caa ~ cah), 및 해당 데이터(dqa ~ dqh)로 전송할 수 있다. 또한, 채널 사이부들(PHYa ~ PHYh) 각각의 선택부(60-4)는 휘어짐 모니터링 시에 DA 인에이블 신호(DAEN)가 활성화되면, 채널 테스트 클럭신호들(tcka, tckb, tcke, tckf 또는 tckc, tckd, tckg, tckh) 및 채널 명령 및 어드레스들(tcaa, tcab, tcae, tcaf 또는 tcac, tcad, tcag, tcah)을 입력하여 클럭신호들(cka, ckb, cke, ckf 또는 ckc, ckd, ckg, ckh) 및 명령 및 어드레스들(caa, cab, cae, caf 또는 cac, cad, cag, cah)를 출력하고, 데이터(dqa, dqb, dqe, dqf 또는 dqc, dqd, dqg, dqh)를 입력하여 테스트 데이터(tdqa, tdqb, tdqe, tdqf 또는 tdqc, tdqd, tdqg, tdqh)를 출력할 수 있다. 추가적으로, 채널 사이부들(PHYa ~ PHYh) 각각의 선택부(60-4)는 DA 인에이블 신호(DAEN)가 비활성화되면, 해당 데이터(dqa ~ dqh)를 해당 버퍼된 채널 데이터(dqba ~ dqbh)로 전송하고, DA 테스트 모드 시에 DA 인에이블 신호(DAEN)가 활성화되면, 해당 데이터(dqa ~ dqh)를 해당 채널 테스트 데이터(tdqa ~ tdqh)로 전송하고, 휘어짐 모니터링 시에 DA 인에이블 신호(DAEN)가 활성화되면, 데이터(dqa, dqb, dqe, dqf 또는 dqc, dqd, dqg, dqh)를 테스트 데이터(tdqa, tdqb, tdqe, tdqf 또는 tdqc, tdqd, tdqg, tdqh)로 전송할 수 있다. 테스트 데이터(tdqa, tdqb, tdqe, tdqf 또는 tdqc, tdqd, tdqg, tdqh)는 도 1 내지 7을 참조하여 설명한 차이 값들, 또는 차이 값들을 이용하여 발생되는 출력신호(OUT)일 수 있다.
TSV 회로부(62)는 사이부들(PHYa ~ PHYh)로부터 출력되는 클럭신호들(cka ~ ckh), 명령 및 어드레스들(caa ~ cah), 및 데이터(dqa ~ dqh)를 정렬하여 제1 내지 제8 데이터 그룹들(DG1 ~ DG8), 및 제1 및 제2 명령 및 어드레스 그룹들(CAG1, CAG2)로 발생할 수 있다.
테스트 클럭신호 입력 버퍼(66-2)는 테스트 클럭신호(TCK)를 버퍼하여 버퍼된 테스트 클럭신호(tckbu)를 발생할 수 있다. 테스트 명령 및 어드레스 입력 버퍼(62-4)는 테스트 명령 및 어드레스(TCA)를 버퍼하여 버퍼된 테스트 명령 및 어드레스(tcabu)를 발생할 수 있다. 테스트 데이터 입출력 버퍼(66-6)는 테스트 데이터(TDQ)를 버퍼하여 버퍼된 테스트 데이터(tdqbu)를 발생하거나, 버퍼된 테스트 데이터(tdqbu)를 외부로 출력할 수 있다.
DA 회로부(64)는 DA 테스트 모드 시에 DA 인에이블 신호(DA)가 활성화되면, 버퍼된 테스트 클럭신호(tckbu), 버퍼된 테스트 명령 및 어드레스(tcabu), 및 버퍼된 테스트 데이터(tdqbu)를 입력하여 사이부들(PHYa ~ PHYh) 각각의 선택부(60-4)로 해당 채널 테스트 클럭신호(tcka ~ tckh), 해당 채널 테스트 명령 및 어드레스(tcaa ~ tcah), 및 해당 채널 테스트 데이터(tdqa ~ tdqh)를 출력하거나, 사이부들(PHYa ~ PHYh) 각각의 선택부(50-4)로부터 출력되는 해당 채널 테스트 데이터(tdqa ~ tdqh)를 입력하여 버퍼된 테스트 데이터(tdqbu)를 발생할 수 있다. 버퍼된 테스트 클럭신호(tckb), 버퍼된 테스트 명령 및 어드레스(tcab), 및 버퍼된 테스트 데이터(tdqb) 각각이 1, k, n 비트로 구성되는 경우에, DA 회로부(64)는 1개의 버퍼된 테스트 클럭신호(tckbu), k 비트의 버퍼된 테스트 명령 및 어드레스(tcabu), 및 n 비트의 버퍼된 테스트 데이터(tdqbu)를 각각 신장하여 8개의 채널 테스트 클럭신호들(tcka ~ tckh), 8개의 k비트의 채널 테스트 명령 및 어드레스들(tcaa ~ tcah), 및 8개의 32n 비트의 채널 테스트 데이터(tdqa ~ tdqh)를 발생할 수 있다. DA 회로부(64)는 선택부(50-4)로부터 8개의 32n 비트의 테스트 데이터(tdqa ~ tdqh)가 입력되면, 미리 입력된 n 비트의 버퍼된 테스트 데이터(tdqb)와 8개의 32n 비트의 채널 테스트 데이터(tdqa ~ tdqh)를 n 비트씩 비교하여 비교 결과를 버퍼된 테스트 데이터(tdqbu)로 출력할 수 있다. DA 회로부(64)는 휘어짐 모니터링 시에 DA 인에이블 신호(DAEN)가 활성화되면, 1개의 버퍼된 테스트 클럭신호(tckbu) 및 k 비트의 버퍼된 테스트 명령 및 어드레스(tcabu)를 입력하여 4개의 버퍼된 테스트 클럭신호들(tcka, tckb, tcke, tckf 또는 tckc, tckd, tckg, tckh) 및 4개의 k비트의 테스트 명령 및 어드레스들(tcaa, tcab, tcae, tcaf 또는 tcac, tcad, tcag, tcah)를 발생하고, 4개의 테스트 데이터(tdqa, tdqb, tdqe, tdqf 또는 tdqc, tdqd, tdqg, tdqh)를 입력하여 버퍼된 테스트 데이터(tdqbu)로 발생할 수 있다. 4개의 테스트 데이터(tdqa, tdqb, tdqe, tdqf 또는 tdqc, tdqd, tdqg, tdqh)는 도 1 내지 7을 참조하여 설명한 차이 값들, 또는 차이 값들을 이용하여 발생되는 출력신호(OUT)일 수 있다.
도 10에 도시된 로직 다이(LD)는 DA 테스트 모드 시에 DA 인에이블 신호(DAEN)가 활성화되면, DA 범프들(DAB)을 통하여 인가되는 테스트 채널 클럭신호(TCK), 테스트 채널 명령 및 어드레스(TCA), 및 테스트 채널 데이터(TDQ)를 입력하여 제1 내지 제8 데이터 그룹들(DG1 ~ DG8) 및 제1 및 제2 명령 및 어드레스 그룹들(CAG1, CAG2)를 발생하고, 제1 내지 제8 데이터 그룹들(DG1 ~ DG8)을 입력하여 테스트 데이터(TDQ)를 발생할 수 있다. 또한, 로직 다이(LD)는 휘어짐 모니터링 시에 DA 인에이블 신호(DAEN)가 활성화되면, 테스트 채널 클럭신호(TCK), 테스트 채널 명령 및 어드레스(TCA)를 입력하여 4개의 메모리 다이들(MD1 ~ MD4)로 입력하고, 복수개의 메모리 다이들(MD1 ~ MD4)로부터 출력되는 4개의 테스트 데이터(tdqa, tdqb, tdqe, tdqf 또는 tdqc, tdqd, tdqg, tdqh)를 입력하여 테스트 데이터(TDQ)를 발생할 수 있다. 이 때 발생되는 테스트 데이터(TDQ)는 도 1 내지 7을 참조하여 설명한 차이 값들, 또는 차이 값들을 이용하여 발생되는 출력신호(OUT)일 수 있다.
도시하지는 않았지만, 로직 다이(LD) 또한 도 1 내지 7을 참조하여 설명한 바와 같은 구성을 포함할 수 있으며, 차이 값들 또는 차이 값을 이용하여 발생되는 출력신호(OUT)를 DA 범프들(DAB)을 통하여 출력할 수 있다.
도시하지는 않았지만, 도 8에 도시된 고 대역폭 메모리 장치는 2.5 차원(D: Dimension) 시스템 장치 또는 3D 시스템 장치에 포함될 수 있다. 이 경우, 시스템 장치의 인터포저 또는 제어 장치의 상부에 장착되기 전에 휘어짐 모니터링 동작을 수행하여 휘어짐으로 인한 결함이 있는지 없는지를 외부에서 미리 판단할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 실시 예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
10, S11 ~ S4y: 휘어짐 감지 센서 100: 집적 회로 장치
10-2: 클럭 발생기 10-4: 카운터
200, 400: 반도체 메모리 장치 500: 고 대역폭 메모리 장치
20, 40: 명령 및 어드레스 발생기 22, 42: 모드 설정 레지스터
24, 44: 제어신호 발생기 26, 46: 휘어짐 감지 센서
28: 제1 저장부 30: 제2 저장부
48: 저장부 32, 50: 비교부
60: 사이부 62: TSV 회로부
64: DA 회로부

Claims (10)

  1. 복수개의 서로 다른 위치에 배치되고, 직렬 연결된 복수개의 휘어짐 감지 센서들을 포함하고,
    상기 복수개의 휘어짐 감지 센서들 각각은
    해당 위치의 압력에 따라 저항이 가변되고, 상기 저항에 따라 주기가 가변되어 클럭신호를 발생하고, 상기 클럭신호에 응답하여 카운팅 동작을 수행하여 소정 비트의 제1 디지털 데이터를 발생하는 집적 회로 장치.
  2. 제1 항에 있어서, 상기 복수개의 휘어짐 감지 센서들 각각은
    상기 클럭신호를 발생하는 클럭 발생기; 및
    상기 클럭신호에 응답하여 카운팅 동작을 수행하여 상기 소정 비트의 제1 디지털 데이터를 발생하고, 쉬프팅 클럭신호에 응답하여 상기 소정 비트의 제1 디지털 데이터를 다음단의 휘어짐 감지 센서로 출력하고, 전단의 휘어짐 감지 센서로부터 출력되는 상기 소정 비트의 제1 디지털 데이터를 입력하는 카운터를 구비하는 집적 회로 장치.
  3. 제2항에 있어서, 상기 복수개의 휘어짐 감지 센서들은
    상기 집적 회로 장치의 외곽부에 일렬로 배치되고,
    상기 클럭 발생기는
    교대로 링 형태로 연결된 소정 개수의 인버터들과 소정 개수의 압전 저항 소자들을 포함하는 링 오실레이터이고,
    상기 소정 개수의 압전 저항 소자들 각각은
    상기 압력에 따라 상기 저항이 가변되는 폴리 실리콘으로 형성되는 집적 회로 장치.
  4. 제3 항에 있어서, 상기 집적 회로 장치는
    반도체 메모리 장치이고,
    상기 반도체 메모리 장치는
    테스트 모드 시에 테스트 신호를 발생하는 모드 설정 레지스터;
    상기 테스트 신호에 응답하여 제1 기간 동안 제1 스위칭 제어신호를 발생하고, 제2 기간 동안 제2 스위칭 제어신호 및 상기 쉬프팅 클럭신호를 발생하고, 제3 기간 동안 비교 인에이블 신호를 발생하는 제어신호 발생기;
    상기 테스트 모드 시에 상기 쉬프팅 클럭신호에 응답하여 상기 소정 비트의 제1 디지털 데이터를 저장하는 저장부; 및
    상기 테스트 모드 시에 상기 비교 인에이블 신호에 응답하여 서로 인접한 상기 소정 비트의 제1 디지털 데이터 사이의 차이 값들을 계산하는 비교부를 포함하는 집적 회로 장치.
  5. 제4 항에 있어서, 상기 저장부는
    상기 복수개의 휘어짐 감지 센서들로부터 출력되는 상기 소정 비트의 제1 디지털 데이터를 각각 저장하는 복수개의 서브 레지스터들을 포함하는 레지스터를 포함하고,
    상기 비교부는
    상기 비교 인에이블 신호에 응답하여 상기 복수개의 서브 레지스터들에 저장된 서로 인접한 소정 비트의 제1 디지털 데이터 사이의 차이 값들을 계산하는 복수개의 서브 차이 값 계산부들을 포함하는 집적 회로 장치,
  6. 제1 항에 있어서, 상기 복수개의 휘어짐 감지 센서들 각각은
    상기 클럭신호에 응답하여 카운팅 동작을 수행하여 소정 비트의 제2 디지털 데이터를 추가적으로 발생하는 집적 회로 장치.
  7. 제6 항에 있어서, 상기 복수개의 휘어짐 감지 센서들 각각은
    상기 클럭신호를 발생하는 클럭 발생기; 및
    상기 클럭신호에 응답하여 카운팅 동작을 수행하여 상기 소정 비트의 제1 디지털 데이터 또는 상기 소정 비트의 제2 디지털 데이터를 발생하고, 쉬프팅 클럭신호에 응답하여 상기 소정 비트의 제1 디지털 데이터 또는 상기 소정 비트의 제2 디지털 데이터를 다음단의 휘어짐 감지 센서로 출력하고, 전단의 휘어짐 감지 센서로부터 출력되는 상기 소정 비트의 제1 디지털 데이터 또는 상기 소정 비트의 제2 디지털 데이터를 입력하는 카운터를 구비하는 집적 회로 장치.
  8. 제7 항에 있어서, 상기 복수개의 휘어짐 감지 센서들은
    상기 집적 회로 장치의 외곽부에 일렬로 배치되고,
    상기 클럭 발생기는
    교대로 링 형태로 연결된 소정 개수의 인버터들과 소정 개수의 압전 저항 소자들을 포함하는 링 오실레이터이고,
    상기 소정 개수의 압전 저항 소자들 각각은
    상기 압력에 따라 상기 저항이 가변되는 폴리 실리콘으로 형성되는 집적 회로 장치.
  9. 제8 항에 있어서, 상기 반도체 메모리 장치는
    제1 테스트 모드 시에 제1 테스트 신호를 발생하고, 제2 테스트 모드 시에 제2 테스트 신호를 발생하는 모드 설정 레지스터;
    상기 제1 테스트 신호 또는 상기 제2 테스트 신호에 응답하여 제1 기간 동안 제1 스위칭 제어신호를 발생하고, 제2 기간 동안 제2 스위칭 제어신호 및 상기 쉬프팅 클럭신호를 발생하고, 제3 기간 동안 프로그램 신호 또는 비교 인에이블 신호를 발생하는 제어신호 발생기;
    상기 제1 테스트 모드 시에 상기 쉬프팅 클럭신호 및 상기 프로그램 신호에 응답하여 상기 소정 비트의 제1 디지털 데이터를 프로그램하는 제1 저장부;
    상기 제2 테스트 모드 시에 상기 쉬프팅 클럭신호에 응답하여 상기 소정 비트의 제2 디지털 데이터를 저장하는 제2 저장부; 및
    상기 제2 테스트 모드 시에 상기 비교 인에이블 신호에 응답하여 상기 소정 비트의 제1 디지털 데이터와 상기 소정 비트의 제2 디지털 데이터 사이의 차이 값을 계산하는 비교부를 포함하는 집적 회로 장치.
  10. 제9 항에 있어서, 상기 제1 저장부는
    상기 복수개의 휘어짐 감지 센서들로부터 출력되는 상기 소정 비트의 제1 디지털 데이터를 각각 저장하는 복수개의 제1 서브 레지스터들을 포함하는 제1 레지스터; 및
    상기 프로그램 신호에 응답하여 상기 복수개의 제1 서브 레지스터들로부터 출력되는 소정 비트의 제1 디지털 데이터를 각각 프로그램하는 복수개의 서브 퓨즈 회로부들을 포함하는 퓨즈 회로부를 포함하고,
    상기 제2 저장부는
    상기 복수개의 휘어짐 감지 센서들로부터 출력되는 상기 소정 비트의 제2 디지털 데이터를 각각 저장하는 복수개의 제2 서브 레지스터들을 포함하는 제2 레지스터를 포함하고,
    상기 비교부는
    상기 비교 인에이블 신호에 응답하여 상기 복수개의 서브 퓨즈 회로부들에 프로그램된 상기 소정 비트의 제1 디지털 데이터와 상기 복수개의 제2 서브 레지스터들에 저장된 상기 소정 비트의 제2 디지털 데이터 사이의 차이 값들을 계산하는 복수개의 서브 차이 값 계산부들을 포함하는 집적 회로 장치.
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