DE102021100133A1 - Integriertes schaltungspackage und verfahren - Google Patents

Integriertes schaltungspackage und verfahren Download PDF

Info

Publication number
DE102021100133A1
DE102021100133A1 DE102021100133.1A DE102021100133A DE102021100133A1 DE 102021100133 A1 DE102021100133 A1 DE 102021100133A1 DE 102021100133 A DE102021100133 A DE 102021100133A DE 102021100133 A1 DE102021100133 A1 DE 102021100133A1
Authority
DE
Germany
Prior art keywords
package
integrated circuit
dielectric
stress
portions
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE102021100133.1A
Other languages
English (en)
Inventor
Wen-Chih Chiou
Chen-Hua Yu
Shih Ting Lin
Szu-Wei Lu
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of DE102021100133A1 publication Critical patent/DE102021100133A1/de
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/16—Fillings or auxiliary members in containers or encapsulations, e.g. centering rings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/147—Semiconductor insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H01L23/293—Organic, e.g. plastic
    • H01L23/295—Organic, e.g. plastic containing a filler
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3135—Double encapsulation or coating and encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/039—Methods of manufacturing bonding areas involving a specific sequence of method steps
    • H01L2224/0391—Forming a passivation layer after forming the bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08151—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/08221—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/08225—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80009—Pre-treatment of the bonding area
    • H01L2224/8003—Reshaping the bonding area in the bonding apparatus, e.g. flattening the bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80053—Bonding environment
    • H01L2224/80095—Temperature settings
    • H01L2224/80096—Transient conditions
    • H01L2224/80097—Heating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80053—Bonding environment
    • H01L2224/80095—Temperature settings
    • H01L2224/80099—Ambient temperature
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/802—Applying energy for connecting
    • H01L2224/80201—Compression bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8034—Bonding interfaces of the bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8034—Bonding interfaces of the bonding area
    • H01L2224/80345—Shape, e.g. interlocking features
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8034—Bonding interfaces of the bonding area
    • H01L2224/80357—Bonding interfaces of the bonding area being flush with the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8036—Bonding interfaces of the semiconductor or solid state body
    • H01L2224/80379—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8038—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/80399—Material
    • H01L2224/804—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/80417—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/80424—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8038—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/80399—Material
    • H01L2224/804—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/80438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/80447—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80801—Soldering or alloying
    • H01L2224/8082—Diffusion bonding
    • H01L2224/8083—Solid-solid interdiffusion
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80905—Combinations of bonding methods provided for in at least two different groups from H01L2224/808 - H01L2224/80904
    • H01L2224/80906—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80909—Post-treatment of the bonding area
    • H01L2224/80948—Thermal treatments, e.g. annealing, controlled cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3512—Cracking
    • H01L2924/35121—Peeling or delaminating

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Credit Cards Or The Like (AREA)

Abstract

In einer Ausführungsform umfasst eine Vorrichtung: einen Interposer; ein erstes IC-Bauteil, das mit Dielektrikum-zu-Dielektrikum-Bindungen und mit Metall-zu-Metall-Bindungen mit dem Interposer verklebt ist; ein zweites IC-Bauteil, das mit Dielektrikum-zu-Dielektrikum-Bindungen und mit Metall-zu-Metall-Bindungen mit dem Interposer verklebt ist; eine Pufferschicht um das erste IC-Bauteil und das zweite IC-Bauteil herum, wobei die Pufferschicht ein Spannungsreduzierungsmaterial mit einem ersten E-Modul umfasst; und ein Verkapselungsmaterial um die Pufferschicht, das erste IC-Bauteil und das zweite IC-Bauteil, wobei das Verkapselungsmaterial ein Formmaterial mit einem zweiten E-Modul umfasst, wobei der erste E-Modul kleiner als der zweite E-Modul ist.

Description

  • PRIORITÄTSANSPRUCH UND QUERVERWEIS
  • Diese Anmeldung beansprucht die Priorität der vorläufigen US-Patentanmeldung Nr. 63/070,468 , eingereicht am 26. August 2020, die durch Bezugnahme vollumfänglich in die vorliegende Anmeldung aufgenommen ist.
  • HINTERGRUND
  • Seit der Entwicklung der integrierten Schaltung (IC) hat die Halbleiterindustrie aufgrund der ständigen Verbesserung der Integrationsdichte verschiedener elektronischer Komponenten (d. h. Transistoren, Dioden, Widerstände, Kondensatoren usw.) ein anhaltend schnelles Wachstum erlebt. Größtenteils kamen diese Verbesserungen der Integrationsdichte von wiederholten Verringerungen der Abstandhaltermerkmale, die es erlauben, mehr Komponenten in einen bestimmten Bereich zu integrieren.
  • Diese Integrationsverbesserungen sind im Wesentlichen zweidimensionaler (2D) Art, d. h. die von den integrierten Komponenten belegte Fläche befindet sich im Wesentlichen auf der Fläche des Halbleiterwafers. Die erhöhte Dichte und die damit verbundene Verringerung der Fläche der integrierten Schaltung hat im Allgemeinen die Möglichkeit überholt, einen integrierten Schaltungs-Chip direkt auf ein Substrat zu kleben. Interposer wurden eingesetzt, um die Kugelkontaktflächen von der des Chips auf eine größere Fläche des Interposers umzuverteilen. Ferner haben Interposer ein dreidimensionales Package ermöglicht, das mehrere Chips umfasst. Es wurden auch andere Packages entwickelt, die dreidimensionale Aspekte einbeziehen.
  • Figurenliste
  • Aspekte dieser Offenbarung lassen sich am besten anhand der folgenden detaillierten Beschreibung in Verbindung mit den beiliegenden Figuren verstehen. Es wird darauf hingewiesen, dass nach den Standardverfahren in der Industrie verschiedene Merkmale nicht maßstabsgetreu gezeichnet werden. Tatsächlich können die Abmessungen der verschiedenen Merkmale zugunsten einer klaren Erläuterung willkürlich vergrößert oder verkleinert sein.
    • 1 ist eine Querschnittsansicht eines IC-Bauteils.
    • 2 bis 9 sind Querschnittsansichten von Zwischenschritten während eines Prozesses zum Herstellen von integrierten Schaltungspackages nach einigen Ausführungsformen.
    • 10 ist eine Querschnittsansicht eines integrierten Schaltungspackages nach einigen Ausführungsformen.
    • 11 ist eine Querschnittsansicht eines integrierten Schaltungspackages nach einigen Ausführungsformen.
    • 12 ist eine Querschnittsansicht eines integrierten Schaltungspackages nach einigen Ausführungsformen.
    • 13 ist eine Querschnittsansicht eines integrierten Schaltungspackages nach einigen Ausführungsformen.
    • 14 ist eine Querschnittsansicht eines integrierten Schaltungspackages nach einigen Ausführungsformen.
    • 15 ist eine Querschnittsansicht eines integrierten Schaltungspackages nach einigen Ausführungsformen.
    • 16A bis 16E sind Draufsichten von integrierten Schaltungspackages nach verschiedenen Ausführungsformen.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele zur Umsetzung verschiedener Merkmale der Erfindung bereit. Spezifische Beispiele von Bauteilen und Anordnungen sind nachfolgend beschrieben, um diese Offenbarung zu vereinfachen. Diese sind natürlich nur Beispiele, die nicht als einschränkend zu verstehen sind. Beispielsweise kann das Bilden eines ersten Elements oder eines zweiten Elements in der folgenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Element in direktem Kontakt gebildet sind, und es kann außerdem Ausführungsformen umfassen, in denen weitere Elemente zwischen dem ersten und dem zweiten Element gebildet werden können, sodass das erste und das zweite Element nicht in direktem Kontakt stehen müssen. Weiterhin kann diese Offenbarung Referenzziffern und/oder -buchstaben der verschiedenen Beispiele wiederholen. Diese Wiederholung dient der Einfachheit und Klarheit und diktiert nicht für sich eine Beziehung zwischen den verschiedenen erklärten Ausführungsformen und/oder Konfigurationen.
  • Ferner können räumlich relative Begriffe wie „unter“, „darunter“, „unterer“, „über“, „oberer“ und dergleichen hierin für eine einfachere Beschreibung verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem oder mehreren anderen Element(en) oder Merkmal(en) wie in den Figuren illustriert zu beschreiben. Die räumlich relativen Begriffe sollen zusätzlich zu der Ausrichtung, die in den Figuren dargestellt ist, verschiedene Ausrichtungen der Vorrichtung in der Verwendung oder im Betrieb umfassen. Die Vorrichtung kann anderweitig ausgerichtet sein (um 90 Grad gedreht oder in einer anderen Ausrichtung) und die räumlich relativen Bezeichnungen, die hierin verwendet werden, können ebenfalls entsprechend ausgelegt werden.
  • Nach verschiedenen Ausführungsformen werden integrierte Schaltungspackages durch direktes Kleben von IC-Bauteile auf einen Wafer gebildet, der eine andere Vorrichtung umfasst, wie etwa ein Interposer. Spannungspufferschichten werden um die IC-Bauteile herum gebildet, bevor die IC-Bauteile verkapselt werden. Die Spannungspufferschichten sind aus einem Material gebildet, das den Schutz der IC-Bauteile während der Ausdehnung des Verkapselungsmaterials bei hohen Temperaturen unterstützt. Die Ausbeute und die Zuverlässigkeit der integrierten Schaltungspackages können so verbessert werden.
  • 1 ist eine Querschnittsansicht eines IC-Bauteils 50. Mehrere IC-Bauteile 50 werden in der weiteren Verarbeitung zum Bilden integrierter Schaltungspackages gepackt. Jedes IC-Bauteil 50 kann eine Logikvorrichtung (z. B. zentrale Prozessoreinheit (CPU), Grafikverarbeitungseinheit (GPU), Mikrocontroller usw.), eine Speichervorrichtung (z. B. dynamischer Direktzugriffspeicherdie (DRAM-Die), statischer Direktzugriffspeicherdie (SRAM-Die) usw.), eine Energieverwaltungsvorrichtung (z. B. integrierter Schaltungsdie für Energiemanagement (PMIC-Die)), eine Hochfrequenzvorrichtung (HF-Vorrichtung), eine Sensorvorrichtung, eine Vorrichtung eines mikroeektromechanischen Systems (MEMS-Vorrichtung), eine Signalverarbeitungsvorrichtung (z. B. digitaler Signalvorrichtungsdie (DSP-Die)), eine Frontend-Vorrichtung (z. B. Analoger Frontend-Die (AFE-Die)), dergleichen oder Kombinationen daraus (z. B. ein Systemauf-einem-Chip-Die (SoC-Die)) sein. Das IC-Bauteil 50 kann in einem Wafer gebildet werden, der verschiedene Vorrichtungsregionen umfassen kann, die in nachfolgenden Schritten vereinzelt werden, um mehrere IC-Bauteile 50 zu bilden. Das IC-Bauteil 50 umfasst ein Halbleitersubstrat 52, eine Interconnect-Struktur 54, Die-Verbinder 56 und eine Dielektrikumschicht 58.
  • Das Halbleitersubstrat 52 kann ein Substrat aus Silizium sein, dotiert oder undotiert, oder eine aktive Schicht eines Halbleiter-auf-Isolator-Substrats (SOI-Substrats). Das Halbleitersubstrat 52 kann andere Halbleitermaterialien wie Germanium, einen Verbindungshalbleiter umfassend Siliziumkarbid, Galliumarsen, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; einen Legierungshalbleiter, umfassend Siliziumgermanium, Galliumarsenidphosphid, Aluminiumindiumarsenid, Aluminiumgalliumarsenid, Galliumindiumarsenid, Galliumindiumphosphid und/oder Galliumindiumarsenidphosphid; oder Kombinationen daraus umfassen. Andere Substrate, wie etwa ein mehrschichtiges oder Gefällesubstrat, können ebenfalls verwendet werden. Das Halbleitersubstrat 52 weist eine aktive Fläche (z. B. die nach oben gerichtete Fläche) und eine inaktive Fläche (z. B. die nach unten gerichtete Fläche) auf. Die Vorrichtungen befinden sich auf der aktiven Fläche des Halbleitersubstrats 52. Die Vorrichtungen können aktive Vorrichtungen (z. B. Transistoren, Dioden usw.), Kondensatoren, Widerstände usw. sein. Die inaktive Fläche kann frei von Vorrichtungen sein.
  • Die Interconnect-Struktur 54 befindet sich über der aktiven Fläche des Halbleitersubstrats 52 und dient der elektrischen Verbindung der Vorrichtungen des Halbleitersubstrats 52 zur Bildung einer integrierten Schaltung. Die Interconnect-Struktur 54 kann eine oder mehrere Dielektrikumschicht(en) und eine oder mehrere entsprechende Metallisierungsstrukturen in der/den Dielektrikumschicht(en) umfassen. Akzeptable Dielektrika für die Dielektrikumschichten umfassen Oxide wie Siliziumoxid oder Aluminiumoxid; Nitride wie Siliziumnitrid; Karbide wie Siliziumkarbid; dergleichen; oder Kombinationen daraus wie Siliziumoxynitrid, Siliziumoxykarbid, Siliziumkarbonitrid, Siliziumoxykarbonitrid oder dergleichen. Es können auch andere Dielektrika verwendet werden, z. B. ein Polymer wie Polybenzoxazol (PBO), Polyimid, ein auf Benzocyclobuten (BCB) basierendes Polymer oder dergleichen. Die Metallisierungsstrukturen können leitfähige Durchkontaktierungen und/oder Leiterbahnen umfassen, um die Vorrichtungen des Halbleitersubstrats 52 miteinander zu verbinden. Die Metallisierungsstrukturen können aus einem leitfähigen Material gebildet sein, z. B. aus einem Metall wie Kupfer, Kobalt, Aluminium, Gold, Kombinationen daraus oder dergleichen. Die Interconnect-Struktur 54 kann durch einen Damaszenprozess gebildet werden, wie etwa einen einfachen Damaszenprozess, einen dualen Damaszenprozess oder dergleichen.
  • Die Die-Verbinder 56 befinden sich an der Vorderseite 50F des IC-Bauteils 50. Die Die-Verbinder 56 können leitfähige Säulen, Pads oder dergleichen sein, an die externe Verbindungen hergestellt werden. Die Die-Verbinder 56 befinden sich in und/oder an der Interconnect-Struktur 54. Beispielsweise können die Die-Verbinder 56 Teil einer oberen Metallisierungsstruktur der Interconnect-Struktur 54 sein. Die Die-Verbinder 56 können aus einem Metall, wie etwa Kupfer, Aluminium oder dergleichen, gebildet sein und beispielsweise durch Plattieren oder dergleichen gebildet sein.
  • Optional können Lötregionen (z. B. Lötkugeln oder Lötbumps) während der Bildung des IC-Bauteils 50 auf den Die-Verbindern 56 angeordnet sein. Die Lötkugeln können verwendet werden, um Chip-Probe-Prüfungen (CP-Prüfungen) an dem IC-Bauteil 50 auszuführen. Die CP-Prüfung kann an dem IC-Bauteil 50 ausgeführt werden, um festzustellen, ob des IC-Bauteil 50 ein „bekannter guter Die“ (KGD) ist. So werden nur IC-Bauteile 50, die KGDs sind, weiter verarbeitet werden gepackt und Vorrichtungen, die die CP-Prüfung nicht bestehen, werden nicht gepackt. Nach der Prüfung können die Lötregionen in nachfolgenden Verarbeitungsschritten entfernt werden.
  • Eine Dielektrikumschicht 58 befindet sich an der Vorderseite 50F des IC-Bauteils 50. Die Dielektrikumschicht 58 befindet sich in und/oder auf der Interconnect-Struktur 54. Die Dielektrikumschicht 58 kann zum Beispiel eine obere Dielektrikumschicht der Interconnect-Struktur 54 sein. Die Dielektrikumschicht 58 verkapselt die Die-Verbinder 56 seitlich. Die Dielektrikumschicht 58 kann ein Oxid, ein Nitrid, ein Karbid, ein Polymer oder dergleichen oder eine Kombination daraus sein. Die Dielektrikumschicht 58 kann beispielsweise durch Spincoating, Laminierung, chemische Gasphasenabscheidung (CVD) oder dergleichen gebildet werden. Zuerst kann die Dielektrikumschicht 58 die Die-Verbinder 56 vergraben, sodass die obere Fläche der Dielektrikumschicht 58 über den oberen Flächen der Die-Verbinder 56 liegt. Die Die-Verbinder 56 werden bei der Bildung des IC-Bauteils 50 durch die Dielektrikumschicht 58 hindurch belichtet. Durch das Belichten der Die-Verbinder 56 können vorhandene Lötregionen auf den Die-Verbindern 56 entfernt werden. Ein Entfernungsprozess kann auf die verschiedenen Schichten angewendet werden, um überschüssiges Material über den Die-Verbindern 56 zu entfernen. Der Entfernungsprozess kann ein Planarisierungsprozess sein, wie etwa ein chemisch-mechanisches Polieren (CMP), ein Rückätzprozess, Kombinationen davon oder dergleichen. Nach der Planarisierung sind die oberen Flächen der Die-Verbinder 56 und der Dielektrikumschicht 58 (innerhalb von Prozessschwankungen) komplanar und sind an der Vorderseite 50F des IC-Bauteils 50 belichtet. Wie nachfolgend genauer beschrieben ist, wird die planarisierte Vorderseite 50F des IC-Bauteils 50 mit einer anderen Vorrichtung, wie etwa einem Interposer, verbunden.
  • In einigen Ausführungsformen ist das IC-Bauteil 50 eine gestapelte Vorrichtung, die mehrere Halbleitersubstrate 52 umfasst. Beispielsweise kann das IC-Bauteil 50 eine Speichervorrichtung sein, die mehrere Speicherdies umfasst, wie etwa eine hybride Speicherwürfelvorrichtung (HMC-Vorrichtung), eine Vorrichtung mit hohem Bandbreitenspeicher (HBM-Vorrichtung) oder dergleichen. In solchen Ausführungsformen umfasst das IC-Bauteil 50 mehrere Halbleitersubstrate 52, die durch Durchkontaktierungen oder Silizium-Durchkontaktierungen (TSVs) miteinander verbunden sind. Jedes der Halbleitersubstrate 52 kann (muss aber nicht) eine separate Interconnect-Struktur 54 aufweisen.
  • 2 bis 9 sind Querschnittsansichten von Zwischenschritten während eines Prozesses zum Herstellen von integrierten Schaltungspackages nach einigen Ausführungsformen. In den 2 bis 8 werden integrierte Schaltungspackages 100 durch Kleben von IC-Bauteilen 50 auf einen Wafer 70 gebildet. In einer Ausführungsform sind die integrierten Schaltungspackages 100 Chip-on-Wafer-Packages (CoW-Packages), wobei die Ausführungsformen auch auf andere dreidimensionale integrierte Schaltungspackages (3DIC-Packages) angewendet werden können. Der Wafer 70 hat Package-Regionen 100A, 100B, die jeweils darin gebildete Vorrichtungen, wie etwa Interposer, umfassen. In 9 sind die Package-Regionen 100A, 100B vereinzelt, um integrierte Schaltungspackages 100 zu bilden, die jeweils einen vereinzelten Abschnitt des Wafers 70 (z. B. einen Interposer 140, siehe 9) und die IC-Bauteile 50 umfassen, die mit dem vereinzelten Abschnitt des Wafers 70 verbunden sind. Die integrierten Schaltungspackages 100 werden dann auf ein Package-Substrat 200 montiert. In einer Ausführungsform ist die resultierende Vorrichtung ein Chip-on-Wafer-on-Substrat-Package (CoWoS-Package), obwohl es zu verstehen ist, dass die Ausführungsformen auch auf andere 3DIC-Packages angewendet werden können.
  • In 2 wird ein Wafer 70 erhalten. Der Wafer 70 umfasst Vorrichtungen in den Package-Regionen 100A, 100B, die in der nachfolgenden Verarbeitung vereinzelt werden, um in die integrierten Schaltungspackages 100 aufgenommen zu werden. Die auf dem Wafer 70 gebildeten Vorrichtungen können Interposer, integrierte Schaltungs-Dies oder dergleichen sein. Der Wafer 70 umfasst ein Substrat 72, eine Interconnect-Struktur 74, Die-Verbinder 76, eine Dielektrikumschicht 78 und leitfähige Durchkontaktierungen 80.
  • Das Substrat 72 kann ein Bulk-Halbleitersubstrat, ein Halbleiter-auf-Isolator-Substrat (SOI-Substrat), ein mehrschichtiges Halbleitersubstrat oder dergleichen sein. Das Substrat 72 kann ein Halbleitermaterial wie Silizium, Germanium, einen Verbindungshalbleiter, umfassend Siliziumkarbid, Galliumarsenid, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid, einen Legierungshalbleiter, umfassend Silizium-Germanium, Galliumarsenidphosphid, Aluminiumindiumarsenid, Aluminiumgalliumarsenid, Galliumindiumarsenid, Galliumindiumphosphid und/oder Galliumindiumarsenidphosphid oder Kombinationen daraus umfassen. Andere Substrate, wie etwa ein mehrschichtiges oder Gefällesubstrat, können ebenfalls verwendet werden. Das Substrat 72 kann dotiert oder undotiert sein. In Ausführungsformen, bei denen Interposer im Wafer 70 gebildet werden, umfasst das Substrat 72 allgemein keine aktiven Vorrichtungen darin, wobei jedoch die Interposer passive Vorrichtungen umfassen können, die in und/oder auf einer vorderen Fläche (z. B. der nach oben gerichteten Fläche) des Substrats 72 gebildet werden. In Ausführungsformen, bei denen IC-Bauteile im Wafer 70 gebildet werden, können aktive Vorrichtungen wie Transistoren, Kondensatoren, Widerstände, Dioden und dergleichen in und/oder auf der vorderen Fläche des Substrats 72 gebildet werden.
  • Die Interconnect-Struktur 74 befindet sich über der vorderen Fläche des Substrats 72 und dient zur elektrischen Verbindung der Vorrichtungen (falls vorhanden) des Substrats 72. Die Interconnect-Struktur 74 kann eine oder mehrere Dielektrikumschicht(en) und eine oder mehrere entsprechende Metallisierungsstrukturen in der/den Dielektrikumschicht(en) umfassen. Akzeptable Dielektrika für die Dielektrikumschichten umfassen Oxide wie Siliziumoxid oder Aluminiumoxid; Nitride wie Siliziumnitrid; Karbide wie Siliziumkarbid; dergleichen; oder Kombinationen daraus wie Siliziumoxynitrid, Siliziumoxykarbid, Siliziumkarbonitrid, Siliziumoxykarbonitrid oder dergleichen. Es können auch andere Dielektrika verwendet werden, z. B. ein Polymer wie Polybenzoxazol (PBO), Polyimid, ein auf Benzocyclobuten (BCB) basierendes Polymer oder dergleichen. Die Metallisierungsstrukturen können leitfähige Durchkontaktierungen und/oder Leiterbahnen umfassen, um beliebige Vorrichtungen untereinander und/oder mit einer externen Vorrichtung zu verbinden. Die Metallisierungsstrukturen können aus einem leitfähigen Material gebildet sein, z. B. aus einem Metall wie Kupfer, Kobalt, Aluminium, Gold, Kombinationen daraus oder dergleichen. Die Interconnect-Struktur 74 kann durch einen Damaszenprozess gebildet werden, wie etwa einen einfachen Damaszenprozess, einen dualen Damaszenprozess oder dergleichen.
  • Die Die-Verbinder 76 befinden sich an einer Vorderseite 70F des Wafers 70. Die Die-Verbinder 76 können leitfähige Säulen, Pads oder dergleichen sein, an die externe Verbindungen hergestellt werden. Die Die-Verbinder 76 befinden sich in und/oder an der Interconnect-Struktur 74. Beispielsweise können die Die-Verbinder 76 Teil einer oberen Metallisierungsstruktur der Interconnect-Struktur 74 sein. Die Die-Verbinder 76 können aus einem Metall, wie etwa Kupfer, Aluminium oder dergleichen, gebildet sein und beispielsweise durch Plattieren oder dergleichen gebildet sein.
  • Die Dielektrikumschicht 78 befindet sich an der Vorderseite 70F des Wafers 70. Die Dielektrikumschicht 78 befindet sich in und/oder auf der Interconnect-Struktur 74. Die Dielektrikumschicht 78 kann zum Beispiel eine obere Dielektrikumschicht der Interconnect-Struktur 74 sein. Die Dielektrikumschicht 78 verkapselt die Die-Verbinder 76 seitlich. Die Dielektrikumschicht 78 kann ein Oxid, ein Nitrid, ein Karbid, ein Polymer oder dergleichen oder eine Kombination daraus sein. Die Dielektrikumschicht 78 kann beispielsweise durch Spincoating, Laminierung, chemische Gasphasenabscheidung (CVD) oder dergleichen gebildet werden. Zuerst kann die Dielektrikumschicht 78 die Die-Verbinder 76 vergraben, sodass die obere Fläche der Dielektrikumschicht 78 über den oberen Flächen der Die-Verbinder 76 liegt. Die Die-Verbinder 76 werden bei der Bildung des Wafers durch die Dielektrikumschicht 78 belichtet. Ein Entfernungsprozess kann auf die verschiedenen Schichten angewendet werden, um überschüssiges Material über den Die-Verbindern 76 zu entfernen. Der Entfernungsprozess kann ein Planarisierungsprozess sein, wie etwa ein chemisch-mechanisches Polieren (CMP), ein Rückätzprozess, Kombinationen davon oder dergleichen. Nach der Planarisierung sind die oberen Flächen der Die-Verbinder 76 und der Dielektrikumschicht 78 (innerhalb von Prozessschwankungen) komplanar und sind an der Vorderseite 70F des Wafers 70 belichtet. Wie nachfolgend genauer beschrieben, wird die planarisierte Vorderseite 70F des Wafers 70 mit anderen Vorrichtungen, wie etwa IC-Bauteilen, verbunden.
  • Die leitfähigen Durchkontaktierungen 80 erstrecken sich in die Interconnect-Struktur 74 und/oder das Substrat 72. Die leitfähigen Durchkontaktierungen 80 sind elektrisch mit Metallisierungsstrukturen der Interconnect-Struktur 74 gekoppelt. Die leitfähigen Durchkontaktierungen 80 werden manchmal auch als TSVs bezeichnet. Zur Bildung der leitfähigen Durchkontaktierungen 80 können beispielsweise Ausschnitte in der Interconnect-Struktur 74 und/oder dem Substrat 72 durch Ätzen, Fräsen, Lasertechniken, eine Kombination daraus und/oder dergleichen gebildet werden. In den Ausschnitten kann ein dünnes dielektrisches Material gebildet werden, z. B. durch ein Oxidationsverfahren. Eine dünne Sperrschicht kann in den Öffnungen konform abgeschieden werden, z. B. durch CVD, Atomlagenabscheidung (ALD), physische Gasphasenabscheidung (PVD), thermische Oxidation, eine Kombination daraus und/oder dergleichen. Die Sperrschicht kann aus einem Oxid, einem Nitrid, einem Karbid, Kombinationen daraus oder dergleichen gebildet werden. Über der Sperrschicht und in den Öffnungen kann ein leitfähiges Material aufgebracht werden. Das leitfähige Material kann durch einen elektrochemischen Beschichtungsprozess, CVD, ALD, PVD, eine Kombination daraus und/oder dergleichen gebildet werden. Beispiele für leitfähige Materialien sind Kupfer, Wolfram, Aluminium, Silber, Gold, eine Kombination daraus und/oder dergleichen. Überschüssiges leitfähiges Material und die Sperrschicht werden von einer Fläche der Interconnect-Struktur 74 oder des Substrats 72 entfernt, beispielsweise durch ein CMP. Verbleibende Abschnitte der Sperrschicht und des leitfähigen Materials bilden die leitfähigen Durchkontaktierungen 80.
  • IC-Bauteile 50 werden auf den Wafer 70 geklebt. In dieser Ausführungsform umfassen die IC-Bauteile 50 mehrere IC-Bauteile 50A, 50B, die in jeder der Package-Regionen 100A, 100B angeordnet sind. Die IC-Bauteile 50A, 50B können jeweils eine einzelne Funktion haben (z. B. eine Logikvorrichtung, eine Speichervorrichtung usw.), oder sie können mehrere Funktionen haben (z. B. ein SoC). In einer Ausführungsform sind die IC-Bauteile 50A Logikvorrichtungen und die IC-Bauteile 50B sind Speichervorrichtungen. In dieser Ausführungsform sind ein IC-Bauteil 50A (z. B. eine Logikvorrichtung) und ein IC-Bauteil 50B (z. B. eine Speichervorrichtung) in jeder der Package-Regionen 100A, 100B geklebt. In einer anderen Ausführungsform ist in jeder der Package-Regionen 100A, 100B ein einzelnes IC-Bauteil 50 geklebt.
  • Die IC-Bauteile 50 und der Wafer 70 werden durch Hybridkleben direkt Fläche auf Fläche geklebt, sodass die Vorderseiten 50F der IC-Bauteile 50 mit der Vorderseite 70F des Wafers 70 verbunden sind. Speziell werden die Dielektrikumschichten 58 des IC-Bauteils 50 mit der Dielektrikumschicht 78 des Wafers 70 durch Dielektrikum-zu-Dielektrikum-Kleben verklebt, ohne dass ein Klebematerial (z. B. ein Die-Attach-Film) verwendet wird, und die Die-Verbinder 56 der IC-Bauteile 50 werden mit den Die-Verbindern 76 des Wafers 70 durch Metall-zu-Metall-Kleben verklebt, ohne dass ein eutektisches Material (z. B. Lot) verwendet wird. Die Klebung kann eine Vorverklebung und ein Tempern umfassen. Während des Vorklebens wird eine geringe Presskraft aufgebracht, um die IC-Bauteile 50 gegen den Wafer 70 zu drücken. Die Vorverklebung wird bei einer niedrigen Temperatur, z. B. Raumtemperatur, ausgeführt, z. B. bei einer Temperatur im Bereich von etwa 15 °C bis etwa 30 °C, und nach der Vorverklebung werden die Dielektrikumschichten 58, 78 miteinander verklebt. Die Haftfestigkeit wird dann in einem anschließenden Temperschritt verbessert, bei dem die Dielektrikumschichten 58, 78 bei einer hohen Temperatur getempert werden, z. B. bei einer Temperatur im Bereich von etwa 100 °C bis etwa 450 °C. Nach dem Tempern werden Bindungen, wie etwa Schmelzbindungen, gebildet, die die Dielektrikumschichten 58, 78 miteinander verbinden. Die Bindungen können z. B. kovalente Bindungen zwischen dem Material der Dielektrikumschichten 58 und dem Material der Dielektrikumschicht 78 sein. Die Die-Verbinder 56, 76 sind mit einer Eins-zu-Eins-Entsprechung miteinander verbunden. Die Die-Verbinder 56, 76 können nach dem Vorverbinden in physischem Kontakt stehen oder sich ausdehnen, um während des Temperns in physischen Kontakt gebracht zu werden. Ferner vermischt sich während des Temperns das Material der Die-Verbinder 56, 76 (z. B. Kupfer), sodass auch Metall-Metall-Verbindungen entstehen. Daher sind die resultierenden Verbindungen zwischen den IC-Bauteilen 50 und dem Wafer 70 hybride Verbindungen, die sowohl Dielektrikum-zu-Dielektrikum-Bindungen als auch Metall-zu-Metall-Bindungen umfassen.
  • Die Breite jedes IC-Bauteils 50 ist geringer als die Breite des Wafers 70, sodass mehrere IC-Bauteile 50 auf den Wafer 70 geklebt werden können. Wie nachfolgend genauer beschrieben, können die IC-Bauteile 50A auch eine andere Breite aufweisen als die IC-Bauteile 50B. Wenn die IC-Bauteile 50 und der Wafer 70 durch Hybridkleben verbunden werden, bilden die Außenkanten 50E und die Innenkanten 50N der IC-Bauteile 50 eine Grenzfläche mit der planarisierten Fläche der Dielektrikumschicht 78. Die Außenkanten 50E der IC-Bauteile 50 sind die Kanten der IC-Bauteile 50 in jeder jeweiligen Package-Region 100A, 100B, die von anderen der IC-Bauteile 50 in der jeweiligen Package-Region 100A, 100B wegzeigen. Die inneren Kanten 50N der IC-Bauteile 50 sind die Kanten der IC-Bauteile 50 in jeder jeweiligen Package-Region 100A, 100B, die zu anderen der IC-Bauteile 50 in der jeweiligen Package-Region 100A, 100B weisen. Die Außenkanten 50E werden stark beansprucht, z. B. stärker als die Innenkanten 50N, was sich noch verstärken kann, wenn die IC-Bauteile 50 bei der anschließenden Verarbeitung mit einem Material verkapselt werden, das einen großen E-Modul und/oder einen großen Wärmeausdehnungskoeffizienten (WAK) aufweist. Eine übermäßige Belastung an den Außenkanten 50E kann die IC-Bauteile 50 (z. B. die Interconnect-Strukturen 54 und/oder die Dielektrikumschichten 58), den Wafer 70 (z. B. die Interconnect-Struktur 74 und/oder die Dielektrikumschicht 78) oder beides beschädigen. Beispielsweise kann es zu einer Delamination der Dielektrikumschichten 58, 78 kommen. Wie nachfolgend genauer beschrieben, werden um die Außenkanten 50E Schichten gebildet, um die Spannung an den Außenkanten 50E zu puffern. Der Ertrag und die Zuverlässigkeit der integrierten Schaltungspackages 100 kann so verbessert werden, insbesondere wenn die IC-Bauteile 50 anschließend verkapselt werden.
  • In 3 sind die Pufferschichten 108 an der Vorderseite 70F des Wafers 70 und um die IC-Bauteile 50 herum aufgebracht. Speziell wird eine Pufferschicht 108 um die IC-Bauteile 50 in jeder der Package-Regionen 100A, 100B verteilt. Die Pufferschichten 108 werden an Stellen gebildet, die hohen Belastungen ausgesetzt sind (z. B. die Außenkanten 50E der IC-Bauteile 50). Die Pufferschichten 108 sind aus einem Spannungsreduzierungsmaterial gebildet, das hilft, Spannungen an den Außenkanten 50E zu puffern (siehe 2). Das Spannungsreduzierungsmaterial umfasst ein Polymermaterial und umfasst optional Füllmaterialien und/oder ein Tensid. Das Polymermaterial kann ein Epoxid, ein Material auf Polyimidbasis, ein Material auf BCB-Basis, ein Silikonmaterial, ein Acrylmaterial oder dergleichen sein. Die Füllmaterialien sind aus einem Material gebildet, das mechanische Festigkeit und thermische Dispersion für die Pufferschichten 108 bietet, wie etwa Partikel aus Siliziumdioxid (Si02). Das Tensid kann Polyvinylalkohol oder dergleichen sein. Das Spannungsreduzierungsmaterial (umfassend das Polymermaterial, die Füllmaterialien und/oder das Tensid) kann durch Drucken (z. B. Tintenstrahldruck), Auftragen (z. B. Standardauftrag, Kippauftrag usw.), Spin-on-Beschichtung, Laminierung, Abscheidung oder dergleichen gebildet werden.
  • In dieser Ausführungsform weisen die Pufferschichten 108 Kehlabschnitte 108F und Lückenabschnitte 108G auf. Die Lückenabschnitte 108G sind in den Lücken zwischen den IC-Bauteilen 50 angeordnet. Die Kehlabschnitte 108F sind entlang der Außenkanten 50E der IC-Bauteile 50 angeordnet und erstrecken sich so. In anderen Ausführungsformen sind die Lückenabschnitte 108G weggelassen und die Pufferschichten 108 weisen nur die Kehlabschnitte 108F aus.
  • In dieser Ausführungsform weisen die Kehlabschnitte 108F und die Lückenabschnitte 108G gerade obere Flächen auf. In anderen Ausführungsformen weisen die Kehlabschnitte 108F und/oder die Lückenabschnitte 108G konkave obere Flächen auf. Die Arten der oberen Flächen können durch die Menge (z. B. das Volumen) des aufgetragenen Spannungsreduzierungsmaterials und dadurch bestimmt werden, ob ein Tensid im Spannungsreduzierungsmaterial umfasst ist. Wie nachfolgend genauer beschrieben, kann das Auftragen von weniger Spannungsreduzierungsmaterial und/oder das Umfassen eines Tensids konkave obere Flächen bilden.
  • In dieser Ausführungsform erstrecken sich die Pufferschichten 108 vollständig über die Seitenwände der IC-Bauteile 50, sodass keine Abschnitte der Seitenwände der IC-Bauteile 50 einem nachfolgend gebildeten Verkapselungsmaterial ausgesetzt sind (z. B. von diesem kontaktiert werden). In anderen Ausführungsformen können sich die Pufferschichten 108 teilweise bis zu den Seitenwänden der IC-Bauteile 50 erstrecken, sodass Abschnitte der Seitenwände der IC-Bauteile 50 dem anschließend gebildeten Verkapselungsmaterial ausgesetzt sind. Wie nachfolgend genauer beschrieben, kann das Auftragen von weniger Spannungsreduzierungsmaterial die Pufferschichten 108 so bilden, dass sie sich weniger über die Seitenwände der IC-Bauteile 50 erstrecken.
  • In 4 ist ein Verkapselungsmaterial 110 auf den verschiedenen Komponenten gebildet. Das Verkapselungsmaterial 110 wird aus einem Formmaterial oder einer Verbindung gebildet. Das Formmaterial umfasst ein Polymermaterial und umfasst optional Füllmaterialien. Das Polymermaterial kann ein Epoxid oder dergleichen sein. Die Füllmaterialien ist aus einem Material gebildet, das mechanische Festigkeit und thermische Dispersion für das Verkapselungsmaterial 110 bereitstellt, wie etwa Partikel aus Siliziumdioxid (SiO2). Das Formmaterial (umfassend das Polymermaterial und/oder die Füllmaterialien) kann durch Formpressen, Spritzpressen oder dergleichen gebildet werden. Das Polymermaterial des Verkapselungsmaterials 110 unterscheidet sich von dem Polymermaterial der Pufferschichten 108 und wird durch ein anderes Verfahren gebildet als das Spannungsreduzierungsmaterial der Pufferschichten 108. Das Verkapselungsmaterial 110 kann über der Vorderseite 70F des Wafers 70 gebildet werden, sodass die IC-Bauteile 50 und die Pufferschichten 108 vergraben oder abgedeckt werden. Das Verkapselungsmaterial 110 wird dann gehärtet. Ein Planarisierungsprozess kann ausgeführt werden, um die obere Fläche des Verkapselungsmaterials 110 zu planarisieren. Der Planarisierungsprozess kann ein chemisch-mechanisches Polieren (CMP), ein Rückätzverfahren, Kombinationen daraus oder dergleichen sein. In der illustrierten Ausführungsform bleiben die IC-Bauteiles 50 nach dem Planarisieren des Verkapselungsmaterials 110 bedeckt. In einer anderen Ausführungsform werden die IC-Bauteile 50 durch die Planarisierung des Verkapselungsmaterials 110 belichtet.
  • Das Verkapselungsmaterial 110 umgibt und schützt die IC-Bauteile 50. Das Formmaterial des Verkapselungsmaterial 110 weist jedoch einen höheren E-Modul und einen höheren WAK auf als das Dielektrikum der Dielektrikumschichten 58, 78. Die Ausdehnung des Verkapselungsmaterials 110 bei hohen Temperaturen kann Spannungen auf die IC-Bauteile 50 aufbringen, insbesondere an den Außenkanten 50E, wodurch die IC-Bauteile 50 und/oder der Wafer 70 beschädigt werden können. Die Pufferschichten 108 sind aus einem Spannungsreduzierungsmaterial gebildet, das bei hohen Temperaturen weicher ist als das Verkapselungsmaterial 110 und daher dazu beiträgt, Spannungen zu puffern, die von dem Verkapselungsmaterial 110 an den Außenkanten 50E (siehe 2) während der Ausdehnung verursacht werden. Das Spannungsreduzierungsmaterial der Pufferschichten 108 weist mehrere Eigenschaften auf, die es ihm ermöglichen, Spannungen aus dem Formmaterial des Verkapselungsmaterials 110 bei hohen Temperaturen effektiv zu puffern. Speziell weist das Spannungsreduzierungsmaterial der Pufferschichten 108 einen anderen E-Modul, einen anderen WAK, eine andere Füllmaterialladung (z. B. Menge der Füllmaterialien), eine andere durchschnittliche Füllmaterialpartikelgröße und eine andere Dehnung als das Formmaterial des Verkapselungsmaterial 110 auf.
  • Das Spannungsreduzierungsmaterial der Pufferschichten 108 weist einen niedrigeren E-Modul als das Formmaterial des Verkapselungsmaterials 110 auf. In einigen Ausführungsformen beträgt das E-Modul des Spannungsreduzierungsmaterials etwa 5 % bis etwa 90 % des E-Moduls des Formmaterials. Beispielsweise kann das Spannungsreduzierungsmaterial einen E-Modul im Bereich von ca. 0,001 GPa bis ca. 0,9 GPa aufweisen, und das Formmaterial kann einen E-Modul im Bereich von ca. 1 GPa bis ca. 2,5 GPa aufweisen.
  • Das Spannungsreduzierungsmaterial der Pufferschichten 108 hat einen ähnlichen oder größeren WAK als das Formmaterial des Verkapselungsmaterials 110. In einigen Ausführungsformen beträgt der WAK des Spannungsreduzierungsmaterials etwa 150 % bis etwa 500 % des WAK des Formmaterials. Beispielsweise kann das Spannungsreduzierungsmaterial einen WAK im Bereich von etwa 15 ppm/°C bis etwa 70 ppm/°C unterhalb seiner Glasübergangstemperatur (Tg) und einen WAK im Bereich von etwa 50 ppm/°C bis etwa 300 ppm/°C oberhalb seiner Tg aufweisen, und das Formmaterial kann einen WAK im Bereich von etwa 5 ppm/°C bis etwa 22 ppm/°C unterhalb seiner Tg und einen WAK im Bereich von etwa 22 ppm/°C bis etwa 60 ppm/°C oberhalb seiner Tg aufweisen.
  • Das Spannungsreduzierungsmaterial der Pufferschichten 108 hat eine geringere Füllmaterialladung als das Formmaterial des Verkapselungsmaterials 110 (wenn sowohl das Spannungsreduzierungsmaterial als auch das Formmaterial Füllmaterialien umfassen). In einigen Ausführungsformen beträgt die Füllmaterialladung des Spannungsreduzierungsmaterials etwa 0 % bis etwa 90 % der Füllmaterialladung des Formmaterials. Beispielsweise kann das Spannungsreduzierungsmaterial eine Füllmaterialladung im Bereich von etwa 0 % bis etwa 78 % aufweisen, und das Formmaterial kann eine Füllmaterialladung im Bereich von etwa 75 % bis etwa 92 % aufweisen.
  • Das Spannungsreduzierungsmaterial der Pufferschichten 108 weist eine kleinere durchschnittliche Füllmaterialpartikelgröße auf als das Formmaterial des Verkapselungsmaterials 110 (wenn sowohl das Spannungsreduzierungsmaterial als auch das Formmaterial Füllmaterialien umfassen). In einigen Ausführungsformen beträgt die durchschnittliche Füllmaterialpartikelgröße des Spannungsreduzierungsmaterials etwa 0,2 % bis etwa 60 % der durchschnittlichen Füllmaterialpartikelgröße des Formmaterials. Beispielsweise kann das Spannungsreduzierungsmaterial eine durchschnittliche Füllmaterialpartikelgröße im Bereich von etwa 0,01 µm bis etwa 10 µm aufweisen, und das Formmaterial kann eine durchschnittliche Füllmaterialpartikelgröße im Bereich von etwa 5 µm bis etwa 50 µm aufweisen.
  • Das Spannungsreduzierungsmaterial der Pufferschichten 108 weist eine größere Dehnung als das Formmaterial des Verkapselungsmaterials 110 auf. In einigen Ausführungsformen beträgt die Dehnung des Spannungsreduzierungsmaterials etwa 120 % bis etwa 5000 % der Dehnung des Formmaterials. Beispielsweise kann das Spannungsreduzierungsmaterial eine Dehnung im Bereich von ca. 2 %δ bis ca. 100 %δ aufweisen, und das Formmaterial kann eine Dehnung im Bereich von ca. 1,2 %δ bis ca. 5 %δ aufweisen.
  • Das Bilden des Spannungsreduzierungsmaterials der Pufferschichten 108 und des Formmaterials des Verkapselungsmaterials 110 mit einem E-Modul, einem WAK, einer Füllmaterialladung, einer durchschnittlichen Füllmaterialpartikelgröße und einer Dehnung in den oben besprochenen Bereichen ermöglicht es den Pufferschichten 108, genügend Spannung vom Verkapselungsmaterial 110 zu puffern, um eine Beschädigung der IC-Bauteile 50 und/oder des Wafers 70 an den Außenkanten 50E zu vermeiden. Wenn das Spannungsreduzierungsmaterial der Pufferschichten 108 und das Formmaterial des Verkapselungsmaterials 110 mit einem E-Modul, einem WAK, einer Füllmaterialladung, einer durchschnittlichen Füllmaterialpartikelgröße oder einer Dehnung außerhalb der oben besprochenen Bereiche gebildet werden, können die Pufferschichten 108 möglicherweise nicht genügend Spannung vom Verkapselungsmaterial 110 puffern, um eine Beschädigung der IC-Bauteile 50 und/oder des Wafers 70 an den Außenkanten 50E zu vermeiden.
  • Neben den oben beschriebenen unterschiedlichen Eigenschaften weisen die Pufferschichten 108 und das Verkapselungsmaterial 110 andere Eigenschaften auf als die Dielektrikumschichten 58, 78. Speziell weist das Dielektrikum der Dielektrikumschichten 58, 78 einen größeren E-Modul und ein geringeres WAK als das Spannungsreduzierungsmaterial der Pufferschichten 108 und auch das Formmaterial des Verkapselungsmaterials 110 auf. In einigen Ausführungsformen beträgt der E-Modul des Formmaterials etwa 3 % bis etwa 50 % des E-Moduls des Dielektrikums, und das E-Modul des Spannungsreduzierungsmaterials beträgt etwa 6 % bis etwa 30 % des E-Moduls des Dielektrikums. In einigen Ausführungsformen beträgt der WAK des Formmaterials etwa 500% bis etwa 2500% des WAK des Dielektrikums, und der WAK des Spannungsreduzierungsmaterials beträgt etwa 3000% bis etwa 30000% des WAK des Dielektrikums. In Fortsetzung des obigen Beispiels kann das Dielektrikum einen E-Modul im Bereich von etwa 30 GPa bis etwa 300 GPa und einen WAK im Bereich von etwa 0,3 ppm/°C bis etwa 5 ppm/°C aufweisen.
  • In 5 wird die Zwischenstruktur umgedreht (nicht illustriert), um die Verarbeitung der Rückseite 70B des Substrats 72 vorzubereiten. Die Zwischenstruktur kann auf ein Trägersubstrat 112 oder eine andere geeignete Trägerstruktur für die nachfolgende Verarbeitung gelegt werden. Beispielsweise kann das Trägersubstrat 112 an dem Verkapselungsmaterial 110 befestigt werden. Das Trägersubstrat 112 kann durch eine Trennschicht an dem Verkapselungsmaterial 110 befestigt sein. Die Trennschicht kann aus einem Material auf Polymerbasis gebildet werden, das nach der Verarbeitung zusammen mit dem Trägersubstrat 112 aus der Struktur entfernt werden kann. In einigen Ausführungsformen ist das Trägersubstrat 112 ein Substrat wie etwa ein Bulk-Halbleiter oder ein Glassubstrat. In einigen Ausführungsformen ist die Trennschicht ein thermisch ablösbares Material auf Epoxidbasis, das bei Erwärmung seine Klebeeigenschaft verliert, wie etwa eine Licht-in-Wärme-Umwandlungstrennbeschichtung (LTHC-Trennbeschichtung).
  • In 6 wird das Substrat 72 ausgedünnt, um die leitfähigen Durchkontaktierungen 80 zu belichten. Das Belichten der leitfähigen Durchkontaktierungen 80 kann durch einen Ausdünnungsprozess, wie etwa einen Schleifprozess, eine chemisch-mechanische Politur (CMP), eine Rückätzung, Kombinationen daraus oder dergleichen erfolgen. In der illustrierten Ausführungsform wird ein Ausschnittsprozess ausgeführt, um die Rückseite des Substrats 72 so ausschneiden, dass die leitfähigen Durchkontaktierungen 80 an der Rückseite 70B des Wafers 70 herausragen. Der Ausschnittsprozess kann z. B. ein geeigneter Rückätzprozess, chemisch-mechanisches Polieren (CMP) oder dergleichen sein. In einigen Ausführungsformen umfasst der Ausdünnungsprozess zum Belichten der leitfähigen Durchkontaktierungen 80 ein CMP, und die leitfähigen Durchkontaktierungen 80 ragen an der Rückseite 70B des Wafers 70 durch das während des CMP auftretende Dishing heraus. Auf der Rückseite des Substrats 72 wird dann eine Isolierschicht 114 gebildet, die die hervorstehenden Abschnitte der leitfähigen Durchkontaktierungen 80 umgibt. In einigen Ausführungsformen wird die Isolierschicht 114 aus einem siliziumhaltigen Isolator, wie etwa Siliziumnitrid, Siliziumoxid, Siliziumoxynitrid oder dergleichen, gebildet und kann durch ein geeignetes Abscheideverfahren, wie etwa Spin-Coating, CVD, plasmaunterstütztes CVD (PECVD), High-Density-Plasma-CVD (HDP-CVD) oder dergleichen, gebildet werden. Zunächst kann die Isolierschicht 114 die leitfähigen Durchkontaktierungen 80 vergraben. Ein Entfernungsprozess kann auf die verschiedenen Schichten angewendet werden, um überschüssiges Material über den leitfähigen Durchkontaktierungen 80 zu entfernen. Der Entfernungsprozess kann ein Planarisierungsprozess sein, wie etwa ein chemisch-mechanisches Polieren (CMP), ein Rückätzprozess, Kombinationen davon oder dergleichen. Nach der Planarisierung sind die belichteten Flächen der leitfähigen Durchkontaktierungen 80 und der Isolierschicht 114 komplanar (innerhalb von Prozessschwankungen) und sind auf der Rückseite 70B des Wafers 70 belichtet. In einer anderen Ausführungsform wird die Isolierschicht 114 weggelassen, und die belichteten Flächen des Substrats 72 und der leitfähigen Durchkontaktierungen 80 sind komplanar (innerhalb von Prozessschwankungen).
  • In 7 sind auf den belichteten Flächen der leitfähigen Durchkontaktierungen 80 und der Isolierschicht 114 (bzw. des Substrats 72, wenn die Isolierschicht 114 weggelassen wird) Under Bump Metallurgies (UBMs) 132 gebildet. Als Beispiel für das Bilden der UBMs 132 wird eine Seed-Schicht (nicht illustriert) über den belichteten Flächen der leitfähigen Durchkontaktierungen 80 und der Isolierschicht 114/Substrat 72 gebildet. In einigen Ausführungsformen ist die Seed-Schicht eine Metallschicht, bei der es sich um eine einzelne Schicht oder eine zusammengesetzte Schicht mit mehreren Unterschichten aus verschiedenen Materialien handeln kann. In einigen Ausführungsformen umfasst die Seed-Schicht eine Titanschicht und eine Kupferschicht über der Titanschicht. Die Seed-Schicht kann beispielsweise unter Verwendung von PVD oder dergleichen gebildet sein. Ein Fotolack wird dann auf der Seed-Schicht gebildet und strukturiert. Der Fotolack kann durch Spin-on-Beschichtung oder dergleichen gebildet und zur Strukturierung mit Licht belichtet werden. Die Struktur des Fotolacks entspricht den UBMs 132. Die Strukturierung bildet Öffnungen durch den Fotolack zum Belichten der Seed-Schicht. Ein leitfähiges Material wird in den Öffnungen des Fotolacks und an den belichteten Abschnitten der Seed-Schicht gebildet. Das leitfähige Material kann durch Plattierung, wie etwa durch Elektroplattierung oder elektrolose Plattierung oder dergleichen gebildet werden. Das leitfähige Material kann ein Metall, wie etwa Kupfer, Titan, Wolfram, Aluminium oder dergleichen umfassen. Dann werden der Fotolack und Abschnitte der Seed-Schicht, auf der das leitfähige Material nicht gebildet wird, entfernt. Der Fotolack kann durch einen annehmbaren Aschen- oder Stripping-Prozess entfernt werden, wie etwa durch Verwendung von Sauerstoffplasma oder dergleichen. Sobald der Fotolack entfernt ist, werden belichtete Abschnitte der Seed-Schicht entfernt, wie etwa durch einen akzeptablen Ätzprozess. Die verbleibenden Abschnitte der Seed-Schicht und des leitfähigen Materials bilden die UBMs 132.
  • Ferner sind an den UBMs 132 leitfähige Verbinder 136 gebildet. Die leitfähigen Verbinder 136 können Kugelgitterarray-Verbinder (BGA-Verbinder), Lötkugeln, Metallsäulen, „Controlled-Collapse-Chip-Connection“-Bumps (C4-Bumps), Mikrobumps, mit elektroloser Nickel-elektroloser Palladium-Immersionsgoldtechnik (ENEPIG) gebildete Bumps oder dergleichen sein. Die leitfähigen Verbinder 136 können ein leitfähiges Material wie Lötzinn, Kupfer, Aluminium, Gold, Nickel, Silber, Palladium, Zinn, dergleichen oder eine Kombination daraus umfassen. In einigen Ausführungsformen werden die leitfähigen Verbinder 136 durch anfängliches Bilden einer Lötschicht durch Verdampfung, Elektroplattieren, Drucken, Lotübertragung, Kugelplatzierung oder dergleichen gebildet. Sobald sich eine Lotschicht auf der Struktur gebildet hat, kann ein Aufschmelzen ausgeführt werden, um das Material in die gewünschte Bump-Form zu bringen. In einer anderen Ausführungsform umfassen die leitfähigen Verbinder 136 Metallsäulen (z. B. Kupfersäulen), die durch Sputtern, Drucken, galvanisches Beschichten, stromloses Beschichten, CVD oder dergleichen gebildet werden. Die Metallsäulen können lötfrei sein und haben im Wesentlichen vertikale Seitenwände. In einigen Ausführungsformen wird eine Metallabdeckschicht auf der oberen Fläche der Metallsäulen gebildet. Die Metallabdeckschicht kann Nickel, Zinn, Zinn-Blei, Gold, Silber, Palladium, Indium, Nickel-Palladium-Gold, Nickel-Gold, dergleichen oder eine Kombination daraus umfassen und kann durch einen Plattierungsprozess gebildet sein.
  • In 8 wird ein Träger-Debonding ausgeführt, um das Trägersubstrat 112 von dem Verkapselungsmaterial 110 zu lösen (debonden). In Ausführungsformen, bei denen das Trägersubstrat 112 durch eine Trennschicht an dem Verkapselungsmaterial 110 befestigt ist, umfasst das Debonding die Projektion eines Lichts, z. B. eines Laserlichts oder eines ultravioletten (UV) Lichts, auf die Trennschicht, sodass sich die Trennschicht unter der Wärme des Lichts zersetzt und das Trägersubstrat 112 entfernt werden kann. Die Struktur wird dann umgedreht und auf ein Band gelegt (nicht illustriert).
  • Das Verkapselungsmaterial 110 wird dann verdünnt, um die IC-Bauteile 50 zu belichten. Die Belichtung der IC-Bauteile 50 kann durch einen Ausdünnungsprozess, wie etwa einen Schleifprozess, eine chemisch-mechanische Politur (CMP), eine Rückätzung, Kombinationen daraus oder dergleichen erfolgen. Nach dem Ausdünnungsprozess sind die oberen Flächen des Verkapselungsmaterials 110 der IC-Bauteile 50 komplanar (innerhalb von Prozessschwankungen). Die Verdünnung wird so lange ausgeführt, bis eine gewünschte Menge des Verkapselungsmaterials 110 entfernt wurde. Auch wenn die Pufferschichten 108 die Außenkanten 50E vor Beanspruchung schützen, bietet das Verkapselungsmaterial 110 insgesamt mehr Schutz für die resultierenden integrierten Schaltungspackages 100 als die Pufferschichten 108. Auf diese Weise verbleibt nach dem Ausdünnen genügend von dem Verkapselungsmaterial 110 zurück, sodass die integrierten Schaltungspackages 100 mehr von dem Verkapselungsmaterial 110 (nach Volumen) umfassen als die Pufferschichten 108. In einigen Ausführungsformen beträgt das Volumen der Pufferschichten 108 etwa 2 % bis etwa 10 % des Volumens des Verkapselungsmaterials 110. Beispielsweise können die Pufferschichten 108 in jedem integrierten Schaltungspackage 100 ein Volumen im Bereich von etwa 0,26 mm3 bis etwa 1,3 mm3 haben, wenn das Verkapselungsmaterial 110 ein Volumen von etwa 13 mm3 aufweist. In dieser Ausführungsform sind die oberen Flächen der Kehlabschnitte 108F und der Lückenabschnitte 108G (siehe 3) sowie das Verkapselungsmaterial 110 ebenfalls komplanar (innerhalb von Prozessschwankungen). In anderen Ausführungsformen sind einige oder alle oberen Flächen der Pufferschichten 108 unterhalb der oberen Fläche des Verkapselungsmaterials 110 angeordnet.
  • In 9 wird ein Vereinzelungsprozess durch Schneiden entlang von Ritzlinienregionen, z. B. zwischen den Package-Regionen 100A, 100B, ausgeführt. Der Vereinzelungsprozess kann Sägen, Würfeln oder dergleichen umfassen. Beispielsweise kann der Vereinzelungsprozess das Sägen der Isolierschicht 114, des Verkapselungsmaterials 110, der Dielektrikumschicht 78, der Interconnect-Struktur 74 und des Substrats 72 umfassen. Der Vereinzelungsprozess vereinzelt die Package-Regionen 100A, 100B voneinander. Das daraus entstehende, vereinzelte integrierte Schaltungspackage 100 stammt aus einem der Package-Regionen 100A, 100B. Der Vereinzelungsprozess bildet Interposer 140 aus den vereinzelten Abschnitten des Wafers 70 und der Isolierschicht 114 (falls vorhanden). Jedes der integrierten Schaltungspackages 100 umfasst einen Interposer 140. Als Ergebnis des Vereinzelungsprozesses sind die äußeren Seitenwände des Interposers 140 und des Verkapselungsmaterials 110 seitlich deckungsgleich (innerhalb von Prozessschwankungen).
  • Das integrierte Schaltungspackage 100 wird dann umgedreht und mit Hilfe der leitfähigen Verbinder 136 auf einem Package-Substrat 200 befestigt. Das Package-Substrat 200 umfasst einen Substratkern 202, der aus einem Halbleitermaterial wie Silizium, Germanium, Diamant oder dergleichen hergestellt sein kann. Alternativ können Verbundmaterialien wie Siliziumgermanium, Siliziumkarbid, Galliumarsen, Indiumarsenid, Indiumphosphid, Siliziumgermaniumkarbid, Galliumarsenphosphid, Galliumindiumphosphid, Kombinationen daraus und ähnliches ebenfalls verwendet werden. Außerdem kann der Substratkern 202 ein SOI-Substrat sein. Allgemein umfasst ein SOI-Substrat eine Schicht eines Halbleitermaterials wie epitaktisches Silizium, Germanium, Siliziumgermanium, SOI, SGOI, oder Kombinationen daraus. Der Substratkern 202 ist in einer alternativen Ausführungsform ein Isolierkern, wie etwa ein glasfaserverstärkter Harzkern. Ein Beispiel für ein Kernmaterial ist Glasfaserharz, wie etwa FR4. Alternativen für das Kernmaterial umfassen Bismaleimidtriazinharz (BT-Harz) oder alternativ dazu andere Platinenmaterialien (PCB-Materialien) oder Filme. Für den Substratkern 202 können ein Aufbaufilm wie der Ajinomoto-Aufbaufilm (ABF) oder andere Laminate verwendet werden.
  • Der Substratkern 202 kann aktive und passive Vorrichtungen umfassen (nicht illustriert). Vorrichtungen wie Transistoren, Kondensatoren, Widerstände, Kombinationen daraus und ähnliches können verwendet werden, um die strukturellen und funktionalen Anforderungen des Systemdesigns zu erzeugen. Die Vorrichtungen können unter Verwendung beliebiger Verfahren gebildet werden.
  • Der Substratkern 202 kann auch Metallisierungsschichten und Durchkontaktierungen (nicht illustriert) und Bondpads 204 über den Metallisierungsschichten und Durchkontaktierungen umfassen. Die Metallisierungsschichten können über den aktiven und passiven Vorrichtungen gebildet sein und sind designt, die verschiedenen Vorrichtungen zum Bilden einer funktionalen Schaltungsanordnung verbinden. Die Metallisierungsschichten können aus abwechselnden Schichten aus dielektrischem Material (z. B. einem Dielektrikum mit niedrigem k-Wert) und leitfähigem Material (z. B. Kupfer) mit Durchkontaktierungen gebildet sein, die die Schichten aus leitfähigem Material miteinander verbinden, und können durch ein beliebiges geeignetes Verfahren (z. B. Abscheidung, Damaszen, Dual-Damaszen oder dergleichen) gebildet sein. In einigen Ausführungsformen ist der Substratkern 202 im Wesentlichen frei von aktiven und passiven Vorrichtungen.
  • Die leitfähigen Verbinder 136 werden aufgeschmolzen, um die UBMs 132 an den Bondpads 204 zu befestigen. Die leitfähigen Verbinder 136 verbinden das integrierte Schaltungspackage 100, umfassend die Metallisierungsstrukturen der Interconnect-Struktur 74, mit dem Package-Substrat 200, umfassend die Metallisierungsschichten im Substratkern 202. Daher ist das Package-Substrat 200 elektrisch mit den IC-Bauteilen 50 verbunden. In einigen Ausführungsformen können passive Vorrichtungen (z. B. flächenmontierte Vorrichtungen (SMDs), nicht illustriert) vor der Montage auf dem Package-Substrat 200 an dem integrierten Schaltungspackage 100 befestigt werden (z. B. mit den UBMs 132 verklebt). In solchen Ausführungsformen können die passiven Vorrichtungen auf dieselbe Fläche des integrierten Schaltungspackages 100 geklebt werden wie die leitfähigen Verbinder 136. In einigen Ausführungsformen können passive Vorrichtungen (z. B. SMDs, nicht illustriert) an dem Package-Substrat 200 befestigt werden, z. B. an den Bondpads 204.
  • In einigen Ausführungsformen wird eine Unterfüllung 206 zwischen dem integrierten Schaltungspackage 100 und dem Package-Substrat 200 gebildet, die die leitfähigen Verbinder 136 und die UBMs 132 umgibt. Die Unterfüllung 206 kann durch ein Kapillarflussverfahren nach dem Anbringen des integrierten Schaltungspackages 100 gebildet werden oder durch ein geeignetes Abscheideverfahren vor dem Befestigen des integrierten Schaltungspackages 100 gebildet werden. Die Unterfüllung 206 kann ein durchgehendes Material sein, das sich vom Package-Substrat 200 zum Interposer 140 (z. B. der Isolierschicht 114) erstreckt. Das Material der Unterfüllung 206 unterscheidet sich von dem Spannungsreduzierungsmaterial der Pufferschichten 108 und wird durch ein anderes Verfahren gebildet als das Spannungsreduzierungsmaterial der Pufferschichten 108.
  • Optional ist ein Wärmeverteiler 208 am integrierten Schaltungspackage 100 befestigt. Der Wärmeverteiler 208 kann aus einem Material mit hoher Wärmeleitfähigkeit, wie etwa Stahl, Edelstahl, Kupfer oder dergleichen oder Kombinationen daraus, gebildet sein. Der Wärmeverteiler 208 schützt das integrierte Schaltungspackage 100 und bildet einen Wärmepfad, um Wärme von den verschiedenen Komponenten des integrierten Schaltungspackages 100 (z. B. den IC-Bauteilen 50) abzuleiten. Der Wärmeverteiler 208 steht mit den IC-Bauteilen 50, dem Verkapselungsmaterial 110 und optional den Pufferschichten 108 in Kontakt.
  • 10 ist eine Querschnittsansicht eines integrierten Schaltungspackages nach einigen Ausführungsformen. Diese Ausführungsform ähnelt der in 9 beschriebenen Ausführungsform, wobei jedoch der Lückenabschnitt 108G eine konkave obere Fläche aufweist, während die Kehlabschnitte 108F gerade oberen Flächen aufweisen. Mindestens ein Abschnitt der oberen Fläche des Lückenabschnitts 108G ist daher unterhalb der oberen Fläche des Verkapselungsmaterials 110 angeordnet und darunter vergraben. Der Lückenabschnitt 108G kann mit einer konkaven oberen Fläche gebildet werden, indem weniger Spannungsreduzierungsmaterial der Pufferschicht 108 als bei der Ausführungsform von 9 aufgetragen wird. Beispielsweise kann das Volumen der Pufferschicht 108 in dieser Ausführungsform etwa 70 % bis etwa 95 % des Volumens der Pufferschicht 108 in der Ausführungsform von 9 betragen.
  • 11 ist eine Querschnittsansicht eines integrierten Schaltungspackages nach einigen Ausführungsformen. Diese Ausführungsform ähnelt der Ausführungsform, die mit Verweis auf 10 beschrieben ist, mit der Ausnahme, dass sich die Pufferschicht 108 nur teilweise über die Seitenwände der IC-Bauteile 50 erstreckt, sodass Abschnitte der Seitenwände der IC-Bauteile 50 dem Verkapselungsmaterial 110 ausgesetzt sind. Speziell bedeckt die Pufferschicht 108 die Seitenwände der Interconnect-Struktur 54 und einen Abschnitt der Seitenwände des Halbleitersubstrats 52 (siehe 1). Die oberen Flächen der Kehlabschnitte 108F und des Lückenabschnitts 108G sind daher unterhalb der oberen Fläche des Verkapselungsmaterials 110 angeordnet und in diese vergraben. Die Pufferschicht 108 kann so gebildet sein, dass sie sich nur teilweise an den Seitenwänden der IC-Bauteile 50 nach oben erstreckt, indem weniger Spannungsreduzierungsmaterial der Pufferschicht 108 als bei der Ausführungsform von 10 aufgetragen wird. Beispielsweise kann das Volumen der Pufferschicht 108 in dieser Ausführungsform etwa 50% bis etwa 80% des Volumens der Pufferschicht 108 in der Ausführungsform von 10 betragen. Ferner ist die Dicke T1 der Pufferschicht 108 größer als die Dicke T2 der Dielektrikumschicht 78, was zu einer weiteren Reduzierung der Spannung an den Außenkanten 50E beitragen kann.
  • 12 ist eine Querschnittsansicht eines integrierten Schaltungspackages nach einigen Ausführungsformen. Diese Ausführungsform ähnelt der Ausführungsform, die mit Verweis auf 10 beschrieben wurde, außer dass die Kehlabschnitte 108F und der Lückenabschnitt 108G jeweils konkave obere Flächen aufweisen. Mindestens ein Abschnitt der oberen Fläche des Lückenabschnitts 108G ist daher unterhalb der oberen Fläche des Verkapselungsmaterials 110 angeordnet und darunter vergraben. Die Kehlabschnitte 108F und der Lückenabschnitt 108G können mit konkaven oberen Flächen gebildet werden, indem weniger Spannungsreduzierungsmaterial der Pufferschicht 108 als bei der Ausführungsform von 10 aufgetragen wird und/oder indem ein Tensid in das Spannungsreduzierungsmaterial aufgenommen wird. Beispielsweise kann das Volumen der Pufferschicht 108 in dieser Ausführungsform etwa 50% bis etwa 70% des Volumens der Pufferschicht 108 in der Ausführungsform von 10 betragen. Auch in dieser Ausführungsform erstreckt sich die Pufferschicht 108 vollständig über die Seitenwände der IC-Bauteile 50, sodass keine Abschnitte der Seitenwände der IC-Bauteile 50 des Verkapselungsmaterials 110 ausgesetzt sind. Speziell bedeckt die Pufferschicht 108 die Seitenwände der Interconnect-Struktur 54 und die Seitenwände des Halbleitersubstrats 52 (siehe 1).
  • 13 ist eine Querschnittsansicht eines integrierten Schaltungspackages nach einigen Ausführungsformen. Diese Ausführungsform ähnelt der Ausführungsform, die mit Verweis auf 12 beschrieben ist, mit der Ausnahme, dass sich die Pufferschicht 108 nur teilweise über die Seitenwände der IC-Bauteile 50 erstreckt, sodass Abschnitte der Seitenwände der IC-Bauteile 50 dem Verkapselungsmaterial 110 ausgesetzt sind. Speziell bedeckt die Pufferschicht 108 die Seitenwände der Interconnect-Struktur 54 und einen Abschnitt der Seitenwände des Halbleitersubstrats 52 (siehe 1). Die oberen Flächen der Kehlabschnitte 108F und des Lückenabschnitts 108G sind daher unterhalb der oberen Fläche des Verkapselungsmaterials 110 angeordnet und in diese vergraben. Die Pufferschicht 108 kann so gebildet sein, dass sie sich nur teilweise an den Seitenwänden der IC-Bauteile 50 nach oben erstreckt, indem weniger Spannungsreduzierungsmaterial der Pufferschicht 108 als bei der Ausführungsform von 12 aufgetragen wird. Beispielsweise kann das Volumen der Pufferschicht 108 in dieser Ausführungsform etwa 50% bis etwa 80% des Volumens der Pufferschicht 108 in der Ausführungsform von 12 betragen. Die Dicke T1 der Pufferschicht 108 ist größer als die Dicke T2 der Dielektrikumschicht 78, was zu einer weiteren Reduzierung der Spannung an den Außenkanten 50E beitragen kann.
  • 14 ist eine Querschnittsansicht eines integrierten Schaltungspackages nach einigen Ausführungsformen. Diese Ausführungsform ähnelt der Ausführungsform, die mit Verweis auf 9 beschrieben ist, außer dass die Pufferschicht 108 zumindest teilweise zwischen dem Interposer 140 und jeder der IC-Bauteile 50 angeordnet ist. Die IC-Bauteile 50 weisen sich verjüngende Seitenwände auf, deren Breite in einer Richtung zunimmt, die sich von den Rückseiten der IC-Bauteile 50 zu den Vorderseiten der IC-Bauteile 50 erstreckt. Die IC-Bauteile 50 können mit sich verjüngenden Seitenwänden gebildet werden, indem ein Zuschnittprozess an den Kanten des Halbleitersubstrats 52 und/oder der Interconnect-Struktur 54 (siehe 1) ausgeführt wird, bevor die IC-Bauteile 50 mit dem Interposer 140 verbunden werden. Der Zuschnittprozess einen mechanischen, Laser- oder Plasmasägeprozess umfassen. Das Bilden der IC-Bauteile 50 mit sich verjüngenden Seitenwänden kann dazu beitragen, die Spannung an den Außenkanten 50E weiter zu reduzieren.
  • 15 ist eine Querschnittsansicht eines integrierten Schaltungspackages nach einigen Ausführungsformen. Diese Ausführungsform ähnelt der Ausführungsform, die mit Verweis auf 9 beschrieben ist, außer dass mehrere integrierte Schaltungspackages 100 auf demselben Package-Substrat 200 befestigt sind und ein und derselbe Wärmeverteiler 208 an jedem der integrierten Schaltungspackages 100 befestigt ist. In einer Ausführungsform ist die resultierende Vorrichtung ein Multi-Chip-Modul-Package (MCM-Package), wobei jedoch die Ausführungsformen auch auf andere 3DIC-Packages angewendet werden können. Zwischen dem Package-Substrat 200 und jedem der integrierten Schaltungspackages 100 kann eine gleiche Unterfüllung 206 gebildet werden.
  • 16A bis 16E sind Draufsichten von integrierten Schaltungspackages nach verschiedenen Ausführungsformen. Es sind mehrere Layouts für die Pufferschicht 108 illustriert. Wie in den Ansichten von oben gezeigt ist, weisen die IC-Bauteile 50 vier Ecken 50C und vier Seitenwände 50S auf, wobei sich jede Seitenwand 50S zwischen zwei Ecken 50C erstreckt. Wie ebenfalls deutlicher zu sehen ist, können die IC-Bauteile 50A in mehreren Richtungen größere Breiten als die IC-Bauteile 50B aufweisen.
  • In 16A sind sowohl die Kehlabschnitte 108F als auch der Lückenabschnitt 108G nach dem Ausdünnen des Verkapselungsmaterials 110 durch das Verkapselungsmaterial 110 belichtet. 16A kann eine Draufsicht auf die Ausführungsform von 9 sein. In dieser Ausführungsform erstrecken sich die belichteten Kehlabschnitte 108F um die Ecken 50C der IC-Bauteile 50 und erstrecken sich kontinuierlich entlang der Seitenwände 50S der IC-Bauteile 50.
  • In 16B sind einige der Kehlabschnitte 108F nach dem Verdünnen des Verkapselungsmaterials 110 durch das Verkapselungsmaterial 110 hindurch belichtet, aber der Lückenabschnitt 108G bleibt nach dem Verdünnen des Verkapselungsmaterials 110 bedeckt. 16B kann eine Draufsicht auf die Ausführungsform von 10 sein. In dieser Ausführungsform erstrecken sich die belichteten Kehlabschnitte 108F um die Ecken 50C der IC-Bauteile 50 und erstrecken sich diskontinuierlich entlang der Seitenwände 50S der IC-Bauteile 50.
  • In 16C sind weder die Kehlabschnitte 108F noch der Lückenabschnitt 108G durch das Verkapselungsmaterial 110 belichtet, sondern bleiben nach dem Ausdünnen des Verkapselungsmaterials 110 bedeckt. 16C kann eine Draufsicht auf die Ausführungsformen der 11 und 13 sein.
  • In 16D ist der Lückenabschnitt 108G nach dem Verdünnen des Verkapselungsmaterials 110 durch das Verkapselungsmaterial 110 belichtet, aber die Kehlabschnitte 108F bleiben nach dem Verdünnen des Verkapselungsmaterials 110 bedeckt. 16D kann eine Draufsicht auf die Ausführungsform von 9 sein.
  • In 16E sind einige der Kehlabschnitte 108F nach dem Verdünnen des Verkapselungsmaterials 110 durch das Verkapselungsmaterial 110 hindurch belichtet, aber der Lückenabschnitt 108G bleibt nach dem Verdünnen des Verkapselungsmaterials 110 bedeckt. 16E kann eine Draufsicht auf die Ausführungsform von 10 sein. In dieser Ausführungsform umfasst die Pufferschicht 108 erste Abschnitte 108A, die aus einem ersten Polymermaterial gebildet sind, und zweite Abschnitte 108B, die aus einem zweiten Polymermaterial gebildet sind. Die ersten Abschnitte 108A können die Abschnitte um die Außenkanten 50E der IC-Bauteile 50 sein. Die zweiten Abschnitte 108B können die Abschnitte um die Innenkanten 50N der IC-Bauteile 50 sein. Das erste Polymermaterial und das zweite Polymermaterial ähneln jeweils dem oben für 3 besprochenen Spannungsreduzierungsmaterial und sind voneinander unterschiedliche Spannungsreduzierungsmaterialien. Beispielsweise können die ersten Abschnitte 108A einen geringeren E-Modul/CTE aufweisen als die zweiten Abschnitte 108B. In anderen Worten, in den Ausführungsformen der 16A bis 16D umfasst die Pufferschicht 108 ein einziges Spannungsreduzierungsmaterial, aber in der Ausführungsform von 16E umfasst die Pufferschicht 108 mehrere Spannungsreduzierungsmaterialien. Die Spannungsreduzierungsmaterialien können auf der Grundlage des gewünschten Ausmaßes der Spannungspufferung in den verschiedenen Regionen der integrierten Schaltungspackages 100 ausgewählt werden.
  • Ausführungsformen können Vorteile erreichen. Wenn die IC-Bauteile 50 durch Hybridkleben direkt auf den Wafer 70 geklebt werden, kann die Ausdehnung des Verkapselungsmaterials 110 bei hohen Temperaturen Spannungen auf die IC-Bauteile 50 ausüben, insbesondere an den Außenkanten 50E, wodurch die IC-Bauteile 50 und/oder der Wafer 70 beschädigt werden können. Beispielsweise kann es zu einer Delamination der Dielektrikumschichten 58, 78 kommen. Die Pufferschichten 108 helfen, Spannungen in Regionen der integrierten Schaltungspackages 100 zu puffern, die hohen Spannungen ausgesetzt sind, wie etwa die Außenkanten 50E der IC-Bauteile 50. Speziell sind die Pufferschichten 108 aus einem Spannungsreduzierungsmaterial gebildet, das sich bei hohen Temperaturen weniger stark ausdehnt als das Verkapselungsmaterial 110 und somit dazu beiträgt, Spannungen zu puffern, die von dem Verkapselungsmaterial 110 während der Ausdehnung verursacht werden. Die integrierten Schaltungspackages 100 können während der Herstellung, z. B. beim Testen, wiederholt hohen Temperaturen ausgesetzt sein. Die Bildung der Pufferschichten 108 trägt dazu bei, die integrierten Schaltungspackages 100 während der Hochtemperaturverarbeitung zu schützen, was die Ausbeute und Zuverlässigkeit der integrierten Schaltungspackages 100 verbessert.
  • In einer Ausführungsform umfasst ein Verfahren: Verbinden eines ersten IC-Bauteils und eines zweiten IC-Bauteil mit einem Interposer mit Dielektrikum-zu-Dielektrikum-Bindungen und mit Metall-zu-Metall-Bindungen; Bilden eines Spannungsreduzierungsmaterials um das erste IC-Bauteil und das zweite IC-Bauteil, wobei das Spannungsreduzierungsmaterial einen ersten E-Modul aufweist; Verkapseln des Spannungsreduzierungsmaterials, das erste IC-Bauteil und das zweite IC-Bauteil mit einem Formmaterial, wobei das Formmaterial einen zweiten E-Modul aufweist, wobei der erste E-Modul kleiner als der zweite E-Modul ist; und Verdünnen des Formmaterials, um das erste IC-Bauteil und das zweite IC-Bauteil zu belichten.
  • In einigen Ausführungsformen des Verfahrens umfasst das Spannungsreduzierungsmaterial ein erstes Polymermaterial und das Formmaterial ein zweites Polymermaterial, wobei sich das erste Polymermaterial von dem zweiten Polymermaterial unterscheidet. In einigen Ausführungsformen des Verfahrens umfasst das Spannungsreduzierungsmaterial ferner erste Füllmaterialien und das Formmaterial außerdem zweite Füllmaterialien. In einigen Ausführungsformen des Verfahrens umfasst das Spannungsreduzierungsmaterial ferner ein Tensid. In einigen Ausführungsformen des Verfahrens ist das erste Polymermaterial ein erstes Epoxid, ein auf Polyimid basierendes Material, ein auf Benzocyclobuten (BCB) basierendes Material, ein Silikonmaterial oder ein Acrylmaterial, und das zweite Polymermaterial ist ein zweites Epoxid. In einigen Ausführungsformen des Verfahrens weist das Spannungsreduzierungsmaterial einen Lückenabschnitt und Kehlabschnitte auf, wobei der Lückenabschnitt zwischen dem ersten IC-Bauteil und dem zweiten IC-Bauteil angeordnet ist, die Kehlabschnitte entlang der Außenkanten des ersten IC-Bauteils und des zweiten IC-Bauteils angeordnet sind, wobei der Lückenabschnitt nach dem Ausdünnen des Formmaterials belichtet wird und wobei die Kehlabschnitte nach dem Ausdünnen des Formmaterials belichtet werden. In einigen Ausführungsformen des Verfahrens weist das Spannungsreduzierungsmaterial einen Lückenabschnitt und Kehlabschnitte auf, wobei der Lückenabschnitt zwischen dem ersten IC-Bauteil und dem zweiten IC-Bauteil angeordnet ist, die Kehlabschnitte entlang der Außenkanten des ersten IC-Bauteils und des zweiten IC-Bauteils angeordnet sind, wobei der Lückenabschnitt nach dem Ausdünnen des Formmaterials bedeckt bleibt und wobei die Kehlabschnitte nach dem Ausdünnen des Formmaterials bedeckt bleiben. In einigen Ausführungsformen des Verfahrens weist das Spannungsreduzierungsmaterial einen Lückenabschnitt und Kehlabschnitte auf, wobei der Lückenabschnitt zwischen dem ersten IC-Bauteil und dem zweiten IC-Bauteil angeordnet ist, die Kehlabschnitte entlang der Außenkanten des ersten IC-Bauteils und des zweiten IC-Bauteils angeordnet sind, wobei der Lückenabschnitt nach dem Ausdünnen des Formmaterials belichtet wird und wobei die Kehlabschnitte nach dem Ausdünnen des Formmaterials bedeckt bleiben. In einigen Ausführungsformen des Verfahrens weist das Spannungsreduzierungsmaterial einen Lückenabschnitt und Kehlabschnitte auf, wobei der Lückenabschnitt zwischen dem ersten IC-Bauteil und dem zweiten IC-Bauteil angeordnet ist, die Kehlabschnitte entlang der Außenkanten des ersten IC-Bauteils und des zweiten IC-Bauteils angeordnet sind, wobei der Lückenabschnitt nach dem Ausdünnen des Formmaterials bedeckt bleibt und wobei die Kehlabschnitte nach dem Ausdünnen des Formmaterials belichtet werden.
  • In einer Ausführungsform umfasst eine Vorrichtung: einen Interposer; ein erstes IC-Bauteil, das mit Dielektrikum-zu-Dielektrikum-Bindungen und mit Metall-zu-Metall-Bindungen mit dem Interposer verklebt ist; ein zweites IC-Bauteil, das mit Dielektrikum-zu-Dielektrikum-Bindungen und mit Metall-zu-Metall-Bindungen mit dem Interposer verklebt ist; eine Pufferschicht um das erste IC-Bauteil und das zweite IC-Bauteil herum, wobei die Pufferschicht ein Spannungsreduzierungsmaterial mit einem ersten E-Modul umfasst; und ein Verkapselungsmaterial um die Pufferschicht, das erste IC-Bauteil und das zweite IC-Bauteil, wobei das Verkapselungsmaterial ein Formmaterial mit einem zweiten E-Modul umfasst, wobei der erste E-Modul kleiner als der zweite E-Modul ist.
  • In einigen Ausführungsformen der Vorrichtung weist das Spannungsreduzierungsmaterial einen ersten Wärmeausdehnungskoeffizienten und das Formmaterial einen zweiten Wärmeausdehnungskoeffizienten auf, wobei der erste Wärmeausdehnungskoeffizient größer als der zweite Wärmeausdehnungskoeffizient ist. In einigen Ausführungsformen der Vorrichtung umfasst das Spannungsreduzierungsmaterial erste Füllmaterialien mit einer ersten Füllmaterialladung und das Formmaterial umfasst zweite Füllmaterialien mit einer zweiten Füllmaterialladung, wobei die erste Füllmaterialladung geringer als die zweite Füllmaterialladung ist. In einigen Ausführungsformen der Vorrichtung umfasst das Spannungsreduzierungsmaterial erste Füllmaterialien mit einer ersten durchschnittlichen Füllmaterialpartikelgröße und das Formmaterial umfasst zweite Füllmaterialien mit einer zweiten durchschnittlichen Füllmaterialpartikelgröße, wobei die erste durchschnittliche Füllmaterialpartikelgröße kleiner als die zweite durchschnittliche Füllmaterialpartikelgröße ist. In einigen Ausführungsformen der Vorrichtung weist das Spannungsreduzierungsmaterial eine erste Dehnung und das Formmaterial eine zweite Dehnung auf, wobei die erste Dehnung kleiner als die zweite Dehnung ist.
  • In einer Ausführungsform umfasst eine Vorrichtung: einen Interposer; ein erstes IC-Bauteil, das mit Dielektrikum-zu-Dielektrikum-Bindungen und mit Metall-zu-Metall-Bindungen mit dem Interposer verklebt ist; ein zweites IC-Bauteil, das mit Dielektrikum-zu-Dielektrikum-Bindungen und mit Metall-zu-Metall-Bindungen mit dem Interposer verklebt ist; eine Pufferschicht mit einem Lückenabschnitt und Kehlabschnitten, wobei der Lückenabschnitt zwischen dem ersten IC-Bauteil und dem zweiten IC-Bauteil angeordnet ist, wobei die Kehlabschnitte entlang äußerer Kanten des ersten IC-Bauteils und des zweiten IC-Bauteils angeordnet sind; und ein Verkapselungsmaterial um die Pufferschicht, das erste IC-Bauteil und das zweite IC-Bauteil herum, wobei das Verkapselungsmaterial einen anderen E-Modul, einen anderen Wärmeausdehnungskoeffizienten, eine andere Füllmaterialladung und eine andere durchschnittliche Füllmaterialpartikelgröße sowie eine andere Dehnung als die Pufferschicht aufweist.
  • In einigen Ausführungsformen der Vorrichtung weist der Lückenabschnitt eine konkave obere Fläche auf und die Kehlabschnitte weisen konkave obere Flächen auf. In einigen Ausführungsformen der Vorrichtung weist der Lückenabschnitt eine gerade obere Fläche auf und die Kehlabschnitte weisen gerade obere Flächen auf. In einigen Ausführungsformen der Vorrichtung weist der Lückenabschnitt eine konkave obere Fläche auf und die Kehlabschnitte weisen gerade obere Flächen auf. In einigen Ausführungsformen der Vorrichtung umfasst die Pufferschicht ein einzelnes Spannungsreduzierungsmaterial. In einigen Ausführungsformen der Vorrichtung umfasst die Pufferschicht mehrere Spannungsreduzierungsmaterialien.
  • Obiges beschreibt Merkmale mehrerer Ausführungsformen, mit denen Fachleute auf dem Gebiet die Aspekte dieser Offenbarung besser verstehen. Fachleute auf dem Gebiet sollten verstehen, dass sie diese Offenbarung leicht als Grundlage für das Design oder die Änderung anderer Prozesse und Strukturen verwenden können, um dieselben Zwecke auszuführen und/oder dieselben Vorteile der hierin eingeführten Ausführungsformen zu erreichen. Fachleute auf dem Gebiet sollten außerdem verstehen, dass solche entsprechenden Konstruktionen nicht vom Geist und Umfang dieser Offenbarung abweichen und dass sie verschiedene Änderungen, Ersetzungen und Abänderungen hieran vornehmen können, ohne vom Geist und Umfang dieser Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 63/070468 [0001]

Claims (20)

  1. Verfahren, umfassend: Verbinden eines ersten IC-Bauteils und eines zweiten IC-Bauteil mit einem Interposer mit Dielektrikum-zu-Dielektrikum-Bindungen und mit Metall-zu-Metall-Bindungen; Bilden eines Spannungsreduzierungsmaterials um das erste IC-Bauteil und das zweite IC-Bauteil, wobei das Spannungsreduzierungsmaterial einen ersten E-Modul aufweist; Verkapseln des Spannungsreduzierungsmaterials, das erste IC-Bauteil und das zweite IC-Bauteil mit einem Formmaterial, wobei das Formmaterial einen zweiten E-Modul aufweist, wobei der erste E-Modul kleiner als der zweite E-Modul ist; und Verdünnen des Formmaterials, um das erste IC-Bauteil und das zweite IC-Bauteil zu belichten.
  2. Verfahren aus Anspruch 1, wobei das Spannungsreduzierungsmaterial ein erstes Polymermaterial umfasst und das Formmaterial ein zweites Polymermaterial umfasst, wobei das erste Polymermaterial von dem zweiten Polymermaterial verschieden ist.
  3. Verfahren aus Anspruch 2, wobei das Spannungsreduzierungsmaterial ferner erste Füllmaterialien und das Formmaterial weiterhin zweite Füllmaterialien umfasst.
  4. Verfahren aus Anspruch 2 oder 3, wobei das Spannungsreduzierungsmaterial ferner ein Tensid umfasst.
  5. Verfahren aus einem der Ansprüche 2 bis 4, wobei das erste Polymermaterial ein erstes Epoxid, ein auf Polyimid basierendes Material, ein auf Benzocyclobuten (BCB) basierendes Material, ein Silikonmaterial oder ein Acrylmaterial, und das zweite Polymermaterial ein zweites Epoxid ist.
  6. Verfahren aus einem der Ansprüche 1 bis 5, wobei das Spannungsreduzierungsmaterial einen Lückenabschnitt und Kehlabschnitte aufweist, wobei der Lückenabschnitt zwischen dem ersten IC-Bauteil und der zweiten integrierten Schaltungsvorrichtung angeordnet ist, wobei die Kehlabschnitte entlang der Außenkanten des ersten IC-Bauteils und der zweiten integrierten Schaltungsvorrichtung angeordnet sind, wobei der Lückenabschnitt nach dem Verdünnen des Formmaterials belichtet wird und wobei die Kehlabschnitte nach dem Verdünnen des Formmaterials belichtet werden.
  7. Verfahren aus einem der Ansprüche 1 bis 5, wobei das Spannungsreduzierungsmaterial einen Lückenabschnitt und Kehlabschnitte aufweist, wobei der Lückenabschnitt zwischen dem ersten IC-Bauteil und der zweiten integrierten Schaltungsvorrichtung angeordnet ist, wobei die Kehlabschnitte entlang der Außenkanten des ersten IC-Bauteils und der zweiten integrierten Schaltungsvorrichtung angeordnet sind, wobei der Lückenabschnitt nach dem Verdünnen des Formmaterials bedeckt bleibt und wobei die Kehlabschnitte nach dem Verdünnen des Formmaterials bedeckt bleiben.
  8. Verfahren aus einem der Ansprüche 1 bis 5, wobei das Spannungsreduzierungsmaterial einen Lückenabschnitt und Kehlabschnitte aufweist, wobei der Lückenabschnitt zwischen dem ersten IC-Bauteil und der zweiten integrierten Schaltungsvorrichtung angeordnet ist, wobei die Kehlabschnitte entlang der Außenkanten des ersten IC-Bauteils und der zweiten integrierten Schaltungsvorrichtung angeordnet sind, wobei der Lückenabschnitt nach dem Verdünnen des Formmaterials belichtet wird und wobei die Kehlabschnitte nach dem Verdünnen des Formmaterials bedeckt bleiben.
  9. Verfahren aus einem der Ansprüche 1 bis 5, wobei das Spannungsreduzierungsmaterial einen Lückenabschnitt und Kehlabschnitte aufweist, wobei der Lückenabschnitt zwischen dem ersten IC-Bauteil und der zweiten integrierten Schaltungsvorrichtung angeordnet ist, wobei die Kehlabschnitte entlang der Außenkanten des ersten IC-Bauteils und der zweiten integrierten Schaltungsvorrichtung angeordnet sind, wobei der Lückenabschnitt nach dem Verdünnen des Formmaterials bedeckt bleibt und wobei die Kehlabschnitte nach dem Verdünnen des Formmaterials belichtet sind.
  10. Vorrichtung, aufweisend: einen Interposer; ein erstes IC-Bauteil, das mit Dielektrikum-zu-Dielektrikum-Bindungen und mit Metall-zu-Metall-Bindungen mit dem Interposer verklebt ist; ein zweites IC-Bauteil, das mit Dielektrikum-zu-Dielektrikum-Bindungen und mit Metall-zu-Metall-Bindungen mit dem Interposer verklebt ist; eine Pufferschicht um das erste IC-Bauteil und das zweite IC-Bauteil herum, wobei die Pufferschicht ein Spannungsreduzierungsmaterial mit einem ersten E-Modul aufweist; und ein Verkapselungsmaterial um die Pufferschicht, die erste integrierte Schaltungsvorrichtung und die zweite integrierte Schaltungsvorrichtung, wobei das Verkapselungsmaterial ein Formmaterial mit einem zweiten E-Modul aufweist, wobei der erste E-Modul kleiner als der zweite E-Modul ist.
  11. Vorrichtung aus Anspruch 10, wobei das Spannungsreduzierungsmaterial einen ersten Wärmeausdehnungskoeffizienten und das Formmaterial einen zweiten Wärmeausdehnungskoeffizienten aufweist, wobei der erste Wärmeausdehnungskoeffizient größer als der zweite Wärmeausdehnungskoeffizient ist.
  12. Vorrichtung aus Anspruch 10 oder 11, wobei das Spannungsreduzierungsmaterial erste Füllmaterialien mit einer ersten Füllmaterialladung und das Formmaterial zweite Füllmaterialien mit einer zweiten Füllmaterialladung aufweist, wobei die erste Füllmaterialladung kleiner als die zweite Füllmaterialladung ist.
  13. Vorrichtung nach einem der Ansprüche 10 bis 12, wobei das Spannungsreduzierungsmaterial erste Füllmaterialien mit einer ersten durchschnittlichen Füllmaterialpartikelgröße aufweist und das Formmaterial zweite Füllmaterialien mit einer zweiten durchschnittlichen Füllmaterialpartikelgröße aufweist, wobei die erste durchschnittliche Füllmaterialpartikelgröße kleiner als die zweite durchschnittliche Füllmaterialpartikelgröße ist.
  14. Vorrichtung nach einem der Ansprüche 10 bis 13, wobei das Spannungsreduzierungsmaterial eine erste Dehnung und das Formmaterial eine zweite Dehnung aufweist, wobei die erste Dehnung kleiner als die zweite Dehnung ist.
  15. Vorrichtung, aufweisend: einen Interposer; ein erstes IC-Bauteil, das mit Dielektrikum-zu-Dielektrikum-Bindungen und mit Metall-zu-Metall-Bindungen mit dem Interposer verklebt ist; ein zweites IC-Bauteil, das mit Dielektrikum-zu-Dielektrikum-Bindungen und mit Metall-zu-Metall-Bindungen mit dem Interposer verklebt ist; eine Pufferschicht mit einem Lückenabschnitt und Kehlabschnitten, wobei der Lückenabschnitt zwischen dem ersten IC-Bauteil und dem zweiten IC-Bauteil angeordnet ist, wobei die Kehlabschnitte entlang äußerer Kanten des ersten IC-Bauteils und des zweiten IC-Bauteils angeordnet sind; und ein Verkapselungsmaterial um die Pufferschicht, das erste IC-Bauteil und das zweite IC-Bauteil herum, wobei das Verkapselungsmaterial einen anderen E-Modul, einen anderen Wärmeausdehnungskoeffizienten, eine andere Füllmaterialladung und eine andere durchschnittliche Füllmaterialpartikelgröße sowie eine andere Dehnung als die Pufferschicht aufweist.
  16. Vorrichtung aus Anspruch 15, wobei der Lückenabschnitt eine konkave obere Fläche aufweist und die Kehlabschnitte konkave oberen Flächen aufweisen.
  17. Vorrichtung aus Anspruch 15, wobei der Lückenabschnitt eine gerade obere Fläche aufweist und die Kehlabschnitte gerade oberen Flächen aufweisen.
  18. Vorrichtung aus Anspruch 15, wobei der Lückenabschnitt eine konkave obere Fläche aufweist und die Kehlabschnitte gerade oberen Flächen aufweisen.
  19. Vorrichtung nach einem der Ansprüche 15 bis 18, wobei die Pufferschicht ein einziges Spannungsreduzierungsmaterial aufweist.
  20. Vorrichtung nach einem der Ansprüche 15 bis 19, wobei die Pufferschicht mehrere Spannungsreduzierungsmaterialien aufweist.
DE102021100133.1A 2020-08-26 2021-01-07 Integriertes schaltungspackage und verfahren Pending DE102021100133A1 (de)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202063070468P 2020-08-26 2020-08-26
US63/070,468 2020-08-26
US17/139,192 2020-12-31
US17/139,192 US11469197B2 (en) 2020-08-26 2020-12-31 Integrated circuit package and method

Publications (1)

Publication Number Publication Date
DE102021100133A1 true DE102021100133A1 (de) 2022-03-03

Family

ID=78893045

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102021100133.1A Pending DE102021100133A1 (de) 2020-08-26 2021-01-07 Integriertes schaltungspackage und verfahren

Country Status (5)

Country Link
US (3) US11469197B2 (de)
KR (1) KR102622314B1 (de)
CN (1) CN113809018B (de)
DE (1) DE102021100133A1 (de)
TW (1) TWI796640B (de)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10840227B2 (en) * 2017-11-02 2020-11-17 Taiwan Semiconductor Manufacturing Company, Ltd. Under-bump-metallization structure and redistribution layer design for integrated fan-out package with integrated passive device
US11239136B1 (en) * 2020-07-28 2022-02-01 Taiwan Semiconductor Manufacturing Company, Ltd. Adhesive and thermal interface material on a plurality of dies covered by a lid
US12057402B2 (en) * 2020-09-18 2024-08-06 Intel Corporation Direct bonding in microelectronic assemblies
CN112908947A (zh) * 2021-01-18 2021-06-04 上海先方半导体有限公司 一种塑封封装结构及其制造方法
US20230064162A1 (en) * 2021-08-30 2023-03-02 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor Device and Methods of Manufacture
CN114551409A (zh) * 2022-04-28 2022-05-27 之江实验室 用于提高多芯粒晶圆集成可靠性的混合键合结构和方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8797057B2 (en) 2011-02-11 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. Testing of semiconductor chips with microbumps
US9443783B2 (en) 2012-06-27 2016-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC stacking device and method of manufacture
US9299649B2 (en) 2013-02-08 2016-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. 3D packages and methods for forming the same
US8993380B2 (en) 2013-03-08 2015-03-31 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for 3D IC package
US9281254B2 (en) 2014-02-13 2016-03-08 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming integrated circuit package
US9425126B2 (en) 2014-05-29 2016-08-23 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy structure for chip-on-wafer-on-substrate
US9496189B2 (en) 2014-06-13 2016-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked semiconductor devices and methods of forming same
US9847317B2 (en) * 2014-07-08 2017-12-19 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of packaging semiconductor devices and packaged semiconductor devices
US9461018B1 (en) 2015-04-17 2016-10-04 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out PoP structure with inconsecutive polymer layer
US9666502B2 (en) 2015-04-17 2017-05-30 Taiwan Semiconductor Manufacturing Company, Ltd. Discrete polymer in fan-out packages
US9735131B2 (en) 2015-11-10 2017-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-stack package-on-package structures
JP2017167058A (ja) * 2016-03-17 2017-09-21 セイコーエプソン株式会社 電子デバイス、電子デバイスの製造方法、電子機器および移動体
US10153222B2 (en) * 2016-11-14 2018-12-11 Taiwan Semiconductor Manufacturing Company, Ltd. Package structures and methods of forming the same
US10522449B2 (en) * 2017-04-10 2019-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. Packages with Si-substrate-free interposer and method forming same
US11101209B2 (en) * 2017-09-29 2021-08-24 Taiwan Semiconductor Manufacturing Company, Ltd. Redistribution structures in semiconductor packages and methods of forming same
US10510634B2 (en) * 2017-11-30 2019-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure and method
US11824040B2 (en) * 2019-09-27 2023-11-21 Taiwan Semiconductor Manufacturing Company, Ltd. Package component, electronic device and manufacturing method thereof
US11404342B2 (en) * 2019-10-29 2022-08-02 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure comprising buffer layer for reducing thermal stress and method of forming the same

Also Published As

Publication number Publication date
US11469197B2 (en) 2022-10-11
CN113809018B (zh) 2024-09-06
US20230387057A1 (en) 2023-11-30
CN113809018A (zh) 2021-12-17
US11817410B2 (en) 2023-11-14
US20220068856A1 (en) 2022-03-03
TW202209509A (zh) 2022-03-01
KR102622314B1 (ko) 2024-01-05
KR20220026996A (ko) 2022-03-07
US20220375890A1 (en) 2022-11-24
TWI796640B (zh) 2023-03-21

Similar Documents

Publication Publication Date Title
DE102018116743B4 (de) Halbleiter-Bauelement und Verfahren
DE102019117762B4 (de) Integriertes schaltungspackage und verfahren
DE102018116729B3 (de) Halbleiter-Bauelement-Package und Verfahren
DE102017117815B4 (de) Struktur eines Halbleitergehäuses und Herstellungsverfahren
DE102020104147B4 (de) Halbleiter-bauelemente und verfahren zu deren herstellung
DE102018112657A1 (de) Halbleitergehäuse und verfahren zu seinem herstellen
DE102019103729B4 (de) Halbleiter-package und verfahren
DE102018130035B4 (de) Package und verfahren
DE102021100133A1 (de) Integriertes schaltungspackage und verfahren
DE102021102836A1 (de) Integriertes schaltungspackage und verfahren
DE102021113639B3 (de) Integriertes schaltungs-package und verfahren zum bilden desselben
DE102020114141B4 (de) Integriertes schaltungspackage und verfahren
DE102020113988B4 (de) Integrierter-schaltkreis-package und verfahren
DE102018124848B4 (de) Package-Struktur und Verfahren
DE102021102227B4 (de) Wärmeableitung bei Halbleiter-Packages und Verfahren zum Ausbilden derselben
DE102019114984B4 (de) Package für integrierte schaltungen und verfahren
DE102021109273A1 (de) Halbleiter die-package und verfahren zu dessen herstellung
DE102020130996A1 (de) Halbleiter-package und verfahren zu dessen herstellung
DE102021103541A1 (de) Ic-package und verfahren
DE102021112200A1 (de) Integriertes schaltungspackage und verfahren
DE102021117899B3 (de) Verfahren zur herstellung eines integrierten schaltungs-packages
DE102020108481B4 (de) Halbleiter-Die-Package und Herstellungsverfahren
DE102021114099A1 (de) Halbleiter-package und verfahren zu dessen herstellung
DE102021119243A1 (de) Geformte dies in halbleiterpackages und deren herstellungsverfahren
DE102021120389A1 (de) Halbleiterpackage und verfahren, um dieses herzustellen

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication