DE102021108156A1 - Halbleiter-package und verfahren zur bildung derselben - Google Patents

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Hsien-Wei Chen
Ming-Fa Chen
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

Ein Package enthält ein erstes Halbleitersubstrat; einen IC-Die, der mit dem ersten Halbleitersubstrat durch eine dielektrische Bindung verbunden ist; eine Formmasse über dem ersten Halbleitersubstrat und um den IC-Die; und eine Umverteilungsstruktur über dem ersten Halbleitersubstrat und dem IC-Die, wobei die Umverteilungsstruktur elektrisch mit dem IC-Die verbunden ist. Der IC-Die enthält ein zweites Halbleitersubstrat, und wobei das zweite Halbleitersubstrat eine erste Seitenwand, eine zweite Seitenwand und eine dritte Seitenwand gegenüber der ersten Seitenwand und der zweiten Seitenwand umfasst, und die zweite Seitenwand gegenüber der ersten Seitenwand versetzt ist.

Description

  • PRIORITÄTSANSPRUCH UND QUERVERWEIS
  • Diese Anmeldung beansprucht den Vorteil der vorläufigen US-Anmeldung Nr. 63/140,290 , eingereicht am Freitag, 22. Januar 2021, die hierin durch Bezugnahme aufgenommen wird.
  • HINTERGRUND
  • Die Halbleiterindustrie hat aufgrund von ständigen Verbesserungen der Integrationsdichte bei einer Vielzahl von elektronischen Bauelementen (z. B. Transistoren, Dioden, Widerständen, Kondensatoren usw.) ein rasches Wachstum erfahren. Größtenteils ist die Verbesserung der Integrationsdichte auf wiederholte Verringerungen der Mindestgröße von Strukturelementen zurückzuführen, wodurch auf einer gegebenen Fläche mehr Komponenten integriert werden können. Mit dem steigenden Bedarf nach einer Verkleinerung von elektronischen Vorrichtungen ist eine Nachfrage nach raumsparenderen und kreativeren Aufbau- und Verbindungstechniken für Halbleiterdies entstanden. Ein Beispiel für solche Aufbau- und Verbindungstechniksysteme ist die Package-on-Package-Technologie (PoP-Technologie). Bei einer PoP-Vorrichtung ist ein oberes Halbleiter-Package auf ein unteres Halbleiter-Package gestapelt, um einen hohen Integrationsgrad und eine hohe Bauelementdichte zu erhalten. Die PoP-Technologie ermöglicht im Allgemeinen die Herstellung von Halbleiterbauelementen mit verbesserten Funktionalitäten und geringem Platzbedarf auf einer Leiterplatte (PCB, en: printed circuit board).
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung werden am besten anhand der folgenden detaillierten Beschreibung verständlich, wenn diese in Verbindung mit den beigefügten Figuren gelesen wird. Es sei noch angemerkt, dass entsprechend der üblichen Branchenpraxis verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zur Klarheit der Diskussion beliebig vergrößert oder verkleinert sein.
    • 1 veranschaulicht eine Querschnittsansicht eines Dies einer integrierten Schaltung gemäß einigen Ausführungsformen.
    • Die 2, 3, 4, 5A, 5B, 6A, 6B, 6C, 7, 8, 9, 10, 11, 12A, 12B und 12C veranschaulichen Querschnittsansichten von Zwischenschritten während eines Prozesses zum Bilden einer Package-Komponente gemäß einigen Ausführungsformen.
    • 13, 14A und 14B veranschaulichen Querschnittsansichten der Bildung und Implementierung von Bauelementstapeln gemäß einigen Ausführungsformen.
  • DETAILLIERTE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele unterschiedliche Ausführungsformen bzw. Ausführungsbeispiele zum Implementieren unterschiedlicher Merkmale der Erfindung bereit. Um die vorliegende Offenbarung zu vereinfachen, werden nachstehend konkrete Beispiele für Komponenten und Anordnungen beschrieben. Diese sind natürlich lediglich Ausführungsbeispiele und sollen nicht einschränkend sein. Zum Beispiel kann die Bildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, bei welchen das erste und das zweite Merkmal in direktem Kontakt ausgebildet werden, und auch Ausführungsformen umfassen, bei welchen zusätzliche Merkmale derart zwischen dem ersten und dem zweiten Merkmal ausgebildet werden können, dass das erste und das zweite Merkmal möglicherweise nicht in direktem Kontakt sind. Außerdem kann die vorliegende Offenbarung in den verschiedenen Beispielen Bezugszeichen und/oder Buchstaben wiederholen. Diese Wiederholung dient der Einfachheit und Klarheit und gibt an sich keine Beziehung zwischen den verschiedenen diskutierten Ausführungsformen und/oder Ausgestaltungen vor.
  • Ferner können räumlich relative Begriffe wie „unter“, „unterhalb“, „untere/r/s“, „über“, „obere/r/s“ und dergleichen hier zur Vereinfachung der Beschreibung verwendet werden, um die Beziehung eines Elementes oder Merkmals zu einem anderen Element (anderen Elementen) oder Merkmal(en), wie in den Figuren veranschaulicht, zu beschreiben. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren gezeigten Ausrichtung unterschiedliche Ausrichtungen der Vorrichtung im Gebrauch oder Betrieb umfassen. Der Gegenstand kann anders ausgerichtet sein (um 90 Grad gedreht oder in anderen Ausrichtungen), und die vorliegend verwendeten räumlich relativen Beschreibungen können ebenso entsprechend interpretiert werden.
  • In Übereinstimmung mit einigen Ausführungsformen umfasst ein Halbleiter-Package einen geformten Die, der mit einem Bulk-Halbleitersubstrat, wie z. B. einem Bulk-Siliziumsubstrat oder ähnlichem, verbunden ist. Das Halbleitersubstrat kann das Volumen des Halbleitermaterials im Package erhöhen, um die Wärmeableitung zu verbessern. Außerdem ist das Halbleitersubstrat nicht in einer Formmasse eingekapselt, und durch den Einschluss des Halbleitersubstrats wird das Volumen der Formmasse im Halbleiter Package nicht wesentlich erhöht. Dadurch können Defekte, die mit einem erhöhten Volumen der Formmasse einhergehen, wie z. B. eine schlechte Verzugskontrolle oder ähnliches, vermieden werden.
  • 1 veranschaulicht eine Querschnittsansicht von IC-Dies 50 in Übereinstimmung mit einigen Ausführungsformen. Die IC-Dies 50 werden bei der nachfolgenden Verarbeitung so verschaltet und gekapselt, dass ein IC-Package bzw. ein integrierter Schaltungsbaustein ausgebildet wird. Jeder IC-Die 50 kann ein Logik-Chip (z. B. eine zentrale Verarbeitungseinheit (CPU, en: central processing unit)), eine Grafikverarbeitungseinheit (GPU, en: graphics processing unit), ein System-on-Chip (SoC), ein Anwendungsprozessor (AP, en: application processor), ein Mikrocontroller usw.), ein Speicher-Chip (z. B. ein Chip eines dynamischen Direktzugriffsspeichers (DRAM)), ein Die eines statischen Direktzugriffsspeichers (SRAM) usw.), ein Energieverwaltungs-Die (z. B. ein Die einer integrierten Energieverwaltungsschaltung (PMIC, en: power management integrated circuit), ein Hochfrequenz-Die (HF-Die), ein Sensor-Die, ein Die eines mikro-elektromechanischen Systems (MEMS, en: micro-electro-mechanicalsystem), ein Signalverarbeitungs-Die (z. B. Die zur digitalen Signalverarbeitung (DSP, en: digital signal processing), ein Front-End-Die (z. B. Analog-Front-End-Dies (AFE-Chips, en: analog front-end dies)), Ähnliches oder eine Kombination davon sein.
  • Die IC-Dies 50 können in einem Wafer 70 gebildet werden, der verschiedene mehrfache IC-Dies 50 enthalten kann, die durch Auskleidungsbereiche 55 getrennt sind. Die IC-Dies 50 können gemäß geeigneten Herstellungsprozessen bearbeitet werden, um integrierte Schaltungen auszubilden. Beispielsweise kann jeder IC-Die 50 ein Halbleitersubstrat 52, wie dotiertes oder undotiertes Silicium, oder eine aktive Schicht eines Halbleiter-auf-Isolator-Substrats (SOI-Substrats, en: semiconductor-on-insulator substrate) aufweisen. Das Halbleitersubstrat 52 kann andere Halbleitermaterialien, wie Germanium; einen Verbindungshalbleiter, einschließlich Siliciumcarbid, Galliumarsenid, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; einen Legierungshalbleiter, einschließlich SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP, oder Kombinationen davon aufweisen. Andere Substrate, wie mehrschichtige Substrate oder Gradientensubstrate, können ebenfalls verwendet werden. Das Halbleitersubstrat 52 weist eine aktive Fläche (z. B. in 1 die nach oben weisende Fläche), mitunter als Vorderseite bezeichnet, und eine nichtaktive Fläche (z. B. in 1 die nach unten weisende Fläche), mitunter als Rückseite bezeichnet, auf.
  • An der Vorderfläche des Halbleitersubstrats 52 können Vorrichtungen 54 (durch einen Transistor repräsentiert) ausgebildet sein. Die Bauelemente 54 können aktive Bauelemente (z. B. Transistoren, Dioden usw.), Kondensatoren, Widerstände usw. sein. Ein Zwischenschichtdielektrikum (ILD) 56 befindet sich über der vorderen Oberfläche des Halbleitersubstrats 52. Das ILD 56 umgibt und bedeckt die Vorrichtungen 54. Das ILD 56 kann eine oder mehrere dielektrische Schichten aufweisen, die aus Materialien wie Phosphorsilicatglas (PSG), Borosilicatglas (BSG), bordotiertem Phosphorsilicatglas (BPSG), undotiertem Silicatglas (USG) oder dergleichen ausgebildet sind.
  • Leitfähige Kontaktpfropfen 58 erstrecken sich durch das ILD 56, um die Vorrichtungen 54 elektrisch und physisch zu koppeln. Wenn beispielsweise die Vorrichtungen 54 Transistoren sind, können die leitfähigen Kontaktpfropfen 58 die Gates und die Source-/Drain-Bereiche der Transistoren koppeln. Die leitfähigen Kontaktpfropfen 58 können aus Wolfram, Kobalt, Nickel, Kupfer, Silber, Gold, Aluminium, Ähnlichem oder Kombinationen davon ausgebildet sein. Über dem ILD 56 und den leitfähigen Kontaktpfropfen 58 ist eine Verschaltungsstruktur 60 angeordnet. Die Verschaltungsstruktur 60 verschaltet die Vorrichtungen 54 miteinander, um eine integrierte Schaltung auszubilden. Die Verschaltungsstruktur 60 kann beispielsweise von Metallisierungsstrukturen in dielektrischen Schichten auf dem ILD 56 ausgebildet werden. Die Metallisierungsstrukturen umfassen metallische Leitungen und Durchkontaktierungen, die in einer oder mehreren dielektrischen Schichten mit niedrigem k-Wert ausgebildet sind. Die Metallisierungsstrukturen der Verschaltungsstruktur 60 sind durch die leitfähigen Kontaktpfropfen 58 mit den Vorrichtungen 54 elektrisch leitend gekoppelt.
  • Die IC-Dies 50 weisen ferner Pads 62, wie Aluminiumpads, für externe Anschlüsse auf. Die Pads 62 befinden sich auf der aktiven Seite des IC-Dies 50, wie in und/oder auf der Verschaltungsstruktur 60. Ein oder mehrere Passivierungsfilme 64 sind auf dem IC-Die 50 angeordnet, wie auf Abschnitten der Verschaltungsstruktur 60 und den Pads 62. Durch die Passivierungsfilme 64 hindurch erstrecken sich Öffnungen zu den Pads 62. Durch die Öffnungen in den Passivierungsfilmen 64 hindurch erstrecken sich Die-Verbinder 66, wie leitfähige Säulen (beispielsweise aus einem Metall wie Kupfer ausgebildet), und sind physisch und elektrisch mit entsprechenden der Pads 62 gekoppelt. Die Die-Verbinder 66 können beispielsweise durch Plattieren oder dergleichen ausgebildet sein. Die Die-Verbinder 66 koppeln die jeweiligen integrierten Schaltungen die IC-Dies 50 elektrisch leitend.
  • Optional können Lötbereiche (z. B. Lötperlen oder Lötkontakthügel) auf den Pads 62 angeordnet sein. Die Lötperlen können verwendet werden, um an dem IC-Die 50 Prüfungen mit Messsonden (CP-Prüfungen, en: chip probe testing) durchzuführen. An dem IC-Die 50 können CP-Prüfungen durchgeführt werden, um sich zu vergewissern, ob jeder IC-Die 50 ein erwiesenermaßen fehlerfreier Die (KGD, en: known good die) ist. Somit werden nur IC-Dies 50, die KGDs sind, der nachfolgenden Verarbeitung unterzogen und werden verschaltet und gekapselt, während die Dies, die bei der CP-Prüfung durchfallen, nicht verschaltet und gekapselt werden. Nach dem Prüfen können die Lötbereiche in nachfolgenden Verarbeitungsschritten entfernt werden.
  • Die dielektrische Schicht 68 kann (muss aber nicht) auf der aktiven Seite des IC-Dies 50 sein, wie auf den Passivierungsfilmen 64 und den Die-Verbindern 66. Die dielektrische Schicht 68 kapselt die Die-Verbinder 66 seitlich, und die dielektrische Schicht 68 ist seitlich an den IC-Die 50 angrenzend. Zunächst kann die dielektrische Schicht 68 die Die-Verbinder 66 vergraben, sodass sich die oberste Fläche der dielektrischen Schicht 68 über den obersten Flächen der Die-Verbinder 66 befindet. Bei einigen Ausführungsformen, bei denen Lötbereiche auf den Die-Verbindern 66 angeordnet sind, kann die dielektrische Schicht 68 auch die Lötbereiche vergraben. Alternativ können die Lötbereiche vor dem Bilden der dielektrischen Schicht 68 entfernt werden.
  • Die dielektrische Schicht 68 kann ein Polymer, wie PBO, Polyimid, BCB oder dergleichen; ein Nitrid, wie Siliciumnitrid oder dergleichen; ein Oxid, wie Siliciumoxid, PSG, BSG, BPSG oder dergleichen; Ähnliches oder eine Kombination davon sein. Die dielektrische Schicht 68 kann beispielsweise durch Schleuderbeschichten, Laminierung, chemische Gasphasenabscheidung (CVD) oder dergleichen ausgebildet werden. Bei einigen Ausführungsformen werden die Die-Verbinder 66 bei der Bildung des IC-Dies 50 durch die dielektrische Schicht 68 hindurch freigelegt. Bei einigen Ausführungsformen bleiben die Die-Verbinder 66 vergraben und werden während eines nachfolgenden Prozesses zum Packaging des integrierten Schaltkreisdies 50 freigelegt. Bei dem Freilegen der Die-Verbinder 66 können möglicherweise auf dem Die-Verbinder 66 vorhandene Lötbereiche entfernt werden.
  • Die 2 bis 6C veranschaulichen die Zwischenschritte des Vereinzelns der IC-Dies 50 vom Wafer 70 gemäß einigen Ausführungsformen. In 2 ist ein Trägersubstrat 102 vorgesehen, und auf dem Trägersubstrat 102 ist ein Bondfilm 104 ausgebildet. Das Trägersubstrat 102 kann ein Glasträgersubstrat, ein keramisches Trägersubstrat oder dergleichen sein. Das Trägersubstrat 102 kann ein Wafer sein, sodass auf dem Trägersubstrat 102 mehrere Packages gleichzeitig ausgebildet werden können.
  • Der Bondfilm 104 kann über dem Trägersubstrat 102 abgeschieden werden. Der Bondfilm 104 kann Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid oder ähnlichem umfassen, und der Bondfilm 104 kann durch eines geeigneten Abscheidungsprozesses wie chemische Gasphasenabscheidung (CVD), physikalische Gasphasenabscheidung (PVD), Atomlagenabscheidung (ALD) oder ähnlichem abgeschieden werden. Optional kann dann ein Planarisierungsschritt durchgeführt werden, um eine obere Oberfläche des Bondfilms 104 zu ebnen, so dass der Bondfilm 104 einen hohen Grad an Ebenheit aufweist.
  • Der Wafer 70, der die IC-Dies 50 umfasst, ist durch eine Bondschicht 105 an dem Trägersubstrat 102 und dem Bondfilm 104 angebracht. Die Bondschicht 105 kann aus einem ähnlichen Material wie die Bondschicht 104 gebildet werden, und der Bondfilm 105 kann auf einer Vorderseitenoberfläche des Wafers 70 unter Verwendung eines ähnlichen Verfahrens wie der Bondfilm 104 abgeschieden werden. Beispielsweise kann der Bondfilm 105 über der dielektrischen Schicht 68 des Wafers 70 durch CVD, PVD, ALD o. ä. abgeschieden werden.
  • Der Wafer 70 ist mit der Vorderseite nach unten angebracht, so dass die Vorderseiten des Wafers 70 dem Trägersubstrat 102 zugewandt sind und der Bondfilm 105 direkt mit der Bondschicht 104 durch eine Oxid-zu-Oxid-Bindung oder dergleichen verbunden ist. Ein beispielhafter Bondprozess beginnt mit dem Aufbringen einer Oberflächenbehandlung auf eine oder mehrere der Bondschichten 104 oder 105. Die Oberflächenbehandlung kann eine Plasmabehandlung beinhalten, die in einer Vakuumumgebung durchgeführt werden kann. Nach der Plasmabehandlung kann die Oberflächenbehandlung außerdem einen Reinigungsprozess (z. B. eine Spülung mit entionisiertem Wasser o. Ä.) umfassen, der auf eine oder mehrere der Bondschichten 104 oder 105 angewendet werden kann. Der Bondprozess kann dann mit dem Ausrichten des Wafers 70 auf dem Trägersubstrat 102 fortgesetzt werden. Als nächstes beinhaltet der Bondprozess einen Vorbondschritt, bei dem die Bondschicht 105 des Wafers 70 in Kontakt mit der Bondschicht 104 auf dem Trägersubstrat 102 gebracht wird. Der dem Bonden vorausgehende Schritt kann bei Raumtemperatur (z. B. zwischen ungefähr 21 °C und ungefähr 25 °C) ausgeführt werden. Der Bondprozess wird fortgesetzt mit der Durchführung eines Glühvorgangs, beispielsweise bei einer Temperatur zwischen etwa 150°C und etwa 400°C für eine Dauer zwischen etwa 0,5 Stunden und etwa 3 Stunden, so dass zwischen den Bondschichten 104 und 105 Oxid-Oxid-Bindungen gebildet werden.
  • In 3 wird der Wafer 70 ausgedünnt. Der Ausdünnungsprozess kann ein mechanisches Polieren, ein CMP-Verfahren, ein Rückätzverfahren o. Ä. umfassen, das auf das Substrat 52 des Wafers 70 angewendet wird. In nachfolgenden Prozessen kann eine Formmasse um die vereinzelten Matrizen 50 des Wafers 70 gebildet werden. Dementsprechend kann durch das Ausdünnen des Wafers 70 das Volumen der anschließend verwendeten Formmasse reduziert werden, um den Verzug besser zu kontrollieren. Außerdem kann das Ausdünnen der Wafer 70 Defekte (z. B. Delamination), die aus nachfolgenden Vereinzelungsprozessen resultieren, erleichtern und reduzieren. Nach dem Ausdünnen kann der Wafer 70 eine Dicke T1 in einem Bereich von ca. 150 µm bis ca. 200 µm aufweisen. Es wurde beobachtet, dass die Wärmeableitung im resultierenden Package nicht ausreichend ist, wenn der Wafer 70 über diesen Bereich hinaus ausgedünnt wird (z. B. wenn die Dicke T1 weniger als etwa 150 µm beträgt). Es wurde beobachtet, dass bei einer zu geringen Ausdünnung des Wafers 70 (z. B. wenn die Dicke T1 größer als ca. 200 µm ist), überschüssige Formmasse zum Verkapseln der Dies 50 verwendet wird und das resultierende Package eine schlechte Verzugskontrolle aufweist.
  • Wie in 3 weiter veranschaulicht, wird auf der Rückseite des Wafers 70 ein Bondfilm 118 abgeschieden. Der Bondfilm 118 kann unter Verwendung eines ähnlichen Verfahrens abgeschieden werden und aus einem ähnlichen Material wie der oben beschriebene Bondfilm 104 gebildet werden. In einigen Ausführungsformen kann der Bondfilm 118 eine Dicke T2 in einem Bereich von etwa_1.000Å_ bis etwa_5.000Å _aufweisen.
  • In 4 können der Bondfilm 118 und das Substrat 52 der Wafer 70 strukturiert werden, um Vertiefungen 119 in Auskleidungsbereichen 55 zu bilden. Die Strukturierung der Vertiefungen 119 kann beispielsweise durch eine Kombination aus Photolithographie und Ätzen erfolgen. Der Ätzprozess kann in einigen Ausführungsformen ein Trockenätzprozess sein, und der Ätzprozess kann außerdem anisotrop sein. Nach dem Ätzen kann ein optionaler Reinigungsprozess angewendet werden, um Ätzrückstände und andere Verunreinigungen von den Oberflächen des Substrats 52 abzubauen, die durch die Vertiefungen 119 freigelegt werden. Die resultierenden Vertiefungen 119 können eine Breite W1 in einem Bereich von ca. 60 µm bis ca. 100 µm haben. Die Vertiefungen können geformt werden, um ein verbessertes Seitenwandprofil (z. B. senkrechter) zu erhalten, Abplatzungen zu reduzieren und die Delamination in nachfolgenden Vereinzelungsprozessen zu verringern.
  • In 5A wird die Package-Komponente 100 dann umgedreht und auf einen Rahmen 119 gesetzt. Das Trägersubstrat 102, die Bondschicht 104 und die Bondschicht 105 können dann durch Schleifen, Ätzen (z. B. Nassätzen), CMP, Kombinationen davon oder Ähnliches abgebaut werden, um die dielektrische Schicht 68 der Wafer 70 freizulegen.
  • Die IC-Dies 50 werden dann vom Wafer 70 abgetrennt. In einigen Ausführungsformen beinhaltet die Vereinzelung das Anlegen eines Messers 120 an die Auskleidungsbereiche 55, um die Wafer 70 bis zu den Vertiefungen 70 zu sägen oder zu schneiden. Dadurch wird ein Zwischenraum 121 zwischen benachbarten IC-Dies 50 gebildet, und die IC-Dies 50 werden voneinander getrennt. In einigen Ausführungsformen ist die Klinge 120 auf eine Mitte der Vertiefungen 119 ausgerichtet, so dass die Kerben 121 symmetrisch zu den Vertiefungen 119 sind. In anderen Ausführungsformen kann 120 von der Mitte der Vertiefungen 119 versetzt sein, so dass die Kerben asymmetrisch zu den Vertiefungen 119 sind. Während des Sägens kann sich eine Position des Blattes 120 in einer seitlichen Richtung um etwa 5 µm oder weniger verschieben, und die resultierenden Kerben 121 können eine Breite W2 in einem Bereich von etwa 40 µm bis etwa 60 µm haben.
  • 5B veranschaulicht eine Ansicht des Wafers 70 von oben nach unten. Wie veranschaulicht, ist jede der Matrizen 50 von einem Dichtungsring 57 umgeben. Die Dies sind durch die Auskleidungsbereiche 55 getrennt. Die Breite W2 der Kerben 121 kann kleiner sein als die Breite W1 der Vertiefungen 119. Weitere Konfigurationen sind ebenfalls möglich.
  • Die 6A bis 6C veranschaulichen Detailansichten der Dies 50 nach der Vereinzelung gemäß einigen Ausführungsformen. 6A veranschaulicht einen Die 50, der aus einem symmetrischen Vereinzelungsprozess resultiert, bei dem die Klinge 120 auf die Mittelpunkte der Vertiefungen 119 ausgerichtet ist. In der resultierenden Struktur enthält das Substrat 52 Seitenwände 52A und 52C, die von den Seitenwänden 52B bzw. 52D versetzt sind. Insbesondere ist die Seitenwand 52A von der Seitenwand 52B um einen Abstand D1 versetzt, und die Seitenwand 52C ist von der Seitenwand 52D um denselben Abstand D1 versetzt. In einigen Ausführungsformen kann der Abstand D1 in einem Bereich von etwa 5 µm bis etwa 10 µm liegen. Die Seitenwände der Bondschicht 118 sind mit den Seitenwänden 52A und 52C ausgerichtet.
  • 6B und 6C veranschaulichen einen Die 50, der aus einem asymmetrischen Vereinzelungsprozess resultiert, bei dem die Klinge 120 von der Mitte der Vertiefungen 119 versetzt ist. In der resultierenden Struktur von 6B ist die Seitenwand 52A des Substrats 52 von der Seitenwand 52B des Substrats 52 um einen Abstand D2 versetzt, und die Seitenwand 52C des Substrats 52 ist von der Seitenwand 52D des Substrats 52 um einen Abstand D3 versetzt, der sich von dem Abstand D2 unterscheidet. Insbesondere kann der Abstand D2 größer oder kleiner als der Abstand D3 sein. In solchen Ausführungsformen kann jeder der Abstände D2 und D3 in einem Bereich von etwa 5 µm bis etwa 10 µm liegen. In der Struktur von 6C enthält das Substrat 52 eine Seitenwand 52A, die von einer Seitenwand 52B um einen Abstand D4 versetzt ist, der in einem Bereich von etwa 5 µm bis etwa 10 µm liegen kann. Das Substrat 52 enthält außerdem eine Seitenwand 52C, die sich linear und kontinuierlich von der Verschaltungsstruktur 60 zur Bondschicht 118 erstreckt. Weitere Konfigurationen sind ebenfalls möglich. In beiden 6B und 6C sind die Seitenwände der Bondschicht 118 mit den Seitenwänden 52A und 52C ausgerichtet.
  • Die 7 bis 12C veranschaulichen Zwischenschritte zur Bildung eines Halbleiter-Packages 100, das die vereinzelten, integrierten IC-Dies 50 umfasst. Ein erster Package-Bereich 100A und ein zweiter Package-Bereich 100B sind veranschaulicht, und einer oder mehrere der IC-Dies 50 werden so verschaltet und gekapselt, dass in jedem der Package-Bereiche 100A und 100B ein IC-Package ausgebildet wird. Die IC-Packages können auch als Integrated-Fan-out-Packages (InFO-Packages) bezeichnet werden.
  • In 7 sind die vereinzelten Dies 50 in jedem der Package-Bereiche 100A und 100B an einem Volumenhalbleitersubstrat 127 befestigt. Obwohl in der Abbildung zwei Dies 50 in jedem der Package-Bereiche 100A und 100B veranschaulicht sind, kann in anderen Ausführungsformen eine größere oder geringere Anzahl von Dies 50 in jedem Package-Bereich angebracht sein. Das Halbleitersubstrat 127 kann einem Halbleitermaterial wie Silizium oder ähnlichem umfassen. Das Halbleitersubstrat 127 kann in einigen Ausführungsformen frei von jeglichen aktiven oder passiven Bauelementen sein. Auf dem Halbleitersubstrat 127 ist eine dielektrische Schicht 123 ausgebildet, und in der dielektrischen Schicht 123 kann eine Ausrichtungsmarkierung 125 angeordnet sein. In einigen Ausführungsformen kann die dielektrische Schicht 123 aus Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, einem Polymer oder Ähnlichem umfassen und durch PVD, CVD, ALD oder Ähnliches abgeschieden werden. Ferner kann die Ausrichtungsmarkierung 125 einem leitfähigen Material umfassen, das beispielsweise durch ein Damaszenerprozess in die dielektrische Schicht 123 eingebracht wird. Weitere Materialien und Bildungsmethoden sind ebenfalls möglich. Die Ausrichtungsmarkierung 125 kann die genaue Platzierung der Dies 50 auf dem Halbleitersubstrat 127 in jedem der Package-Bereiche 100A und 100B erleichtern.
  • Eine Bondschicht 121 wird über der dielektrischen Schicht 123 und der Ausrichtungsmarkierung 125 abgeschieden. In einigen Ausführungsformen kann die Bondschicht 121 einem ähnlichen Material umfassen und nach einem ähnlichen Verfahren gebildet werden, wie oben in Bezug auf die Bondschicht 104 beschrieben. Die Dies 50 können mit Hilfe der Bondschicht 118 auf die Bondschicht 121 geklebt werden. Beispielsweise können die Bondschichten 118 und 121 direkt mit Oxid-zu-Oxid-Bindungen verbunden werden, wobei ein ähnlicher Prozess wie oben in Bezug auf das Verbinden der Bondschichten 104 und 105 beschrieben wird.
  • In verschiedenen Ausführungsformen ermöglicht die Zugabe des Halbleitersubstrats 127 eine verbesserte Wärmeableitung von den Dies 50. Das Material der Halbleitersubstrate 52 und 127 (z. B. Silizium) kann relativ hohe Wärmeableitungseigenschaften haben, und die Vergrößerung des Volumens des Materials durch Hinzufügen des Halbleitersubstrats 127 kann die Wärmeableitung im resultierenden Package verbessern. In einigen Ausführungsformen hat das Halbleitersubstrat 127 eine Dicke T3 in einem Bereich von etwa 70µm bis etwa 270µm, und ein Verhältnis zwischen den Dicken T3 des Halbleitersubstrats zu einer Dicke T4 der Substrate 52 kann in einem Bereich von etwa 0,5 bis etwa 2 liegen, wie etwa in einem Bereich von etwa 1 bis etwa 2. Es wurde festgestellt, dass durch Hinzufügen eines Halbleitersubstrats 127 in den oben genannten Bereichen die Wärmeableitung im resultierenden Package ausreichend verbessert werden kann.
  • In 8 wird ein Kapselungsmaterial 142 um die IC-Dies 50 und über dem Halbleitersubstrat 127 gebildet. Nach der Bildung verkapselt das Kapselungsmaterial 142 die IC-Dies 50. Das Kapselungsmaterial 142 kann eine Formmasse, ein Epoxidharz oder dergleichen sein. Das Kapselungsmaterial 142 kann durch Formpressen, Spritzpressen oder Ähnliches aufgebracht werden und über dem Trägersubstrat 102 so geformt werden, dass die IC-Dies 50 vergraben oder abgedeckt sind. Des Weiteren wird das Kapselungsmaterial 142 in Zwischenraumbereichen zwischen den IC-Dies 50 ausgebildet. Das Kapselungsmaterial 142 kann in flüssiger oder halbflüssiger Form aufgebracht und dann anschließend aushärten gelassen werden. Da das Kapselungsmaterial 142 nicht um das Halbleitersubstrat 127 verteilt ist, wird ein Volumen des Kapselungsmaterials 142 in den resultierenden Gehäusen selbst mit dem erhöhten Volumen an wärmeleitendem Halbleitermaterial nicht erhöht. Dementsprechend wird die Verzugskontrolle im resultierenden Package auf einem akzeptablen Niveau gehalten.
  • In 9 wird ein Planarisierungsprozess auf dem Kapselungsmaterial 142 durchgeführt, um die Die-Verbinder 66 freizulegen. Der Planarisierungsprozess kann auch Material der dielektrischen Schicht 68 und/oder der Die-Verbinder 66 abbauen, bis die Die-Verbinder 66 freigelegt sind. Die obere Oberfläche der Die-Verbinder 66, der dielektrischen Schicht 68 und des Kapselungsmaterials 142 sind nach dem Planarisierungsprozess innerhalb von Prozessschwankungen im Wesentlichen koplanar. Der Planarisierungsprozess kann beispielsweise chemisch-mechanisches Polieren (CMP), ein Schleifprozess oder dergleichen sein. In einigen Ausführungsformen kann die Planarisierung beispielsweise entfallen, wenn die Die-Verbinder 66 bereits freigelegt sind.
  • In 10 ist eine frontseitige Umverteilungsstruktur 122 über dem Kapselungsmaterial 142 und den IC-Dies 50 ausgebildet. Die vorderseitige Umverteilungsstruktur 122 weist dielektrische Schichten 124, 128, 132 und 136 sowie Metallisierungsstrukturen 126, 130 und 134 auf. Die Metallisierungsstrukturen können auch als Umverteilungsschichten oder Umverteilungsleitungen bezeichnet werden. Die vorderseitige Umverteilungsstruktur 122 ist als ein Beispiel mit drei Schichten von Metallisierungsstrukturen gezeigt. Es können mehr oder weniger dielektrische Schichten und Metallisierungsstrukturen in der vorderseitigen Umverteilungsstruktur 122 ausgebildet sein. Wenn weniger dielektrische Schichten und Metallisierungsstrukturen ausgebildet werden sollen, können nachstehend erörterte Schritte und Prozesse weggelassen werden. Wenn mehr dielektrische Schichten und Metallisierungsstrukturen ausgebildet werden sollen, können nachstehend erörterte Schritte und Prozesse wiederholt werden.
  • Als Beispiel für die Bildung der Umverteilungsstruktur 122 wird die dielektrische Schicht 124 auf dem Kapselungsmaterial 142 und den Die-Verbindern 66 abgeschieden. Bei einigen Ausführungsformen wird die dielektrische Schicht 124 aus einem lichtempfindlichen Material wie PBO, Polyimid, BCB oder dergleichen ausgebildet, das unter Verwendung einer Lithografiemaske strukturiert werden kann. Die dielektrische Schicht 124 kann durch Schleuderbeschichten, Laminierung, CVD, Ähnliches oder eine Kombination davon ausgebildet werden. Die dielektrische Schicht 124 wird dann strukturiert. Durch die Strukturierung entstehen Öffnungen, die Teile der durchgehenden Durchkontaktierungen 116 und der Die-Verbinder 66 freilegen. Die Strukturierung kann durch einen akzeptablen Prozess erfolgen, beispielsweise durch Belichtung und Entwicklung der dielektrischen Schicht 124, wenn es sich bei der dielektrischen Schicht 124 um ein lichtempfindliches Material handelt, oder durch Ätzen, beispielsweise mit einem anisotropen Ätzverfahren.
  • Dann wird die Metallisierungsstruktur 126 ausgebildet. Die Metallisierungsstruktur 126 enthält leitfähige Elemente, die sich entlang der Hauptoberfläche der dielektrischen Schicht 124 erstrecken und die dielektrische Schicht 124 durchdringen, um eine physische und elektrische Verbindung mit den IC-Dies 50 herzustellen. Zur Bildung der Metallisierungsstruktur 126 wird beispielsweise eine Keimschicht über der dielektrischen Schicht 124 und in den Öffnungen, die sich durch die dielektrische Schicht 124 erstrecken, gebildet. Bei einigen Ausführungsformen ist die Keimschicht eine Metallschicht, die eine einzelne Schicht oder eine Verbundschicht sein kann, die mehrere aus verschiedenen Materialien ausgebildete Teilschichten umfasst. Bei einigen Ausführungsformen umfasst die Keimschicht eine Titanschicht und eine Kupferschicht über der Titanschicht. Die Keimschicht kann beispielsweise durch PVD oder dergleichen ausgebildet werden. Anschließend wird auf der Keimschicht ein Fotolack ausgebildet und strukturiert. Der Fotolack kann durch Schleuderbeschichten oder dergleichen ausgebildet werden und für das Strukturieren Licht ausgesetzt werden. Die Struktur des Fotolacks entspricht der Metallisierungsstruktur 126. Durch das Strukturieren werden Öffnungen durch den Fotolack hindurch ausgebildet, die die Keimschicht freilegen. Anschließend wird in den Öffnungen des Fotolacks und auf den freiliegenden Abschnitten der Keimschicht ein leitfähiges Material ausgebildet. Das leitfähige Material kann durch Plattieren, wie Elektroplattieren oder stromloses Plattieren oder dergleichen, ausgebildet werden. Das leitfähige Material kann ein Metall, wie Kupfer, Titan, Wolfram, Aluminium oder dergleichen, umfassen. Die Kombination aus dem leitfähigen Material und darunter liegenden Abschnitten der Keimschicht bildet die Metallisierungsstruktur 126 aus. Der Fotolack und Abschnitte der Keimschicht, auf denen kein leitfähiges Material ausgebildet wurde, werden entfernt. Der Fotolack kann durch einen akzeptablen Veraschungs- oder Ablöseprozess, beispielsweise unter Verwendung eines Sauerstoffplasmas oder dergleichen, entfernt werden. Sobald der Fotolack entfernt ist, werden die freiliegenden Abschnitte der Keimschicht entfernt, wie durch Verwendung eines akzeptablen Ätzprozesses, wie durch Nass- oder Trockenätzen.
  • Die dielektrische Schicht 128 wird auf die Metallisierungsstruktur 126 und die dielektrische Schicht 124 abgeschieden. Die dielektrische Schicht 128 kann in einer ähnlichen Weise wie die dielektrische Schicht 124 ausgebildet werden und kann aus einem ähnlichen Material wie die dielektrische Schicht 124 ausgebildet werden.
  • Dann wird die Metallisierungsstruktur 130 ausgebildet. Die Metallisierungsstruktur 130 umfasst Abschnitte auf der Hauptfläche der dielektrischen Schicht 128 und erstreckt sich entlang dieser. Die Metallisierungsstruktur 130 enthält außerdem Abschnitte, die sich durch die dielektrische Schicht 128 erstrecken, um die Metallisierungsstruktur 126 physikalisch und elektrisch zu koppeln. Die Metallisierungsstruktur 130 kann auf eine ähnliche Weise wie die Metallisierungsstrukturen 126 und aus einem ähnlichen Material wie diese ausgebildet werden. Bei einigen Ausführungsformen weist die Metallisierungsstruktur 130 andere Abmessungen als die Metallisierungsstruktur 126 auf. Beispielsweise können die leitfähige Leitungen und/oder Durchkontaktierungen der Metallisierungsstruktur 130 breiter oder dicker als die leitfähige Leitungen und/oder Durchkontaktierungen der Metallisierungsstruktur 126. Ferner kann die Metallisierungsstruktur 130 mit einem größeren Abstandsmaß als die Metallisierungsstruktur 126 ausgebildet sein.
  • Die dielektrische Schicht 132 kann auf der Metallisierungsstruktur 130 und der dielektrischen Schicht 128 abgeschieden werden. Die dielektrische Schicht 132 kann in einer ähnlichen Weise wie die dielektrische Schicht 124 ausgebildet werden und kann aus einem ähnlichen Material wie die dielektrische Schicht 124 ausgebildet werden.
  • Dann wird die Metallisierungsstruktur 134 ausgebildet. Die Metallisierungsstruktur 134 umfasst Abschnitte auf der Hauptfläche der dielektrischen Schicht 132 und erstreckt sich entlang dieser. Die Metallisierungsstruktur 134 enthält außerdem Abschnitte, die sich durch die dielektrische Schicht 132 erstrecken, um die Metallisierungsstruktur 130 physikalisch und elektrisch zu koppeln. Die Metallisierungsstruktur 134 kann auf eine ähnliche Weise wie die Metallisierungsstrukturen 126 und aus einem ähnlichen Material wie diese ausgebildet werden. Die Metallisierungsstruktur 134 kann die oberste Metallisierungsstruktur der frontseitigen Umverteilungsstruktur 122 sein. So sind in einigen Ausführungsformen alle dazwischenliegenden Metallisierungsstrukturen der frontseitigen Umverteilungsstruktur 122 (z. B. die Metallisierungsstrukturen 126 und 130) zwischen der Metallisierungsstruktur 134 und den IC-Dies 50 angeordnet. Bei einigen Ausführungsformen weist die Metallisierungsstruktur 134 andere Abmessungen als die Metallisierungsstrukturen 126 und 130 auf. Beispielsweise können die leitfähige Leitungen und/oder Durchkontaktierungen der Metallisierungsstruktur 134 breiter oder dicker als die leitfähige Leitungen und/oder Durchkontaktierungen der Metallisierungsstrukturen 126 und 130 sein. Ferner kann die Metallisierungsstruktur 134 mit einem größeren Abstandsmaß als die Metallisierungsstruktur 130 ausgebildet sein.
  • Die dielektrische Schicht 136 kann auf der Metallisierungsstruktur 134 und der dielektrischen Schicht 132 abgeschieden werden. Die dielektrische Schicht 136 kann in einer ähnlichen Weise wie die dielektrische Schicht 124 ausgebildet werden und kann aus dem gleichen Material wie die dielektrische Schicht 124 ausgebildet werden. Die dielektrische Schicht 136 kann die oberste dielektrische Schicht der frontseitigen Umverteilungsstruktur 122 sein. So sind in einigen Ausführungsformen alle Metallisierungsstrukturen der frontseitigen Umverteilungsstruktur 122 (z. B. die Metallisierungsstrukturen 126, 130 und 134) zwischen der dielektrischen Schicht 136 und den IC-Dies 50A und 50B angeordnet. Außerdem sind alle dielektrischen Zwischenschichten der frontseitigen Umverteilungsstruktur 122 (z. B. die dielektrischen Schichten 124, 128, 132) zwischen der dielektrischen Schicht 136 und den IC-Dies 50 angeordnet.
  • Die UBMs 138 sind zur externen Verbindung mit der frontseitigen Umverteilungsstruktur 122 ausgebildet. Die UBMs 138 weisen Höckerabschnitte auf, die sich auf und entlang der Hauptfläche der dielektrischen Schicht 136 erstrecken, und weisen Durchkontaktierungsabschnitte auf, die sich durch die dielektrische Schicht 136 hindurch erstrecken, um die Metallisierungsstruktur 134 physisch und elektrisch zu koppeln. Dadurch sind die UBMs 138 elektrisch mit den IC-Dies 50 gekoppelt. Die UBMs 138 können aus dem gleichen Material wie die Metallisierungsstruktur 126 ausgebildet werden. Bei einigen Ausführungsformen weisen die UBMs 138 andere Abmessungen als die Metallisierungsstrukturen 126, 130 und 134 auf.
  • Auf den UBMs 138 sind leitfähige Verbinder 150 ausgebildet. Die leitfähigen Verbinder 150 können Ball-Grid-Array-Anschlüsse (BGA-Anschlüsse), Lotperlen, Metallsäulen, Höcker für die C4-Montagetechnik (C4, en: Controlled Collapse Chip Connection), Mikrobumps, Bumps, die durch die ENEPIG-Technik (en: electroless nickel-electroless palladium-immersion gold technique) ausgebildet sind, oder dergleichen sein. Die leitfähigen Verbinder 150 können ein leitfähiges Material wie Lötmetall, Kupfer, Aluminium, Gold, Nickel, Silber, Palladium, Zinn, Ähnliches oder eine Kombination davon aufweisen. Bei einigen Ausführungsformen werden die leitfähigen Verbinder 150 gebildet, indem zunächst durch Aufdampfen, Elektroplattieren, Drucken, Lotübertragung, Lotperlenplatzierung oder dergleichen eine Schicht aus Lot gebildet wird. Sobald auf der Struktur eine Schicht aus Lot ausgebildet worden ist, kann ein Wideraufschmelzen erfolgen, um das Material in die gewünschten Höckerformen zu bringen. Bei einer anderen Ausführungsform umfasst der leitfähige Verbinder 150 Metallsäulen (wie eine Kupfersäule), die durch Sputtern, Drucken, Elektroplattieren, stromloses Plattieren, CVD oder dergleichen ausgebildet sind. Die Metallsäulen können lotfrei sein und im Wesentlichen vertikale Seitenwände aufweisen. Bei einigen Ausführungsformen ist oben auf den Metallsäulen eine metallische Deckschicht ausgebildet. Die metallische Deckschicht kann Nickel, Zinn, Zinn-Blei, Gold, Silber, Palladium, Indium, Nickel-Palladium-Gold, Nickel-Gold, Ähnliches oder eine Kombination davon enthalten und kann durch einen Plattierungsprozess ausgebildet sein.
  • In 11 kann ein Vereinzelungsprozess angewendet werden, um die Packages 100 in jedem der Packagebereiche 100A und 100B zu trennen. Eine Ausrichtung der Pakete 100 kann umgedreht werden, und die Pakete 100 können an einem Band (nicht dargestellt) befestigt werden. Ferner können optional eine oder mehrere Passivierungsschichten auf einer Oberfläche des Halbleitersubstrats 127 gegenüber den IC-Dies 50 und der Umverteilungsstruktur 122 abgeschieden werden. Beispielsweise können ein Die-Befestigungsfilm (eng: Die Attach Film, (DAF)) 135 und eine dielektrische Schicht 137 auf freiliegenden Oberflächen des Halbleitersubstrats 127 gebildet werden. Die dielektrische Schicht 137 kann Siliziumnitrid, Siliziumoxynitrid, einem Polymermaterial (z. B. Polybenzoxazol (PBO), Polyimid) oder ähnlichem umfassen. Die DAF 135 und die dielektrische Schicht 137 können durch CVD, PVD, ALD, Kombinationen davon oder Ähnliches abgeschieden werden. Der DAF 135 und die dielektrische Schicht 137 können zum Schutz und zur Reduzierung der Oxidation auf den freiliegenden Oberflächen des Halbleitersubstrats 127 verwendet werden. Der DAF 135 und die dielektrische Schicht 137 sind optional, und der DAF 135 und/oder die dielektrische Schicht 137 können in anderen Ausführungsformen weggelassen werden.
  • In 12A kann dann jede vereinzelte erste Package-Komponente 100 unter Verwendung der elektrisch leitfähigen Verbinder 150 an ein Package-Substrat 300 montiert sein. Das Package-Substrat 300 weist einen Substratkern 302 und Bondpads 304 über dem Substratkern 302 auf. Der Substratkern 302 kann aus einem Halbleitermaterial wie Silicium, Germanium, Diamant oder dergleichen hergestellt sein. Alternativ können auch Verbundmaterialien verwendet werden, wie Silicium-Germanium, Siliciumcarbid, Galliumarsenid, Indiumarsenid, Indiumphosphid, Silicium-Germanium-Carbid, Gallium-Arsen-Phosphid, Gallium-Indium-Phosphid, Kombinationen davon und dergleichen. Zudem kann der Substratkern 302 ein SOI-Substrat sein. Im Allgemeinen weist ein SOI-Substrat eine Schicht eines Halbleitermaterials, wie epitaktisches Silicium, Germanium, Silicium-Germanium, SOI, SGOI oder Kombinationen davon auf. In einer alternativen Ausführungsform basiert der Substratkern 302 auf einem isolierenden Kern wie einem glasfaserverstärkten Harzkern. Ein beispielhaftes Kernmaterial ist ein Glasfaserharz wie FR4. Alternativen für das Kernmaterial sind unter anderem Bismaleimid-Triazin-Harz (BT-Harz) oder alternativ andere PCB-Materialien oder -Filme. Für den Substratkern 302 können Aufbaufilme wie ABF oder andere Laminate verwendet werden.
  • Der Substratkern 302 kann aktive und passive Vorrichtungen (nicht gezeigt) aufweisen. Es kann eine breite Vielfalt von Vorrichtungen, wie Transistoren, Kondensatoren, Widerstände, Kombinationen davon und dergleichen, verwendet werden, um die strukturellen und funktionalen Anforderungen an das Design des Vorrichtungsstapels auszugestalten. Die Vorrichtungen können unter Verwendung beliebiger geeigneter Verfahren ausgebildet werden.
  • Der Substratkern 302 kann auch Metallisierungsschichten und Durchkontaktierungen (nicht gezeigt) aufweisen, wobei die Bondpads 304 physisch und/oder elektrisch mit den Metallisierungsschichten und Durchkontaktierungen gekoppelt sind. Die Metallisierungsschichten können über den aktiven und passiven Vorrichtungen ausgebildet und dafür ausgelegt sein, die verschiedenen Vorrichtungen zu verbinden, um funktionsfähige Schaltungsanordnungen auszubilden. Die Metallisierungsschichten können aus sich abwechselnden Schichten aus dielektrischem Material (z. B. einem dielektrischen Material mit niedrigem k-Wert) und leitfähigem Material (z. B. Kupfer) ausgebildet werden, wobei Durchkontaktierungen die Schichten aus leitfähigem Material verbinden, und können durch einen beliebigen geeigneten Prozess (wie Abscheidung, Damascene-Prozess, Dual-Damascene-Prozess oder dergleichen) ausgebildet werden. Bei einigen Ausführungsformen ist der Substratkern 302 im Wesentlichen frei von aktiven und passiven Vorrichtungen.
  • Bei einigen Ausführungsformen werden die leitfähigen Verbinder 150 wieder aufgeschmolzen, um die erste Package-Komponente 100 an den Bondpads 304 anzubringen. Die leitfähigen Verbinder 150 koppeln das Package-Substrat 300, einschließlich der Metallisierungsschichten im Substratkern 302, elektrisch und/oder physisch mit der ersten Package-Komponente 100. Bei einigen Ausführungsformen ist auf dem Substratkern 302 ein Lötstopplack 306 ausgebildet. Die leitfähigen Verbinder 150 können so in Öffnungen in dem Lötstopplack 306 angeordnet sein, dass sie elektrisch und mechanisch mit den Bondpads 304 gekoppelt sind. Der Lötstopplack 306 kann dazu dienen, Bereiche des Substrats 302 vor äußerlichen Beschädigungen zu schützen.
  • Die leitfähigen Verbinder 150 können ein Epoxid-Flussmittel (nicht gezeigt) aufweisen, das darauf ausgebildet worden ist, bevor sie wieder aufgeschmolzen werden, wobei mindestens ein gewisser Epoxidanteil des Epoxid-Flussmittels verbleibt, nachdem die erste Package-Komponente 100 am Package-Substrat 300 angebracht worden ist. Dieser verbleibende Epoxidanteil kann als Füllmaterial dienen, um mechanische Spannungen zu verringern und die Verbindungsstellen, die durch das Aufschmelzen der leitfähigen Verbinder 150 entstehen, zu schützen. Bei einigen Ausführungsformen kann das Füllmaterial 308 zwischen der ersten Package-Komponente 100 und dem Package-Substrat 300 ausgebildet sein und die leitfähigen Verbinder 150 umgeben. Das Füllmaterial 308 kann durch einen Kapillarflussprozess ausgebildet werden, nachdem die erste Package-Komponente 100 angebracht worden ist, oder kann durch ein geeignetes Abscheidungsverfahren ausgebildet werden, bevor die erste Package-Komponente 100 angebracht wird.
  • Bei einigen Ausführungsformen können auch passive Vorrichtungen (z. B. oberflächenmontierbare Bauelemente (SMDs, en: surface mount devices), nicht gezeigt) an der ersten Package-Komponente 100 (z. B. an den UBMs 138) oder am Package-Substrat 300 (z. B. an den Bondpads 304) angebracht sein. Beispielsweise können die passiven Vorrichtungen an die gleiche Fläche der ersten Package-Komponente 100 oder des Package-Substrats 300 gebondet sein, wie die leitfähigen Verbinder 150. Die passiven Vorrichtungen können vor dem Montieren der ersten Package-Komponente 100 auf dem Package-Substrat 300 an der Package-Komponente 100 angebracht werden oder können vor oder nach dem Montieren der ersten Package-Komponente 100 auf dem Package-Substrat 300 am Package-Substrat 300 angebracht werden.
  • So wird ein Halbleiter-Package 400 hergestellt. Es können auch andere Strukturelemente und Prozesse einbezogen werden. Beispielsweise können Prüfstrukturen zur Unterstützung der Verifizierungsprüfung des 3D-Packagings oder der 3D-IC-Vorrichtungen einbezogen werden. Die Prüfstrukturen können beispielsweise Prüfpads aufweisen, die in einer Umverteilungsschicht oder auf einem Substrat ausgebildet sind und ein Prüfen des 3D-Packagings oder der 3D-IC, die Verwendung von Prüfspitzen bzw. Kontaktnadeln und/oder Nadelkarten und dergleichen ermöglichen. Die Verifizierungsprüfung kann sowohl an Zwischenstrukturen als auch an der endgültigen Struktur durchgeführt werden. Zudem können die hierin offenbarten Strukturen und Verfahren in Verbindung mit Prüfmethodiken verwendet werden, die eine Zwischenproduktverifizierung erwiesenermaßen fehlerfreier Dies beinhalten, um die Ausbeute zu erhöhen und die Kosten zu senken.
  • 12A veranschaulicht eine Ausführungsform, die Dies 50 umfasst, die der Konfiguration von 6A entsprechen, bei der ein symmetrischer Vereinzelungsprozess auf den Wafer 70 angewendet wird. Andere Ausführungsformen können Dies enthalten, die mit einem asymmetrischen Vereinzelungsprozess vereinzelt werden. Beispielsweise veranschaulichen die 12B und 12C alternative Ausführungsformen, bei denen gleiche Bezugsziffern gleiche Elemente bezeichnen, die durch gleiche Verfahren wie die Ausführungsformen der 12A gebildet werden. Die Dies 50 in den 12B und 12C können jedoch den Konfigurationen der 6B bzw. 6C entsprechen, die mit asymmetrischen Vereinzelungsprozessen aus dem Wafer 70 vereinzelt werden.
  • 13, 14A und 14B veranschaulichen verschiedene Ansichten eines Halbleiter-Packages 500 gemäß einigen alternativen Ausführungsformen. Das Halbleiter-Package 500 kann dem Halbleiter-Package 400 ähnlich sein, wobei gleiche Bezugszeichen gleiche Elemente bezeichnen, die unter Verwendung gleicher Prozesse ausgebildet sind. Das Halbleitersubstrat 127 des Packages 500 enthält jedoch weiterhin leitfähige Durchkontaktierungen 133, die sich zumindest teilweise durch das Halbleitersubstrat 127 erstrecken. In einigen Ausführungsformen sind die leitfähigen Durchkontaktierungen 133 an einer Oberfläche des Halbleitersubstrats angeordnet, die den IC-Dies 50 zugewandt ist. Die leitfähigen Durchkontaktierungen 133 können einem Metall, wie z. B. Kupfer, umfassen und beispielsweise durch ein Damaszenerprozess gebildet werden. Die Einbindung der leitfähigen Durchkontaktierungen 133 in das Halbleitersubstrat 127 kann die Wärmeleitfähigkeit des Halbleitersubstrats 127 weiter erhöhen und damit die Wärmeableitung verbessern. 13 veranschaulicht eine Ausführungsform von IC-Dies, die mit einem symmetrischen Vereinzelungsprozess vereinzelt werden (z. B. wie in 6A beschrieben), aber es sollte beachtet werden, dass die Package-Konfiguration von 13 auch an Dies angepasst werden kann, die mit einem asymmetrischen Vereinzelungsprozess vereinzelt werden (z. B. wie in 6B und 6C beschrieben).
  • 14A und 14B veranschaulichen eine Draufsicht auf die leitfähigen Durchkontaktierungen 133 im Halbleitersubstrat 127. Eine Position eines Dies 50 ist zur Veranschaulichung in der Abbildung dargestellt. Jede der leitfähigen Durchkontaktierungen 133 kann einen Durchmesser TD haben, der in einem Bereich von ca. 5 µm bis ca. 12 µm liegen kann. In einigen Ausführungsformen (wie in 14A dargestellt) sind die leitfähigen Durchkontaktierungen 133 gleichmäßig über das Halbleitersubstrat 127 verteilt. In anderen Ausführungsformen (wie in 14B dargestellt) ist eine Dichte der leitfähigen Durchkontaktierungen 133 in einem Bereich des Halbleitersubstrats 127 konzentriert, der die Dies 50 überlappt. Beispielsweise kann eine Dichte der leitfähigen Durchkontaktierungen 133 in einem Bereich, der die Dies 50 überlappt, höher sein als außerhalb des Bereichs, der die Dies 50 überlappt. Durch die Konzentration der leitfähigen Durchkontaktierungen 133 in einem Bereich mit relativ hoher thermischer Aktivität (z. B. Überlappung der Dies 50) kann die Wärmeableitung weiter verbessert werden.
  • Ausführungsformen können Vorteile erzielen. In einigen Ausführungsformen umfasst ein Halbleiter-Package einen geformten Die, der mit einem Bulk-Halbleitersubstrat, wie z. B. einem Bulk-Siliziumsubstrat oder ähnlichem, verbunden ist. Das Halbleitersubstrat kann das Volumen des Halbleitermaterials im Package erhöhen, um die Wärmeableitung zu verbessern. Außerdem ist das Halbleitersubstrat nicht in der Formmasse eingekapselt, und durch den Einschluss des Halbleitersubstrats wird das Volumen der Formmasse im Halbleiter Package nicht wesentlich erhöht. Dadurch können Defekte, die mit einem erhöhten Volumen der Formmasse einhergehen, wie z. B. eine schlechte Verzugskontrolle oder ähnliches, vermieden werden. Optional können leitfähige Durchkontaktierungen in das Halbleitersubstrat eingebracht werden, um die Wärmeableitung weiter zu verbessern.
  • In einigen Ausführungsformen umfaßt ein Verfahren das Bonden eines IC-Dies auf ein erstes Halbleitersubstrat, wobei das erste Halbleitersubstrat frei von aktiven Bauelementen ist; das Ausgeben einer Formmasse über das erste Halbleitersubstrat und um den IC-Die herum; und das Bilden einer Umverteilungsstruktur über der Formmasse und dem IC-Die, wobei die Umverteilungsstruktur elektrisch mit dem IC-Die verbunden ist. Optional, in einigen Ausführungsformen, umfasst der IC-Die ein zweites Halbleitersubstrat, und wobei ein Verhältnis einer ersten Dicke des ersten Halbleitersubstrats zu einer zweiten Dicke des zweiten Halbleitersubstrats in einem Bereich von 0,5 bis 2 liegt. Optional, in einigen Ausführungsformen, umfasst der IC-Die ein zweites Halbleitersubstrat, und wobei ein Verhältnis einer ersten Dicke des ersten Halbleitersubstrats zu einer zweiten Dicke des zweiten Halbleitersubstrats in einem Bereich von 1 bis 2 liegt. Optional, in einigen Ausführungsformen, umfasst das Bonden des IC-Dies auf das erste Halbleitersubstrat das direkte Bonden einer ersten dielektrischen Schicht auf dem ersten Halbleitersubstrat auf eine zweite dielektrische Schicht auf einem zweiten Halbleitersubstrat des IC-Dies. Optional umfasst das Verfahren in einigen Ausführungsformen ferner die Bildung einer dritten dielektrischen Schicht auf dem ersten Halbleitersubstrat; die Bildung einer Ausrichtungsmarkierung in der dritten dielektrischen Schicht; und die Bildung der ersten dielektrischen Schicht auf der dritten dielektrischen Schicht und der Ausrichtungsmarkierung. Optional umfasst das erste Halbleitersubstrat in einigen Ausführungsformen eine Vielzahl von leitfähigen Durchkontaktierungen. Optional umfasst das Verfahren in einigen Ausführungsformen außerdem das Vereinzeln des IC-Dies von einem Wafer. Optional, in einigen Ausführungsformen, umfasst das Vereinzeln des IC-Dies aus dem Wafer: Strukturieren einer Vertiefung in einem zweiten Halbleitersubstrat des Wafers; und nach dem Strukturieren der Vertiefung, Anbringen einer Klinge, um durch einen Rest des Wafers in die Vertiefung zu schneiden. Optional umfasst in einigen Ausführungsformen das Anbringen der Klinge das Ausrichten der Klinge auf eine Mitte der Vertiefung. Optional umfasst in einigen Ausführungsformen das Anbringen der Klinge das Ausrichten der Klinge so, dass sie von einer Mitte der Vertiefung versetzt ist.
  • In einigen Ausführungsformen enthält ein Package ein erstes Halbleitersubstrat; einen IC-Die, der mit dem ersten Halbleitersubstrat durch eine dielektrische Bindung verbunden ist, wobei der IC-Die ein zweites Halbleitersubstrat umfasst, und wobei das zweite Halbleitersubstrat eine erste Seitenwand, eine zweite Seitenwand und eine dritte Seitenwand gegenüber der ersten Seitenwand und der zweiten Seitenwand umfasst, und wobei die zweite Seitenwand von der ersten Seitenwand versetzt ist; eine Vergussmasse über dem ersten Halbleitersubstrat und um den IC-Die herum; und eine Umverteilungsstruktur über dem ersten Halbleitersubstrat und dem IC-Die, wobei die Umverteilungsstruktur elektrisch mit dem IC-Die verbunden ist. Optional umfasst das zweite Halbleitersubstrat in einigen Ausführungsformen ferner eine vierte Seitenwand gegenüber der ersten Seitenwand und der zweiten Seitenwand, und wobei die vierte Seitenwand gegenüber der dritten Seitenwand versetzt ist. Optional ist in einigen Ausführungsformen ein erster Abstand, um den die erste Seitenwand von der zweiten Seitenwand versetzt ist, gleich einem zweiten Abstand, um den die vierte Seitenwand von der dritten Seitenwand versetzt ist. Optional ist in einigen Ausführungsformen ein erster Abstand, um den die erste Seitenwand von der zweiten Seitenwand versetzt ist, größer als ein zweiter Abstand, um den die vierte Seitenwand von der dritten Seitenwand versetzt ist. Optional, in einigen Ausführungsformen, ist die dritte Seitenwand linear und erstreckt sich kontinuierlich von einer obersten Oberfläche des zweiten Halbleitersubstrats zu einer untersten Oberfläche des zweiten Halbleitersubstrats. Optional, in einigen Ausführungsformen, enthält das Package außerdem eine Vielzahl von leitfähigen Durchkontaktierungen im ersten Halbleitersubstrat.
  • In einigen Ausführungsformen umfasst ein Package ein Bulk-Substrat; einen an das Bulk-Substrat gebondeten Die, wobei der Die ein Halbleitersubstrat umfasst und wobei ein Verhältnis einer Dicke des Bulk-Substrats zu einer Dicke des Halbleitersubstrats in einem Bereich von 0,5 bis 2 liegt; eine Formmasse über dem Bulk-Substrat, wobei die Formmasse den Die einkapselt, ohne das Bulk-Substrat einzukapseln; und eine Umverteilungsschicht auf einer gegenüberliegenden Seite des Bauelement-Dies als das Bulk-Substrat. In einigen Ausführungsformen umfasst ferner das Bulk-Substrat außerdem eine Vielzahl von durchgehenden Durchkontaktierungen. Optional, in einigen Ausführungsformen, hat die Vielzahl von durchgehenden Durchkontaktierungen eine gleichmäßige Verteilung über das Bulk-Substrat. Optional, in einigen Ausführungsformen, hat die Vielzahl von durchgehenden Durchkontaktierungen eine hohe Dichte in einem ersten Bereich des Bulk-Substrats im Vergleich zu einem zweiten Bereich des Bulk-Substrats, und wobei der erste Bereich des Bulk-Substrats den Bauelement-Die überlappt.
  • Das Vorstehende umreißt Merkmale mehrerer Ausführungsformen, sodass die Fachperson die Aspekte der vorliegenden Offenbarung besser verstehen kann. Die Fachperson sollte sich darüber im Klaren sein, dass sie die vorliegende Offenbarung ohne Weiteres als Grundlage für das Entwerfen oder Abwandeln anderer Prozesse und Strukturen verwenden kann, um dieselben Zwecke auszuführen und/oder dieselben Vorteile der vorliegend vorgestellten Ausführungsformen zu erzielen. Die Fachperson sollte auch erkennen, dass derartige äquivalente Konstruktionen nicht von dem Geist und Umfang der vorliegenden Offenbarung abweichen und dass sie verschiedene Änderungen, Ersetzungen und Modifikationen hieran vornehmen kann, ohne von dem Geist und Umfang der vorliegenden Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 63/140290 [0001]

Claims (20)

  1. Verfahren, das folgendes umfasst: Bonden eines IC-Dies auf ein erstes Halbleitersubstrat, wobei das erste Halbleitersubstrat frei von aktiven Bauelementen ist; Ausgeben einer Formmasse über das erste Halbleitersubstrat und um den IC-Die herum; und Bilden einer Umverteilungsstruktur über der Formmasse und dem IC-Die, wobei die Umverteilungsstruktur elektrisch mit dem IC-Die verbunden ist.
  2. Verfahren nach Anspruch 1, wobei der IC-Die ein zweites Halbleitersubstrat umfasst und wobei ein Verhältnis einer ersten Dicke des ersten Halbleitersubstrats zu einer zweiten Dicke des zweiten Halbleitersubstrats in einem Bereich von 0,5 bis 2 liegt.
  3. Verfahren nach Anspruch 1, wobei der IC-Die ein zweites Halbleitersubstrat umfasst und wobei ein Verhältnis einer ersten Dicke des ersten Halbleitersubstrats zu einer zweiten Dicke des zweiten Halbleitersubstrats in einem Bereich von 1 bis 2 liegt.
  4. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Bonden des IC-Dies auf das erste Halbleitersubstrat das direkte Bonden einer ersten dielektrischen Schicht auf dem ersten Halbleitersubstrat mit einer zweiten dielektrischen Schicht auf einem zweiten Halbleitersubstrat des IC-Dies umfasst.
  5. Verfahren nach Anspruch 4, ferner umfassend: Bilden einer dritten dielektrischen Schicht auf dem ersten Halbleitersubstrat; Bilden einer Ausrichtungsmarkierung in der dritten dielektrischen Schicht; und Bilden der ersten dielektrischen Schicht auf der dritten dielektrischen Schicht und der Ausrichtungsmarkierung.
  6. Verfahren nach einem der vorhergehenden Ansprüche, wobei das erste Halbleitersubstrat eine Vielzahl von leitfähigen Durchkontaktierungen umfasst.
  7. Das Verfahren nach einem der vorhergehenden Ansprüche umfasst ferner Vereinzeln des IC-Dies von einem Wafer.
  8. Verfahren nach Anspruch 7, wobei das Vereinzeln des IC-Dies aus dem Wafer Folgendes umfasst: Strukturieren einer Vertiefung in einem zweiten Halbleitersubstrat des Wafers; und nach dem Strukturieren der Vertiefung, Anbringen einer Klinge, um durch einen Rest des Wafers in die Vertiefung zu schneiden.
  9. Verfahren nach Anspruch 8, wobei das Anbringen der Klinge Ausrichten der Klinge auf eine Mitte der Vertiefung umfasst.
  10. Verfahren nach Anspruch 8, wobei das Anbringen der Klinge Ausrichten der Klinge so umfasst, dass sie von einer Mitte der Vertiefung versetzt ist.
  11. Ein Package, das Folgendes umfasst: einem ersten Halbleitersubstrat; einem IC-Die, der an das erste Halbleitersubstrat mit einer Dielektrikum-zu-Dielektrikum-Bindung gebondet ist, wobei der IC-Die ein zweites Halbleitersubstrat umfasst, und wobei das zweite Halbleitersubstrat eine erste Seitenwand, eine zweite Seitenwand und eine dritte Seitenwand gegenüber der ersten Seitenwand und der zweiten Seitenwand umfasst, und wobei die zweite Seitenwand von der ersten Seitenwand versetzt ist; eine Formmasse über dem ersten Halbleitersubstrat und um den IC-Die herum; und eine Umverteilungsstruktur über dem ersten Halbleitersubstrat und dem IC-Die, wobei die Umverteilungsstruktur elektrisch mit dem IC-Die verbunden ist.
  12. Package nach Anspruch 11, wobei das zweite Halbleitersubstrat ferner eine vierte Seitenwand gegenüber der ersten Seitenwand und der zweiten Seitenwand umfasst, und wobei die vierte Seitenwand gegenüber der dritten Seitenwand versetzt ist.
  13. Package nach Anspruch 12, wobei ein erster Abstand, um den die erste Seitenwand von der zweiten Seitenwand versetzt ist, gleich einem zweiten Abstand ist, um den die vierte Seitenwand von der dritten Seitenwand versetzt ist.
  14. Package nach Anspruch 12, wobei ein erster Abstand, um den die erste Seitenwand von der zweiten Seitenwand versetzt ist, größer ist als ein zweiter Abstand, um den die vierte Seitenwand von der dritten Seitenwand versetzt ist.
  15. Das Package nach einem der vorhergehenden Ansprüche 11 bis 14, wobei die dritte Seitenwand linear ist und sich kontinuierlich von einer obersten Oberfläche des zweiten Halbleitersubstrats zu einer untersten Oberfläche des zweiten Halbleitersubstrats erstreckt.
  16. Das Package nach einem der vorhergehenden Ansprüche 11 bis 15 umfasst ferner eine Vielzahl von leitfähigen Durchkontaktierungen im ersten Halbleitersubstrat.
  17. Ein Package, das Folgendes umfasst: ein Bulk-Substrat; einen an das Bulk-Substrat gebundenen Die, wobei der Die ein Halbleitersubstrat umfasst und wobei ein Verhältnis einer Dicke des Bulk-Substrats zu einer Dicke des Halbleitersubstrats in einem Bereich von 0,5 bis 2 liegt; eine Formmasse über dem Bulk-Substrat, wobei die Formmasse den Die der Vorrichtung einkapselt, ohne das Bulk-Substrat einzukapseln; und eine Umverteilungsschicht auf einer gegenüberliegenden Seite des Bauelement-Dies als das Bulk-Substrat.
  18. Package nach Anspruch 17, wobei das Bulk-Substrat ferner eine Vielzahl von durchgehenden Durchkontaktierungen umfasst.
  19. Package nach Anspruch 17 oder 18, wobei die Vielzahl von durchgehenden Durchkontaktierungen eine gleichmäßige Verteilung über das Bulk-Substrat aufweist.
  20. Package nach einem der vorhergehenden Ansprüche 17 bis 19, wobei die Vielzahl von durchgehenden Durchkontaktierungen eine hohe Dichte in einem ersten Bereich des Bulk-Substrats im Vergleich zu einem zweiten Bereich des Bulk-Substrats aufweist, und wobei der erste Bereich des Bulk-Substrats den Bauelement-Die überlappt.
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