DE102019116376B4 - Package mit integrierter Schaltung und Verfahren zu seinem Bilden - Google Patents

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    • H01L2224/13138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/07Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
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    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
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    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes

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Abstract

Verfahren, das Folgendes umfasst:Bilden einer ersten Die-Struktur, wobei die erste Die-Struktur einen ersten Die-Stapel (113) und eine gestapelte Dummy-Struktur (119), die an einen Träger (115) gebondet ist, umfasst;Bilden einer zweiten Die-Struktur, wobei die zweite Die-Struktur ein erstes IC-Die (105) umfasst;Bonden der ersten Die-Struktur an die zweite Die-Struktur durch Bonden eines obersten IC-Die (1174) des ersten Die-Stapels (113) an das erste IC-Die (105), wobei das oberste IC-Die (1174) des ersten Die-Stapels (113) das IC-Die des ersten Die-Stapels (113) ist, das am weitesten von dem Träger (115) entfernt ist; undAusführen eines Vereinzelungsprozesses an der ersten Die-Struktur (113), um eine Mehrzahl individueller Die-Strukturen zu bilden, wobei der Vereinzelungsprozess die gestapelte Dummy-Struktur (119) in eine Mehrzahl individueller gestapelter Dummy-Strukturen vereinzelt.

Description

  • ALLGEMEINER STAND DER TECHNIK
  • Halbleiterbauelemente werden in einer Vielfalt elektronischer Anwendungen eingesetzt, wie zum Beispiel in Personal Computern, Mobiltelefonen, digitalen Kameras und in anderer elektronischer Ausstattung. Halbleiterbauelemente werden typischerweise durch sequenzielles Abscheiden isolierender oder dielektrischer Schichten, leitender Schichten und halbleitender Schichten aus Material über einem Halbleitersubstrat und Strukturieren der diversen Materialschichten unter Verwenden von Lithografie zum Bilden von Schaltungsbauteilen und Elementen darauf hergestellt. Dutzende oder Hunderte integrierter Schaltungen werden typischerweise auf einem einzigen Halbleiterwafer gebildet. Die individuellen Dies werden durch Zersägen der integrierten Schaltungen entlang von Ritzgräben vereinzelt. Die individuellen Dies werden dann separat in Multi-Chip-Modulen oder in anderen Packagetypen verpackt.
  • Die Halbleiterindustrie hat schnelles Wachstum aufgrund ständiger Verbesserung der Integrationsdichte einer Vielfalt elektronischer Bauelemente (zum Beispiel Transistoren, Dioden, Widerstände, Kondensatoren usw.) erfahren. Meistens bestand diese Verbesserung der Integrationsdichte aus wiederholten Verringerungen der Elementmindestgröße (zum Beispiel Verkleinern des Halbleiter-Prozessknotens zu dem Sub-20-nm-Knoten), die es erlauben, mehr Bauelemente in eine gegebene Fläche zu integrieren. Mit der zunehmenden jüngsten Nachfrage nach Miniaturisierung, höherer Geschwindigkeit und höherer Bandbreite sowie niedrigerem Leistungsverbrauch und niedrigerer Latenz, hat sich ein Bedarf an kleineren und kreativeren Packaging-Techniken für Halbleiter-Dies entwickelt.
  • Während die Halbleitertechnologien weitere Fortschritte verzeichnen, sind gestapelte Halbleiterbauelemente, zum Beispiel dreidimensionale integrierte Schaltungen (3DICs) als eine effektive Alternative zur weiteren Verringerung der physischen Größe der Halbleiterbauelemente hervorgetreten. In einem gestapelten Halbleiterbauelement werden aktive Schaltungen, wie Logik, Speicher, Prozessorschaltungen und dergleichen auf unterschiedlichen Halbleiterwafern hergestellt. Zwei oder mehrere Halbleiterwafer können auf aufeinander installiert oder gestapelt werden, um den Formfaktor des Halbleiterbauelements weiter zu verringern. Package-On-Package-(POP)-Bauelemente sind ein Typ von 3DICs, bei welchen Dies verpackt und dann mit einem anderen verpackten Die oder Dies verpackt werden. Chip-On-Package-(COP)-Bauelemente sind ein anderer Typ von 3DICs, bei welchen Dies verpackt und dann mit einem anderen Die oder Dies gemeinsam verpackt werden.
  • US 2015/0348956 A1 beschreibt eine gestapelte Halbleiterchipanordnungen mit mehreren thermischen Pfaden. In einer Ausführungsform kann eine Halbleiter-Die-Anordnung mehrere erste Halbleiter-Dies umfassen, die in einem Stapel angeordnet sind, und einen zweiten Halbleiter-Die, der die ersten Halbleiter-Dies trägt. Der zweite Halbleiter-Die kann einen Umfangsabschnitt umfassen, der sich seitlich nach außen über mindestens eine Seite der ersten Halbleiter-Dies hinaus erstreckt. Die Halbleiter-Die-Anordnung kann ferner ein Wärmeübertragungsmerkmal am Umfangsabschnitt des zweiten Halbleiter-Die umfassen. Die ersten Halbleiter-Dies können einen ersten thermischen Pfad definieren, und das Wärmeübertragungsmerkmal kann einen zweiten thermischen Pfad definieren, der von den ersten Halbleiter-Dies getrennt ist.
  • US 2018/0138151 A1 beschreibt ein Verfahren, welches umfasst: Bonden eines ersten Chips an eine erste Seite eines Interposers unter Verwendung erster elektrischer Verbinder, Bonden eines zweiten Chips an die erste Seite des Interposers unter Verwendung zweiter elektrischer Verbinder, Anbringen eines ersten Dummy-Dies an der ersten Seite des Interposers benachbart des zweiten Chips, Einkapseln des ersten Chips, des zweiten Chips und des ersten Dummy-Chips mit einem Einkapselungsmittel, und Vereinzeln des Interposers und des ersten Dummy-Chips, um eine Gehäusestruktur zu bilden.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung versteht man am besten aus der folgenden ausführlichen Beschreibung unter Heranziehung der begleitenden Figuren. Es wird betont, dass in Übereinstimmung mit der Standardpraxis der Industrie diverse Elemente eventuell nicht maßstabgerecht gezeichnet sind. Die Maße der diversen Merkmale können nämlich zur Klarheit der Besprechung willkürlich vergrößert oder verkleinert werden.
    • Die 1A und 1B veranschaulichen Drauf- und Querschnittansichten eines Packages mit integrierter Schaltung in Übereinstimmung mit einigen Ausführungsformen.
    • Die 2A und 2B veranschaulichen Drauf- und Querschnittansichten eines Packages mit integrierter Schaltung in Übereinstimmung mit einigen Ausführungsformen.
    • Die 3A und 3B veranschaulichen Drauf- und Querschnittansichten eines Packages mit integrierter Schaltung in Übereinstimmung mit einigen Ausführungsformen.
    • Die 4A und 4B veranschaulichen Drauf- und Querschnittansichten eines Packages mit integrierter Schaltung in Übereinstimmung mit einigen Ausführungsformen.
    • Die 5A und 5B veranschaulichen Drauf- und Querschnittansichten eines Packages mit integrierter Schaltung in Übereinstimmung mit einigen Ausführungsformen.
    • Die 6A und 6B veranschaulichen Drauf- und Querschnittansichten eines Packages mit integrierter Schaltung in Übereinstimmung mit einigen Ausführungsformen.
    • Die 7A und 7B veranschaulichen Drauf- und Querschnittansichten eines Packages mit integrierter Schaltung in Übereinstimmung mit einigen Ausführungsformen.
    • Die 8A und 8B veranschaulichen Drauf- und Querschnittansichten eines Packages mit integrierter Schaltung in Übereinstimmung mit einigen Ausführungsformen.
    • Die 9A und 9B veranschaulichen Drauf- und Querschnittansichten eines Packages mit integrierter Schaltung in Übereinstimmung mit einigen Ausführungsformen.
    • Die 10A und 10B veranschaulichen Drauf- und Querschnittansichten eines Packages mit integrierter Schaltung in Übereinstimmung mit einigen Ausführungsformen.
    • Die 11A und 11B veranschaulichen Drauf- und Querschnittansichten eines Packages mit integrierter Schaltung in Übereinstimmung mit einigen Ausführungsformen.
    • Die 12A und 12B veranschaulichen Drauf- und Querschnittansichten eines Packages mit integrierter Schaltung in Übereinstimmung mit einigen Ausführungsformen.
    • Die 13A und 13B veranschaulichen Drauf- und Querschnittansichten eines Packages mit integrierter Schaltung in Übereinstimmung mit einigen Ausführungsformen.
    • Die 14A und 14B veranschaulichen Drauf- und Querschnittansichten eines Packages mit integrierter Schaltung in Übereinstimmung mit einigen Ausführungsformen.
    • Die 15A und 15B veranschaulichen Drauf- und Querschnittansichten eines Packages mit integrierter Schaltung in Übereinstimmung mit einigen Ausführungsformen.
    • Die 16A und 16B veranschaulichen Drauf- und Querschnittansichten eines Packages mit integrierter Schaltung in Übereinstimmung mit einigen Ausführungsformen.
    • Die 17A bis 17C veranschaulichen Querschnittansichten diverser Verarbeitungsschritte während der Fertigung von Dies mit integrierter Schaltung in Übereinstimmung mit einigen Ausführungsformen.
    • Die 18A und 18B veranschaulichen Querschnittansichten diverser Verarbeitungsschritte während der Fertigung von Dies mit integrierter Schaltung in Übereinstimmung mit einigen Ausführungsformen.
    • Die 19A bis 19G veranschaulichen Querschnittansichten diverser Verarbeitungsschritte während der Fertigung von Die-Strukturen mit integrierter Schaltung in Übereinstimmung mit einigen Ausführungsformen.
    • Die 20A und 20B veranschaulichen Querschnittansichten diverser Verarbeitungsschritte während der Fertigung von Die-Strukturen mit integrierter Schaltung in Übereinstimmung mit einigen Ausführungsformen.
    • Die 21A bis 21H veranschaulichen Querschnittansichten diverser Verarbeitungsschritte während der Fertigung von Packages mit integrierter Schaltung in Übereinstimmung mit einigen Ausführungsformen.
    • Die 22A bis 22D veranschaulichen Querschnittansichten diverser Verarbeitungsschritte während der Fertigung von Packages mit integrierter Schaltung in Übereinstimmung mit einigen Ausführungsformen.
    • Die 23A bis 23F veranschaulichen Querschnittansichten diverser Verarbeitungsschritte während der Fertigung von Packages mit integrierter Schaltung in Übereinstimmung mit einigen Ausführungsformen.
    • Die 24A bis 24C veranschaulichen Querschnittansichten diverser Verarbeitungsschritte während der Fertigung von Packages mit integrierter Schaltung in Übereinstimmung mit einigen Ausführungsformen.
    • 25 ist ein Ablaufdiagramm, das ein Verfahren zum Bilden von Packages mit integrierter Schaltung in Übereinstimmung mit einigen Ausführungsformen veranschaulicht.
    • 26 ist ein Ablaufdiagramm, das ein Verfahren zum Bilden von Packages mit integrierter Schaltung in Übereinstimmung mit einigen Ausführungsformen veranschaulicht.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele unterschiedliche Ausführungsformen oder Beispiele zum Umsetzen unterschiedlicher Merkmale der Erfindung bereit. Spezifische Beispiele von Komponenten und Anordnungen sind unten beschrieben, um die vorliegende Offenbarung zu vereinfachen. Das Ausbilden eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung kann zum Beispiel Ausführungsformen aufweisen, bei welchen das erste und das zweite Merkmal in direktem Kontakt ausgebildet sind, und kann auch Ausführungsformen aufweisen, bei welchen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal ausgebildet werden können, so dass das erste und das zweite Merkmal eventuell nicht in direktem Kontakt sind. Außerdem kann die vorliegende Offenbarung Bezugszeichen und/oder Bezugsbuchstaben in den diversen Beispielen wiederholen. Diese Wiederholung soll der Einfachheit und der Klarheit dienen und schreibt selbst keine Beziehung zwischen den diversen besprochenen Ausführungsformen und/oder Konfigurationen vor.
  • Ferner können räumliche Bezugsbegriffe, wie „unterhalb“, „unter“, „niedriger“, „oberhalb“, „ober“ und dergleichen hier zur Erleichterung der Beschreibung verwendet werden, um die Beziehung eines Elements oder von Merkmalen mit einem oder mehr anderen Elementen oder Merkmalen, wie sie in den Figuren veranschaulicht sind, zu beschreiben. Die räumlichen Bezugsbegriffe bezwecken, unterschiedliche Ausrichtungen des Bauteils beim Gebrauch oder Betrieb zusätzlich zu der Ausrichtung, die in den Figuren abgebildet ist, einzuschließen. Das Gerät kann anders ausgerichtet sein (um 90 Grad gedreht oder an andere Ausrichtungen), und die räumlichen Bezugsdeskriptoren, die hier verwendet werden, werden entsprechend ausgelegt.
  • Ausführungsformen werden unter Bezugnahme auf Ausführungsformen in einem spezifischen Kontext, nämlich in dem eines Packages mit integrierter Schaltung, wie eines 3DIC-Packages, und ein Verfahren zu seinem Bilden beschrieben. Andere Ausführungsformen können jedoch ebenfalls an andere elektrisch verbundene Bauteile angewandt werden, einschließlich, ohne darauf beschränkt zu sein, Package-On-Package-Anordnungen, Die-zu-Die-Anordnungen, Wafer-zu-Wafer-Anordnungen, Die-zu-Substratanordnungen, beim Package-Zusammenfügen, beim Verarbeiten von Substraten, Interposern oder dergleichen, oder Montieren von Eingangsbauteilen, Leiterplatten, Dies oder anderer Bauteile, oder zum Verbindungs-Packaging oder Montieren von Kombinationen eines beliebigen Typs einer integrierter Schaltung oder eines elektrischen Bauteils. Diverse Ausführungsformen, die hierin beschrieben sind, erlauben das Bilden von Packages mit integrierter Schaltung durch direktes Bonden von Dies mit integrierter Schaltung aneinander. Diverse Ausführungsformen, die hierin beschrieben sind, erlauben ferner das Einbetten von Wärmeableitungsstrukturen innerhalb von Packages mit integrierter Schaltung und eine Verringerung der Zeit zum Bilden der Wärmeableitungsstrukturen und der Packages mit integrierter Schaltung. Der Ertrag von Wafer-Pro-Stunde-(Wafer Per Hour - WPH) kann folglich gesteigert werden, und die Produktionskosten für die Herstellung von Packages mit integrierter Schaltung können verringert werden.
  • Die 1A und 1B veranschaulichen eine Drauf- und Querschnittansicht eines Packages 100 mit integrierter Schaltung (IC) in Übereinstimmung mit einigen Ausführungsformen. 1A veranschaulicht eine Draufsicht, während 1B eine Querschnittansicht entlang einer Linie BB' in 1A veranschaulicht. Bei einigen Ausführungsformen umfasst das IC-Package 100 eine erste IC-Die-Struktur 101, die an eine zweite IC-Die-Struktur 103 gebondet ist. Bei einigen Ausführungsformen ist die erste IC-Die-Struktur 101 elektrisch mit der zweiten IC-Die-Struktur 103 verbunden. Die erste IC-Die-Struktur 101 umfasst ein IC-Die 105, das in Kapselungsmaterial 107 und 109 gekapselt ist. Bei einigen Ausführungsformen kann das IC-Die 105 ein Logik-Die, ein Speicher-Die, eine CPU, eine xPU, ein MEMS-Die, ein SoC-Die oder dergleichen umfassen. Bei einigen Ausführungsformen kann das IC-Die 105 unter Verwenden eines Verfahrens, das unten unter Bezugnahme auf die 17 A bis 17C beschrieben ist, gebildet werden, und die ausführliche Beschreibung des IC-Die 105 wird in diesem Zeitpunkt gegeben. Die Kapselungsmaterialien 107 und 109 können zweckdienliche Isoliermaterialien umfassen. Bei einigen Ausführungsformen können die Kapselungsmaterialien 107 und 109 das gleiche Material umfassen. Bei anderen Ausführungsformen können die Kapselungsmaterialien 107 und 109 unterschiedliche Materialien umfassen. Bei einigen Ausführungsformen umfasst die erste IC-Die-Struktur 101 ferner eine Mehrzahl von Verbindern 111 auf einer Vorderseite des IC-Die 105 auf, die das IC-Package 100 mit externen Bauteilen, die an die Verbinder 111 gebondet sind, elektrisch verbinden. Bei einigen Ausführungsformen kann die erste IC-Die-Struktur 101 unter Verwenden eines Verfahrens, das unten unter Bezugnahme auf die 20A und 20B beschrieben ist, gebildet werden, und die ausführliche Beschreibung der ersten IC-Die-Struktur 101 wird in diesem Zeitpunkt gegeben.
  • Die zweite IC-Die-Struktur 103 umfasst einen Die-Stapel 113, der an eine Basisstruktur 115 gebondet ist. Bei einigen Ausführungsformen umfasst der Die-Stapel 113 IC-Dies 1171 bis 1174, die paarweise aneinander derart gebondet sind, sodass die Rückseite eines IC-Die in einem Paar mit einer Vorderseite eines anderen Die in dem Paar gebondet ist. Des Weiteren ist eine Vorderseite des IC-Die 1171 des Die-Stapels 113 an die Basisstruktur 115 gebondet, und eine Rückseite des IC-Die 1174 ist an eine Rückseite des IC-Die 105 gebondet. Bei einigen Ausführungsformen können die IC-Dies 1171 bis 1174 ein Logik-Die, ein Speicher-Die, eine CPU, eine GPU, eine xPU, ein MEMS-Die, ein SoC-Die oder dergleichen umfassen. Bei einigen Ausführungsformen können die IC-Dies 1171 bis 1174 unter Verwenden eines Verfahrens, das unten unter Bezugnahme auf die 17A bis 17C, 18A und 18B beschrieben ist, gebildet werden, und die ausführliche Beschreibung der IC-Dies 1171 bis 1174 wird in diesem Zeitpunkt gegeben. Die Basisstruktur 115 kann ein Halbleitermaterial, ein Isoliermaterial, eine Kombination davon oder dergleichen umfassen. Bei einigen Ausführungsformen kann die Basisstruktur 115 das gleiche Material wie das Substrat der IC-Dies 105 und 1171 bis 1174 umfassen. Bei solchen Ausführungsformen können die Basisstruktur 115 und die IC-Dies 105 und 1171 bis 1174 im Wesentlichen ähnliche Wärmedehnungskoeffizienten (Coefficients of Thermal Expansion - CTEs) aufweisen, die eine Beschädigung des IC-Packages 100 aufgrund von CTE-Nichtübereinstimmung verhindern können. Bei einigen Ausführungsformen weist die Basisstruktur 115 eventuell keine aktiven und/oder passiven Bauelemente auf oder in der Basisstruktur 115 auf. Bei einigen Ausführungsformen sind die IC-Dies 1171 bis 1174 jeweils in Kapselungsmaterial 1231 bis 1234 gekapselt. Bei einigen Ausführungsformen können die Kapselungsmaterialien 1231 bis 1234 ein zweckdienliches Isoliermaterial umfassen. Bei einigen Ausführungsformen können die Kapselungsmaterialien 1231 bis 1234 das gleiche Material umfassen. Bei anderen Ausführungsformen können die Kapselungsmaterialien 1231 bis 1234 unterschiedliche Materialien umfassen. Bei einigen Ausführungsformen umfasst die Die-Struktur 103 ferner gestapelte Dummy-Strukturen 119, so dass der Die-Stapel 113 zwischen den angrenzenden gestapelten Dummy-Strukturen 119 liegt. Bei einigen Ausführungsformen umfasst jede gestapelte Dummy-Struktur 119 einen Stapel aus Dummy-Strukturen 1211 bis 1214, so dass die Kapselungsmaterialien 1231 bis 1234 jeweils zwischen den Dummy-Strukturen 1211 bis 1214 und den IC-Dies 1171 bis 1174 eingefügt sind. Die Dummy-Strukturen 1211 bis 1214 können ein Halbleitermaterial, ein Isoliermaterial, eine Kombination davon oder dergleichen umfassen. Bei einigen Ausführungsformen können die Dummy-Strukturen 1211 bis 1214 das gleiche Material wie die Substrate der IC-Dies 105 und 1171 bis 1174 umfassen. Bei solchen Ausführungsformen können die Dummy-Strukturen 1211 bis 1214 und die IC-Dies 105 und 1171 bis 1174 im Wesentlichen ähnliche CTEs aufweisen, was die Beschädigung des IC-Packages 100 aufgrund von CTE-Nichtübereinstimmung verhindern kann. Bei einigen Ausführungsformen umfassen die Dummy-Strukturen 1211 bis 1214 eventuell keine aktiven und/oder passiven Bauteile und stellen eventuell keine zusätzliche elektrische Funktionalität für das IC-Package 100 bereit. Bei einigen Ausführungsformen können die gestapelten Dummy-Strukturen 119 als Wärmeableitungsstrukturen ausgelegt sein, die Wärme von dem IC-Die 105 der ersten IC-Die-Struktur 101 weg transferieren. Folglich können die gestapelten Dummy-Strukturen 119 auch Wärmeableitungsstrukturen 119 genannt werden.
  • Unter weiterer Bezugnahme auf die 1A und 1B können die gestapelten Dummy-Strukturen 119 und die Basisstruktur 115 in einer Draufsicht eine Rechteckform aufweisen. Bei einigen Ausführungsformen sind drei Seitenwände jeder gestapelten Dummy-Strukturen 119 im Wesentlichen mit jeweiligen drei Seitenwänden der Basisstruktur 115 derart koplanar, dass eine erste Breite der gestapelten Dummy-Strukturen 119 im Wesentlichen gleich einer ersten Breite W1 der Basisstruktur 115 ist, und eine zweite Breite W2 der Basisstruktur 115 größer ist als eine zweite Breite W3 der gestapelten Dummy-Strukturen 119. Bei einigen Ausführungsformen kann die Breite W1 zwischen etwa 5 mm und etwa 10 mm liegen. Bei einigen Ausführungsformen kann die Breite W2 zwischen etwa 7 mm und etwa 15 mm liegen. Bei einigen Ausführungsformen kann die Breite W3 zwischen etwa 1 mm und etwa 4 mm liegen. Bei einigen Ausführungsformen kann ein Verhältnis von W1/W2 zwischen etwa 0,7 und etwa 0,6 liegen. Bei einigen Ausführungsformen kann ein Verhältnis von W1/W3 zwischen etwa 5 und etwa 2,5 liegen. Bei einigen Ausführungsformen kann ein Verhältnis von W1/W3 zwischen etwa 7 und etwa 3,75 liegen.
  • Bei der Ausführungsform, die in den 1A und 1B veranschaulicht ist, umfasst die erste IC-Die-Struktur 101 ein einziges IC-Die (wie das IC-Die 105), und die zweite IC-Die-Struktur 103 umfasst einen einzigen Die-Stapel (wie den Die-Stapel 113), der vier IC-Dies (wie die IC-Dies 1171 bis 1174) umfasst, und zwei Dummy-Strukturen (wie die gestapelten Dummy-Strukturen 119), die jeweils einen Stapel aus vier Dummy-Strukturen (wie die Dummy-Strukturen 1211 bis 1214) umfassen. Bei anderen Ausführungsformen kann die erste IC-Die-Struktur 101 in Abhängigkeit von Konzeptionserfordernissen für das IC-Package 100 mehr als ein IC-Die umfassen, und die zweite IC-Die-Struktur 103 kann mehr als einen Die-Stapel umfassen, der mehr oder weniger als vier IC-Dies und mehr oder weniger als zwei Dummy-Strukturen umfassen, die Stapel aus mehr oder weniger als vier Dummy-Strukturen umfassen. Bei einigen Ausführungsformen kann das IC-Package 100 unter Verwenden eines Verfahrens, das unten unter Bezugnahme auf die 21A bis 21H beschrieben ist, gebildet werden, und die ausführliche Beschreibung des IC-Packages 100 wird in diesem Zeitpunkt gegeben.
  • Die 2A und 2B veranschaulichen Drauf- und Querschnittansichten eines Packages 200 in Übereinstimmung mit einigen Ausführungsformen. 2A veranschaulicht eine Draufsicht, während 2B eine Querschnittansicht entlang einer Linie BB' in 2A veranschaulicht. Um Unterschiede zwischen dem IC-Package 200 und dem IC-Package 100 hervorzuheben (siehe 1A und 1B), sind die gemeinsamen Merkmale dieser Packages mit denselben numerischen Bezugszeichen bezeichnet, und ihre Beschreibung wird hierin nicht wiederholt. Bei einigen Ausführungsformen umfasst das IC-Package 200 eine erste IC-Die-Struktur 101, die an eine zweite IC-Die-Struktur 201 gebondet ist. Bei einigen Ausführungsformen ist die erste IC-Die-Struktur 101 elektrisch mit der zweiten IC-Die-Struktur 201 verbunden. Die zweite IC-Die-Struktur 201 umfasst einen Die-Stapel 113, der an eine Basisstruktur 115 gebondet ist. Bei einigen Ausführungsformen umfasst der Die-Stapel 113 IC-Dies 1171 bis 1174, die jeweils in Kapselungsmaterial 1231 bis 1234 gekapselt sind. Bei einigen Ausführungsformen umfasst die zweite Die-Struktur 201 ferner gestapelte Dummy-Strukturen 203, so dass der Die-Stapel 113 zwischen den angrenzenden gestapelten Dummy-Strukturen 203 liegt. Bei einigen Ausführungsformen umfasst jede der gestapelten Dummy-Strukturen 203 einen Stapel aus Dummy-Strukturen 2051 bis 2054, so dass die Kapselungsmaterialien 1231 bis 1234 jeweils zwischen den Dummy-Strukturen 2051 bis 2054 und den IC-Dies 1171 bis 1174 eingefügt sind. Bei einigen Ausführungsformen können die Dummy-Strukturen 2051 bis 2054 unter Verwenden ähnlicher Materialien und Verfahren wie die Dummy-Strukturen 1211 bis 1214, die oben unter Bezugnahme auf die 1A und 1B beschrieben sind, gebildet werden, und die Beschreibung wird hierin nicht wiederholt. Bei einigen Ausführungsformen können die gestapelten Dummy-Strukturen 203 als Wärmeableitungsstrukturen ausgelegt sein, die Wärme von dem IC-Die 105 der ersten IC-Die-Struktur 101 weg transferieren. Folglich können die gestapelten Dummy-Strukturen 203 auch Wärmeableitungsstrukturen 203 genannt werden.
  • Unter weiterer Bezugnahme auf die 2A und 2B können die gestapelten Dummy-Strukturen 203 und die Basisstruktur 115 in einer Draufsicht eine Rechteckform aufweisen. Bei einigen Ausführungsformen sind zwei Seitenwände jeder gestapelten Dummy-Struktur 203 im Wesentlichen mit jeweiligen zwei Seitenwänden der Basisstruktur 115 koplanar. Bei einigen Ausführungsformen ist die erste Breite W4 der gestapelten Dummy-Strukturen 203 kleiner als eine erste Breite W1 der Basisstruktur 115 und eine zweite Breite W5 der gestapelten Dummy-Strukturen 203 ist kleiner als eine zweite Breite W2 der Basisstruktur 115. Bei einigen Ausführungsformen kann die Breite W4 zwischen etwa 4,0 mm und etwa 9,5 mm liegen. Bei einigen Ausführungsformen kann die Breite W5 zwischen etwa 1 mm und etwa 4 mm liegen. Bei einigen Ausführungsformen kann ein Verhältnis von W1/W4 zwischen etwa 1,25 und etwa 1,05 liegen. Bei einigen Ausführungsformen kann ein Verhältnis von W1/W5 zwischen etwa 5 und etwa 2,5 liegen. Bei einigen Ausführungsformen kann ein Verhältnis von W2/W4 zwischen etwa 1,75 und etwa 1,5 liegen. Bei einigen Ausführungsformen kann ein Verhältnis von W2/W5 zwischen etwa 7 und etwa 3,75 liegen. Bei einigen Ausführungsformen kann ein Verhältnis von W4/W5 zwischen etwa 5 und etwa 2,5 liegen. Bei einigen Ausführungsformen kann das IC-Package 200 unter Verwenden eines Verfahrens, das unten unter Bezugnahme auf die 21A bis 21H beschrieben ist, gebildet werden, und die ausführliche Beschreibung des IC-Packages 200 wird in diesem Zeitpunkt gegeben.
  • Die 3A und 3B veranschaulichen Drauf- und Querschnittansichten eines Packages 300 in Übereinstimmung mit einigen Ausführungsformen. 3A veranschaulicht eine Draufsicht, während 3B eine Querschnittansicht entlang einer Linie BB' in 3A veranschaulicht. Um Unterschiede zwischen dem IC-Package 300 und dem IC-Package 100 hervorzuheben (siehe 1A und 1B), sind die gemeinsamen Merkmale dieser Packages mit denselben numerischen Bezugszeichen bezeichnet, und ihre Beschreibung wird hierin nicht wiederholt. Bei einigen Ausführungsformen umfasst das IC-Package 300 eine erste IC-Die-Struktur 101, die an eine zweite IC-Die-Struktur 301 gebondet ist. Bei einigen Ausführungsformen ist die erste IC-Die-Struktur 101 elektrisch mit der zweiten IC-Die-Struktur 301 verbunden. Die zweite IC-Die-Struktur 301 umfasst einen Die-Stapel 113, der an eine Basisstruktur 115 gebondet ist. Bei einigen Ausführungsformen umfasst der Die-Stapel 113 IC-Dies 1171 bis 1174, die jeweils in Kapselungsmaterial 1231 bis 1234 gekapselt sind. Bei einigen Ausführungsformen umfasst die Die-Struktur 103 ferner gestapelte Dummy-Strukturen 303, so dass der Die-Stapel 113 zwischen den angrenzenden gestapelten Dummy-Strukturen 303 liegt. Bei einigen Ausführungsformen umfasst jede gestapelte Dummy-Struktur 303 einen Stapel aus Dummy-Strukturen 3051 bis 3054, so dass die Kapselungsmaterialien 1231 bis 1234 jeweils zwischen den Dummy-Strukturen 1211 bis 1214 und den IC-Dies 1171 bis 1174 eingefügt sind. Bei einigen Ausführungsformen können die Dummy-Strukturen 3051 bis 3054 unter Verwenden ähnlicher Materialien und Verfahren wie die Dummy-Strukturen 1211 bis 1214, die oben unter Bezugnahme auf die 1A und 1B beschrieben sind, gebildet werden, und die Beschreibung wird hierin nicht wiederholt. Bei einigen Ausführungsformen können die gestapelten Dummy-Strukturen 303 als Wärmeableitungsstrukturen ausgelegt sein, die Wärme von dem IC-Die 105 der ersten IC-Die-Struktur 101 weg transferieren. Folglich können die gestapelten Dummy-Strukturen 303 auch Wärmeableitungsstrukturen 303 genannt werden.
  • Unter weiterer Bezugnahme auf die 3A und 3B können die gestapelten Dummy-Strukturen 303 und die Basisstruktur 115 in einer Draufsicht eine Rechteckform aufweisen. Bei einigen Ausführungsformen ist eine Seitenwand jeder gestapelten Dummy-Struktur 303 im Wesentlichen mit einer jeweiligen Seitenwand der Basisstruktur 115 koplanar. Bei einigen Ausführungsformen ist die erste Breite W6 der gestapelten Dummy-Strukturen 303 kleiner als eine erste Breite W1 der Basisstruktur 115, und eine zweite Breite W7 der gestapelten Dummy-Strukturen 303 ist kleiner als eine zweite Breite W2 der Basisstruktur 115. Bei einigen Ausführungsformen kann die Breite W6 zwischen etwa 3 mm und etwa 9 mm liegen. Bei einigen Ausführungsformen kann die Breite W7 zwischen etwa 1 mm und etwa 4 mm liegen. Bei einigen Ausführungsformen kann ein Verhältnis von W1/W6 zwischen etwa 1,6 und etwa 1,1 liegen. Bei einigen Ausführungsformen kann ein Verhältnis von W1/W7 zwischen etwa 5 und etwa 2,5 liegen. Bei einigen Ausführungsformen kann ein Verhältnis von W2/W6 zwischen etwa 2,3 und etwa 1,6 liegen. Bei einigen Ausführungsformen kann ein Verhältnis von W2/W7 zwischen etwa 7,0 und etwa 3,75 liegen. Bei einigen Ausführungsformen kann ein Verhältnis von W6/W7 zwischen etwa 3 und etwa 2,25 liegen. Bei einigen Ausführungsformen kann das IC-Package 300 unter Verwenden eines Verfahrens, das unten unter Bezugnahme auf die 21A bis 21H beschrieben ist, gebildet werden, und die ausführliche Beschreibung des IC-Packages 300 wird in diesem Zeitpunkt gegeben.
  • Die 4A und 4B veranschaulichen Drauf- und Querschnittansichten eines Packages 400 in Übereinstimmung mit einigen Ausführungsformen. 4A veranschaulicht eine Draufsicht, während 4B eine Querschnittansicht entlang einer Linie BB' in 4A veranschaulicht. Um Unterschiede zwischen dem IC-Package 400 und dem IC-Package 100 hervorzuheben (siehe 1A und 1B), sind die gemeinsamen Merkmale dieser Packages mit denselben numerischen Bezugszeichen bezeichnet, und ihre Beschreibung wird hierin nicht wiederholt. Bei einigen Ausführungsformen umfasst das IC-Package 400 eine erste IC-Die-Struktur 101, die an eine zweite IC-Die-Struktur 401 gebondet ist. Bei einigen Ausführungsformen ist die erste IC-Die-Struktur 101 elektrisch mit der zweiten IC-Die-Struktur 401 verbunden. Die zweite IC-Die-Struktur 401 umfasst einen Die-Stapel 113, der an eine Basisstruktur 115 gebondet ist. Bei einigen Ausführungsformen umfasst der Die-Stapel 113 IC-Dies 1171 bis 1174, die jeweils in Kapselungsmaterial 1231 bis 1234 gekapselt sind. Bei einigen Ausführungsformen umfasst die zweite IC-Die-Struktur 401 ferner gestapelte Dummy-Strukturen 403, so dass der Die-Stapel 113 zwischen den angrenzenden gestapelten Dummy-Strukturen 403 liegt. Bei einigen Ausführungsformen umfasst jede gestapelte Dummy-Struktur 403 einen Stapel aus Dummy-Strukturen 4051 bis 4054, so dass die Kapselungsmaterialien 1231 bis 1234 jeweils zwischen den Dummy-Strukturen 4051 bis 4054 und den IC-Dies 1171 bis 1174 eingefügt sind. Bei einigen Ausführungsformen können die Dummy-Strukturen 4051 bis 4054 unter Verwenden ähnlicher Materialien und Verfahren wie die Dummy-Strukturen 1211 bis 1214, die oben unter Bezugnahme auf die 1A und 1B beschrieben sind, gebildet werden, und die Beschreibung wird hierin nicht wiederholt. Bei einigen Ausführungsformen können die gestapelten Dummy-Strukturen 403 als Wärmeableitungsstrukturen ausgelegt sein, die Wärme von dem IC-Die 105 der ersten IC-Die-Struktur 101 weg transferieren. Folglich können die gestapelten Dummy-Strukturen 403 auch Wärmeableitungsstrukturen 403 genannt werden.
  • Unter weiterer Bezugnahme auf die 4A und 4B können die gestapelten Dummy-Strukturen 403 und die Basisstruktur 115 in einer Draufsicht eine Rechteckform aufweisen. Bei einigen Ausführungsformen sind zwei Seitenwände jeder gestapelten Dummy-Struktur 403 im Wesentlichen mit jeweiligen zwei Seitenwänden der Basisstruktur 115 koplanar. Bei einigen Ausführungsformen weisen die gestapelten Dummy-Strukturen 403 (wie gestapelte Dummy-Strukturen 4031 und 4032), die an entgegengesetzten Ecken der Basisstruktur 115 angeordnet sind, unterschiedliche Maße auf. Bei einigen Ausführungsformen ist eine erste Breite W9 der gestapelten Dummy-Strukturen 4031 kleiner als eine erste Breite W1 der Basisstruktur 115. Bei einigen Ausführungsformen ist eine erste Breite W8 der gestapelten Dummy-Strukturen 4032 kleiner als eine erste Breite W1 der Basisstruktur 115. Bei einigen Ausführungsformen ist die Breite W8 von der Breite W9 unterschiedlich. Bei einigen Ausführungsformen kann die Breite W8 im Wesentlichen gleich der Breite W9 sein. Bei einigen Ausführungsformen kann eine zweite Breite der gestapelten Dummy-Strukturen 4031 gleich einer zweiten Breite der gestapelten Dummy-Strukturen 4032 und gleich einer Breite W10 sein. Bei einigen Ausführungsformen ist die Breite W10 kleiner als eine zweite Breite W2 der Basisstruktur 115. Bei einigen Ausführungsformen ist eine Summe der Breiten W8 und W9 kleiner als die Breite W1. Bei einigen Ausführungsformen kann die Breite W8 zwischen etwa 2 mm und etwa 4,5 mm liegen. Bei einigen Ausführungsformen kann die Breite W9 zwischen etwa 2 mm und etwa 4,5 mm liegen. Bei einigen Ausführungsformen kann die Breite W10 zwischen etwa 1 mm und etwa 4 mm liegen. Bei einigen Ausführungsformen kann ein Verhältnis von W1/W8 zwischen etwa 2,5 und etwa 2 liegen. Bei einigen Ausführungsformen kann ein Verhältnis von W1/W9 zwischen etwa 2,5 und etwa 2 liegen. Bei einigen Ausführungsformen kann ein Verhältnis von W1/W 10 zwischen etwa 5 und etwa 2,5 liegen. Bei einigen Ausführungsformen kann ein Verhältnis von W2/W8 zwischen etwa 3,5 und etwa 3 liegen. Bei einigen Ausführungsformen kann ein Verhältnis von W2/W9 zwischen etwa 3,5 und etwa 3 liegen. Bei einigen Ausführungsformen kann ein Verhältnis von W2/W10 zwischen etwa 7 und etwa 3,75 liegen. Bei einigen Ausführungsformen kann ein Verhältnis von W8/W9 zwischen etwa 1 und etwa 2,5 liegen. Bei einigen Ausführungsformen kann ein Verhältnis von W8/W10 zwischen etwa 2 und etwa 1 liegen. Bei einigen Ausführungsformen kann ein Verhältnis von W9/W10 zwischen etwa 2 und etwa 1 liegen. Bei einigen Ausführungsformen kann das IC-Package 400 unter Verwenden eines Verfahrens, das unten unter Bezugnahme auf die 21A bis 21H beschrieben ist, gebildet werden, und die ausführliche Beschreibung des IC-Packages 400 wird in diesem Zeitpunkt gegeben.
  • Die 5A und 5B veranschaulichen Drauf- und Querschnittansichten eines Packages 500 in Übereinstimmung mit einigen Ausführungsformen. 5A veranschaulicht eine Draufsicht, während 5B eine Querschnittansicht entlang einer Linie BB' in 5A veranschaulicht. Um Unterschiede zwischen dem IC-Package 500 und dem IC-Package 100 hervorzuheben (siehe 1A und 1B), sind die gemeinsamen Merkmale dieser Packages mit denselben numerischen Bezugszeichen bezeichnet, und ihre Beschreibung wird hierin nicht wiederholt. Bei einigen Ausführungsformen umfasst das IC-Package 500 eine erste IC-Die-Struktur 501, die an eine zweite IC-Die-Struktur 503 gebondet ist. Bei einigen Ausführungsformen ist die erste IC-Die-Struktur 501 elektrisch mit der zweiten IC-Die-Struktur 501 verbunden. Bei einigen Ausführungsformen ist die erste IC-Die-Struktur 501 der ersten IC-Die-Struktur 101 (siehe 1A und 1B) ähnlich, mit dem Unterschied, dass die erste IC-Die-Struktur 501 und die erste IC-Die-Struktur 101 unterschiedliche Rückseitenstrukturen aufweisen. Bei einigen Ausführungsformen kann die IC-Die-Struktur 501 unter Verwenden eines Verfahrens, das unten unter Bezugnahme auf die 19A bis 19G beschrieben ist, gebildet werden, und die ausführliche Beschreibung der IC-Die-Struktur 501 wird in diesem Zeitpunkt gegeben. Bei einigen Ausführungsformen ist die zweite IC-Die-Struktur 503 der zweiten IC-Die-Struktur 103 (siehe 1A und 1B) mit dem Unterschied ähnlich, dass die Struktur, die den Die-Stapel 113, die gestapelten Dummy-Strukturen 119 und die Kapselungsmaterialien 1231 bis 1234 umfasst, vertikal umgedreht ist, so dass eine Rückseite des IC-Die 1174 des Die-Stapels 113 sowie die Dummy-Strukturen 1214 der gestapelten Dummy-Strukturen 119 an die Basisstruktur 115 gebondet sind. Des Weiteren ist eine Vorderseite des IC-Die 1171 des Die-Stapels 113 an die Rückseite des IC-Die 105 gebondet. Bei einigen Ausführungsformen kann das IC-Package 500 unter Verwenden eines Verfahrens, das unten unter Bezugnahme auf die 22A bis 22D beschrieben ist, gebildet werden, und die ausführliche Beschreibung des IC-Packages 500 wird in diesem Zeitpunkt gegeben.
  • Die 6A und 6B veranschaulichen Drauf- und Querschnittansichten eines Packages 600 in Übereinstimmung mit einigen Ausführungsformen. 6A veranschaulicht eine Draufsicht, während 6B eine Querschnittansicht entlang einer Linie BB' in 6A veranschaulicht. Um Unterschiede zwischen dem IC-Package 600 und dem IC-Package 200 hervorzuheben (siehe 2A und 2B), sind die gemeinsamen Merkmale dieser Packages mit denselben numerischen Bezugszeichen bezeichnet, und ihre Beschreibung wird hierin nicht wiederholt. Bei einigen Ausführungsformen umfasst das IC-Package 600 eine erste IC-Die-Struktur 501, die an eine zweite IC-Die-Struktur 601 gebondet ist. Bei einigen Ausführungsformen ist die erste IC-Die-Struktur 501 elektrisch mit der zweiten IC-Die-Struktur 601 verbunden. Bei einigen Ausführungsformen ist die erste IC-Die-Struktur 501 der ersten IC-Die-Struktur 101 (siehe 2A und 2B) ähnlich, mit dem Unterschied, dass die erste IC-Die-Struktur 501 und die erste IC-Die-Struktur 101 unterschiedliche Rückseitenstrukturen aufweisen. Bei einigen Ausführungsformen kann die IC-Die-Struktur 501 unter Verwenden eines Verfahrens, das unten unter Bezugnahme auf die 19A bis 19G beschrieben ist, gebildet werden, und die ausführliche Beschreibung der IC-Die-Struktur 501 wird in diesem Zeitpunkt gegeben. Bei einigen Ausführungsformen ist die zweite IC-Die-Struktur 601 der zweiten IC-Die-Struktur 201 (siehe 2A und 2B) mit dem Unterschied ähnlich, dass die Struktur, die den Die-Stapel 113, die gestapelten Dummy-Strukturen 203 und die Kapselungsmaterialien 1231 bis 1234 umfasst, vertikal umgedreht ist, so dass eine Rückseite des IC-Die 1174 des Die-Stapels 113 sowie die Dummy-Strukturen 2054 der gestapelten Dummy-Strukturen 203 an die Basisstruktur 115 gebondet sind. Des Weiteren ist eine Vorderseite des IC-Die 1171 des Die-Stapels 113 an die Rückseite des IC-Die 105 gebondet. Bei einigen Ausführungsformen kann das IC-Package 600 unter Verwenden eines Verfahrens, das unten unter Bezugnahme auf die 22A bis 22D beschrieben ist, gebildet werden, und die ausführliche Beschreibung des IC-Packages 600 wird in diesem Zeitpunkt gegeben.
  • Die 7A und 7B veranschaulichen Drauf- und Querschnittansichten eines Packages 700 in Übereinstimmung mit einigen Ausführungsformen. 7A veranschaulicht eine Draufsicht, während 7B eine Querschnittansicht entlang einer Linie BB' in 7A veranschaulicht. Um Unterschiede zwischen dem IC-Package 700 und dem IC-Package 300 hervorzuheben (siehe 3A und 3B), sind die gemeinsamen Merkmale dieser Packages mit denselben numerischen Bezugszeichen bezeichnet, und ihre Beschreibung wird hierin nicht wiederholt. Bei einigen Ausführungsformen umfasst das IC-Package 700 eine erste IC-Die-Struktur 501, die an eine zweite IC-Die-Struktur 701 gebondet ist. Bei einigen Ausführungsformen ist die erste IC-Die-Struktur 501 elektrisch mit der zweiten IC-Die-Struktur 701 verbunden. Bei einigen Ausführungsformen ist die erste IC-Die-Struktur 501 der ersten IC-Die-Struktur 101 (siehe 3A und 3B) ähnlich, mit dem Unterschied, dass die erste IC-Die-Struktur 501 und die erste IC-Die-Struktur 101 unterschiedliche Rückseitenstrukturen aufweisen. Bei einigen Ausführungsformen kann die IC-Die-Struktur 501 unter Verwenden eines Verfahrens, das unten unter Bezugnahme auf die 19A bis 19G beschrieben ist, gebildet werden, und die ausführliche Beschreibung der IC-Die-Struktur 501 wird in diesem Zeitpunkt gegeben. Bei einigen Ausführungsformen ist die zweite IC-Die-Struktur 701 der zweiten IC-Die-Struktur 301 (siehe 3A und 3B) mit dem Unterschied ähnlich, dass die Struktur, die den Die-Stapel 113, die gestapelten Dummy-Strukturen 303 und die Kapselungsmaterialien 1231 bis 1234 umfasst, vertikal umgedreht ist, so dass eine Rückseite des IC-Die 1174 des Die-Stapels 113 sowie die Dummy-Strukturen 3054 der gestapelten Dummy-Strukturen 303 an die Basisstruktur 115 gebondet sind. Des Weiteren ist eine Vorderseite des IC-Die 1171 des Die-Stapels 113 an die Rückseite des IC-Die 105 gebondet. Bei einigen Ausführungsformen kann das IC-Package 700 unter Verwenden eines Verfahrens, das unten unter Bezugnahme auf die 22A bis 22D beschrieben ist, gebildet werden, und die ausführliche Beschreibung des IC-Packages 700 wird in diesem Zeitpunkt gegeben.
  • Die 8A und 8B veranschaulichen Drauf- und Querschnittansichten eines Packages 800 in Übereinstimmung mit einigen Ausführungsformen. 8A veranschaulicht eine Draufsicht, während 8B eine Querschnittansicht entlang einer Linie BB' in 8A veranschaulicht. Um Unterschiede zwischen dem IC-Package 800 und dem IC-Package 400 hervorzuheben (siehe 4A und 4B), sind die gemeinsamen Merkmale dieser Packages mit denselben numerischen Bezugszeichen bezeichnet, und ihre Beschreibung wird hierin nicht wiederholt. Bei einigen Ausführungsformen umfasst das IC-Package 800 eine erste IC-Die-Struktur 501, die an eine zweite IC-Die-Struktur 801 gebondet ist. Bei einigen Ausführungsformen ist die erste IC-Die-Struktur 501 elektrisch mit der zweiten IC-Die-Struktur 801 verbunden. Bei einigen Ausführungsformen ist die erste IC-Die-Struktur 501 der ersten IC-Die-Struktur 101 (siehe 4A und 4B) ähnlich, mit dem Unterschied, dass die erste IC-Die-Struktur 501 und die erste IC-Die-Struktur 101 unterschiedliche Rückseitenstrukturen aufweisen. Bei einigen Ausführungsformen kann die IC-Die-Struktur 501 unter Verwenden eines Verfahrens, das unten unter Bezugnahme auf die 19A bis 19G beschrieben ist, gebildet werden, und die ausführliche Beschreibung der IC-Die-Struktur 501 wird in diesem Zeitpunkt gegeben. Bei einigen Ausführungsformen ist die zweite IC-Die-Struktur 801 der zweiten IC-Die-Struktur 401 (siehe 4A und 4B) mit dem Unterschied ähnlich, dass die Struktur, die den Die-Stapel 113, die gestapelten Dummy-Strukturen 403 und die Kapselungsmaterialien 1231 bis 1234 umfasst, vertikal umgedreht ist, so dass eine Rückseite des IC-Die 1174 des Die-Stapels 113 sowie die Dummy-Strukturen 4054 der gestapelten Dummy-Strukturen 403 an die Basisstruktur 115 gebondet sind. Des Weiteren ist eine Vorderseite des IC-Die 1171 des Die-Stapels 113 an die Rückseite des IC-Die 105 gebondet. Bei einigen Ausführungsformen kann das IC-Package 800 unter Verwenden eines Verfahrens, das unten unter Bezugnahme auf die 22A bis 22D beschrieben ist, gebildet werden, und die ausführliche Beschreibung des IC-Packages 800 wird in diesem Zeitpunkt gegeben.
  • Die 9A und 9B veranschaulichen Drauf- und Querschnittansichten eines Packages 900 in Übereinstimmung mit einigen Ausführungsformen. 9A veranschaulicht eine Draufsicht, während 9B eine Querschnittansicht entlang einer Linie BB' in 9A veranschaulicht. Um Unterschiede zwischen dem IC-Package 900 und dem IC-Package 100 hervorzuheben (siehe 1A und 1B), sind die gemeinsamen Merkmale dieser Packages mit denselben numerischen Bezugszeichen bezeichnet, und ihre Beschreibung wird hierin nicht wiederholt. Bei einigen Ausführungsformen umfasst das IC-Package 900 eine erste IC-Die-Struktur 901, die an eine zweite IC-Die-Struktur 903 gebondet ist. Bei einigen Ausführungsformen ist die erste IC-Die-Struktur 901 elektrisch mit der zweiten IC-Die-Struktur 903 verbunden. Bei einigen Ausführungsformen ist die erste IC-Die-Struktur 901 der ersten IC-Struktur 101 (siehe 1A und 1B) ähnlich, mit dem Unterschied, dass das IC-Die 105 nur in das Kapselungsmaterial 107 gekapselt ist, und dass das Kapselungsmaterial 109 weggelassen wird. Bei einigen Ausführungsformen kann die IC-Die-Struktur 901 unter Verwenden eines Verfahrens, das unten unter Bezugnahme auf die 20A bis 20B beschrieben ist, gebildet werden, und die ausführliche Beschreibung der IC-Die-Struktur 901 wird in diesem Zeitpunkt gegeben.
  • Die zweite IC-Die-Struktur 903 umfasst einen Die-Stapel 113, der an eine Basisstruktur 115 gebondet ist. Bei einigen Ausführungsformen umfasst der Die-Stapel 113 IC-Dies 1171 bis 1174, die jeweils in Kapselungsmaterial 1231 bis 1234 gekapselt sind. Bei einigen Ausführungsformen umfasst die zweite IC-Die-Struktur 903 ferner ein Kapselungsmaterial 907, das die Basisstruktur 115, den Die-Stapel 113 und die Kapselungsmaterialien 1231 bis 1234 kapselt. Bei einigen Ausführungsformen kann das Kapselungsmaterial 907 ein zweckdienliches Isoliermaterial umfassen. Bei einigen Ausführungsformen können die Kapselungsmaterialien 907 und 1231 bis 1234 das gleiche Material umfassen. Bei anderen Ausführungsformen können die Kapselungsmaterialien 907 und 1231 bis 1234 unterschiedliche Materialien umfassen. Bei einigen Ausführungsformen umfasst die zweite IC-Die-Struktur 903 ferner Dummy-Strukturen 905, so dass der Die-Stapel 113 zwischen den angrenzenden gestapelten Dummy-Strukturen 905 liegt. Bei einigen Ausführungsformen können die Dummy-Strukturen 905 unter Verwenden ähnlicher Materialien und Verfahren wie die Dummy-Strukturen 1211 bis 1214, die oben unter Bezugnahme auf die 1A und 1B beschrieben sind, gebildet werden, und die Beschreibung wird hierin nicht wiederholt. Bei einigen Ausführungsformen können die Dummy-Strukturen 905 als Wärmeableitungsstrukturen ausgelegt sein, die Wärme von dem IC-Die 105 der ersten IC-Die-Struktur 901 weg transferieren. Folglich können die Dummy-Strukturen 905 auch Wärmeableitungsstrukturen 905 genannt werden.
  • Unter weiterer Bezugnahme auf die 9A und 9B können die Dummy-Strukturen 905 und die zweite IC-Die-Struktur 901 in einer Draufsicht eine Rechteckform aufweisen. Bei einigen Ausführungsformen sind drei Seitenwände jeder Dummy-Struktur 905 im Wesentlichen mit jeweiligen drei Seitenwänden der zweiten IC-Die-Struktur 901 koplanar. Bei einigen Ausführungsformen ist eine erste Breite der Dummy-Strukturen 905 im Wesentlichen gleich einer ersten Breite W11 der zweiten IC-Die-Struktur 901, und eine zweite Breite W13 der Dummy-Strukturen 905 ist kleiner als eine zweite Breite W12 der zweiten IC-Die-Struktur 901. Bei einigen Ausführungsformen kann die Breite W11 zwischen etwa 5 mm und etwa 10 mm liegen. Bei einigen Ausführungsformen kann die Breite W12 zwischen etwa 7 mm und etwa 15 mm liegen. Bei einigen Ausführungsformen kann die Breite W13 zwischen etwa 1 mm und etwa 4 mm liegen. Bei einigen Ausführungsformen kann ein Verhältnis von W11/W12 zwischen etwa 0,7 und etwa 0,6 liegen. Bei einigen Ausführungsformen kann ein Verhältnis von W11/W13 zwischen etwa 5 und etwa 2,5 liegen. Bei einigen Ausführungsformen kann ein Verhältnis von W12/W13 zwischen etwa 7 und etwa 3,75 liegen. Bei einigen Ausführungsformen kann das IC-Package 900 unter Verwenden eines Verfahrens, das unten unter Bezugnahme auf die 23A bis 23F beschrieben ist, gebildet werden, und die ausführliche Beschreibung des IC-Packages 900 wird in diesem Zeitpunkt gegeben.
  • Die 10A und 10B veranschaulichen Drauf- und Querschnittansichten eines Packages 1000 in Übereinstimmung mit einigen Ausführungsformen. 10A veranschaulicht eine Draufsicht, während 10B eine Querschnittansicht entlang einer Linie BB' in 10A veranschaulicht. Um Unterschiede zwischen dem IC-Package 1000 und dem IC-Package 900 hervorzuheben (siehe 9A und 9B), sind die gemeinsamen Merkmale dieser Packages mit denselben numerischen Bezugszeichen bezeichnet, und ihre Beschreibung wird hierin nicht wiederholt. Bei einigen Ausführungsformen umfasst das IC-Package 1000 eine erste IC-Die-Struktur 901, die an eine zweite IC-Die-Struktur 1001 gebondet ist. Bei einigen Ausführungsformen ist die erste IC-Die-Struktur 901 elektrisch mit der zweiten IC-Die-Struktur 1001 verbunden.
  • Bei einigen Ausführungsformen umfasst die zweite IC-Die-Struktur 1001 einen Die-Stapel 113, der an eine Basisstruktur 115 gebondet ist. Bei einigen Ausführungsformen umfasst der Die-Stapel 113 IC-Dies 1171 bis 1174, die jeweils in Kapselungsmaterial 1231 bis 1234 gekapselt sind. Bei einigen Ausführungsformen umfasst die zweite IC-Die-Struktur 1001 ferner ein Kapselungsmaterial 907, das die Basisstruktur 115, den Die-Stapel 113 und die Kapselungsmaterialien 1231 bis 1234 kapselt. Bei einigen Ausführungsformen umfasst die zweite IC-Die-Struktur 1001 ferner Dummy-Strukturen 1003, so dass der Die-Stapel 113 zwischen den angrenzenden gestapelten Dummy-Strukturen 1003 liegt. Bei einigen Ausführungsformen können die Dummy-Strukturen 1003 unter Verwenden ähnlicher Materialien und Verfahren wie die Dummy-Strukturen 905, die oben unter Bezugnahme auf die 9A und 9B beschrieben sind, gebildet werden, und die Beschreibung wird hierin nicht wiederholt. Bei einigen Ausführungsformen können die Dummy-Strukturen 1003 als Wärmeableitungsstrukturen ausgelegt sein, die Wärme von dem IC-Die 105 der ersten IC-Die-Struktur 901 weg transferieren. Folglich können die Dummy-Strukturen 1003 auch Wärmeableitungsstrukturen 1003 genannt werden.
  • Unter weiterer Bezugnahme auf die 10A und 10B können die Dummy-Strukturen 1003 und die zweite IC-Die-Struktur 901 in einer Draufsicht eine Rechteckform aufweisen. Bei einigen Ausführungsformen sind zwei Seitenwände jeder Dummy-Struktur 1003 im Wesentlichen mit jeweiligen zwei Seitenwänden der zweiten IC-Die-Struktur 901 koplanar. Bei einigen Ausführungsformen ist eine erste Breite W14 der Dummy-Strukturen 1003 im Wesentlichen kleiner als eine erste Breite W11 der zweiten IC-Die-Struktur 901, und eine zweite Breite W15 der Dummy-Strukturen 1003 ist kleiner als eine zweite Breite W12 der zweiten IC-Die-Struktur 901. Bei einigen Ausführungsformen kann die Breite W14 zwischen etwa 4 mm und etwa 9,5 mm liegen. Bei einigen Ausführungsformen kann die Breite W15 zwischen etwa 1 mm und etwa 4 mm liegen. Bei einigen Ausführungsformen kann ein Verhältnis von W11/W14 zwischen etwa 1,25 und etwa 1,05 liegen. Bei einigen Ausführungsformen kann ein Verhältnis von W11/W15 zwischen etwa 5 und etwa 2,5 liegen. Bei einigen Ausführungsformen kann ein Verhältnis von W12/W14 zwischen etwa 1,75 und etwa 1,5 liegen. Bei einigen Ausführungsformen kann ein Verhältnis von W12/W15 zwischen etwa 7 und etwa 3,75 liegen. Bei einigen Ausführungsformen kann ein Verhältnis von W14/W15 zwischen etwa 5 und etwa 2,5 liegen. Bei einigen Ausführungsformen kann das IC-Package 1000 unter Verwenden eines Verfahrens, das unten unter Bezugnahme auf die 23A bis 23F beschrieben ist, gebildet werden, und die ausführliche Beschreibung des IC-Packages 1000 wird in diesem Zeitpunkt gegeben.
  • Die 11A und 11B veranschaulichen Drauf- und Querschnittansichten eines IC-Packages 1100 Übereinstimmung mit einigen Ausführungsformen. 11A veranschaulicht eine Draufsicht, während 11B eine Querschnittansicht entlang einer Linie BB' in 11A veranschaulicht. Um Unterschiede zwischen dem IC-Package 1100 und dem IC-Package 900 hervorzuheben (siehe 9A und 9B), sind die gemeinsamen Merkmale dieser Packages mit denselben numerischen Bezugszeichen bezeichnet, und ihre Beschreibung wird hierin nicht wiederholt. Bei einigen Ausführungsformen umfasst das IC-Package 1100 eine erste IC-Die-Struktur 901, die an eine zweite IC-Die-Struktur 1101 gebondet ist. Bei einigen Ausführungsformen ist die erste IC-Die-Struktur 901 elektrisch mit der zweiten IC-Die-Struktur 1101 verbunden.
  • Bei einigen Ausführungsformen umfasst die zweite IC-Die-Struktur 1101 einen Die-Stapel 113, der an eine Basisstruktur 115 gebondet ist. Bei einigen Ausführungsformen umfasst der Die-Stapel 113 IC-Dies 1171 bis 1174, die jeweils in Kapselungsmaterial 1231 bis 1234 gekapselt sind. Bei einigen Ausführungsformen umfasst die zweite IC-Die-Struktur 1101 ferner ein Kapselungsmaterial 907, das die Basisstruktur 115, den Die-Stapel 113 und die Kapselungsmaterialien 1231 bis 1234 kapselt. Bei einigen Ausführungsformen umfasst die zweite IC-Die-Struktur 1101 ferner Dummy-Strukturen 1103, so dass der Die-Stapel 113 zwischen angrenzenden gestapelten Dummy-Strukturen 1103 liegt. Bei einigen Ausführungsformen können die Dummy-Strukturen 1103 unter Verwenden ähnlicher Materialien und Verfahren wie die Dummy-Strukturen 905, die oben unter Bezugnahme auf die 9A und 9B beschrieben sind, gebildet werden, und die Beschreibung wird hierin nicht wiederholt. Bei einigen Ausführungsformen können die Dummy-Strukturen 1103 als Wärmeableitungsstrukturen ausgelegt sein, die Wärme von dem IC-Die 105 der ersten IC-Die-Struktur 901 weg transferieren. Folglich können die Dummy-Strukturen 1103 auch Wärmeableitungsstrukturen 1103 genannt werden.
  • Unter weiterer Bezugnahme auf die 11A und 11B können die Dummy-Strukturen 1103 und die zweite IC-Die-Struktur 901 in einer Draufsicht eine Rechteckform aufweisen. Bei einigen Ausführungsformen ist eine Seitenwand jeder Dummy-Struktur 1103 im Wesentlichen mit einer jeweiligen Seitenwand der zweiten IC-Die-Struktur 901 koplanar. Bei einigen Ausführungsformen ist eine erste Breite W16 der Dummy-Strukturen 1103 kleiner als eine erste Breite W11 der zweiten IC-Die-Struktur 901, und eine zweite Breite W17 der Dummy-Strukturen 1103 ist kleiner als eine zweite Breite W12 der zweiten IC-Die-Struktur 901. Bei einigen Ausführungsformen kann die Breite W16 zwischen etwa 3 mm und etwa 9 mm liegen. Bei einigen Ausführungsformen kann die Breite W17 zwischen etwa 1 mm und etwa 4 mm liegen. Bei einigen Ausführungsformen kann ein Verhältnis von W11/W16 zwischen etwa 1,6 und etwa 1,1 liegen. Bei einigen Ausführungsformen kann ein Verhältnis von W11/W17 zwischen etwa 5 und etwa 2,5 liegen. Bei einigen Ausführungsformen kann ein Verhältnis von W12/W16 zwischen etwa 2,3 und etwa 1,6 liegen. Bei einigen Ausführungsformen kann ein Verhältnis von W12/W17 zwischen etwa 7 und etwa 3,75 liegen. Bei einigen Ausführungsformen kann ein Verhältnis von W16/W17 Zwischen etwa 3 und etwa 2,25 liegen. Bei einigen Ausführungsformen kann das IC-Package 1100 unter Verwenden eines Verfahrens, das unten unter Bezugnahme auf die 23A bis 23F beschrieben ist, gebildet werden, und die ausführliche Beschreibung des IC-Packages 1000 wird in diesem Zeitpunkt gegeben.
  • Die 12A und 12B veranschaulichen Drauf- und Querschnittansichten eines Packages 1200 in Übereinstimmung mit einigen Ausführungsformen. 12A veranschaulicht eine Draufsicht, während 12B eine Querschnittansicht entlang einer Linie BB' in 12A veranschaulicht. Um Unterschiede zwischen dem IC-Package 1200 und dem IC-Package 900 hervorzuheben (siehe 9A und 9B), sind die gemeinsamen Merkmale dieser Packages mit denselben numerischen Bezugszeichen bezeichnet, und ihre Beschreibung wird hierin nicht wiederholt. Bei einigen Ausführungsformen umfasst das IC-Package 1200 eine erste IC-Die-Struktur 901, die an eine zweite IC-Die-Struktur 1201 gebondet ist. Bei einigen Ausführungsformen ist die erste IC-Die-Struktur 901 elektrisch mit der zweiten IC-Die-Struktur 1201 verbunden.
  • Bei einigen Ausführungsformen umfasst die zweite IC-Die-Struktur 1201 einen Die-Stapel 113, der an eine Basisstruktur 115 gebondet ist. Bei einigen Ausführungsformen umfasst der Die-Stapel 113 IC-Dies 1171 bis 1174, die jeweils in Kapselungsmaterial 1231 bis 1234 gekapselt sind. Bei einigen Ausführungsformen umfasst die zweite IC-Die-Struktur 1201 ferner ein Kapselungsmaterial 907, das die Basisstruktur 115, den Die-Stapel 113 und die Kapselungsmaterialien 1231 bis 1234 kapselt. Bei einigen Ausführungsformen umfasst die zweite IC-Die-Struktur 1201 ferner Dummy-Strukturen 1203, so dass der Die-Stapel 113 zwischen den angrenzenden gestapelten Dummy-Strukturen 1203 liegt. Bei einigen Ausführungsformen können die Dummy-Strukturen 1203 unter Verwenden ähnlicher Materialien und Verfahren wie die Dummy-Strukturen 905, die oben unter Bezugnahme auf die 9A und 9B beschrieben sind, gebildet werden, und die Beschreibung wird hierin nicht wiederholt. Bei einigen Ausführungsformen können die Dummy-Strukturen 1203 als Wärmeableitungsstrukturen ausgelegt sein, die Wärme von dem IC-Die 105 der ersten IC-Die-Struktur 901 weg transferieren. Folglich können die Dummy-Strukturen 1203 auch Wärmeableitungsstrukturen 1203 genannt werden.
  • Unter weiterer Bezugnahme auf die 12A und 12B können die Dummy-Strukturen 1203 und die zweite IC-Die-Struktur 901 in einer Draufsicht eine Rechteckform aufweisen. Bei einigen Ausführungsformen sind zwei Seitenwände jeder Dummy-Struktur 1203 im Wesentlichen mit jeweiligen zwei Seitenwänden der zweiten IC-Die-Struktur 901 koplanar. Bei einigen Ausführungsformen weisen die gestapelten Dummy-Strukturen 1203 (wie gestapelte Dummy-Strukturen 12031 und 12032), die an entgegengesetzten Ecken der Basisstruktur 901 angeordnet sind, unterschiedliche Maße auf. Bei einigen Ausführungsformen ist eine erste Breite W19 der gestapelten Dummy-Strukturen 12031 kleiner als eine erste Breite W11 der Basisstruktur 901. Bei einigen Ausführungsformen ist eine erste Breite W19 der gestapelten Dummy-Strukturen 1203, kleiner als eine erste Breite W11 der Basisstruktur 901. Bei einigen Ausführungsformen ist die Breite W18 von der Breite W19 unterschiedlich. Bei einigen Ausführungsformen kann die Breite W18 im Wesentlichen gleich der Breite W19 sein. Bei einigen Ausführungsformen kann eine zweite Breite der Dummy-Stapel 12031 gleich einer zweiten Breite der Dummy-Stapel 1203, und gleich einer Breite W20 sein. Bei anderen Ausführungsformen ist die Breite W20 kleiner als eine zweite Breite W12 der zweiten IC-Die-Struktur 901. Bei einigen Ausführungsformen ist eine Summe der Breiten W18 und W19 kleiner als die Breite W11. Bei einigen Ausführungsformen kann die Breite W18 zwischen etwa 2 mm und etwa 4,5 mm liegen. Bei einigen Ausführungsformen kann die Breite W19 zwischen etwa 2 mm und etwa 4,5 mm liegen. Bei einigen Ausführungsformen kann die Breite W20 zwischen etwa 1 mm und etwa 4 mm liegen. Bei einigen Ausführungsformen kann ein Verhältnis von W11/W18 zwischen etwa 2,5 und etwa 2 liegen. Bei einigen Ausführungsformen kann ein Verhältnis von W11/W19 zwischen etwa 2,5 und etwa 2 liegen. Bei einigen Ausführungsformen kann ein Verhältnis von W11/W20 zwischen etwa 5 und etwa 2,5 liegen. Bei einigen Ausführungsformen kann ein Verhältnis von W12/W18 zwischen etwa 3,5 und etwa 3 liegen. Bei einigen Ausführungsformen kann ein Verhältnis von W12/W19 zwischen etwa 3,5 und etwa 3 liegen. Bei einigen Ausführungsformen kann ein Verhältnis von W12/W20 zwischen etwa 7 und etwa 3,75 liegen. Bei einigen Ausführungsformen kann ein Verhältnis von W18/W19 zwischen etwa 1 und etwa 2,5 liegen. Bei einigen Ausführungsformen kann ein Verhältnis von W18/W20 zwischen etwa 2 und etwa 1 liegen. Bei einigen Ausführungsformen kann ein Verhältnis von W19/W20 zwischen etwa 2 und etwa 1 liegen. Bei einigen Ausführungsformen kann das IC-Package 1200 unter Verwenden eines Verfahrens, das unten unter Bezugnahme auf die 23A bis 23F beschrieben ist, gebildet werden, und die ausführliche Beschreibung des IC-Packages 1200 wird in diesem Zeitpunkt gegeben.
  • Die 13A und 13B veranschaulichen Drauf- und Querschnittansichten eines IC-Packages 1300 in Übereinstimmung mit einigen Ausführungsformen. 13A veranschaulicht eine Draufsicht, während 13B eine Querschnittansicht entlang einer Linie BB' in 13A veranschaulicht. Um Unterschiede zwischen dem IC-Package 1300 und dem IC-Package 900 hervorzuheben (siehe 9A und 9B), sind die gemeinsamen Merkmale dieser Packages mit denselben numerischen Bezugszeichen bezeichnet, und ihre Beschreibung wird hierin nicht wiederholt. Bei einigen Ausführungsformen umfasst das IC-Package 1300 eine erste IC-Die-Struktur 1301, die an eine zweite IC-Die-Struktur 1303 gebondet ist. Bei einigen Ausführungsformen ist die erste IC-Die-Struktur 1301 elektrisch mit der zweiten IC-Die-Struktur 1303 verbunden. Bei einigen Ausführungsformen ist die erste IC-Die-Struktur 1301 der ersten IC-Die-Struktur 901 (siehe 9A und 9B) ähnlich, mit dem Unterschied, dass die erste IC-Die-Struktur 1301 und die erste IC-Die-Struktur 901 unterschiedliche Rückseitenstrukturen aufweisen. Bei einigen Ausführungsformen kann die erste IC-Die-Struktur 1301 unter Verwenden eines Verfahrens, das unten unter Bezugnahme auf die 19A bis 19G beschrieben ist, gebildet werden, und die ausführliche Beschreibung der ersten IC-Die-Struktur 1301 wird in diesem Zeitpunkt gegeben. Bei einigen Ausführungsformen ist die zweite IC-Die-Struktur 1303 der zweiten IC-Die-Struktur 903 (siehe 9A und 9B) mit dem Unterschied ähnlich, dass die Struktur, die den Die-Stapel 113 und die Kapselungsmaterialien 1231 bis 1234 umfasst, vertikal umgedreht ist, so dass eine Rückseite des IC-Die 1174 des Die-Stapels 113 an die Basisstruktur des IC-Die 105 gebondet ist. Des Weiteren ist eine Vorderseite des IC-Die 1171 des Die-Stapels 113 an die Rückseite des IC-Die 105 gebondet. Bei einigen Ausführungsformen kann das IC-Package 1300 unter Verwenden eines Verfahrens, das unten unter Bezugnahme auf die 24A bis 24C beschrieben ist, gebildet werden, und die ausführliche Beschreibung des IC-Packages 1300 wird in diesem Zeitpunkt gegeben.
  • Die 14A und 14B veranschaulichen Drauf- und Querschnittansichten eines IC-Packages 1400 in Übereinstimmung mit einigen Ausführungsformen. 14A veranschaulicht eine Draufsicht, während 14B eine Querschnittansicht entlang einer Linie BB' in 14A veranschaulicht. Um Unterschiede zwischen dem IC-Package 1400 und dem IC-Package 1000 hervorzuheben (siehe 10A und 10B), sind die gemeinsamen Merkmale dieser Packages mit denselben numerischen Bezugszeichen bezeichnet, und ihre Beschreibung wird hierin nicht wiederholt. Bei einigen Ausführungsformen umfasst das IC-Package 1400 eine erste IC-Die-Struktur 1301, die an eine zweite IC-Die-Struktur 1401 gebondet ist. Bei einigen Ausführungsformen ist die erste IC-Die-Struktur 1301 elektrisch mit der zweiten IC-Die-Struktur 1401 verbunden. Bei einigen Ausführungsformen ist die erste IC-Die-Struktur 1301 der ersten IC-Die-Struktur 901 (siehe 10A und 10B) ähnlich, mit dem Unterschied, dass die erste IC-Die-Struktur 1301 und die erste IC-Die-Struktur 901 unterschiedliche Rückseitenstrukturen aufweisen. Bei einigen Ausführungsformen kann die erste IC-Die-Struktur 1301 unter Verwenden eines Verfahrens, das unten unter Bezugnahme auf die 19A bis 19G beschrieben ist, gebildet werden, und die ausführliche Beschreibung der ersten IC-Die-Struktur 1301 wird in diesem Zeitpunkt gegeben. Bei einigen Ausführungsformen ist die zweite IC-Die-Struktur 1401 der zweiten IC-Die-Struktur 1001 (siehe 10A und 10B) mit dem Unterschied ähnlich, dass die Struktur, die den Die-Stapel 113 und die Kapselungsmaterialien 1231 bis 1234 umfasst, vertikal umgedreht ist, so dass eine Rückseite des IC-Die 1174 des Die-Stapels 113 an die Basisstruktur 115 gebondet ist. Des Weiteren ist eine Vorderseite des IC-Die 1171 des Die-Stapels 113 an die Rückseite des IC-Die 105 gebondet. Bei einigen Ausführungsformen kann das IC-Package 1400 unter Verwenden eines Verfahrens, das unten unter Bezugnahme auf die 24A bis 24C beschrieben ist, gebildet werden, und die ausführliche Beschreibung des IC-Packages 1400 wird in diesem Zeitpunkt gegeben.
  • Die 15A und 15B veranschaulichen Drauf- und Querschnittansichten eines IC-Packages 1500 in Übereinstimmung mit einigen Ausführungsformen. 15A veranschaulicht eine Draufsicht, während 15B eine Querschnittansicht entlang einer Linie BB' in 15A veranschaulicht. Um Unterschiede zwischen dem IC-Package 1500 und dem IC-Package 1100 hervorzuheben (siehe 11A und 11B), sind die gemeinsamen Merkmale dieser Packages mit denselben numerischen Bezugszeichen bezeichnet, und ihre Beschreibung wird hierin nicht wiederholt. Bei einigen Ausführungsformen umfasst das IC-Package 1500 eine erste IC-Die-Struktur 1301, die an eine zweite IC-Die-Struktur 1501 gebondet ist. Bei einigen Ausführungsformen ist die erste IC-Die-Struktur 1301 elektrisch mit der zweiten IC-Die-Struktur 1501 verbunden. Bei einigen Ausführungsformen ist die erste IC-Die-Struktur 1301 der ersten IC-Die-Struktur 901 (siehe 11A und 11B) ähnlich, mit dem Unterschied, dass die erste IC-Die-Struktur 1301 und die erste IC-Die-Struktur 901 unterschiedliche Rückseitenstrukturen aufweisen. Bei einigen Ausführungsformen kann die erste IC-Die-Struktur 1301 unter Verwenden eines Verfahrens, das unten unter Bezugnahme auf die 19A bis 19G beschrieben ist, gebildet werden, und die ausführliche Beschreibung der ersten IC-Die-Struktur 1301 wird in diesem Zeitpunkt gegeben. Bei einigen Ausführungsformen ist die zweite IC-Die-Struktur 1501 der zweiten IC-Die-Struktur 1101 (siehe 11A und 11B) mit dem Unterschied ähnlich, dass die Struktur, die den Die-Stapel 113 und die Kapselungsmaterialien 1231 bis 1234 umfasst, vertikal umgedreht ist, so dass eine Rückseite des IC-Die 1174 des Die-Stapels 113 an die Basisstruktur 115 gebondet ist. Des Weiteren ist eine Vorderseite des IC-Die 1171 des Die-Stapels 113 an die Rückseite des IC-Die 105 gebondet. Bei einigen Ausführungsformen kann das IC-Package 1500 unter Verwenden eines Verfahrens, das unten unter Bezugnahme auf die 24A bis 24C beschrieben ist, gebildet werden, und die ausführliche Beschreibung des IC-Packages 1500 wird in diesem Zeitpunkt gegeben.
  • Die 16A und 16B veranschaulichen Drauf- und Querschnittansichten eines IC-Packages 1600 in Übereinstimmung mit einigen Ausführungsformen. 16A veranschaulicht eine Draufsicht, während 16B eine Querschnittansicht entlang einer Linie BB' in 16A veranschaulicht. Um Unterschiede zwischen dem IC-Package 1600 und dem IC-Package 1200 hervorzuheben (siehe 12A und 12B), sind die gemeinsamen Merkmale dieser Packages mit denselben numerischen Bezugszeichen bezeichnet, und ihre Beschreibung wird hierin nicht wiederholt. Bei einigen Ausführungsformen umfasst das IC-Package 1600 eine erste IC-Die-Struktur 1301, die an eine zweite IC-Die-Struktur 1601 gebondet ist. Bei einigen Ausführungsformen ist die erste IC-Die-Struktur 1301 elektrisch mit der zweiten IC-Die-Struktur 1601 verbunden. Bei einigen Ausführungsformen ist die erste IC-Die-Struktur 1301 der ersten IC-Die-Struktur 901 (siehe 12A und 12B) ähnlich, mit dem Unterschied, dass die erste IC-Die-Struktur 1301 und die erste IC-Die-Struktur 901 unterschiedliche Rückseitenstrukturen aufweisen. Bei einigen Ausführungsformen kann die erste IC-Die-Struktur 1301 unter Verwenden eines Verfahrens, das unten unter Bezugnahme auf die 19A bis 19G beschrieben ist, gebildet werden, und die ausführliche Beschreibung der ersten IC-Die-Struktur 1301 wird in diesem Zeitpunkt gegeben. Bei einigen Ausführungsformen ist die zweite IC-Die-Struktur 1601 der zweiten IC-Die-Struktur 1201 (siehe 12A und 12B) mit dem Unterschied ähnlich, dass die Struktur, die den Die-Stapel 113 und die Kapselungsmaterialien 1231 bis 1234 umfasst, vertikal umgedreht ist, so dass eine Rückseite des IC-Die 1174 des Die-Stapels 113 an die Basisstruktur 115 gebondet ist. Des Weiteren ist eine Vorderseite des IC-Die 1171 des Die-Stapels 113 an die Rückseite des IC-Die 105 gebondet. Bei einigen Ausführungsformen kann das IC-Package 1600 unter Verwenden eines Verfahrens, das unten unter Bezugnahme auf die 24A bis 24C beschrieben ist, gebildet werden, und die ausführliche Beschreibung des IC-Packages 1600 wird in diesem Zeitpunkt gegeben.
  • Die 17A bis 17C veranschaulichen Querschnittansichten diverser Schritte während der Fertigung von Dies mit integrierter Schaltung (wie zum Beispiel die IC-Dies 105 und 1171, die in den 1B bis 16B) in Übereinstimmung mit einigen Ausführungsformen veranschaulicht sind. Unter Bezugnahme auf 17A ist ein Abschnitt eines Wafers 1700, der die Bereiche 1701 aufweist, die von Ritzgräben 1703 (auch Vereinzelungsgraben oder Vereinzelungsstraßen genannt) getrennt sind, veranschaulicht. Wie unten ausführlicher beschrieben, wird der Wafer 1700 entlang der Ritzgräben 1703 gewürfelt, um individuelle Dies mit integrierter Schaltung zu bilden (wie die IC-Dies 1719, die in 17C veranschaulicht sind). Bei einigen Ausführungsformen umfasst der Wafer 1700 ein Substrat 1705, ein oder mehrere aktive und/oder passive Bauelemente (die nicht gezeigt sind) auf dem Substrat 1705, und eine Verschaltungsstruktur 1707 über dem Substrat 1705 und dem einen oder den mehreren aktiven und/oder passiven Bauelementen. Bei einigen Ausführungsformen kann das Substrat 1705 aus Silizium gebildet werden, obwohl es auch aus anderen Elementen einer III-Gruppe, IV-Gruppe und/oder V-Gruppe gebildet werden kann, wie Silizium, Germanium, Gallium, Arsen und Kombinationen davon. Das Substrat 1705 kann auch die Form eines Silizium-auf-Isolator (Silicon-On-Insulator - SOI) aufweisen. Das SOI-Substrat kann eine Schicht aus einem Halbleitermaterial (zum Beispiel Silizium, Germanium und/oder dergleichen) umfassen, die über einer Isolatorschicht (zum Beispiel eingebettetes Oxid und/oder dergleichen) gebildet ist, die auf einem Siliziumsubstrat gebildet ist. Zusätzlich können andere Substrate, die verwendet werden können, mehrschichtige Substrate, Gradienten-Substrate, Substrate mit Hybridausrichtung, beliebige Kombinationen davon und/oder dergleichen aufweisen.
  • Bei einigen Ausführungsformen kann das Substrat 1705 Durchkontaktierungen (TVs) 1709 umfassen, die sich von einer vorderen Oberfläche des Substrats 1705 zu einer Rückseitenoberfläche des Substrats 1705 erstrecken. Bei einigen Ausführungsformen können die TVs 1709 durch Bilden von Öffnungen in dem Substrat 1705 und Füllen der Öffnungen mit zweckdienlichen leitenden Materialien gebildet werden. Bei einigen Ausführungsformen können die Öffnungen unter Verwenden zweckdienlicher Fotolithografie- und Ätzverfahren gebildet werden. Bei einigen Ausführungsformen können die Öffnungen mit Kupfer, einer Kupferlegierung, Silber, Gold, Wolfram, Tantal, Aluminium, einer Kombination davon oder dergleichen unter Verwenden von physikalischer Gasphasenabscheidung (Physical Vapor Deposition - PVD), Atomschichtabscheidung (Atomic Layer Deposition - ALD), elektrochemischem Galvanisieren, stromlosem Beschichten oder einer Kombination davon und dergleichen gefüllt werden. Bei einigen Ausführungsformen kann eine Linerschicht und/oder eine Kleber-/Sperrschicht in den Öffnungen vor dem Füllen der Öffnungen mit zweckdienlichen leitenden Materialien gebildet werden. Bei einigen Ausführungsformen kann ein Planarisierungsprozess auf dem leitenden Material der TVs 1709 derart ausgeführt werden, dass die obersten Oberflächen der TVs 1709 im Wesentlichen eben oder mit der vorderen Oberfläche des Substrats 1705 koplanar sind. Der Planarisierungsprozess kann einen chemischmechanischen CMP-Prozess, einen Schleifprozess, einen Ätzprozess, eine Kombination davon oder dergleichen umfassen.
  • Bei einigen Ausführungsformen können das eine oder die mehreren aktiven und/oder passiven Bauelemente diverse n-Typ-Metalloxidhalbleiter (n-Type Metal-Oxide Semiconductor - NMOS)- und/oder p-Typ-Metalloxidhalbleiter (p-Type Metal-Oxide Semiconductor - PMOS)-Bauelemente, wie Transistoren, Kondensatoren, Widerstände, Dioden, Fotodioden, Sicherungen und/oder dergleichen aufweisen.
  • Die Verschaltungsstruktur 1707 kann eine Mehrzahl dielektrischer Schichten 1711 (wie ein Zwischenschicht-Dielektrikum (Interlayer Dielectric - ILD)/dielektrische Zwischenmetallschichten (Inter-Metal Dielectric Layers - IMDs)) und/oder Verschaltungen 1713 (wie leitende Leitungen und Durchkontaktierungen) innerhalb der dielektrischen Schichten 1711 umfassen. Die dielektrischen Schichten 1711 können zum Beispiel aus einem dielektrischen Low-K-Material, wie Phosphorglas (Phosphosilicate Glass - PSG), Bor-Phosphorsilikatglas (BoroPhosphoSilicate Glass - BPSG), FSG, SiOxCy, Spin-On-Glas, Spin-On-Polymeren, Silizium-Carbon-Material, Verbindungen davon, Kompositen davon, Kombinationen davon oder dergleichen, durch ein beliebiges bekanntes Verfahren gemäß dem Stand der Technik, wie gemäß einem Spin-On-Coating-Verfahren, chemischer Gasphasenabscheidung (Chemical Vapor Deposition - CVD), plasmaverstärkter chemischer Gasphasenabscheidung (Plasma Enhanced Chemical Vapor Deposition - PECVD), einer Kombination davon oder dergleichen gebildet werden. Bei einigen Ausführungsformen können Verschaltungen 1713 in den dielektrischen Schichten 1711 zum Beispiel unter Verwenden eines Damascene-Prozesses, eines Dual-Damascene-Prozesses, einer Kombination davon oder dergleichen gebildet werden. Bei einigen Ausführungsformen können die Verschaltungen 1713 Kupfer, eine Kupferlegierung, Silber, Gold, Wolfram, Tantal, Aluminium, einer Kombination davon oder dergleichen umfassen. Bei einigen Ausführungsformen können die Verschaltungen 1713 elektrische Verbindungen zwischen dem einen oder mehreren aktiven und/oder passiven Bauelementen, die auf dem Substrat 1705 gebildet sind, bereitstellen.
  • Unter weiterer Bezugnahme auf 17A werden Kontaktpads 1715 über der Verschaltungsstruktur 1707 gebildet. Die Kontaktpads 1715 können elektrisch mit dem einen oder mehreren aktiven und/oder passiven Bauelementen durch die Verschaltungen 1713 gekoppelt sein. Bei einigen Ausführungsformen können die Kontaktpads 1715 ein leitendes Material, wie Aluminium, Kupfer, Wolfram, Silber, Gold, eine Kombination davon oder dergleichen umfassen. Bei einigen Ausführungsformen kann ein leitendes Material über der Verschaltungsstruktur 1707 zum Beispiel unter Verwenden von PVD, ALD, elektrochemischer Beschichtung, stromloser Beschichtung, eine Kombination davon oder dergleichen gebildet werden. Anschließend wird das leitende Material strukturiert, um die Kontaktpads 1715 zu bilden. Bei einigen Ausführungsformen wird das leitende Material unter Verwenden zweckdienlicher Fotolithografie- und Ätzverfahren strukturiert.
  • Unter Bezugnahme auf 17B wird eine Isolierschicht 1717 über der Verschaltungsstruktur 1707 und den Kontaktpads 1715 gebildet. Bei einigen Ausführungsformen kann die Isolierschicht 1717 eine oder mehrere Schichten aus nicht fotostrukturierbaren Isoliermaterialien umfassen, wie Siliziumnitrid, Siliziumoxid, Phosphorsilikatglas (PSG), Borsilikatglas (BSG), bordotiertes Phosphorsilikatglas (BPSG), eine Kombination davon oder dergleichen, und kann unter Verwenden von CVD, PVD, ALD, einem Spin-On-Beschichtungsprozess, einer Kombination davon oder dergleichen gebildet werden. Bei einigen Ausführungsformen kann die Isolierschicht 1717 eine oder mehrere Schichten aus fotostrukturierbaren Isoliermaterialien, wie Polybenzoxazol (PBO), Polyimid (PI), Benzozyklobuten (BCB), eine Kombination davon oder dergleichen umfassen, und kann unter Verwenden eines Spin-On-Beschichtungsprozesses oder dergleichen gebildet werden. Solche fotostrukturierbaren Isoliermaterialien können unter Verwenden ähnlicher Fotolithografieverfahren wie ein Fotolackmaterial strukturiert werden. Bei einigen Ausführungsformen wird die Isolierschicht 1717 unter Verwenden eines CMP-Prozesses, eines Schleifprozesses, eines Ätzprozesses, einer Kombination davon oder dergleichen planarisiert.
  • Unter Bezugnahme auf 17C wird der Wafer 1700 entlang der Ritzgräben 1703 (siehe 17B) vereinzelt, um individuelle IC-Dies 1719 zu bilden. Bei einigen Ausführungsformen kann der Wafer 1700 in individuelle IC-Dies 1719 vereinzelt werden, zum Beispiel durch Sägen, Laserabtrag, Ätzen, eine Kombination davon oder dergleichen.
  • Die 18A bis 18B veranschaulichen Querschnittansichten diverser Schritte während der Fertigung von Dies mit integrierter Schaltung (wie zum Beispiel die IC-Dies 1172 bis 1174, die in den 1B bis 16B veranschaulicht sind) in Übereinstimmung mit einigen Ausführungsformen. 18A veranschaulicht einen Wafer 1800 nach dem Ausführen diverser Verarbeitungsschritte auf dem Wafer 1700, der in 17B veranschaulicht ist, in Übereinstimmung mit einigen Ausführungsformen. Bei einigen Ausführungsformen wird eine Isolierschicht 1801 über der Isolierschicht 1717 gebildet. Bei einigen Ausführungsformen kann die Isolierschicht 1801 unter Verwenden ähnlicher Materialien und Verfahren wie die Isolierschicht 1717, die oben unter Bezugnahme auf 17B beschrieben ist, gebildet werden, und die Beschreibung wird hierin nicht wiederholt. Bei einigen Ausführungsformen wird die Isolierschicht 1801 unter Verwenden eines CMP-Prozesses, eines Schleifprozesses, eines Ätzprozesses, einer Kombination davon oder dergleichen planarisiert. Bei einigen Ausführungsformen können die Isolierschicht 1801 und die Isolierschicht 1717 das gleiche Material umfassen. Bei anderen Ausführungsformen können die Isolierschicht 1801 und die Isolierschicht 1717 unterschiedliche Materialien umfassen.
  • Unter weiterer Bezugnahme auf 18A werden Bond-Pads 1805 und entsprechende Durchkontaktierungen 1803 in den Isolierschichten 1717 und 1801 gebildet. Bei einigen Ausführungsformen werden die Bond-Pads 1805 in der Isolierschicht 1801 gebildet, und die Durchkontaktierungen 1803 werden in der Isolierschicht 1717 gebildet. Bei einigen Ausführungsformen können die Bond-Pads 1805 und die Durchkontaktierungen 1803 unter Verwenden ähnlicher Materialien und Verfahren wie die Verschaltungen 1713, die oben unter Bezugnahme auf 17A beschrieben sind, gebildet werden, und die Beschreibung wird hierin nicht wiederholt. Bei einigen Ausführungsformen werden die Bond-Pads 1805 und die Isolierschicht 1801 planarisiert, so dass die obersten Oberflächen der Bond-Pads 1805 im Wesentlichen flach oder mit einer obersten Oberfläche der Isolierschicht 1801 koplanar sind. Bei einigen Ausführungsformen sind die Durchkontaktierungen 1803 in direktem elektrischem Kontakt mit den Verschaltungen 1713. Bei anderen Ausführungsformen können die Durchkontaktierungen 1803 in direktem elektrischem Kontakt mit den Kontaktpads 1715 sein und können elektrisch mit den Verschaltungen 1713 durch die Kontaktpads 1715 verbunden sein.
  • Unter Bezugnahme auf 18B wird der Wafer 1800 entlang der Ritzgräben 1703 (siehe 18A) vereinzelt, um individuelle IC-Dies 1807 zu bilden. Bei einigen Ausführungsformen kann der Wafer 1800 in individuelle IC-Dies 1807 vereinzelt werden, zum Beispiel durch Sägen, Laserabtrag, Ätzen, eine Kombination davon oder dergleichen.
  • Die 19A bis 19G veranschaulichen Querschnittansichten diverser Schritte während der Fertigung von Die-Strukturen im integrierter Schaltung (wie zum Beispiel die IC-Die-Strukturen 501 und 1301, die jeweils in den 5B bis 8B und 13B bis 16B veranschaulicht sind) in Übereinstimmung mit einigen Ausführungsformen. Unter Bezugnahme auf 19A werden die IC-Dies 105 an einen Träger 1901 gebondet, um mit dem Bilden einer Waferniveau-Die-Struktur 1900 zu beginnen. Bei einigen Ausführungsformen kann der Träger 1901 ähnliche Materialien wie das Substrat 1705, das oben unter Bezugnahme auf 17A beschrieben ist, umfassen, und die Beschreibung wird hierin nicht wiederholt. Bei einigen Ausführungsformen kann der Träger 1901 ein zweckdienliches Isoliermaterial umfassen. Bei einigen Ausführungsformen können die IC-Dies 105 ähnlich wie die IC-Dies 1719 sein, und können unter Verwenden eines Verfahrens gebildet werden, das oben unter Bezugnahme auf die 17A bis 17C beschrieben ist, mit ähnlichen Merkmalen der IC-Dies 1719 und 105, auf die mit ähnlichen numerischen Bezugszeichen verwiesen wird.
  • Unter weiterer Bezugnahme auf 19A wird eine Isolierschicht 1903 über dem Träger 1901 gebildet. Bei einigen Ausführungsformen kann die Isolierschicht 1903 unter Verwenden ähnlicher Materialien und Verfahren wie die Isolierschicht 1717, die oben unter Bezugnahme auf 17B beschrieben ist, gebildet werden, und die Beschreibung wird hierin nicht wiederholt. Bei einigen Ausführungsformen wird die Isolierschicht 1903 unter Verwenden eines CMP-Prozesses, eines Schleifprozesses, eines Ätzprozesses, einer Kombination davon oder dergleichen planarisiert. Bei einigen Ausführungsformen werden die IC-Dies 105 an den Träger 1901 durch Bonden der Isolierschichten 1717 der IC-Dies 105 an die Isolierschicht 1903 gebondet. Bei einigen Ausführungsformen können die Isolierschichten 1717 an die Isolierschicht 1903 unter Verwenden eines direkten Bondingverfahrens, wie eines Fusion-Bondingverfahrens, gebondet werden. Bei einigen Ausführungsformen können Oberflächenbehandlungsprozesse auf den Isolierschichten 1717 und der Isolierschicht 1903 vor dem Bonden der Isolierschichten 1717 an die Isolierschicht 1903 ausgeführt werden. Bei einigen Ausführungsformen können die Isolierschichten 1717 an die Isolierschicht 1903 unter Verwenden anderer zweckdienlicher Bondingverfahren oder unter Verwenden eines Klebers gebondet werden. Bei einigen Ausführungsformen kann ein Glühprozess nach dem Bonden der IC-Dies 105 an den Träger 1901 ausgeführt werden, um den Bond zu stärken.
  • Unter Bezugnahme auf 19B wird ein Kapselungsmaterial 107 über und die IC-Dies 105 umgebend gebildet. Bei einigen Ausführungsformen kann das Kapselungsmaterial 107 unter Verwenden ähnlicher Materialien und Verfahren wie die Isolierschicht 1717, die oben unter Bezugnahme auf 17B beschrieben ist, gebildet werden, und die Beschreibung wird hierin nicht wiederholt. Bei anderen Ausführungsformen kann das Kapselungsmaterial 107 eine Formmasse, wie ein Epoxid, ein Harz, ein formbares Polymer, eine Kombination davon oder dergleichen umfassen. Die Formmasse kann aufgetragen werden, während sie im Wesentlichen flüssig ist, und kann dann durch eine chemische Reaktion, wie bei einem Epoxid oder Harz, gehärtet werden. Bei anderen Ausführungsformen kann die Formmasse ein Ultraviolett-(UV)- oder thermisch gehärtetes Polymer sein, das als ein Gel oder ein plastischer Feststoff, der um und zwischen den IC-Dies 105 angeordnet werden kann, aufgetragen wird.
  • Unter Bezugnahme auf 19C werden das Kapselungsmaterial 107 und die IC-Dies 105 planarisiert, so dass Rückseitenoberflächen 105b im Wesentlichen flach oder mit einer obersten Oberfläche des Kapselungsmaterials 107 koplanar sind. Bei einigen Ausführungsformen kann der Planarisierungsprozess einen CMP-Prozess, einen Schleifprozess, einen Ätzprozess, eine Kombination davon oder dergleichen umfassen. Bei einigen Ausführungsformen exponiert der Planarisierungsprozess die TVs 1709 der IC-Dies 105, so dass die exponierten Oberflächen der TVs 1709 im Wesentlichen flach oder mit den Rückseitenoberflächen 105b der IC-Dies 105 und der obersten Oberfläche des Kapselungsmaterials 107 koplanar sind.
  • Unter Bezugnahme auf 19D werden die Rückseitenoberflächen 105b der IC-Dies 105 unter die oberste Oberfläche des Kapselungsmaterials 107 vertieft, um Vertiefungen 1905 zu bilden. Bei einigen Ausführungsformen können die Rückseitenoberflächen 105b der IC-Dies 105 unter Verwenden eines zweckdienlichen Ätzprozesses vertieft werden, wie eines selektiven Trocken- oder Nassätzprozesses, der für das Material des Substrats 1705 der IC-Dies 105 selektiv ist. Bei einigen Ausführungsformen werden Seitenwände der TVs 1709 der IC-Dies 105 innerhalb der Vertiefungen 1905 freigelegt.
  • Unter Bezugnahme auf 19E werden Isolierschichten 1907 in den Vertiefungen 1905 (siehe 19D) gebildet. Bei einigen Ausführungsformen können die Isolierschichten 1907 unter Verwenden ähnlicher Materialien und Verfahren wie die Isolierschicht 1717, die oben unter Bezugnahme auf 17B beschrieben ist, gebildet werden, und die Beschreibung wird hierin nicht wiederholt. Bei einigen Ausführungsformen wird ein Isoliermaterial der Isolierschichten 1907 in den Vertiefungen 1905 und über dem Kapselungsmaterial 107 abgeschieden. Anschließend werden Abschnitte des Isoliermaterials, das die Vertiefungen 1905 überfüllt, entfernt, um Isolierschichten 1907 zu bilden, so dass die obersten Oberflächen der Isolierschicht 1907 im Wesentlichen flach oder mit der obersten Oberfläche des Kapselungsmaterials 107 koplanar sind. Bei einigen Ausführungsformen werden die Abschnitte des Isoliermaterials, das die Vertiefungen 1905 überfüllt, unter Verwenden eines CMP-Prozesses, eines Schleifprozesses, eines Ätzprozesses, einer Kombination davon oder dergleichen planarisiert. Bei einigen Ausführungsformen exponiert der Entfernungsprozess die TVs 1709 der IC-Dies 105, so dass die exponierten Oberflächen der TVs 1709 im Wesentlichen flach oder mit den obersten Oberflächen der Isolierschichten 1907 und den obersten Oberflächen des Kapselungsmaterials 107 koplanar sind.
  • Unter Bezugnahme auf die 19F und 19G wird die Waferniveau-Die-Struktur 1900 vereinzelt, um individuelle (Chip-Niveau oder Die-Niveau)-IC-Die-Strukturen 1911 zu bilden, die Zwischenstrukturen beim Bilden der IC-Die-Strukturen 501 und 1301 (siehe jeweils 5B bis 8B und 13B bis 16B) sind, in Übereinstimmung mit einigen Ausführungsformen. Unter Bezugnahme zunächst auf 19F, werden das Kapselungsmaterial 107, die Isolierschicht 1903 und der Träger 1901 strukturiert, um Vertiefungen 1909 zu bilden. Die Vertiefungen 1909 werden zwischen den angrenzenden IC-Dies 105 eingefügt und erstrecken sich derart teilweise in den Träger 1901, dass die Vertiefungen 1909 teilweise den Träger 1901 vereinzeln. Bei einigen Ausführungsformen kann der Strukturierungsprozess zum Bilden der Vertiefungen 1909 zweckdienliche Fotolithografie- und Ätzverfahren umfassen.
  • Unter Bezugnahme auf 19G wird der Träger 1901 dann verdünnt, um nicht vereinzelte Abschnitte des Trägers 1901 zu entfernen, wodurch der Träger 1900 vollständig vereinzelt wird und die individuellen IC-Die-Strukturen 1911 gebildet werden. Bei einigen Ausführungsformen kann der Träger 1901 unter Verwenden eines CMP-Prozesses, eines Schleifprozesses, eines Ätzprozesses, einer Kombination davon oder dergleichen planarisiert werden. Bei einigen Ausführungsformen kann der Vereinzelungsprozess Sägen, Laserabtrag, Ätzen, eine Kombination davon oder dergleichen umfassen.
  • Die 20A und 20B veranschaulichen Querschnittansichten diverser Schritte während der Fertigung von Die-Strukturen im integrierter Schaltung (wie zum Beispiel die IC-Die-Strukturen 101 und 901, die jeweils in den 1B bis 4B und 9B bis12B veranschaulicht sind) in Übereinstimmung mit einigen Ausführungsformen. 20A veranschaulicht eine Waferniveau-Die-Struktur 2000 nach dem Ausführen diverser Verarbeitungsschritte auf dem Wafer 1900, der in 19E veranschaulicht ist, in Übereinstimmung mit einigen Ausführungsformen. Bei einigen Ausführungsformen wird über den IC-Dies 105 und dem Kapselungsmaterial 107 eine Isolierschicht 2001 gebildet. Bei einigen Ausführungsformen kann die Isolierschicht 2001 unter Verwenden ähnlicher Materialien und Verfahren wie die Isolierschicht 1717, die oben unter Bezugnahme auf 17B beschrieben ist, gebildet werden, und die Beschreibung wird hierin nicht wiederholt. Bei einigen Ausführungsformen können die Isolierschicht 2001 und die Isolierschicht 1907 das gleiche Material umfassen. Bei anderen Ausführungsformen können die Isolierschicht 2001 und die Isolierschicht 1907 unterschiedliche Materialien umfassen. Bei einigen Ausführungsformen werden Bond-Pads 203 in der Isolierschicht 2001 in elektrischem Kontakt mit jeweiligen TVs 1709 der IC-Dies 105 gebildet. Bei einigen Ausführungsformen können Bond-Pads 2003 unter Verwenden ähnlicher Materialien und Verfahren wie die Verschaltungen 1713, die oben unter Bezugnahme auf 17A beschrieben sind, gebildet werden, und die Beschreibung wird hierin nicht wiederholt. Bei einigen Ausführungsformen werden die Bond-Pads 2003 derart planarisiert, dass die obersten Oberflächen der Bond-Pads 2003 im Wesentlichen flach oder mit der obersten Oberfläche der Isolierschicht 2001 koplanar sind. Bei einigen Ausführungsformen kann der Planarisierungsprozess einen CMP-Prozess, einen Schleifprozess, einen Ätzprozess, eine Kombination davon oder dergleichen umfassen.
  • Unter Bezugnahme auf die 20B wird die Waferniveau-Die-Struktur 2000 vereinzelt, um individuelle (Chip-Niveau oder Die-Niveau)-IC-Die-Strukturen 2005 zu bilden, die Zwischenstrukturen beim Bilden der IC-Die-Strukturen 101 und 901 (siehe jeweils 1B bis 4B und 9B bis 12B) sind, in Übereinstimmung mit einigen Ausführungsformen. Bei einigen Ausführungsformen kann die Waferniveau-Die-Struktur 2000 unter Verwenden eines Verfahrens, das oben unter Bezugnahme auf 19F und 19G beschrieben ist, vereinzelt werden, und die Beschreibung wird hierin nicht wiederholt.
  • Die 21A bis veranschaulichen Draufsicht- und Querschnittansichten diverser Verarbeitungsschritte während der Fertigung von Packages mit integrierter Schaltung (wie zum Beispiel die IC-Packages 100 bis 400, die jeweils in den 1A und 1B, 2A und 2B, 3A und 3B, und 4A und 4B veranschaulicht sind) in Übereinstimmung mit einigen Ausführungsformen. Unter Bezugnahme auf 21A beginnt ein Verfahren zum Bilden einer Waferniveau-Die-Struktur 2100 mit dem Bilden einer Isolierschicht 2103 über einem Träger 2101. Bei einigen Ausführungsformen kann der Träger 2101 unter Verwenden ähnlicher Materialien und Verfahren wie der Träger 1901, der oben unter Bezugnahme auf 19A beschrieben ist, gebildet werden, und die Beschreibung wird hierin nicht wiederholt. Bei einigen Ausführungsformen kann die Isolierschicht 2103 unter Verwenden ähnlicher Materialien und Verfahren wie die Isolierschicht 1903, die oben unter Bezugnahme auf 19A beschrieben ist, gebildet werden, und die Beschreibung wird hierin nicht wiederholt. Bei einigen Ausführungsformen werden IC-Dies 1171 an die Isolierschicht 2103 gebondet. Bei einigen Ausführungsformen können die IC-Dies 1171 ähnlich wie die IC-Dies 1719 sein, und können unter Verwenden eines Verfahrens gebildet werden, das oben unter Bezugnahme auf die 17A bis 17C beschrieben ist, mit ähnlichen Merkmalen der IC-Dies 1171 und 1719, auf die mit ähnlichen numerischen Bezugszeichen verwiesen wird.
  • Bei einigen Ausführungsformen werden die IC-Dies 1171 an die Isolierschicht 2103 durch Bonden der Isolierschichten 1717 der IC-Dies 1171 an die Isolierschicht 2103 gebondet. Bei einigen Ausführungsformen können die Isolierschichten 1717 an die Isolierschicht 2103 unter Verwenden eines direkten Bondingverfahrens, wie eines Fusion-Bondingverfahrens, gebondet werden. Bei einigen Ausführungsformen können Oberflächenbehandlungsprozesse auf den Isolierschichten 1717 und der Isolierschicht 2103 vor dem Bonden der Isolierschichten 1717 an die Isolierschicht 2103 ausgeführt werden. Bei anderen Ausführungsformen können die Isolierschichten 1717 an die Isolierschicht 2103 unter Verwenden anderer zweckdienlicher Bondingverfahren oder unter Verwenden eines Klebers gebondet werden. Bei einigen Ausführungsformen kann ein Glühprozess nach dem Bonden der IC-Dies 1171 an den Träger 2101 ausgeführt werden, um den Bond zu stärken. Bei einigen Ausführungsformen können die Isolierschichten 1717 und die Isolierschicht 2103 gleiche Materialien sein. Bei anderen Ausführungsformen können die Isolierschichten 1717 und die Isolierschicht 2103 unterschiedliche Materialien umfassen.
  • Unter weiterer Bezugnahme auf 21A werden Dummy-Strukturen 21051 an die Isolierschicht 2103 derart gebondet, dass jedes IC-Die 1171 zwischen aneinandergrenzenden Dummy-Strukturen 21051 liegt. Bei einigen Ausführungsformen können die Dummy-Strukturen 21051 das gleiche Material wie das Substrat 1705 der IC-Dies 1171 umfassen. Bei einigen Ausführungsformen umfassen die Dummy-Strukturen 21051 eventuell keine aktiven und/oder passiven Bauteile und stellen eventuell keine zusätzliche elektrische Funktionalität für die resultierenden IC-Packages bereit. Bei einigen Ausführungsformen kann jede Dummy-Struktur 21051 eine Isolierschicht 21071 auf einer Seite umfassen. Bei einigen Ausführungsformen können die Isolierschichten 21071 unter Verwenden ähnlicher Materialien und Verfahren wie die Isolierschicht 1717, die oben unter Bezugnahme auf 17B beschrieben ist, gebildet werden, und die Beschreibung wird hierin nicht wiederholt. Bei einigen Ausführungsformen können die Isolierschicht 21071 und die Isolierschicht 2103 das gleiche Material umfassen. Bei anderen Ausführungsformen können die Isolierschichten 21071 und die Isolierschicht 2103 unterschiedliche Materialien umfassen.
  • Bei einigen Ausführungsformen werden die Dummy-Strukturen 21051 an die Isolierschicht 2103 durch Bonden der Isolierschichten 21071 der Dummy-Strukturen 21051 an die Isolierschicht 2103 gebondet. Bei einigen Ausführungsformen können die Isolierschichten 21071 an die Isolierschicht 2103 unter Verwenden eines direkten Bondingverfahrens, wie eines Fusion-Bondingverfahrens, gebondet werden. Bei einigen Ausführungsformen können Oberflächenbehandlungsprozesse auf den Isolierschichten 21071 und der Isolierschicht 2103 vor dem Bonden der Isolierschichten 21071 an die Isolierschicht 2103 ausgeführt werden. Bei einigen Ausführungsformen können die Isolierschichten 21071 an die Isolierschicht 2103 unter Verwenden anderer zweckdienlicher Bondingverfahren oder unter Verwenden eines Klebers gebondet werden. Bei einigen Ausführungsformen kann ein Glühprozess nach dem Bonden der Dummy-Strukturen 21051 an den Träger 2101 ausgeführt werden, um den Bond zu stärken.
  • 21B veranschaulicht eine Draufsicht der Waferniveau-Die-Struktur 2100, die in 21A veranschaulicht ist, in Übereinstimmung mit einigen Ausführungsformen. Bei einigen Ausführungsformen wird der Träger 2101 in Die-Bereiche 2113i (wobei i=1,...,N, wobei N die Gesamtanzahl von Die-Bereichen ist) durch Ritzgräben 2109 und 2111 geteilt. Bei einigen Ausführungsformen sind die Ritzgräben 2109 zu den Ritzgräben 2111 senkrecht. Bei solchen Ausführungsformen weisen die Die-Bereiche 2113i (wobei i=1,...,N) in einer Draufsicht Rechteckformen auf. Bei anderen Ausführungsformen bilden die Ritzgräben 2109 und die Ritzgräben 2111 Winkel, die von 90 Grad unterschiedlich sind. Bei solchen Ausführungsformen weisen die Die-Bereiche 2113i (wobei i=1,...,N) in einer Draufsicht die Formen eines Parallelogramms auf. Bei einigen Ausführungsformen weisen die Dummy-Strukturen 21051 in einer Draufsicht Rechteckformen auf. Bei einigen Ausführungsformen überlappen die Dummy-Strukturen 21051 jeweilige Ritzgräben 2111, so dass die Dummy-Strukturen 21051 mit einem Subsatz der Die-Bereiche 2113i (wobei i=i,..., N), die durch die jeweiligen Ritzgräben 2111 getrennt sind, gemeinsam sind. Bei einigen Ausführungsformen können die Dummy-Strukturen 21051 durchgehende Strukturen bilden, die sich entlang eines gesamten nutzbaren Abschnitts (wie des Abschnitts, der die Die-Bereiche 2113i umfasst) des Trägers 2101 derart erstrecken, dass jeder Ritzgraben 2111 von einer jeweiligen einzelnen durchgehenden Dummy-Struktur 21051 überlappt wird. Wie unten ausführlicher beschrieben, wird die Waferniveau-Die-Struktur 2101 entlang der Ritzgräben 2109 und 2111 vereinzelt, um individuelle Packages zu bilden. Ein solcher Vereinzelungsprozess vereinzelt auch die Dummy-Strukturen 21051 und bildet individuelle (Chip-Niveau oder Die-Niveau) Dummy-Strukturen für jeweilige individuelle Packages. Bei einigen Ausführungsformen kann durch Bilden der Dummy-Strukturen 21051, die die Ritzgräben 2111 überlappen, eine Zeit zum Bilden der individuellen IC-Packages reduziert werden. Die Zeit zum Bilden der individuellen IC-Packages kann zum Beispiel um eine Zeit reduziert werden, die erforderlich wäre, um individuelle (Chip-Niveau oder Die-Niveau) Dummy-Strukturen innerhalb jedes Die-Bereichs des Trägers 2101 vor dem Ausführen eines Vereinzelungsprozesses zu platzieren und zu bonden. Ein Wafer-Pro-Stunde-(WPH)-Ertrag kann folglich gesteigert werden, und Produktionskosten können während der Produktion der IC-Packages reduziert werden.
  • 21C veranschaulicht eine Draufsicht der Waferniveau-Die-Struktur 2100, die in 21A veranschaulicht ist, in Übereinstimmung mit alternativen Ausführungsformen. Die Ausführungsform, die in 21C veranschaulicht ist, ist der Ausführungsform ähnlich, die in 21B veranschaulicht ist, wobei gleiche Elemente mit gleichen numerischen Bezugszeichen bezeichnet werden und die ausführliche Beschreibung hierin nicht wiederholt wird. In der Einbettung, die in 21C veranschaulicht ist, bilden die Dummy-Strukturen 21051 keine durchgehenden Strukturen, die sich entlang des gesamten nutzbaren Abschnitts des Trägers 2101 erstrecken. Stattdessen wird jeder Ritzgraben 2111 von einer Mehrzahl unterbrochener Dummy-Strukturen 21051 mit unterschiedlichen Längen überlappt.
  • Unter Bezugnahme auf 21D sind die IC-Dies 1171 und die Dummy-Strukturen 21051 in einem Kapselungsmaterial 1231 gekapselt. Anschließend werden Isolierschichten 21151 über den IC-Dies 1171 gebildet, und Isolierschichten 21171 werden über den Dummy-Strukturen 21051 gebildet. Bei einigen Ausführungsformen sind die obersten Oberflächen der Isolierschichten 21151 und die obersten Oberflächen der Isolierschichten 21171 im Wesentlichen flach oder mit einer obersten Oberfläche des Kapselungsmaterial 1231 koplanar. Bei einigen Ausführungsformen kann das Kapselungsmaterial 1231 unter Verwenden ähnlicher Materialien und Verfahren wie das Kapselungsmaterial 107, das oben unter Bezugnahme auf 19B und 19C beschrieben ist, gebildet werden, und die Beschreibung wird hierin nicht wiederholt. Bei einigen Ausführungsformen können die Isolierschichten 21151 und die Isolierschichten 21171 unter Verwenden ähnlicher Materialien und Verfahren wie die Isolierschicht 1907, die oben unter Bezugnahme auf 19D und 19E beschrieben ist, gebildet werden, und die Beschreibung wird hierin nicht wiederholt. Bei einigen Ausführungsformen können die Isolierschichten 21151 und die Isolierschichten 21171 das gleiche Material umfassen. Bei anderen Ausführungsformen können die Isolierschichten 21151 und die Isolierschichten 21171 unterschiedliche Materialien umfassen. Die IC-Dies 1171 mit entsprechenden Isolierschichten 21151, die Dummy-Strukturen 21051 mit entsprechenden Isolierschichten 21071 und 21171 sowie das Kapselungsmaterial 1231 bilden eine Lage-i-Struktur 21191 über dem Träger 2101.
  • Unter Bezugnahme auf 21E sind die IC-Dies 1172 an die IC-Dies 1171 gebondet. Bei einigen Ausführungsformen können die IC-Dies 1172 ähnlich wie die IC-Dies 1807 sein, und können unter Verwenden eines Verfahrens gebildet werden, das oben unter Bezugnahme auf die 18A und 18B beschrieben ist, mit ähnlichen Merkmalen der IC-Dies 1172 und der IC-Dies 1807, auf die mit ähnlichen numerischen Bezugszeichen verwiesen wird. Bei einigen Ausführungsformen werden die IC-Dies 1172 an die IC-Dies 1171 unter Verwenden eines direkten Bondingverfahrens, wie eines hybriden Bondingverfahrens gebondet. Bei solchen Ausführungsformen werden die TVs 1709 der IC-Dies 1172 direkt an die Bond-Pads 1805 der IC-Dies 1172 gebondet, und die Isolierschichten 21151 der IC-Dies 1171 werden direkt an die Isolierschichten 1801 der IC-Dies 1172 gebondet. Bei einigen Ausführungsformen kann nach dem Bonden der IC-Dies 1172 an die IC-Dies 1171 ein Glühprozess ausgeführt werden, um den Bond zwischen den IC-Dies 1172 und den IC-Dies 1171 zu verstärken. Die Bonds zwischen den TVs 1709 der IC-Dies 1171 und den Bond-Pads 1805 der IC-Dies 1172 stellen elektrische Verbindungen zwischen den IC-Dies 1171 und den IC-Dies 1172 bereit. Bei einigen Ausführungsformen können die TVs 1709 der IC-Dies 1171 und die Bond-Pads 1805 der IC-Dies 1172 das gleiche Material umfassen. Bei anderen Ausführungsformen können die TVs 1709 der IC-Dies 1171 und die Bond-Pads 1805 der IC-Dies 1172 unterschiedliche Materialien umfassen. Bei einigen Ausführungsformen können die Isolierschichten 21151 der IC-Dies 1171 und die Isolierschichten 1801 der IC-Dies 1172 das gleiche Material umfassen. Bei anderen Ausführungsformen können die Isolierschichten 21151 der IC-Dies 1171 und die Isolierschichten 1801 der IC-Dies 1172 unterschiedliche Materialien umfassen.
  • Bei einigen Ausführungsformen werden Dummy-Strukturen 21052 an die Dummy-Strukturen 21051 gebondet. Bei einigen Ausführungsformen können die Dummy-Strukturen 21052 unter Verwenden ähnlicher Materialien und Verfahren wie die Dummy-Strukturen 21051, die oben unter Bezugnahme auf 21D beschrieben sind, gebildet werden, und die Beschreibung wird hierin nicht wiederholt. Bei einigen Ausführungsformen können die Dummy-Strukturen 21052 an die Dummy-Strukturen 21051 durch Bonden der Isolierschichten 21072 der Dummy-Strukturen 21052 an die Isolierschichten 21171 der Dummy-Strukturen 21051 gebondet werden. Bei einigen Ausführungsformen können die Isolierschichten 21072 an die Isolierschichten 21171 unter Verwenden eines direkten Bondingverfahrens, wie eines Fusion-Bondingverfahrens, gebondet werden. Bei einigen Ausführungsformen können Oberflächenbehandlungsprozesse auf den Isolierschichten 21072 und den Isolierschichten 21171 vor dem Bonden der Isolierschichten 21072 an die Isolierschicht 21171 ausgeführt werden. Anschließend kann ein Glühprozess ausgeführt werden, um den Bond zwischen den Dummy-Strukturen 21052 und den Dummy-Strukturen 21051 zu stärken. Bei einigen Ausführungsformen können die Isolierschichten 21072 und die Isolierschicht 21171 das gleiche Material umfassen. Bei anderen Ausführungsformen können die Isolierschichten 21072 und die Isolierschicht 21171 unterschiedliche Materialien umfassen. Bei einigen Ausführungsformen können die Dummy-Strukturen 21052 in einer Draufsicht die gleichen Formen aufweisen wie jeweils die Dummy-Strukturen 21051, die in den 21B und 21C veranschaulicht sind, und die Beschreibung wird hierin nicht wiederholt.
  • Anschließend werden die IC-Dies 1172 und die Dummy-Strukturen 21052 in einem Kapselungsmaterial 1232 gekapselt, Isolierschichten 21152 werden über den IC-Dies 1172 gebildet, und Isolierschichten 21172 werden über den Dummy-Strukturen 21052 gebildet. Bei einigen Ausführungsformen kann das Kapselungsmaterial 1232 unter Verwenden ähnlicher Materialien und Verfahren wie das Kapselungsmaterial 1231, das oben unter Bezugnahme auf 21D beschrieben ist, gebildet werden, und die Beschreibung wird hierin nicht wiederholt.
  • Bei einigen Ausführungsformen können die Isolierschichten 21152 und die Isolierschichten 21172 unter Verwenden ähnlicher Materialien und Verfahren wie jeweils die Isolierschichten 21151 und Isolierschichten 21171, die oben unter Bezugnahme auf 21D beschrieben sind, gebildet werden, und die Beschreibung wird hierin nicht wiederholt. Bei einigen Ausführungsformen können die Isolierschichten 21152 und die Isolierschichten 21172 das gleiche Material umfassen. Bei anderen Ausführungsformen können die Isolierschichten 21152 und die Isolierschichten 21172 unterschiedliche Materialien umfassen. Die IC-Dies 1172 mit entsprechenden Isolierschichten 21152, die Dummy-Strukturen 21052 mit entsprechenden Isolierschichten 21072 und 21172 sowie das Kapselungsmaterial 1232 bilden eine Lage-2-Struktur 21191 über der Lage-2-Struktur 2101.
  • Unter weiterer Bezugnahme auf 21E wird eine Lage-3-Struktur 21193, die IC-Dies 1173 mit entsprechenden Isolierschichten 21153, die Dummy-Strukturen 21053 mit entsprechenden Isolierschichten 21073 und 21173 und das Kapselungsmaterial 1233 umfasst, über der Lage-2-Struktur 21192 gebildet. Bei einigen Ausführungsformen können die IC-Dies 1173 ähnlich wie die IC-Dies 1807 sein, und können unter Verwenden eines Verfahrens gebildet werden, das oben unter Bezugnahme auf die 18A und 18B beschrieben ist, mit ähnlichen Merkmalen der IC-Dies 1173 und der IC-Dies 1807, auf die mit ähnlichen numerischen Bezugszeichen verwiesen wird. Bei einigen Ausführungsformen können die Dummy-Strukturen 21053 unter Verwenden ähnlicher Materialien und Verfahren wie die Dummy-Strukturen 21051, die oben unter Bezugnahme auf 21D beschrieben sind, gebildet werden, und die Beschreibung wird hierin nicht wiederholt. Bei einigen Ausführungsformen kann die Lage-3-Struktur 21193 unter Verwenden ähnlicher Verfahren wie die Lage-2-Struktur 21192, die oben beschrieben ist, gebildet werden, und die Beschreibung wird hierin nicht wiederholt. Anschließend wird eine Lage-4-Struktur 21194 gebildet, die IC-Dies 1174 mit entsprechenden Isolierschichten 21154, die Dummy-Strukturen 21054 mit entsprechenden Isolierschichten 21074 und 21174, und das Kapselungsmaterial 1234 über der Lage-3-Struktur 21193 gebildet. Bei einigen Ausführungsformen können die IC-Dies 1174 ähnlich wie die IC-Dies 1807 sein, und können unter Verwenden eines Verfahrens gebildet werden, das oben unter Bezugnahme auf die 18A und 18B beschrieben ist, mit ähnlichen Merkmalen der IC-Dies 1174 und der IC-Dies 1807, auf die mit ähnlichen numerischen Bezugszeichen verwiesen wird. Bei einigen Ausführungsformen können die Dummy-Strukturen 21054 unter Verwenden ähnlicher Materialien und Verfahren wie die Dummy-Dies 21051, die oben unter Bezugnahme auf 21D beschrieben sind, gebildet werden, und die Beschreibung wird hierin nicht wiederholt. Bei einigen Ausführungsformen kann die Lage-4-Struktur 21194 unter Verwenden ähnlicher Verfahren wie die Lage-2-Struktur 21192, die oben beschrieben ist, gebildet werden, und die Beschreibung wird hierin nicht wiederholt. Bei einigen Ausführungsformen können die Dummy-Strukturen 21053 und 21054 in einer Draufsicht die gleichen Formen aufweisen wie jeweils die Dummy-Strukturen 21053, die in den 21B und 21C veranschaulicht sind, und die Beschreibung wird hierin nicht wiederholt. Die Stapel aus Dummy-Strukturen 21051 bis 21054 können auch die gestapelten Dummy-Strukturen 2121 genannt werden, und der Stapel von IC-Dies 1171 bis 1174 kann auch Die-Stapel 113 genannt werden.
  • Unter Bezugnahme auf 21F werden die IC-Die-Strukturen 2005 (siehe 20B) an die IC-Dies 1174 der Die-Stapel 113 gebondet. Bei einigen Ausführungsformen werden die IC-Die-Strukturen 2005 an die IC-Dies 1174 unter Verwenden eines direkten Bondingverfahrens, wie eines hybriden Bondingverfahrens gebondet. Bei solchen Ausführungsformen werden die TVs 1709 der IC-Dies 1174 direkt an die Bond-Pads 2003 der IC-Dies 2005 gebondet, und die Isolierschichten 21154 der IC-Dies 1174 werden direkt an die Isolierschichten 2001 der IC-Die-Strukturen 2005 gebondet. Des Weiteren können die Isolierschichten 2001 der IC-Die-Strukturen 2005 direkt an die Isolierschichten 21174, die über den Dummy-Strukturen 21054 gebildet sind, gebondet werden. Bei einigen Ausführungsformen kann nach dem Bonden der IC-Die-Strukturen 2005 an die IC-Dies 1174 und die Dummy-Strukturen 21054 ein Glühprozess ausgeführt werden, um den Bond zu stärken. Die Bonds zwischen den TVs 1709 der IC-Dies 1174 und den Bond-Pads 2003 der IC-Dies 2005 stellen elektrische Verbindungen zwischen den IC-Die- Strukturen 2005 und den IC-Dies 1174 bereit. Bei einigen Ausführungsformen können die TVs 1709 der IC-Dies 1174 und die Bond-Pads 2003 der IC-Die-Strukturen 2005 das gleiche Material umfassen. Bei anderen Ausführungsformen können die TVs 1709 der IC-Dies 1174 und die Bond-Pads 2003 der IC-Die-Strukturen 2005 unterschiedliche Materialien umfassen. Bei einigen Ausführungsformen können die Isolierschichten 2001 der IC-Die-Strukturen 2005 und die Isolierschichten 21154 der IC-Dies 1174 das gleiche Material umfassen. Bei anderen Ausführungsformen können die Isolierschichten 2001 der IC-Die-Strukturen 2005 und die Isolierschichten 21154 der IC-Dies 1174 unterschiedliche Materialien umfassen. Bei einigen Ausführungsformen können die Isolierschichten 2001 und die Isolierschichten 21174 das gleiche Material umfassen. Bei anderen Ausführungsformen können die Isolierschichten 2001 und die Isolierschichten 21174 unterschiedliche Materialien umfassen.
  • Unter Bezugnahme auf 21G wird ein Kapselungsmaterial 109 über und zwischen den IC-Die-Strukturen 2005 gebildet. Bei einigen Ausführungsformen kann das Kapselungsmaterial 109 unter Verwenden ähnlicher Materialien und Verfahren wie das Kapselungsmaterial 107, das oben unter Bezugnahme auf 19B beschrieben ist, gebildet werden, und die Beschreibung wird hierin nicht wiederholt. Bei einigen Ausführungsformen werden die Träger 1901 und die Isolierschichten 1903 (siehe 21F) der IC-Die-Strukturen 2005 und Abschnitte des Kapselungsmaterials 109 entfernt, um die Isolierschichten 1717 der IC-Dies 105 freizulegen, so dass die freigelegten Oberflächen der Isolierschichten 1717 im Wesentlichen flach oder mit einer obersten Oberfläche des Kapselungsmaterials 109 koplanar sind. Bei einigen Ausführungsformen können die Träger 1901, die Isolierschichten 1903 und Abschnitte des Kapselungsmaterials 109 unter Verwenden eines CMP-Prozesses, eines Schleifprozesses, eines Ätzprozesses, einer Kombination davon oder dergleichen planarisiert werden.
  • Unter Bezugnahme auf 21H werden Verbinder 111 über jeweiligen Kontaktpads 1715 der IC-Dies 105 gebildet und elektrisch damit gekoppelt. Bei einigen Ausführungsformen kann jeder der Verbinder 111 einen leitenden Pillar Bump 2123 und ein Lotelement 2127 über dem leitenden Pillar Bump 2123 umfassen. Bei einigen Ausführungsformen können die leitenden Pillar Bumps 2123 ein leitendes Material wie Kupfer, Wolfram, Aluminium, Silber, Gold, eine Kombination davon oder dergleichen umfassen. Bei einigen Ausführungsformen können die Lotelemente 2127 Lot auf der Basis von Blei, wie PbSn-Zusammensetzungen, bleifreies Lot, das InSb aufweist, Zinn-, Silber- und Kupfer-(Silver And Copper „SAC“)-Zusammensetzungen und andere eutektische Materialien umfassen, die einen gemeinsamen Schmelzpunkt haben und leitende Lotverbindungen in elektrischen Anwendungen bilden. Für bleifreie Lote können SAC-Lote mit variierenden Zusammensetzungen verwendet werden, wie als Beispiele SAC 105 (Sn 98,5 %, Ag 1,0 %, Cu 0,5 %), SAC 305 und SAC 405. Bleifreie Lote weisen auch SnCu-Verbindungen ohne den Gebrauch von Silber (Ag) und SnAg-Verbindungen ohne den Gebrauch von Kupfer (Cu) auf.
  • Bei einigen Ausführungsformen kann ein Verfahren zum Bilden der leitenden Pillar Bumps 2123 das Bilden von Öffnungen in den Isolierschichten 1717 umfassen, um jeweilige Kontaktpads 1715 freizulegen, das Bilden einer leitenden Keimschicht über den Isolierschichten 1717 und in den Öffnungen der Isolierschichten 1717, das Bilden einer Opferschicht (wie eines Fotolackmaterials) über der leitenden Keimschicht, das Strukturieren des Opfermaterials, um Öffnungen in der Opferschicht derart zu bilden, dass die Öffnungen der Opferschicht mit jeweiligen Öffnungen der Isolierschichten 1717 ausgerichtet sind und kombinierte Öffnungen bilden, das Abscheiden eines leitenden Materials in den kombinierten Öffnungen unter Verwenden eines elektrochemischen Beschichtungsprozesses, eines stromlosen Beschichtungsprozesses, ALD, PVD, einer Kombination davon oder dergleichen, um die leitenden Pillar Bumps 2123 zu bilden, das Entfernen der Opferschicht und das Entfernen freigelegter Abschnitte der leitenden Keimschicht. Bei einigen Ausführungsformen kann vor dem Entfernen der Opferschicht ein Lotmaterial über dem leitenden Material der leitenden Pillar Bumps 2123 in den kombinierten Öffnungen unter Verwenden von Verdampfen, eines elektrochemischen Beschichtungsprozesses, eines stromlosen Beschichtungsprozesses, Drucken, Lottransfer, einer Kombination davon oder dergleichen zum Bilden der Lotelemente 2127 gebildet werden. Bei anderen Ausführungsformen können die Verbinder 111 Lotkugeln, Controlled-Collapse-Chip-Connection-(C4)-Höcker,Kugelmatrix-Array-(Ball-Grid-Arrays - BGA)-Kugeln, Mikrohöcker, Electroless-Nickel-Electroless-Palladium-Immersion-Gold-Technique-(ENEPIG)-gebildete Höcker oder dergleichen sein. Bei einigen Ausführungsformen, bei welchen die Verbinder 111 Lotmaterialien umfassen, kann ein Aufschmelzprozess ausgeführt werden, um das Lotmaterial in die gewünschten Höckerformen zu formen.
  • Unter weiterer Bezugnahme auf 21H wird nach dem Bilden der Verbinder 111 die Waferniveau-Die-Struktur 2100 entlang der Ritzgräben 2109 und 2111 (siehe 21B und 21C) in individuelle IC-Packages 2125 vereinzelt, so dass jedes IC-Package 2125 das IC-Die 105 mit dem jeweiligen Die-Stapel 113 und Abschnitten der gestapelten Dummy-Strukturen 2121 umfasst. Bei einigen Ausführungsformen kann der Vereinzelungsprozess Sägen, Laserabtrag, Ätzen, eine Kombination davon oder dergleichen umfassen. Bei einigen Ausführungsformen bildet das IC-Package 2125, das dem Die-Bereich 21131 (siehe 21B und 21C) entspricht, das IC-Package 200 (siehe 2A und 2B). Bei einigen Ausführungsformen bildet das IC-Package 2125, das dem Die-Bereich 21132 (siehe 21B und 21C) entspricht, das IC-Package 100 (siehe 1A und 1B). Bei einigen Ausführungsformen bildet das IC-Package 2125, das dem Die-Bereich 21133 (siehe 21C) entspricht, das IC-Package 400 (siehe 4A und 4B). Bei einigen Ausführungsformen bildet das IC-Package 2125, das dem Die-Bereich 21134 (siehe 21C) entspricht, das IC-Package 300 (siehe 3A und 3B).
  • Die 22A bis 22D veranschaulichen Querschnittansichten diverser Verarbeitungsschritte während der Fertigung von Packages mit integrierter Schaltung (wie zum Beispiel die IC-Packages 500 bis 800, die jeweils in den 5A und 5B, 6A und 6B, 7A und 7B, und 8A und 8B veranschaulicht sind) in Übereinstimmung mit einigen Ausführungsformen. Um Unterschiede zwischen der Ausführungsform, die in den 22A bis 22D beschrieben ist, und der Ausführungsform, die in den 21A bis 21H beschrieben ist, hervorzuheben, sind die gemeinsamen Merkmale dieser Ausführungsformen mit denselben numerischen Bezugszeichen bezeichnet. Des Weiteren werden hierin die ausführlichen Beschreibungen der gemeinsamen Merkmale (die oben unter Bezugnahme auf die 21A bis 21H beschrieben sind) nicht wiederholt.
  • Unter Bezugnahme auf 22A wird die Waferniveau-Die-Struktur 2100, die in 21E veranschaulicht ist, an einen Träger 2201 gebondet, bevor die Isolierschichten 21154 und 21174 gebildet werden, um das Bilden einer Waferniveau-Die-Struktur 2200 zu beginnen. Bei einigen Ausführungsformen wird eine Isolierschicht 2203 über dem Träger 2201 gebildet, und die Waferniveau-Die-Struktur 2100 wird an die Isolierschicht 2203 unter Verwenden eines direkten Bondingverfahrens, wie zum Beispiel eines Fusion-Bondingverfahrens, gebondet. Bei einigen Ausführungsformen kann die Isolierschicht 2203 weggelassen werden, und die Waferniveau-Die-Struktur 2100 kann an den Träger 2201 unter Verwenden eines direkten Bondingverfahrens, wie zum Beispiel eines Fusion-Bondingverfahrens, gebondet werden. Bei einigen Ausführungsformen kann der Träger 2201 unter Verwenden ähnlicher Materialien und Verfahren wie der Träger 2101, der oben unter Bezugnahme auf 21A beschrieben ist, gebildet werden, und die Beschreibung wird hierin nicht wiederholt. Bei einigen Ausführungsformen kann die Isolierschicht 2203 unter Verwenden ähnlicher Materialien und Verfahren wie die Isolierschicht 2103, die oben unter Bezugnahme auf 21A beschrieben ist, gebildet werden, und die Beschreibung wird hierin nicht wiederholt.
  • Unter Bezugnahme auf 22B werden der Träger 2101 und die Isolierschicht 2103 entfernt, um die Isolierschichten 1717 der IC-Dies 1171 freizulegen. Bei einigen Ausführungsformen können der Träger 2101 und die Isolierschicht 2103 unter Verwenden eines CMP-Prozesses, eines Schleifprozesses, eines Ätzprozesses, einer Kombination davon oder dergleichen entfernt werden. Bei einigen Ausführungsformen wird eine Isolierschicht 2205 über den Die-Stapeln 113 und den gestapelten Dummy-Strukturen 2121 gebildet, und Bond-Pads 2209 und entsprechende Durchkontaktierungen 2207 werden in den Isolierschichten 1717 und 2205 gebildet. Bei einigen Ausführungsformen werden die Bond-Pads 2209 in der Isolierschicht 2005 gebildet, und die Durchkontaktierungen 2207 werden in den Isolierschichten 1717 gebildet. Bei einigen Ausführungsformen kann die Isolierschicht 2205 unter Verwenden ähnlicher Materialien und Verfahren wie die Isolierschicht 1801, die oben unter Bezugnahme auf 18A beschrieben ist, gebildet werden, und die Beschreibung wird hierin nicht wiederholt. Bei einigen Ausführungsformen können die Bond-Pads 2209 und die Durchkontaktierungen 2207 unter Verwenden ähnlicher Materialien und Verfahren wie jeweils die Bond-Pads 1805 und die Durchkontaktierungen 1803, die oben unter Bezugnahme auf 18A beschrieben sind, gebildet werden, und die Beschreibung wird hierin nicht wiederholt. Bei einigen Ausführungsformen sind die Durchkontaktierungen 2207 in direktem elektrischem Kontakt mit den Verschaltungen 1713 der IC-Dies 1171. Bei anderen Ausführungsformen können die Durchkontaktierungen 2207 in direktem elektrischem Kontakt mit den jeweiligen Kontaktpads 1715 der IC-Dies 1171 sein, und sie können elektrisch mit den jeweiligen Verschaltungen 1713 der IC-Dies 1171 durch die jeweiligen Kontaktpads 1715 der IC-Dies 1171 verbunden sein.
  • Unter Bezugnahme auf 22C werden die IC-Die-Strukturen 1911 (siehe 19G) an die IC-Dies 1171 der Die-Stapel 113 gebondet. Bei einigen Ausführungsformen werden die IC-Die-Strukturen 1911 an die IC-Dies 1171 unter Verwenden eines direkten Bondingverfahrens, wie eines hybriden Bondingverfahrens gebondet. Bei solchen Ausführungsformen werden die Bond-Pads 2209 direkt an jeweilige TVs 1709 der IC-Dies 105 der IC-Die-Strukturen 1911 gebondet, und die Isolierschicht 2205 wird direkt an die Isolierschichten 1907 der IC-Dies 105 der IC-Die-Strukturen 1911 gebondet. Bei einigen Ausführungsformen kann nach dem Bonden der IC-Die-Strukturen 1911 an jeweilige Die-Stapel 113 ein Glühprozess ausgeführt werden, um den Bond zu stärken. Die Bonds zwischen den TVs 1709 der IC-Dies 105 und den Bond-Pads 2009 stellen elektrische Verbindung zwischen den IC-Die-Strukturen 1911 und den Die-Stapeln 113 bereit. Bei einigen Ausführungsformen können die TVs 1709 der IC-Dies 105 und die Bond-Pads 2209 das gleiche Material umfassen. Bei einigen Ausführungsformen können die TVs 1709 der IC-Dies 105 und die Bond-Pads 2209 das gleiche Material umfassen. Bei einigen Ausführungsformen können die Isolierschicht 2205 und Isolierschichten 1907 der IC-Die-Strukturen 1911 das gleiche Material umfassen. Bei einigen Ausführungsformen können die Isolierschicht 2205 und Isolierschichten 1907 der IC-Die-Strukturen 1911 unterschiedliche Materialien umfassen.
  • Unter Bezugnahme auf 22D wird ein Kapselungsmaterial 109 über und zwischen den IC-Die-Strukturen 1911 gebildet. Bei einigen Ausführungsformen kann das Kapselungsmaterial 109 unter Verwenden ähnlicher Materialien und Verfahren wie das Kapselungsmaterial 107, das oben unter Bezugnahme auf 19B beschrieben ist, gebildet werden, und die Beschreibung wird hierin nicht wiederholt. Bei einigen Ausführungsformen werden die Träger 1901 und die Isolierschichten 1903 (siehe 22C) der IC-Die-Strukturen 1911 und Abschnitte des Kapselungsmaterials 109 entfernt, um die Isolierschichten 1717 der IC-Dies 105 freizulegen, so dass die freigelegten Oberflächen der Isolierschichten 1717 im Wesentlichen flach oder mit einer obersten Oberfläche des Kapselungsmaterials 109 koplanar sind. Bei einigen Ausführungsformen können die Träger 1901, die Isolierschichten 1903 und Abschnitte des Kapselungsmaterials 109 unter Verwenden eines CMP-Prozesses, eines Schleifprozesses, eines Ätzprozesses, einer Kombination davon oder dergleichen planarisiert werden.
  • Bei einigen Ausführungsformen werden nach dem Entfernen der Träger 1901 und der Isolierschichten 1903 Verbinder 111 über den jeweiligen Kontaktpads 1715 der IC-Dies 105, wie oben unter Bezugnahme auf 21H beschrieben, gebildet und damit elektrisch gekoppelt, und die Beschreibung wird hierin nicht wiederholt. Bei einigen Ausführungsformen wird nach dem Bilden der Verbinder 111 die Waferniveau-Die-Struktur 2200 entlang der Ritzgräben 2109 und 2111 (siehe 21B und 21C) in individuelle IC-Packages 2211 vereinzelt, so dass jedes IC-Package 2211 das IC-Die 105 mit dem jeweiligen Die-Stapel 113 und Abschnitten der gestapelten Dummy-Strukturen 2121 umfasst. Bei einigen Ausführungsformen kann der Vereinzelungsprozess Sägen, Laserabtrag, Ätzen, eine Kombination davon oder dergleichen umfassen. Bei einigen Ausführungsformen bildet das IC-Package 2211, das dem Die-Bereich 21131 (siehe 21B und 21C) entspricht, das IC-Package 600 (siehe 6A und 6B). Bei einigen Ausführungsformen bildet das IC-Package 2211, das dem Die-Bereich 21132 (siehe 21B und 21C) entspricht, das IC-Package 500 (siehe 5A und 5B). Bei einigen Ausführungsformen bildet das IC-Package 2211, das dem Die-Bereich 21133 (siehe 21C) entspricht, das IC-Package 800 (siehe 8A und 8B). Bei einigen Ausführungsformen bildet das IC-Package 2211, das dem Die-Bereich 21134 (siehe 21C) entspricht, das IC-Package 700 (siehe 7A und 7B).
  • Die 23A bis 23F veranschaulichen Draufsicht- und Querschnittansichten diverser Verarbeitungsschritte während der Fertigung von Packages mit integrierter Schaltung (wie zum Beispiel die IC-Packages 900 bis 1200, die jeweils in den 9A und 9B, 10A und 10B, 11A und 11B, und 12A und 12B veranschaulicht sind) in Übereinstimmung mit einigen Ausführungsformen. Um Unterschiede zwischen der Ausführungsform, die in den 23A bis 23F beschrieben ist, und der Ausführungsform, die in den 21A bis 21H beschrieben ist, hervorzuheben, sind die gemeinsamen Merkmale dieser Ausführungsformen mit denselben numerischen Bezugszeichen bezeichnet. Des Weiteren werden hierin die ausführlichen Beschreibungen der gemeinsamen Merkmale (die oben unter Bezugnahme auf die 21A bis 21H beschrieben sind) nicht wiederholt. Bei der Ausführungsform, die in den 21A bis 21H veranschaulicht ist, werden die IC-Dies 105 an die jeweiligen Die-Stapel 113 derart gebondet, dass die Die-Stapel 113 Teile der nicht vereinzelten Waferniveau-Die-Struktur 2100 (siehe zum Beispiel 21F) sind, während die IC-Dies 105 Teile der vereinzelten IC-Die-Strukturen 2005 (siehe zum Beispiel 21F) sind. Wie unten ausführlicher beschrieben, werden bei der Ausführungsform, die in den 23A bis 23F veranschaulicht ist, die IC-Dies 105 an die Die-Stapel 113 derart gebondet, dass die Die-Stapel 113 Teile der vereinzelten Waferniveau-Die-Strukturen (siehe zum Beispiel 23B) sind, während die IC-Dies 105 Teile der nicht vereinzelten Waferniveau-Die-Struktur (siehe zum Beispiel 23B) sind.
  • Unter Bezugnahme auf 23A ist eine Waferniveau-Die-Struktur 2300 veranschaulicht. Bei einigen Ausführungsformen ist die Waferniveau-Die-Struktur 2300 der Waferniveau-Die-Struktur 2100, die in 21E veranschaulicht ist, ähnlich, mit gleichen Merkmalen, die mit gleichen numerischen Bezugszeichen bezeichnet sind, und mit dem Unterschied, dass die gestapelten Dummy-Strukturen 2121 weggelassen wurden. Bei einigen Ausführungsformen kann die Waferniveau-Die-Struktur 2300 wie oben unter Bezugnahme auf die 21A bis 21E beschrieben, gebildet werden, ohne die gestapelten Dummy-Strukturen 2121 zu bilden, und die Beschreibung wird hierin nicht wiederholt. Bei einigen Ausführungsformen wird die Waferniveau-Die-Struktur 2300 in individuelle (Chip-Niveau oder Die-Niveau)-IC-Die-Strukturen 2301 vereinzelt. Bei einigen Ausführungsformen kann der Vereinzelungsprozess Sägen, Laserabtrag, Ätzen, eine Kombination davon oder dergleichen umfassen.
  • Unter Bezugnahme auf 23B werden bei einigen Ausführungsformen die IC-Die-Strukturen 2301 an jeweilige IC-Dies 105 gebondet, während die IC-Dies 105 noch Teil der nicht vereinzelten Waferniveau-Die-Struktur 2000 (siehe 20A) sind, um das Bilden einer Waferniveau-Die-Struktur 2307 zu beginnen. Bei einigen Ausführungsformen werden die IC-Die-Strukturen 2301 an jeweilige IC-Dies 105, wie oben unter Bezugnahme auf 21F beschrieben, gebondet, und die Beschreibung wird hierin nicht wiederholt. Bei einigen Ausführungsformen werden Dummy-Strukturen 2303 an die Isolierschicht 2001 der Waferniveau-Die-Struktur 2000 derart gebondet, dass die IC-Die-Struktur 2301 zwischen aneinandergrenzende Dummy-Strukturen 2303 liegt. Bei einigen Ausführungsformen können die Dummy-Strukturen 2303 unter Verwenden ähnlicher Materialien und Verfahren wie die Dummy-Strukturen 21051, die oben unter Bezugnahme auf 21A beschrieben sind, gebildet werden, und die Beschreibung wird hierin nicht wiederholt. Bei einigen Ausführungsformen kann jede Dummy-Struktur 2303 eine Isolierschicht 2305 auf einer Seite umfassen. Bei einigen Ausführungsformen können die Isolierschichten 2305 unter Verwenden ähnlicher Materialien und Verfahren wie die Isolierschichten 21071, die oben unter Bezugnahme auf 21A beschrieben sind, gebildet werden, und die Beschreibung wird hierin nicht wiederholt. Bei einigen Ausführungsformen können die Isolierschichten 2305 und die Isolierschicht 2001 das gleiche Material umfassen. Bei anderen Ausführungsformen können die Isolierschichten 2305 und die Isolierschicht 2001 unterschiedliche Materialien umfassen. Bei einigen Ausführungsformen können die Dummy-Strukturen 2303 an die Isolierschicht 2001 durch Bonden der Isolierschichten 2305 der Dummy-Strukturen 2303 an die Isolierschicht 2001 gebondet werden. Bei einigen Ausführungsformen können die Isolierschichten 2305 an die Isolierschicht 2001 unter Verwenden eines direkten Bondingverfahrens, wie eines Fusion-Bondingverfahrens, gebondet werden. Bei einigen Ausführungsformen können Oberflächenbehandlungsprozesse auf den Isolierschichten 2305 und der Isolierschicht 2001 vor dem Bonden der Isolierschichten 2305 an die Isolierschicht 2001 ausgeführt werden. Anschließend kann ein Glühprozess ausgeführt werden, um den Bond zwischen den Dummy-Strukturen 2303 und der Waferniveau-Die-Struktur 2000 zu stärken.
  • 23C veranschaulicht eine Draufsicht der Waferniveau-Die-Struktur 2307, die in 23B veranschaulicht ist, in Übereinstimmung mit einigen Ausführungsformen. Bei einigen Ausführungsformen wird die Waferniveau-Die-Struktur 2000 in Die-Bereiche 21131 (wobei i=1,...,N, wobei N die Gesamtanzahl von Die-Bereichen ist) durch Ritzgräben 2309 und 2311 getrennt. Bei einigen Ausführungsformen sind die Ritzgräben 2309 zu den Ritzgräben 2311 senkrecht. Bei solchen Ausführungsformen weisen die Die-Bereiche 2313i (wobei i=1,...,N) in einer Draufsicht Rechteckformen auf. Bei anderen Ausführungsformen bilden die Ritzgräben 2309 und die Ritzgräben 2311 Winkel, die von 90 Grad unterschiedlich sein können. Bei solchen Ausführungsformen weisen die Die-Bereiche 2313i (wobei i=1,...,N) in einer Draufsicht die Formen eines Parallelogramms auf. Bei einigen Ausführungsformen weisen die Dummy-Strukturen 2303 in einer Draufsicht Rechteckformen auf. Bei einigen Ausführungsformen überlappen die Dummy-Strukturen 2303 jeweilige Ritzgräben 2311, so dass die Dummy-Strukturen 2303 zwischen einem Subsatz der Die-Bereiche 21131 (wobei i=i,..., N), die durch die jeweiligen Ritzgräben 2311 getrennt sind, gemeinsam sind. Bei einigen Ausführungsformen können die Dummy-Strukturen 2303 durchgehende Strukturen bilden, die sich entlang eines gesamten nutzbaren Abschnitts (wie des Abschnitts, der die Die-Bereiche 21131 umfasst) des Trägers 2000 derart erstrecken, dass jeder Ritzgraben 2311 von einer jeweiligen einzelnen durchgehenden Dummy-Struktur 2303 überlappt wird. Wie unten ausführlicher beschrieben, wird die Waferniveau-Die-Struktur 2307 entlang der Ritzgräben 2309 und 2311 vereinzelt, um individuelle IC-Packages zu bilden. Ein solcher Vereinzelungsprozess vereinzelt auch die Dummy-Strukturen 2303 und bildet individuelle (Chip-Niveau oder Die-Niveau) Dummy-Strukturen für jeweilige individuelle IC-Packages. Bei einigen Ausführungsformen kann durch Bilden der Dummy-Strukturen 2303, die die Ritzgräben 2311 überlappen, eine Zeit zum Bilden der individuellen IC-Packages reduziert werden. Die Zeit zum Bilden der individuellen IC-Packages kann zum Beispiel um eine Zeit reduziert werden, die erforderlich wäre, um individuelle (Chip-Niveau oder Die-Niveau) Dummy-Strukturen innerhalb jedes Die-Bereichs der Waferniveau-Die-Struktur 2000 vor dem Ausführen eines Vereinzelungsprozesses zu platzieren und zu bonden. Ein Wafer-Pro-Stunde-(WPH)-Ertrag kann folglich gesteigert werden, und Produktionskosten können während der Produktion der IC-Packages reduziert werden.
  • 23D veranschaulicht eine Draufsicht der Waferniveau-Die-Struktur 2307, die in 23B veranschaulicht ist, in Übereinstimmung mit alternativen Ausführungsformen. Die Ausführungsform, die in 23D veranschaulicht ist, ist der Ausführungsform ähnlich, die in 23C veranschaulicht ist, wobei gleiche Elemente mit gleichen numerischen Bezugszeichen bezeichnet werden und die ausführliche Beschreibung hierin nicht wiederholt wird. In der Einbettung, die in 23D veranschaulicht ist, bilden die Dummy-Strukturen 2303 keine durchgehenden Strukturen, die sich entlang des gesamten nutzbaren Abschnitts der Waferniveau-Die-Struktur 2000 erstrecken. Stattdessen ist jeder Ritzgraben 2311 von einer Mehrzahl unterbrochener Dummy-Strukturen 2303 mit unterschiedlichen Längen überlappt.
  • Unter Bezugnahme auf 23E wird ein Kapselungsmaterial 907 über und die IC-Die-Strukturen 2301 und die Dummy-Strukturen 2303 umgebend gebildet. Bei einigen Ausführungsformen kann das Kapselungsmaterial 907 unter Verwenden ähnlicher Materialien und Verfahren wie das Kapselungsmaterial 107, das oben unter Bezugnahme auf 19B beschrieben ist, gebildet werden, und die Beschreibung wird hierin nicht wiederholt. Anschließend werden das Kapselungsmaterial 907, die IC-Die-Strukturen 2301 und die Dummy-Strukturen 2303 planarisiert, so dass die obersten Oberflächen der IC-Die-Strukturen 2301 im Wesentlichen flach oder mit den obersten Oberflächen der Dummy-Strukturen 2303 und einer obersten Oberfläche des Kapselungsmaterials 907 koplanar sind. Bei einigen Ausführungsformen kann der Planarisierungsprozess einen CMP-Prozess, einen Schleifprozess, einen Ätzprozess, eine Kombination davon oder dergleichen umfassen.
  • Unter Bezugnahme auf 23F werden bei einigen Ausführungsformen der Träger 1901 und die Isolierschicht 1903 (siehe 23E) von der Waferniveau-Die-Struktur 2000 entfernt, um die Isolierschichten 1717 der IC-Dies 105 und die Kapselung 107 freizulegen, so dass die freigelegten Oberflächen der Isolierschichten 1717 im Wesentlichen flach oder mit der exponierten Oberfläche des Kapselungsmaterials 107 koplanar sind. Bei einigen Ausführungsformen können der Träger 1901 und die Isolierschicht 1903 unter Verwenden eines CMP-Prozesses, eines Schleifprozesses, eines Ätzprozesses, einer Kombination davon oder dergleichen entfernt werden.
  • Unter weiterer Bezugnahme auf 23F werden Verbinder 111 über den jeweiligen Kontaktpads 1715 der IC-Dies 105 gebildet und elektrisch damit gekoppelt, wie oben unter Bezugnahme auf 21H beschrieben, und die Beschreibung wird hierin nicht wiederholt. Nach dem Bilden der Verbinder 111 wird die die Waferniveau-Die-Struktur 2307 entlang der Ritzgräben 2309 und 2311 (siehe 23C und 23D) in individuelle IC-Packages 2315 vereinzelt, so dass jedes IC-Package 2315 das IC-Die 105 mit dem jeweiligen Die-Stapel 113 und Abschnitten der jeweiligen Dummy-Strukturen 2303 umfasst. Bei einigen Ausführungsformen kann der Vereinzelungsprozess Sägen, Laserabtrag, Ätzen, eine Kombination davon oder dergleichen umfassen. Bei einigen Ausführungsformen bildet das IC-Package 2315, das dem Die-Bereich 23131 (siehe 23C und 23D) entspricht, das IC-Package 1000 (siehe 10A und 10B). Bei einigen Ausführungsformen bildet das IC-Package 2315, das dem Die-Bereich 2313, (siehe 23C und 23D) entspricht, das IC-Package 900 (siehe 9A und 9B). Bei einigen Ausführungsformen bildet das IC-Package 2315, das dem Die-Bereich 23133 (siehe 23D) entspricht, das IC-Package 1200 (siehe 12A und 12B). Bei einigen Ausführungsformen bildet das IC-Package 2315, das dem Die-Bereich 23134 (siehe 23D) entspricht, das IC-Package 1100 (siehe 11A und 11B).
  • Die 24A bis 24C veranschaulichen Querschnittansichten diverser Verarbeitungsschritte während der Fertigung von Packages mit integrierter Schaltung (wie zum Beispiel die IC-Packages 1300 bis 1600, die jeweils in den 13A und 13B, 14A und 14B, 15A und 15B, und 16A und 16B veranschaulicht sind) in Übereinstimmung mit einigen Ausführungsformen. Um Unterschiede zwischen der Ausführungsform, die in den 24A bis 24C beschrieben ist, und der Ausführungsform, die in den 23A bis 23F beschrieben ist, hervorzuheben, tragen gemeinsame Merkmale dieser Ausführungsformen dieselben numerischen Bezugszeichen. Des Weiteren werden hierin die ausführlichen Beschreibungen der gemeinsamen Merkmale (die oben unter Bezugnahme auf die 23A bis 23F beschrieben sind) nicht wiederholt.
  • Unter Bezugnahme auf 24A ist eine Waferniveau-Die-Struktur 2400 veranschaulicht. Bei einigen Ausführungsformen ist die Waferniveau-Die-Struktur 2400 der Waferniveau-Die-Struktur 2200, die in 22B veranschaulicht ist, ähnlich, mit gleichen Merkmalen, die mit gleichen numerischen Bezugszeichen bezeichnet sind, und mit dem Unterschied, dass die gestapelten Dummy-Strukturen 2121 weggelassen wurden. Bei einigen Ausführungsformen kann die Waferniveau-Die-Struktur 2400, wie oben unter Bezugnahme auf die 22A bis 21E beschrieben, gebildet werden, ohne die gestapelten Dummy-Strukturen 2121 zu bilden, und die Beschreibung wird hierin nicht wiederholt. Bei einigen Ausführungsformen wird die Waferniveau-Die-Struktur 2400 in individuelle (Chip-Niveau oder Die-Niveau)-IC-Die-Strukturen 2401 vereinzelt. Bei einigen Ausführungsformen kann der Vereinzelungsprozess Sägen, Laserabtrag, Ätzen, eine Kombination davon oder dergleichen umfassen.
  • Unter Bezugnahme auf 24B werden bei einigen Ausführungsformen die IC-Die-Strukturen 2401 an jeweilige IC-Dies 105 gebondet, während die IC-Dies 105 noch Teil der nicht vereinzelten Waferniveau-Die-Struktur 1900 (siehe 19E) sind, um das Bilden einer Waferniveau-Die-Struktur 2403 zu beginnen. Bei einigen Ausführungsformen werden die IC-Die-Strukturen 2401 an jeweilige IC-Dies 105 der Waferniveau-Die-Struktur 1900, wie oben unter Bezugnahme auf 22C beschrieben, gebondet, und die Beschreibung wird hierin nicht wiederholt. Bei einigen Ausführungsformen werden Dummy-Strukturen 2303 an die Waferniveau-Die-Struktur 1900 derart gebondet, dass jede IC-Die-Struktur 2401 zwischen aneinandergrenzenden Dummy-Strukturen 2303 liegt. Bei einigen Ausführungsformen können die Dummy-Strukturen 2303 an die Waferniveau-Die-Struktur 1900 durch Bonden der Isolierschichten 2305 der Dummy-Strukturen 2303 an die Waferniveau-Die-Struktur 1900 gebondet werden. Bei einigen Ausführungsformen können die Isolierschichten 2305 an die Waferniveau-Die-Struktur 1900 unter Verwenden eines direkten Bondingverfahrens, wie eines Fusion-Bondingverfahrens, gebondet werden. Anschließend kann ein Glühprozess ausgeführt werden, um den Bond zwischen den Dummy-Strukturen 2303 und der Waferniveau-Die-Struktur 1900 zu stärken.
  • Unter Bezugnahme auf 24B wird ein Kapselungsmaterial 907 über und die IC-Die-Strukturen 2401 und die Dummy-Strukturen 2303 umgebend gebildet. Anschließend werden das Kapselungsmaterial 907, die IC-Die-Strukturen 2401 und die Dummy-Strukturen 2303 planarisiert, so dass die obersten Oberflächen der IC-Die-Strukturen 2401 im Wesentlichen flach oder mit den obersten Oberflächen der Dummy-Strukturen 2303 und einer obersten Oberfläche des Kapselungsmaterials 907 koplanar sind. Bei einigen Ausführungsformen kann der Planarisierungsprozess einen CMP-Prozess, einen Schleifprozess, einen Ätzprozess, eine Kombination davon oder dergleichen umfassen.
  • Unter Bezugnahme auf 24C werden der Träger 1901 und die Isolierschicht 1903 (siehe 24B) der Waferniveau-Die-Struktur 1900 entfernt, um die Isolierschichten 1717 der IC-Dies 105 und die Kapselung 107 freizulegen, so dass die freigelegten Oberflächen der Isolierschichten 1717 im Wesentlichen flach oder mit der exponierten Oberfläche des Kapselungsmaterials 107 koplanar sind. Bei einigen Ausführungsformen können der Träger 1901 und die Isolierschicht 1903 unter Verwenden eines CMP-Prozesses, eines Schleifprozesses, eines Ätzprozesses, einer Kombination davon oder dergleichen entfernt werden.
  • Unter weiterer Bezugnahme auf 24C werden Verbinder 111 über den jeweiligen Kontaktpads 1715 der IC-Dies 105 gebildet und elektrisch damit gekoppelt, wie oben unter Bezugnahme auf 21H beschrieben, und die Beschreibung wird hierin nicht wiederholt. Nach dem Bilden der Verbinder 111 wird die die Waferniveau-Die-Struktur 2403 entlang der Ritzgräben 2309 und 2311 (siehe 23C und 23D) in individuelle IC-Packages 2405 vereinzelt, so dass jedes IC-Package 2405 das IC-Die 105 mit dem jeweiligen Die-Stapel 113 und Abschnitten der jeweiligen Dummy-Strukturen 2303 umfasst. Bei einigen Ausführungsformen kann der Vereinzelungsprozess Sägen, Laserabtrag, Ätzen, eine Kombination davon oder dergleichen umfassen. Bei einigen Ausführungsformen bildet das IC-Package 2405, das dem Die-Bereich 23131 (siehe 23C und 23D) entspricht, das IC-Package 1400 (siehe 14A und 14B). Bei einigen Ausführungsformen bildet das IC-Package 2405, das dem Die-Bereich 23132 (siehe 23C und 23D) entspricht, das IC-Package 1300 (siehe 13A und 13B). Bei einigen Ausführungsformen bildet das IC-Package 2405, das dem Die-Bereich 23133 (siehe 23D) entspricht, das IC-Package 1600 (siehe 16A und 16B). Bei einigen Ausführungsformen bildet das IC-Package 2405, das dem Die-Bereich 23134 (siehe 23D) entspricht, das IC-Package 1500 (siehe 15A und 15B).
  • 25 ist ein Ablaufdiagramm, das ein Verfahren 2500 des Bildens von Packages mit integrierter Schaltung (wie zum Beispiel IC-Packages 100 bis 800 und 200, die jeweils in den 1A und 1B, 2A und 2B, 3A und 3B, 4A und 4B, 5A und 5B, 6A und 6B, 7A und 7B, 8A und 8B veranschaulicht sind) in Übereinstimmung mit einigen Ausführungsformen veranschaulicht. Das Verfahren beginnt mit Schritt 2501, bei dem eine erste Die-Struktur (wie zum Beispiel die IC-Die-Strukturen 103 in den 1A und 1B) wie oben unter Bezugnahme auf die 21A bis 21E beschrieben, gebildet wird. Bei Schritt 2521 wird eine zweite Die-Struktur (wie zum Beispiel die IC-Die-Strukturen 101 in den 1A und 1B), wie oben unter Bezugnahme auf die 20A und 20B beschrieben, gebildet. Bei Schritt 2523 wird die erste Die-Struktur an die zweite Die-Struktur, wie oben unter Bezugnahme auf 21F beschrieben, gebondet. Ein Verfahren zum Bilden der ersten Die-Struktur beginnt bei Schritt 2503, bei dem eine erste IC-Die (wie zum Beispiel das IC-Die 1171, das in 21A veranschaulicht ist), an einen Träger (wie zum Beispiel dem Träger 2101, der in 21A veranschaulicht ist), wie oben unter Bezugnahme auf 21A beschrieben, gebondet wird. Bei Schritt 2505 wird eine erste Dummy-Struktur (wie zum Beispiel die Dummy-Strukturen 21051, die in 21A veranschaulicht ist), an den Träger, wie oben unter Bezugnahme auf 21A beschrieben, gebondet. Bei Schritt 2507 wird ein erstes Kapselungsmaterial (wie zum Beispiel das Kapselungsmaterial 1231, das in 21D veranschaulicht ist) das erste IC-Die und die erste Dummy-Struktur umgebend, wie oben unter Bezugnahme auf 21D beschrieben, gebildet. Bei Schritt 2509 wird ein zweites IC-Die (wie zum Beispiel das IC-Die 1172, das in 21E veranschaulicht ist), an das erste IC-Die, wie oben unter Bezugnahme auf 21E beschrieben, gebondet. Bei Schritt 2511 wird eine zweite Dummy-Struktur (wie zum Beispiel die Dummy-Strukturen 21052, die in 21E veranschaulicht ist), an die erste Dummy-Struktur, wie oben unter Bezugnahme auf 21E beschrieben, gebondet. Bei Schritt 2513 wird ein zweites Kapselungsmaterial (wie zum Beispiel das Kapselungsmaterial 1232, das in 21E veranschaulicht ist) das erste IC-Die und die erste Dummy-Struktur umgebend, wie oben unter Bezugnahme auf 21E beschrieben, gebildet. Bei einigen Ausführungsformen kann der Stapelungsprozess fortsetzen, bis die gewünschte Anzahl von IC-Dies und die gewünschte Anzahl von Dummy-Strukturen an den Träger gebondet sind. Bei Schritt 2515 wird ein oberstes IC-Die (wie zum Beispiel das IC-Die 1174, das in 21E veranschaulicht ist), an ein vorhergehendes IC-Die (wie zum Beispiel das IC-Die 1173, das in 21E beschrieben ist), wie oben unter Bezugnahme auf 21E beschrieben, gebondet. Bei Schritt 2517 wird eine oberste Dummy-Struktur (wie zum Beispiel die Dummy-Struktur 21054, die in 21E veranschaulicht ist), an eine vorhergehende Dummy-Struktur (wie zum Beispiel die Dummy-Struktur 21053, die in 21E beschrieben ist), wie oben unter Bezugnahme auf 21E beschrieben, gebondet. Bei Schritt 2519 wird ein oberstes Kapselungsmaterial (wie zum Beispiel das Kapselungsmaterial 1234, das in 21E veranschaulicht ist) das oberste IC-Die und die oberste Dummy-Struktur umgebend, wie oben unter Bezugnahme auf 21E beschrieben, gebildet.
  • 26 ist ein Ablaufdiagramm, das ein Verfahren 2600 des Bildens von Packages mit integrierter Schaltung (wie zum Beispiel IC-Packages 900 bis 1600, die jeweils in den 9A und 9B, 10A und 10B, 11A und 11B, 12A und 12B, 13A und 13B, 14A und 14B, 15A und 15B, 16A und 16B veranschaulicht sind) in Übereinstimmung mit einigen Ausführungsformen veranschaulicht. Das Verfahren beginnt mit Schritt 2601, bei dem eine erste Die-Struktur (wie zum Beispiel die IC-Die-Struktur 2301, die in 23A veranschaulicht ist), wie oben unter Bezugnahme auf 23A beschrieben, gebildet wird. Bei Schritt 2615 wird eine zweite Die-Struktur (wie zum Beispiel die Waferniveau-Die-Struktur 2000, die in 23B veranschaulicht ist), wie oben unter Bezugnahme auf die 20A und 20B beschrieben, gebildet. Bei Schritt 2617 wird die erste Die-Struktur an die zweite Die-Struktur, wie oben unter Bezugnahme auf 23B beschrieben, gebondet. Bei Schritt 2619 wird eine Dummy-Struktur (wie zum Beispiel die Dummy-Struktur 2303, die in 23B veranschaulicht ist), an die zweite Dummy-Struktur, wie oben unter Bezugnahme auf 23B beschrieben, gebondet. Bei Schritt 2621 wird ein erstes Kapselungsmaterial (wie zum Beispiel das Kapselungsmaterial 907, das in 23E veranschaulicht ist) die erste Die-Struktur und die Dummy-Struktur umgebend, wie oben unter Bezugnahme auf 23E beschrieben, gebildet. Ein Verfahren zum Bilden der ersten Die-Struktur beginnt bei Schritt 2603, bei dem eine erste IC-Die (wie zum Beispiel das IC-Die 1171, das in 23A veranschaulicht ist), an einen Träger (wie zum Beispiel dem Träger 2101, der in 23A veranschaulicht ist), wie oben unter Bezugnahme auf 23A beschrieben, gebondet wird. Bei Schritt 2605 wird ein zweites Kapselungsmaterial (wie zum Beispiel das Kapselungsmaterial 1231, das in 23A veranschaulicht ist) das erste IC-Die umgebend, wie oben unter Bezugnahme auf 23A beschrieben, gebildet. Bei Schritt 2607 wird ein zweites IC-Die (wie zum Beispiel das IC-Die 1172, das in 23A veranschaulicht ist), an das erste IC-Die, wie oben unter Bezugnahme auf 23A beschrieben, gebondet. Bei Schritt 2609 wird ein drittes Kapselungsmaterial (wie zum Beispiel das Kapselungsmaterial 1232, das in 23A veranschaulicht ist) das erste IC-Die umgebend, wie oben unter Bezugnahme auf 23A beschrieben, gebildet. Bei einigen Ausführungsformen kann der Stapelungsprozess fortsetzen, bis die gewünschte Anzahl von IC-Dies an den Träger gebondet ist. Bei Schritt 2611 wird ein oberstes IC-Die(wie zum Beispiel das IC-Die 1174, das in 23A veranschaulicht ist), an ein vorhergehendes IC-Die (wie zum Beispiel das IC-Die 1173, das in 23A beschrieben ist), wie oben unter Bezugnahme auf 23A beschrieben, gebondet. Bei Schritt 2613 wird ein oberstes oberste Kapselungsmaterial (wie zum Beispiel das Kapselungsmaterial 1234, das in 23A veranschaulicht ist) das oberste IC-Die umgebend, wie oben unter Bezugnahme auf 23A beschrieben, gebildet.
  • In Übereinstimmung mit einer Ausführungsform weist ein Verfahren Folgendes auf: Bilden einer ersten Die-Struktur, wobei die erste Die-Struktur einen ersten Die-Stapel und eine gestapelte Dummy-Struktur, die an einen Träger gebondet ist, aufweist; Bilden einer zweiten Die-Struktur, wobei die zweite Die-Struktur ein erstes IC-Die (Die mit integrierter Schaltung) aufweist; Bonden der ersten Die-Struktur an die zweite Die-Struktur durch Bonden eines obersten IC-Die des ersten Die-Stapels an das erste IC-Die, wobei das oberste IC-Die des ersten Die-Stapels ein IC-Die des ersten Die-Stapels ist, das am weitesten von dem Träger entfernt ist; und Ausführen eines Vereinzelungsprozesses an der ersten Die-Struktur, um eine Mehrzahl individueller Die-Strukturen zu bilden, wobei der Vereinzelungsprozess die gestapelte Dummy-Struktur in eine Mehrzahl individueller gestapelter Dummy-Strukturen vereinzelt. Bei einer Ausführungsform weist das Bilden der ersten Die-Struktur Folgendes auf: Bonden einer Vorderseite eines zweiten IC-Die an den Träger; Bonden einer ersten Dummy-Struktur an den Träger angrenzend an das zweite IC-Die; Kapseln des zweiten IC-Die und der ersten Dummy-Struktur in einem ersten Kapselungsmaterial; Bonden einer Vorderseite eines dritten IC-Die an eine Rückseite des zweiten IC-Die, wobei die Rückseite des zweiten IC-Die der Vorderseite des zweiten IC-Die gegenüberliegt; Bonden einer zweiten Dummy-Struktur an die erste Dummy-Struktur; und Kapseln des dritten IC-Die und der zweiten Dummy-Struktur in einem zweiten Kapselungsmaterial. Bei einer Ausführungsform wird die Vorderseite des zweiten IC-Die an den Träger unter Verwenden eines Fusion-Bondingverfahrens gebondet. Bei einer Ausführungsform wird die Vorderseite des dritten IC-Die an die Rückseite des zweiten IC-Die unter Verwenden eines hybriden Bondingverfahrens gebondet. Bei einer Ausführungsform wird die zweite Dummy-Struktur an die erste Dummy-Struktur unter Verwenden eines Fusion-Bondingverfahrens gebondet. Bei einer Ausführungsform wird das oberste IC-Die des ersten Die-Stapels an das erste IC-Die unter Verwenden eines hybriden Bondingverfahrens gebondet. Bei einer Ausführungsform ist die gestapelte Dummy-Struktur als eine Wärmeableitungsstruktur ausgelegt. Bei einer Ausführungsform weist die erste Die-Struktur ferner einen zweiten Die-Stapel auf, der an den Träger gebondet ist, und die gestapelte Dummy-Struktur ist über einem Ritzgraben des Trägers zwischen dem ersten Die-Stapel und dem zweiten Die-Stapel angeordnet.
  • In Übereinstimmung mit einer anderen Ausführungsform weist ein Verfahren Folgendes auf: Bilden einer ersten Die-Struktur, wobei die erste Die-Struktur einen ersten Die-Stapel aufweist, der an einen Träger gebondet ist; Bilden einer zweiten Die-Struktur, wobei die zweite Die-Struktur ein erstes IC-Die aufweist; Bonden der ersten Die-Struktur an die zweite Die-Struktur durch Bonden eines obersten IC-Die des Die-Stapels an das erste IC-Die, wobei das oberste IC-Die des Die-Stapels ein Die des Die-Stapels ist, das am weitesten von dem Träger entfernt ist; Bonden einer ersten Dummy-Struktur an die zweite Die-Strukturbenachbart zu der ersten Die-Struktur; Kapseln der ersten Die-Struktur in einem ersten Kapselungsmaterial; und Ausführen eines Vereinzelungsprozesses an der zweiten Die-Struktur, um eine Mehrzahl individueller Die-Strukturen zu bilden, wobei der Vereinzelungsprozess die erste Dummy-Struktur in eine Mehrzahl individueller Dummy-Strukturen vereinzelt. Bei einer Ausführungsform weist das Bilden der ersten Die-Struktur Folgendes auf: Bonden einer Vorderseite eines zweiten IC-Die an den Träger; Kapseln des zweiten IC-Die in einem zweiten Kapselungsmaterial; Bonden einer Vorderseite eines dritten IC-Die an eine Rückseite des zweiten IC-Die, wobei die Rückseite des zweiten IC-Die zu der Vorderseite des zweiten IC-Die gegenüberliegt; und Kapseln des dritten IC-Die in einem dritten Kapselungsmaterial. Bei einer Ausführungsform wird das oberste IC-Die des Die-Stapels an das erste IC-Die unter Verwenden eines hybriden Bondingverfahrens gebondet. Bei einer Ausführungsform wird die erste Dummy-Struktur an die zweite Die-Struktur unter Verwenden eines Fusion-Bondingverfahrens gebondet. Bei einer Ausführungsform weist das Bilden der zweiten Die-Struktur das Kapseln des ersten IC-Die in einem zweiten Kapselungsmaterial auf. Bei einer Ausführungsform ist die erste Dummy-Struktur als eine Wärmeableitungsstruktur ausgelegt. Bei einer Ausführungsform weist das Verfahren ferner das Bonden einer zweiten Dummy-Struktur an die zweite Die-Struktur auf, wobei die erste Die-Struktur zwischen der ersten Dummy-Struktur und der zweiten Dummy-Struktur liegt.
  • In Übereinstimmung mit noch einer anderen Ausführungsform weist eine Halbleiterstruktur Folgendes auf: einen Die-Stapel, der an eine Basisstruktur gebondet ist, wobei der Die-Stapel ein erstes IC-Die aufweist, wobei das erste IC-Die ein IC-Die des Die-Stapels ist, das am weitesten von der Basisstruktur entfernt ist; eine Die-Struktur, die an den Die-Stapel gebondet ist, wobei die Die-Struktur ein zweites IC-Die aufweist, wobei eine erste Seite des ersten IC-Die in physischem Kontakt mit einer zweiten Seite des zweiten IC-Die ist; eine Wärmeableitungsstruktur, die an die Die-Struktur an den Die-Stapel angrenzend gebondet ist, wobei eine Seitenwand der Wärmeableitungsstruktur im Wesentlichen mit einer Seitenwand der Die-Struktur koplanar ist; und ein Kapselungsmaterial, das sich entlang von Seitenwänden des Die-Stapels erstreckt. Bei einer Ausführungsform weist die Wärmeableitungsstruktur einen Stapel aus Dummy-Strukturen auf. Bei einer Ausführungsform ist die Seitenwand der Wärmeableitungsstruktur frei von Kapselungsmaterial. Bei einer Ausführungsform ist eine oberste Oberfläche der Basisstruktur im Wesentlichen mit einer obersten Oberfläche der Wärmeableitungsstruktur niveaugleich, wobei die oberste Oberfläche der Basisstruktur eine Oberfläche der Basisstruktur ist, die am weitesten von der Die-Struktur entfernt ist, wobei die oberste Oberfläche der Wärmeableitungsstruktur eine Oberfläche der Wärmeableitungsstruktur ist, die am weitesten von der Die-Struktur entfernt ist. Bei einer Ausführungsform ist eine oberste Oberfläche der Wärmeableitungsstruktur mit einer obersten Oberfläche des Kapselungsmaterials im Wesentlichen niveaugleich, wobei die oberste Oberfläche der Wärmeableitungsstruktur eine Oberfläche der Wärmeableitungsstruktur ist, die am weitesten von der Die-Struktur entfernt ist, wobei die oberste Oberfläche des Kapselungsmaterials eine Oberfläche des Kapselungsmaterials ist, die am weitesten von der Die-Struktur entfernt ist.
  • Andere Merkmale und Prozesse können ebenfalls enthalten sein. Teststrukturen können zum Beispiel enthalten sein, um bei der Verifizierungsprüfung des 3D-Gehäuses oder der 3DIC-Vorrichtungen zu helfen. Die Teststrukturen können zum Beispiel Test-Pads aufweisen, die in einer Umverdrahtungsschicht oder auf einem Substrat, das das Testen des 3D- oder 3DIC-Gehäuses, den Gebrauch von Sonden und/oder Probe-Cards erlaubt. Die Verifizierungsprüfung kann auf Zwischenstrukturen sowie an der abschließenden Struktur ausgeführt werden. Außerdem können die Strukturen und Verfahren, die hier offenbart sind, gemeinsam mit Testmethodologien verwendet werden, die Zwischenprüfung von als OK bekannten Chips enthalten, um den Ertrag zu erhöhen und die Kosten zu verringern.

Claims (19)

  1. Verfahren, das Folgendes umfasst: Bilden einer ersten Die-Struktur, wobei die erste Die-Struktur einen ersten Die-Stapel (113) und eine gestapelte Dummy-Struktur (119), die an einen Träger (115) gebondet ist, umfasst; Bilden einer zweiten Die-Struktur, wobei die zweite Die-Struktur ein erstes IC-Die (105) umfasst; Bonden der ersten Die-Struktur an die zweite Die-Struktur durch Bonden eines obersten IC-Die (1174) des ersten Die-Stapels (113) an das erste IC-Die (105), wobei das oberste IC-Die (1174) des ersten Die-Stapels (113) das IC-Die des ersten Die-Stapels (113) ist, das am weitesten von dem Träger (115) entfernt ist; und Ausführen eines Vereinzelungsprozesses an der ersten Die-Struktur (113), um eine Mehrzahl individueller Die-Strukturen zu bilden, wobei der Vereinzelungsprozess die gestapelte Dummy-Struktur (119) in eine Mehrzahl individueller gestapelter Dummy-Strukturen vereinzelt.
  2. Verfahren nach Anspruch 1, wobei das Bilden der ersten Die-Struktur (113) Folgendes umfasst: Bonden einer Vorderseite eines zweiten IC-Die (1171) an den Träger (105); Bonden einer ersten Dummy-Struktur (1211) an den Träger benachbart zu dem zweiten IC-Die; Kapseln des zweiten IC-Die und der ersten Dummy-Struktur in einem ersten Kapselungsmaterial (1231); Bonden einer Vorderseite eines dritten IC-Die an eine Rückseite des zweiten IC-Die, wobei die Rückseite des zweiten IC-Die der Vorderseite des zweiten IC-Die gegenüberliegt; Bonden einer zweiten Dummy-Struktur an die erste Dummy-Struktur; und Kapseln des dritten IC-Die und der zweiten Dummy-Struktur in einem zweiten Kapselungsmaterial.
  3. Verfahren nach Anspruch 2, wobei die Vorderseite des zweiten IC-Die (1171) an den Träger (105) unter Verwenden eines Fusion-Bondingverfahrens gebondet wird.
  4. Verfahren nach Anspruch 2 oder 3, wobei die Vorderseite des dritten IC-Die an die Rückseite des zweiten IC-Die unter Verwenden eines hybriden Bondingverfahrens gebondet wird.
  5. Verfahren nach einem der Ansprüche 2 bis 4, wobei die zweite Dummy-Struktur an die erste Dummy-Struktur unter Verwenden eines Fusion-Bondingverfahrens gebondet wird.
  6. Verfahren nach einem der vorstehenden Ansprüche, wobei das oberste IC-Die (1174) des ersten Die-Stapels (113) an das erste IC-Die (105) unter Verwenden eines hybriden Bondingverfahrens gebondet wird.
  7. Verfahren nach einem der vorstehenden Ansprüche, wobei die gestapelte Dummy-Struktur (119) als eine Wärmeableitungsstruktur ausgelegt ist.
  8. Verfahren nach einem der vorstehenden Ansprüche, wobei die erste Die-Struktur (113) ferner einen zweiten Die-Stapel (113) umfasst, der an den Träger (115) gebondet ist, und die gestapelte Dummy-Struktur (2121) über einem Ritzgraben des Trägers (115) zwischen dem ersten Die-Stapel (113) und dem zweiten Die-Stapel (113) angeordnet ist.
  9. Verfahren, das Folgendes umfasst: Bilden einer ersten Die-Struktur, wobei die erste Die-Struktur einen Die-Stapel (113), der an einen Träger (115) gebondet ist, umfasst; Bilden einer zweiten Die-Struktur (2005), wobei die zweite Die-Struktur ein erstes IC-Die (105) umfasst; Bonden der ersten Die-Struktur an die zweite Die-Struktur durch Bonden eines obersten IC-Die (1174) des ersten Die-Stapels (113) an das erste IC-Die (105), wobei das oberste IC-Die (1174) des Die-Stapels (113) das IC-Die des Die-Stapels (113) ist, das am weitesten von dem Träger (115) entfernt ist; Bonden einer ersten Dummy-Struktur (119) an die zweite Die-Struktur benachbart zu der ersten Die-Struktur (113); Kapseln der ersten Die-Struktur (113) in einem ersten Kapselungsmaterial (123); und Ausführen eines Vereinzelungsprozesses an der zweiten Die-Struktur, um eine Mehrzahl individueller Die-Strukturen zu bilden, wobei der Vereinzelungsprozess die erste Dummy-Struktur (119) in eine Mehrzahl individueller Dummy-Strukturen vereinzelt.
  10. Verfahren nach Anspruch 9, wobei das Bilden der ersten Die-Struktur (113) Folgendes umfasst: Bonden einer Vorderseite eines zweiten IC-Die an den Träger (115); Kapseln des zweiten IC-Die in einem zweiten Kapselungsmaterial (123); Bonden einer Vorderseite eines dritten IC-Die an eine Rückseite des zweiten IC-Die, wobei die Rückseite des zweiten IC-Die der Vorderseite des zweiten IC-Die gegenüberliegt; und Kapseln des dritten IC-Die in einem dritten Kapselungsmaterial (123).
  11. Verfahren nach Anspruch 9 oder 10, wobei das oberste IC-Die (1174) des Die-Stapels (113) an das erste IC-Die (105) unter Verwenden eines hybriden Bondingverfahrens gebondet wird.
  12. Verfahren nach einem der Ansprüche 9 bis 11, wobei die erste Dummy-Struktur an die zweite Die-Struktur unter Verwenden eines Fusion-Bondingverfahrens gebondet wird.
  13. Verfahren nach einem der Ansprüche 9 bis 12, wobei das Bilden der zweiten Die-Struktur (2005) das Kapseln des ersten IC-Die in einem zweiten Kapselungsmaterial (123) umfasst.
  14. Verfahren nach einem der Ansprüche 9 bis 13, wobei die erste Dummy-Struktur (2121) als eine Wärmeableitungsstruktur (119) ausgelegt ist.
  15. Verfahren nach einem der Ansprüche 9 bis 14, das ferner das Bonden einer zweiten Dummy-Struktur an der zweiten Die-Struktur (2005) umfasst, wobei die erste Die-Struktur (113) zwischen der ersten Dummy-Struktur und der zweiten Dummy-Struktur liegt.
  16. Halbleiterstruktur, die Folgendes umfasst: einen Die-Stapel (113), der an eine Basisstruktur (115) gebondet ist, wobei der Die-Stapel (113) ein erstes IC-Die (1174) umfasst, wobei das erste IC-Die ein IC-Die des Die-Stapels (113) ist, das am weitesten von der Basisstruktur (115) entfernt ist; eine Die-Struktur (101), die an den Die-Stapel (113) gebondet ist, wobei die Die-Struktur (101) ein zweites IC-Die (105) umfasst, wobei eine erste Seite des ersten IC-Die in physischem Kontakt mit einer zweiten Seite des zweiten IC-Die ist; eine Wärmeableitungsstruktur (119), die an die Die-Struktur (101) benachbart zu dem Die-Stapel (113) gebondet ist, wobei eine Seitenwand der Wärmeableitungsstruktur (119) im Wesentlichen mit einer Seitenwand der Die-Struktur (101) koplanar ist; und ein Kapselungsmaterial (123), das sich entlang von Seitenwänden des Die-Stapels (113) erstreckt, wobei die Wärmeableitungsstruktur (119) einen Stapel aus Dummy-Strukturen umfasst und die Dummy-Strukturen und die Basisstruktur einen ähnlichen CTE wie der erste und der zweite IC-Die (105, 1174) aufweisen.
  17. Halbleiterstruktur nach Anspruch 16, wobei die Seitenwand der Wärmeableitungsstruktur (119) von dem Kapselungsmaterial (123) frei ist.
  18. Halbleiterstruktur nach einem der Anspruch 16 oder 17, wobei eine oberste Oberfläche der Basisstruktur (115) im Wesentlichen mit einer obersten Oberfläche der Wärmeableitungsstruktur (119) niveaugleich ist, wobei die oberste Oberfläche der Basisstruktur (115) eine Oberfläche der Basisstruktur (115) ist, die am weitesten von der Die-Struktur (101) entfernt ist, wobei die oberste Oberfläche der Wärmeableitungsstruktur (119) eine Oberfläche der Wärmeableitungsstruktur (119) ist, die am weitesten von der Die-Struktur (101) entfernt ist.
  19. Halbleiterstruktur nach einem der Ansprüche 16 bis 18, wobei eine oberste Oberfläche der Wärmeableitungsstruktur (119) mit einer obersten Oberfläche des Kapselungsmaterials (123) im Wesentlichen niveaugleich ist, wobei die oberste Oberfläche der Wärmeableitungsstruktur (119) eine Oberfläche der Wärmeableitungsstruktur (119) ist, die am weitesten von der Die-Struktur (101) entfernt ist, wobei die oberste Oberfläche des Kapselungsmaterials (123) eine Oberfläche des Kapselungsmaterials (123) ist, die am weitesten von der Die-Struktur (101) entfernt ist.
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020010265A1 (en) 2018-07-06 2020-01-09 Invensas Bonding Technologies, Inc. Microelectronic assemblies
WO2020150159A1 (en) 2019-01-14 2020-07-23 Invensas Bonding Technologies, Inc. Bonded structures
US11599299B2 (en) * 2019-11-19 2023-03-07 Invensas Llc 3D memory circuit
KR20210069166A (ko) * 2019-12-02 2021-06-11 삼성전자주식회사 반도체 패키지
DE102021104688A1 (de) * 2020-04-30 2021-11-04 Taiwan Semiconductor Manufacturing Co., Ltd. Stromverteilungsstruktur und verfahren
US11631647B2 (en) 2020-06-30 2023-04-18 Adeia Semiconductor Bonding Technologies Inc. Integrated device packages with integrated device die and dummy element
US11764177B2 (en) 2020-09-04 2023-09-19 Adeia Semiconductor Bonding Technologies Inc. Bonded structure with interconnect structure
US11728273B2 (en) 2020-09-04 2023-08-15 Adeia Semiconductor Bonding Technologies Inc. Bonded structure with interconnect structure

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150348956A1 (en) 2011-11-14 2015-12-03 Micron Technology, Inc. Stacked semiconductor die assemblies with multiple thermal paths and associated systems and methods
US20180138151A1 (en) 2016-11-14 2018-05-17 Taiwan Semiconductor Manufacturing Company, Ltd. Package structures and methods of forming the same

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6122171A (en) * 1999-07-30 2000-09-19 Micron Technology, Inc. Heat sink chip package and method of making
JP2005051150A (ja) * 2003-07-31 2005-02-24 Seiko Epson Corp 半導体装置及びその製造方法、回路基板並びに電子機器
US6930378B1 (en) * 2003-11-10 2005-08-16 Amkor Technology, Inc. Stacked semiconductor die assembly having at least one support
JP4553765B2 (ja) * 2005-03-25 2010-09-29 Okiセミコンダクタ株式会社 半導体装置の製造方法
JP2007180529A (ja) * 2005-12-02 2007-07-12 Nec Electronics Corp 半導体装置およびその製造方法
US20070126085A1 (en) 2005-12-02 2007-06-07 Nec Electronics Corporation Semiconductor device and method of manufacturing the same
JP5143451B2 (ja) * 2007-03-15 2013-02-13 オンセミコンダクター・トレーディング・リミテッド 半導体装置及びその製造方法
US8629532B2 (en) * 2007-05-08 2014-01-14 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor wafer with assisting dicing structure and dicing method thereof
US8797057B2 (en) 2011-02-11 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. Testing of semiconductor chips with microbumps
US8975183B2 (en) * 2012-02-10 2015-03-10 Taiwan Semiconductor Manufacturing Co., Ltd. Process for forming semiconductor structure
US9443783B2 (en) 2012-06-27 2016-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC stacking device and method of manufacture
US9299649B2 (en) 2013-02-08 2016-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. 3D packages and methods for forming the same
US8993380B2 (en) 2013-03-08 2015-03-31 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for 3D IC package
US9287240B2 (en) * 2013-12-13 2016-03-15 Micron Technology, Inc. Stacked semiconductor die assemblies with thermal spacers and associated systems and methods
US9281254B2 (en) 2014-02-13 2016-03-08 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming integrated circuit package
US20150279431A1 (en) * 2014-04-01 2015-10-01 Micron Technology, Inc. Stacked semiconductor die assemblies with partitioned logic and associated systems and methods
US9356009B2 (en) * 2014-05-27 2016-05-31 Micron Technology, Inc. Interconnect structure with redundant electrical connectors and associated systems and methods
US9425126B2 (en) 2014-05-29 2016-08-23 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy structure for chip-on-wafer-on-substrate
US9496189B2 (en) * 2014-06-13 2016-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked semiconductor devices and methods of forming same
US9666502B2 (en) 2015-04-17 2017-05-30 Taiwan Semiconductor Manufacturing Company, Ltd. Discrete polymer in fan-out packages
US9461018B1 (en) 2015-04-17 2016-10-04 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out PoP structure with inconsecutive polymer layer
US9735131B2 (en) 2015-11-10 2017-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-stack package-on-package structures
US10008395B2 (en) * 2016-10-19 2018-06-26 Micron Technology, Inc. Stacked semiconductor die assemblies with high efficiency thermal paths and molded underfill
US10153222B2 (en) * 2016-11-14 2018-12-11 Taiwan Semiconductor Manufacturing Company, Ltd. Package structures and methods of forming the same
US10163750B2 (en) * 2016-12-05 2018-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure for heat dissipation
US10510629B2 (en) * 2018-05-18 2019-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit package and method of forming same

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150348956A1 (en) 2011-11-14 2015-12-03 Micron Technology, Inc. Stacked semiconductor die assemblies with multiple thermal paths and associated systems and methods
US20180138151A1 (en) 2016-11-14 2018-05-17 Taiwan Semiconductor Manufacturing Company, Ltd. Package structures and methods of forming the same

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