KR20210069166A - 반도체 패키지 - Google Patents

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circuit chip
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유세호
오경석
서선경
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Abstract

본 발명의 실시예들에 따르면, 반도체 패키지는 제1 반도체 기판 및 상기 제1 반도체 기판을 관통하는 제1 관통 구조체를 포함하는 제1 메모리 칩; 상기 제1 메모리 칩과 직접 접촉하고, 제2 반도체 기판 및 상기 제2 반도체 기판을 관통하는 제2 관통 구조체를 포함하는 제2 메모리 칩; 상기 제2 메모리 칩의 상면과 직접 접촉하고, 제1 도전 비아를 포함하는 제1 더미 칩; 상기 제1 더미 칩의 상면과 직접 접촉하고, 제2 도전 비아를 포함하는 제2 더미 칩; 및 상기 제2 더미 칩의 상면과 직접 접촉하는 로직 칩을 포함할 수 있다. 상기 로직 칩은 상기 제2 도전 비아, 상기 제1 도전 비아, 및 상기 제2 관통 구조체를 통해 상기 제1 관통 구조체와 전기적으로 연결될 수 있다.

Description

반도체 패키지{Semiconductor package}
본 발명은 반도체 패키지, 보다 구체적으로 적층된 반도체칩들을 포함하는 반도체 패키지에 관한 것이다.
반도체 패키지는 집적회로 칩을 전자제품에 사용하기 적합한 형태로 구현한 것이다. 통상적으로 반도체 패키지는 인쇄회로기판 상에 반도체 칩을 실장하고 본딩 와이어 내지 범프를 이용하여 이들을 전기적으로 연결하는 것이 일반적이다. 전자 산업의 발달로 반도체 패키지의 신뢰성 향상 및 소형화를 위한 다양한 연구가 진행되고 있다.
본 발명이 해결하고자 하는 과제는 열적 특성 및 신뢰성이 향상된 반도체 패키지 및 그 제조 방법을 제공하는 것에 있다.
본 발명이 해결하고자 하는 과제는 소형화된 반도체 패키지 및 그 제조 방법을 제공하는 것에 있다.
본 발명의 개념에 따른 반도체 패키지가 제공된다. 본 발명에 따르면, 반도체 패키지는 제1 반도체 기판 및 상기 제1 반도체 기판을 관통하는 제1 관통 구조체를 포함하는 제1 메모리 칩; 상기 제1 메모리 칩과 직접 접촉하고, 제2 반도체 기판 및 상기 제2 반도체 기판을 관통하는 제2 관통 구조체를 포함하는 제2 메모리 칩; 상기 제2 메모리 칩의 상면과 직접 접촉하고, 제1 도전 비아를 포함하는 제1 더미 칩; 상기 제1 더미 칩의 상면과 직접 접촉하고, 제2 도전 비아를 포함하는 제2 더미 칩; 및 상기 제2 더미 칩의 상면과 직접 접촉하는 로직 칩을 포함할 수 있다. 상기 로직 칩은 상기 제2 도전 비아, 상기 제1 도전 비아, 및 상기 제2 관통 구조체를 통해 상기 제1 관통 구조체와 전기적으로 연결될 수 있다.
본 발명의 실시예들에 따르면, 반도체 패키지는 패키지 기판; 상기 패키지 기판 상에 실장되고, 제1 반도체 기판, 제1 집적 회로들, 및 제1 관통 신호 구조체를 포함하는 제1 하부 집적회로 칩; 상기 제1 하부 집적회로 칩의 상면과 직접 접촉하고, 제2 반도체 기판, 제2 집적 회로들, 및 상기 제2 반도체 기판을 관통하는 제2 관통 신호 구조체를 포함하는 제2 하부 집적회로 칩; 상기 제2 하부 집적회로 칩의 상면과 직접 접촉하고, 신호 비아를 포함하는 더미 칩; 및 상기 더미 칩의 상면 상에 배치되고, 상부 반도체 기판, 및 상부 집적회로들을 포함하는 상부 집적회로 칩을 포함하고, 상기 상부 집적회로들은 상기 제1 집적회로들 및 상기 제2 집적 회로들과 다른 종류이고, 상기 제1 관통 신호 구조체, 상기 제2 관통 신호 구조체, 및 상기 신호 비아는 상기 제1 반도체 기판의 상기 엣지 영역과 오버랩되며, 상기 상부 집적회로 칩은 상기 제2 관통 신호 구조체 및 상기 제1 관통 신호 구조체를 통해 상기 제1 신호 비아와 전기적으로 연결될 수 있다.
본 발명의 실시예들에 따르면, 제1 반도체 기판, 제1 메모리 회로들, 및 상기 제1 반도체 기판을 관통하는 제1 신호 관통 구조체를 포함하는 제1 하부 집적회로 칩; 상기 제1 하부 집적회로 칩의 상면과 직접 접촉하고, 제2 반도체 기판, 제2 메모리 회로들, 및 상기 제2 반도체 기판을 관통하는 제2 신호 관통 비아 구조체를 포함하는 제2 하부 집적회로 칩; 상기 제2 하부 집적회로 칩의 상면과 직접 접촉하고, 제1 신호 비아를 포함하는 제1 더미 칩; 상기 제1 더미 칩의 상면과 직접 접촉하고, 제2 신호 비아를 포함하는 제2 더미 칩; 및 상기 제2 더미 칩의 상면과 직접 접촉하고, 상부 반도체 기판, 및 로직 회로들을 포함하는 상부 집적회로 칩을 포함하고, 상기 제1 신호 관통 구조체는 평면적 관점에서 상기 제1 반도체 기판의 엣지 영역 내에 제공되고, 상기 제2 신호 관통 구조체는 상기 제1 신호 관통 구조체와 정렬되고, 상기 제1 신호 비아, 및 상기 제2 신호 비아는 상기 제1 반도체 기판의 상기 엣지 영역과 평면적 관점에서 오버랩되고, 상기 상부 집적회로 칩은 상기 제2 신호 비아, 상기 제1 신호 비아, 및 상기 제2 신호 관통 구조체를 통해 상기 제1 신호 관통 구조체와 전기적으로 연결될 수 있다.
본 발명에 따르면, 상부 집적회로 칩은 로직 칩일 수 있다. 상부 집적회로 칩은 적층된 칩들 중에서 최상부에 배치될 수 있다. 이에 따라, 반도체 패키지 동작 시, 상부 집적회로 칩에서 발생한 열이 빠르게 방출되어, 반도체 패키지의 동작 신뢰성이 향상될 수 있다.
상부 집적회로 칩은 더미 칩의 도전 비아 및 하부 집적회로 칩의 관통 구조체를 통해 패키지 기판과 전기적으로 연결될 수 있다. 이에 따라, 상부 집적회로 칩 및 패키지 기판 사이의 전기적 통로의 길이가 감소하여, 반도체 패키지의 성능 및 동작 속도가 향상될 수 있다.
도 1은 실시예들에 따른 반도체 패키지를 도시한 단면도이다.
도 2는 실시예들에 따른 반도체 패키지를 도시한 단면도이다.
도 3a는 실시예들에 따른 반도체 패키지를 도시한 단면도이다.
도 3b는 도 3a의 Ⅰ영역을 확대 도시하였다.
도 4는 실시예들에 따른 반도체 패키지를 도시한 단면도이다.
도 5는 실시예들에 따른 반도체 패키지를 도시한 단면도이다.
도 6a 내지 도 6f는 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 도면들이다.
본 명세서에서, 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭할 수 있다. 본 명세서에서 도전성 구성요소들 사이의 연결은 전기적 연결 및 물리적 연결을 포함하는 것으로 해석될 수 있다. 본 발명의 개념에 따른 반도체 패키지 및 그 제조 방법을 설명한다.
도 1은 실시예들에 따른 반도체 패키지를 도시한 단면도이다.
도 1을 참조하면, 반도체 패키지(10)는 패키지 기판(100), 제1 하부 집적회로 칩(210), 제2 하부 집적회로 칩(220), 제1 더미 칩(310), 제2 더미 칩(320), 및 상부 집적회로 칩(400)을 포함할 수 있다.
패키지 기판(100)은 인쇄회로기판 또는 재배선층을 포함할 수 있다. 외부 단자(130)가 패키지 기판(100)의 하면 상에 배치될 수 있다. 기판 패드(115)가 패키지 기판(100)의 상면 상에 배치될 수 있다. 기판 패드(115)는 내부 배선(110)을 통해 외부 단자(130)와 전기적으로 연결될 수 있다. 내부 배선(110)은 모식적으로 도시하였다. 본 명세서에서, 별도의 한정이 없는 한 패키지 기판(100)과 전기적으로 연결된다는 것은 내부 배선(110)과 전기적으로 연결되는 것을 의미할 수 있다.
제1 하부 집적회로 칩(210)이 패키지 기판(100)의 상면 상에 실장될 수 있다. 제1 하부 집적회로 칩(210)은 프론트 앤드(front-end of line, FEOL) 층을 포함하는 프론트 앤드 칩 수 있다. 제1 하부 집적회로 칩(210)은 별도의 배선층을 포함하지 않을 수 있고, 상기 배선층은 백 앤드(back-end of line) 층일 수 있다. 이에 따라, 제1 하부 집적회로 칩(210)은 비교적 작은 두께를 가질 수 있다.
제1 하부 집적회로 칩(210)은 제1 반도체 기판(211), 제1 집적회로들(미도시), 및 제1 관통 구조체(215)를 포함할 수 있다. 제1 반도체 기판(211)은 실리콘, 게르마늄, 또는 실리콘-게르마늄을 포함할 수 있다. 제1 반도체 기판(211)은 결정질 구조를 가질 수 있다. 예를 들어, 제1 반도체 기판(211)은 단결정 구조를 가질 수 있다. 제1 반도체 기판(211)은 평면적 관점에서 센터 영역(CR) 및 엣지 영역(ER)을 가질 수 있다. 제1 반도체 기판(211)의 엣지 영역(ER)은 평면적 관점에서 센터 영역(CR)과 제1 반도체 기판(211)의 측면 사이에 배치될 수 있다. 제1 반도체 기판(211)의 엣지 영역(ER)은 센터 영역(CR)을 둘러쌀 수 있다.
제1 하부 집적회로 칩(210)은 메모리 칩일 수 있다. 예를 들어, 제1 하부 집적회로 칩(210)의 제1 집적회로들은 메모리 회로들을 포함할 수 있다. 제1 집적회로들은 제1 반도체 기판(211)의 제1 면 상에 제공되고, 제1 반도체 기판(211)의 센터 영역(CR)과 오버랩될 수 있다. 제1 집적회로들은 평면적 관점에서 제1 반도체 기판(210)의 엣지 영역(ER) 상에 배치되지 않을 수 있다. 제1 반도체 기판(211)의 제1 면은 활성면일 수 있다. 제1 집적회로들은 트랜지스터들을 포함할 수 있다.
제1 관통 구조체(215)가 제1 반도체 기판(211)을 관통하며 제공될 수 있다. 제1 관통 구조체(215)는 쓰루 실리콘 비아(through silicon via)를 포함할 수 있다. 제1 관통 구조체(215)는 금속과 같은 도전 물질을 포함할 수 있다. 예를 들어, 제1 관통 구조체(215)는 구리를 포함할 수 있다. 다른 예로, 제1 관통 구조체(215)는 텅스텐, 알루미늄, 티타늄, 탄탈륨, 및/또는 이들의 합금을 포함할 수 있다. 제1 하부 집적회로 칩(210)은 비교적 작은 두께를 가지므로, 제1 관통 구조체(215)는 비교적 작은 두께 및/또는 너비(W1)를 가질 수 있다.
제1 관통 구조체(215)는 제1 신호 구조체(215S)를 포함할 수 있다. 신호 구조체는 신호 전달 통로로 기능하는 관통 구조체를 의미할 수 있다. 예를 들어, 제1 신호 구조체(215S)는 상부 집적회로 칩(400)의 신호 전달 통로로 기능할 수 있다. 제1 신호 구조체(215S)는 제1 반도체 기판(211)의 엣지 영역(ER) 내에 제공될 수 있다. 이에 따라, 제1 신호 구조체(215S)의 배치가 제1 집적회로들의 배치에 제약되지 않을 수 있다.
연결 단자(150)가 패키지 기판(100) 및 제1 하부 집적회로 칩(210) 사이에 제공되어, 기판 패드(115) 및 제1 관통 구조체(215)와 접속할 수 있다. 연결 단자(150)는 솔더볼, 범프, 및 필라 중에서 적어도 하나를 포함할 수 있다. 연결 단자(150)는 도전 물질, 예를 들어, 금속을 포함할 수 있다. 연결 단자(150)는 예를 들어, 주석, 은, 비스무트, 및/또는 이들의 합금을 포함할 수 있다.
언더필막(530)이 패키지 기판(100) 및 제1 하부 집적회로 칩(210) 사이의 갭 영역에 제공되어, 연결 단자(150)를 밀봉할 수 있다. 언더필막(530)은 절연성 폴리머를 포함할 수 있다. 다른 예로, 언더필막(530)은 생략될 수 있다.
제2 하부 집적회로 칩(220)이 제1 하부 집적회로 칩(210)의 상면(210a) 상에 배치될 수 있다. 제2 하부 집적회로 칩(220)은 제1 하부 집적회로 칩(210)의 상면(210a)과 직접 접촉할 수 있다. 예를 들어, 별도의 솔더볼, 범프. 필라, 몰딩막(500), 또는 언더필 패턴이 제1 하부 집적회로 칩(210)의 상면(210a)과 제2 하부 집적회로 칩(220)의 하면 사이에 개재되지 않을 수 있다. 이에 따라, 반도체 패키지(10)가 소형화될 수 있다. 제2 하부 집적회로 칩(220)의 너비는 제1 하부 집적회로 칩(210)의 너비와 실질적으로 동일할 수 있다.
제2 하부 집적회로 칩(220)은 제1 하부 집적회로 칩(210)과 직접 본딩에 의해 연결될 수 있다. 어떤 두 칩들이 직접 본딩에 의해 연결된다는 것은 상기 두 칩들의 서로 마주보는 위치의 도전성 구성 요소들이 직접 본딩되는 것 및 상기 두 칩들의 서로 마주보는 위치의 절연성 구성 요소들이 직접 본딩되는 것을 포함할 수 있다. 절연성 구성 요소들이 직접 본딩되는 것은 상기 절연성 구성 요소들 사이에 화학 결합이 형성된 것을 포함할 수 있으나, 이에 제약되지 않는다. 상기 도전성 구성 요소들은 도전 비아, 관통 구조체, 및 칩 패드를 포함할 수 있다. 절연성 구성 요소들은 절연층, 절연 패턴, 및 반도체 기판을 포함할 수 있다.
제2 하부 집적회로 칩(220)은 프론트 앤드(front-end of line, FEOL) 층을 포함하는 프론트 앤드 칩 수 있다. 제2 하부 집적회로 칩(220)은 백 앤드(back-end of line) 층을 포함하지 않을 수 있다. 이에 따라, 제2 하부 집적회로 칩(220)은 비교적 작은 두께를 가질 수 있다. 제2 하부 집적회로 칩(220)은 제2 반도체 기판(221), 제2 집적회로들(미도시), 및 제2 관통 구조체(225)를 포함할 수 있다. 제2 반도체 기판(221)은 실리콘, 게르마늄, 또는 실리콘-게르마늄을 포함할 수 있다. 제2 반도체 기판(221)은 결정질 구조를 가질 수 있다. 예를 들어, 제2 반도체 기판(221)은 단결정 구조를 가질 수 있다.
제2 하부 집적회로 칩(220)은 제1 하부 집적회로 칩(210)과 동종의 칩일 수 있다. 예를 들어, 제2 하부 집적회로 칩(220)은 메모리 칩일 수 있다. 제2 하부 집적회로 칩(220)의 저장 용량은 제1 하부 집적회로 칩(210)의 저장 용량과 실질적으로 동일할 수 있으나, 이에 제약되지 않는다. 제2 집적회로들은 메모리 회로들을 포함할 수 있다. 제2 집적회로들은 제2 반도체 기판(221)의 제1 면 상에 제공될 수 있다. 제2 반도체 기판(221)의 제1 면은 활성면으로 기능하며, 제2 반도체 기판(221)의 상면 또는 하면에 해당할 수 있다. 제2 집적회로들은 트랜지스터들을 포함할 수 있다. 제2 집적회로들은 제1 반도체 기판(211)의 센터 영역(CR)과 수직적으로 오버랩될 수 있다. 본 명세서에서 “수직적”은 패키지 기판(100)의 상면 또는 제1 하부 집적회로 칩(210)의 하면에 대해 실질적으로 수직한 것을 의미할 수 있다. 제2 집적회로들은 평면적 관점에서 제1 반도체 기판(211)의 엣지 영역(ER) 상에 배치되지 않을 수 있다.
제2 관통 구조체(225)가 제2 반도체 기판(221)을 관통하며 제공될 수 있다. 제2 관통 구조체(225)는 쓰루 실리콘 비아(through silicon via)를 포함할 수 있다. 제2 하부 집적회로 칩(220)은 비교적 작은 두께를 가지므로, 제2 관통 구조체(225)는 비교적 작은 두께 및/또는 너비를 가질 수 있다. 제2 관통 구조체(225)는 제1 관통 구조체(215)와 수직적으로 정렬될 수 있다. 제2 관통 구조체(225)의 바닥면은 제1 관통 구조체(215)의 상면과 직접 접촉할 수 있다. 제2 관통 구조체(225)는 제1 관통 구조체(215)와 직접 연결될 수 있다. 제2 관통 구조체(225)와 제2 관통 구조체(225)의 접합 과정에서, 제2 관통 구조체(225)의 하부와 제1 관통 구조체(215)의 상부가 용융되어, 제2 관통 구조체(225) 및 제1 관통 구조체(215)는 일체형 구조를 이룰 수 있다. 이 경우, 제2 관통 구조체(225) 및 제1 관통 구조체(215) 사이의 계면은 구분되지 않을 수 있으나, 이에 제약되지 않는다. 이하, 본 명세서에서 어떤 두 도전성 구성 요소들이 직접 본딩/직접 연결/직접 접합된다는 것은 접합 과정에서 상기 두 구성 요소들의 접합면들이 서로 직접 접촉하는 것, 상기 두 구성 요소들의 접합면들의 적어도 일부가 용융되어 결합하는 것, 또는 상기 두 구성 요소들이 일체형 구조를 이루는 것을 포함할 수 있다. 두 도전성 구성 요소들이 직접 본딩에 의해 일체형 구조를 이루더라도, 두 도전성 구성 요소들이 직접 접촉하는 것으로 해석될 수 있다. 제2 관통 구조체(225)의 너비는 제1 관통 구조체(215)의 너비(W1)과 실질적으로 동일할 수 있다. 본 명세서에서 동일하다는 것은 공정상 발생할 수 있는 오차 범위를 포함할 수 있다.
제2 관통 구조체(225)는 제2 신호 구조체(225S)를 포함할 수 있다. 제2 신호 구조체(225S)는 상부 집적회로 칩(400)의 신호 전달 통로로 기능할 수 있다. 제2 신호 구조체(225S)는 제1 반도체 기판(211)의 엣지 영역(ER)과 평면적 관점에서 오버랩될 수 있다. 제2 신호 구조체(225S)는 제1 신호 구조체(215S)와 전기적으로 연결될 수 있다. 이에 따라, 제2 신호 구조체(225S)의 배치가 제2 집적회로들의 배치에 제약되지 않을 수 있다. 제2 관통 구조체(225)는 금속과 같은 도전 물질을 포함할 수 있다. 예를 들어, 제2 관통 구조체(225)는 구리, 텅스텐, 티타늄, 탄탈륨, 및/또는 이들의 합금을 포함할 수 있다.
제1 더미 칩(310)이 제2 하부 집적회로 칩(220)의 상면(220a) 상에 배치될 수 있다. 제1 더미 칩(310) 제2 하부 집적회로 칩(220)의 상면(220a)과 직접 접촉할 수 있다. 제1 더미 칩(310)은 제2 하부 집적회로 칩(220)과 직접 본딩에 의해 연결될 수 있다. 예를 들어, 별도의 솔더볼, 범프. 필라, 몰딩막(500), 또는 언더필 패턴이 제2 하부 집적회로 칩(220)의 상면(220a)과 제1 더미 칩(310) 사이에 개재되지 않을 수 있다. 이에 따라, 반도체 패키지(10)가 소형화될 수 있다. 제1 더미 칩(310)의 너비는 제1 하부 집적회로 칩(210)의 너비 및 제2 하부 집적회로 칩(220)의 너비와 실질적으로 동일할 수 있다.
제1 더미 칩(310)은 백 앤드(back-end of line) 칩일 수 있다. 제1 더미 칩(310)은 배선층을 포함할 수 있고, 상기 배선층은 백 앤드(back-end of line) 층일 수 있다. 제1 더미 칩(310)은 집적회로들 및 결정질 반도체 기판을 포함하지 않을 수 있다. 제1 더미 칩(310)은 반도체 패키지(10)의 신호 생성 및 신호 처리에 관여하지 않고, 전기적 연결 통로 제공될 수 있다.
제1 더미 칩(310)은 제1 절연층(312) 및 제1 도전 비아(315)를 포함할 수 있다. 제1 절연층(312)은 실리콘계 절연물질 또는 절연성 폴리머를 포함할 수 있다. 본 명세서에서, 실리콘계 절연 물질은 실리콘 산화물, 실리콘 질화물, 실리콘 질화산화물, 및/또는 실리콘 탄화산화물을 포함할 수 있다. 제1 절연층(312)은 비정질 물질을 포함할 수 있다. 제1 절연층(312)은 단일층 또는 다중층일 수 있다.
제1 도전 비아(315)가 제1 절연층(312)을 관통하며 제공될 수 있다. 제1 도전 비아(315)의 상면 및 하면은 제1 더미 칩(310)의 상면 및 하면 상에 각각 노출될 수 있다. 제1 도전 비아(315)는 제2 관통 구조체(225)와 수직적으로 정렬될 수 있다. 제1 도전 비아(315)의 바닥면은 제2 관통 구조체(225)의 상면과 직접 접촉할 수 있다. 제1 도전 비아(315)는 제2 관통 구조체(225)와 직접 본딩될 수 있다. 일 예로, 제2 관통 구조체(225) 및 제1 도전 비아(315)는 일체형 구조를 이룰 수 있고, 제2 관통 구조체(225) 및 제1 도전 비아(315) 사이의 계면은 구분되지 않을 수 있으나. 이에 제약되지 않는다. 제1 도전 비아(315)의 너비는 제1 관통 구조체(215)의 너비(W1) 및 제2 관통 구조체(225)의 너비보다 더 작을 수 있다. 제1 도전 비아(315)가 비교적 작은 너비를 가짐에 따라, 제1 더미 칩(310)의 기생 캐패시턴스가 감소하고, 반도체 패키지(10)의 성능이 향상될 수 있다. 제1 도전 비아(315)는 구리와 같은 금속을 포함할 수 있다. 다른 예로, 제1 도전 비아(315)는 텅스텐, 티타늄, 탄탈륨, 및/또는 이들의 합금을 포함할 수 있다.
제1 도전 비아(315)는 제1 신호 비아(315S)를 포함할 수 있다. 제1 신호 비아(315S)는 상부 집적회로 칩(400)의 신호 전달 통로로 기능할 수 있다. 제1 신호 비아(315S)는 제1 반도체 기판(211)의 엣지 영역(ER)과 평면적 관점에서 오버랩될 수 있다. 제1 신호 비아(315S)는 제2 신호 구조체(225S)와 전기적으로 연결될 수 있다.
제2 더미 칩(320)이 제1 더미 칩(310)의 상면(310a) 상에 배치될 수 있다. 제2 더미 칩(320)은 제1 더미 칩(310)의 상면(310a)과 직접 접촉할 수 있다. 예를 들어, 별도의 솔더볼, 범프. 필라, 몰딩막(500), 또는 언더필 패턴이 제1 더미 칩(310)의 상면(310a)과 제2 더미 칩(320) 사이에 개재되지 않을 수 있다. 이에 따라, 반도체 패키지(10)가 소형화될 수 있다. 제2 더미 칩(320)은 제1 더미 칩(310)과 직접 본딩될 수 있다. 제2 더미 칩(320)의 너비는 제1 하부 집적회로 칩(210)의 너비, 제2 하부 집적회로 칩(220)의 너비, 및 제1 더미 칩(310)의 너비와 각각 실질적으로 동일할 수 있다.
제2 더미 칩(320)은 백 앤드(back-end of line) 칩일 수 있다. 제2 더미 칩(320)은 백 앤드(back-end of line) 층일 수 있다. 제2 더미 칩(320)은 집적회로들 및 결정질 반도체 기판을 포함하지 않을 수 있다. 제2 더미 칩(320)은 반도체 패키지(10)의 신호 생성 및 신호 처리에 관여하지 않고, 전기적 연결 통로 제공될 수 있다.
제2 더미 칩(320)은 제2 절연층(322) 및 제2 도전 비아(325)를 포함할 수 있다. 제2 절연층(322)은 실리콘계 절연물질 또는 절연성 폴리머를 포함할 수 있다. 제2 절연층(322)은 비정질 물질을 포함할 수 있다. 도시되지 않았으나, 제2 절연층(322)은 단일층 또는 다중층일 수 있다.
제2 도전 비아(325)가 제2 절연층(322)을 관통하며 제공될 수 있다. 제2 도전 비아(325)의 상면 및 하면은 제2 더미 칩(320)의 상면 및 하면 상에 각각 노출될 수 있다. 제2 도전 비아(325)는 제1 도전 비아(315)와 수직적으로 정렬될 수 있다. 제2 도전 비아(325)의 바닥면은 제1 도전 비아(315)의 상면과 직접 접촉할 수 있다. 제2 도전 비아(325)는 제1 도전 비아(315)와 직접 연결될 수 있다. 제2 도전 비아(325)의 너비(W2)는 제1 도전 비아(315)의 너비와 실질적으로 동일할 수 있다. 제2 도전 비아(325)의 너비(W2)는 제1 관통 구조체(215)의 너비(W1) 및 제2 관통 구조체(225)의 너비보다 더 작을 수 있다. 이에 따라, 제2 더미 칩(320)의 기생 캐패시턴스가 감소하여, 반도체 패키지(10)의 성능이 향상될 수 있다. 다른 예로, 제2 도전 비아(325)의 너비(W2)는 제1 관통 구조체(215)의 너비(W1)와 실질적으로 동일할 수 있다. 제2 도전 비아(325)는 구리와 같은 금속을 포함할 수 있다. 다른 예로, 제2 도전 비아(325)는 텅스텐, 티타늄, 탄탈륨, 및/또는 이들의 합금을 포함할 수 있다.
제2 도전 비아(325)는 제2 신호 비아(325S)를 포함할 수 있다. 제2 신호 비아(325S)는 상부 집적회로 칩(400)의 신호 전달 통로로 기능할 수 있다. 제2 신호 비아(325S)는 제2 반도체 기판(221)의 엣지 영역(ER)과 평면적 관점에서 오버랩될 수 있다. 제2 신호 비아(325S)는 제1 신호 비아(315S)와 전기적으로 연결될 수 있다.
상부 집적회로 칩(400)이 제2 더미 칩(320)의 상면(320a) 상에 배치될 수 있다. 상부 집적회로 칩(400)은 제1 더미 칩(310)의 상면(320a)과 직접 접촉할 수 있다. 예를 들어, 솔더볼, 범프. 필라, 몰딩막(500), 또는 언더필 패턴이 제1 더미 칩(310)의 상면(320a)과 상부 집적회로 칩(400)의 하면 사이에 개재되지 않을 수 있다. 이에 따라, 반도체 패키지(10)가 소형화될 수 있다. 상부 집적회로 칩(400)은 제2 더미 칩(320)과 직접 본딩될 수 있다. 상부 집적회로 칩(400)의 너비는 제1 하부 집적회로 칩(210), 제2 하부 집적회로 칩(220), 제1 더미 칩(310), 및 제2 더미 칩(320)의 너비들과 각각 실질적으로 동일할 수 있다.
상부 집적회로 칩(400)은 칩 패드(450), 상부 반도체 기판(410), 배선층(430), 및 상부 집적회로들(미도시)을 포함할 수 있다. 상기 배선층(430)은 백 앤드(back-end of line) 층을 포함할 수 있다. 즉, 상부 집적회로 칩(400)은 프론트 앤드(front-end of line, FEOL) 층 및 백 앤드(back-end of line) 층을 포함할 수 있다. 상부 반도체 기판(410)은 실리콘, 게르마늄, 또는 실리콘-게르마늄을 포함할 수 있다. 상부 반도체 기판(410)은 결정질 구조(예를 들어, 단결정 구조)를 가질 수 있다.
상부 집적회로 칩(400)은 제1 하부 집적회로 칩(210) 및 제2 하부 집적회로 칩(220)과 다른 종류의 칩일 수 있다. 상부 집적회로들은 제1 집적회로들 및 제2 집적회로들과 다른 종류일 수 있다. 실시예들에 따르면, 상부 집적회로들은 로직 회로들을 포함하고, 상부 집적회로 칩(400)은 로직 칩일 수 있다. 상부 집적회로들은 트랜지스터들을 포함할 수 있다. 반도체 패키지(10) 동작 시, 로직 칩에서 발생하는 열이 메모리 칩에서 발생하는 열보다 더 많을 수 있다. 실시예들에 따르면, 상부 집적회로 칩(400)은 최상부 칩일 수 있다. 예를 들어, 제1 및 제2 하부 집적회로 칩들(210, 220) 및 제1 및 제2 더미 칩들(310, 320)이 순서대로 적층되고, 상부 집적회로 칩(400)은 제2 더미 칩(320)의 상면(320a) 상에 배치될 수 있다. 이에 따라, 상부 집적회로 칩(400)에서 발생하는 열이 외부로 용이하게 방출될 수 있다. 이에 따라, 반도체 패키지(10)의 동작 신뢰성이 향상될 수 있다.
칩 패드(450)가 상부 집적회로 칩(400)의 하면 상에 배치되고, 상부 집적회로 칩(400)의 하면에 노출될 수 있다. 칩 패드(450)는 신호 패드(450S)를 포함하고, 상기 상부 집적회로들과 전기적으로 연결될 수 있다. 칩 패드(450)는 제1 반도체 기판(211)의 엣지 영역(ER)과 평면적 관점에서 오버랩되고, 제2 도전 비아(325)와 수직적으로 정렬될 수 있다. 칩 패드(450)의 바닥면은 제2 도전 비아(325)의 상면과 직접 접촉하고, 제2 도전 비아(325)의 상면과 직접 본딩될 수 있다. 칩 패드(450)는 구리, 알루미늄, 텅스텐, 티타늄, 탄탈륨, 및/또는 이들의 합금을 포함할 수 있다.
상부 집적회로 칩(400)은 제2 도전 비아(325), 제1 도전 비아(315), 제2 관통 구조체(225), 및 제1 관통 구조체(215)를 통해 패키지 기판(100)과 전기적으로 연결될 수 있다. 예를 들어, 반도체 패키지(10) 동작 시, 상부 집적회로들에서 발생하는 전기적 신호는 신호 패드(450S), 제2 신호 비아(325S), 제1 신호 비아(315S), 제2 신호 구조체(225S), 제1 신호 구조체(215S), 연결 단자(150), 패키지 기판(100), 및 외부 단자(130)를 통해 송수신될 수 있다. 제2 도전 비아(325), 제1 도전 비아(315), 제2 관통 구조체(225), 및 제1 관통 구조체(215)가 칩 패드(450)와 수직적으로 정렬되므로, 상부 집적회로 칩(400) 및 패키지 기판(100) 사이의 전기적 통로의 길이가 감소할 수 있다. 이에 따라, 반도체 패키지(10)의 성능 및 동작 속도가 향상될 수 있다.
반도체 패키지(10)는 몰딩막(500)을 더 포함할 수 있다. 몰딩막(500)이 패키지 기판(100)의 상면 상에 배치되어, 제1 하부 집적회로 칩(210), 제2 하부 집적회로 칩(220), 제1 더미 칩(310), 제2 더미 칩(320), 및 상부 집적회로 칩(400)을 덮을 수 있다. 몰딩막(500)은 에폭시계 몰딩 컴파운드(EMC)와 같은 절연성 폴리머를 포함할 수 있다.
도시된 바와 달리, 언더필막(530) 및 몰딩막(500) 중에서 적어도 하나는 생략될 수 있다.
도 2는 실시예들에 따른 반도체 패키지를 도시한 단면도이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 2을 참조하면, 반도체 패키지(11)는 패키지 기판(100), 제1 하부 집적회로 칩(210), 제2 하부 집적회로 칩(220), 제1 더미 칩(310), 제2 더미 칩(320), 및 상부 집적회로 칩(400)을 포함할 수 있다. 반도체 패키지(11)는 언더필막(530) 및 몰딩막(500)을 더 포함할 수 있다.
제1 하부 집적회로 칩(210)은 제1 반도체 기판(211), 제1 집적회로들(미도시), 및 제1 관통 구조체(215)를 포함할 수 있다. 제1 관통 구조체(215)는 도 1에서 설명한 바와 실질적으로 동일할 수 있다. 다만, 제1 관통 구조체(215)는 제1 신호 구조체(215S)에 더하여, 제1 메모리 신호 구조체(215M)를 더 포함할 수 있다. 본 명세서에서 메모리 신호 구조체는 메모리 신호 전달 통로로 기능하는 관통 구조체를 의미할 수 있다. 제1 메모리 신호 구조체(215M)는 제1 하부 집적회로 칩(210)의 적어도 일부를 관통할 수 있다. 예를 들어, 제1 메모리 신호 구조체(215M)는 제1 반도체 기판(211)의 센터 영역(CR)의 상부를 관통할 수 있다. 제1 메모리 신호 구조체(215M)는 제1 하부 집적회로 칩(210)의 상면 상에 노출될 수 있다. 제1 메모리 신호 구조체(215M)는 제1 집적회로들과 전기적으로 연결되고, 제1 하부 집적회로 칩(210)의 전기적 통로로 기능할 수 있다. 제1 메모리 신호 구조체(215M)는 제1 신호 구조체(215S)와 전기적으로 분리될 수 있다. 제1 메모리 신호 구조체(215M)는 상부 집적회로 칩(400)과 전기적으로 분리될 수 있다.
제2 하부 집적회로 칩(220)은 제2 반도체 기판(221), 제2 집적회로들(미도시), 및 제2 관통 구조체(225)를 포함할 수 있다. 제2 관통 구조체(225)는 도 1에서 설명한 바와 실질적으로 동일할 수 있다. 다만, 제2 관통 구조체(225)는 제2 신호 구조체(225S)에 더하여, 제2 메모리 신호 구조체(225M)를 포함할 수 있다. 제2 메모리 신호 구조체(225M)는 제2 집적회로들과 전기적으로 연결되고, 제2 하부 집적회로 칩(220)의 전기적 통로로 연결될 수 있다. 제2 메모리 신호 구조체(225M)는 제2 신호 구조체(225S)와 전기적으로 분리될 수 있다. 제2 메모리 신호 구조체(225M)는 상부 집적회로 칩(400)과 전기적으로 분리될 수 있다.
제2 메모리 신호 구조체(225M)는 제2 하부 집적회로 칩(220)의 적어도 일부를 관통할 수 있다. 예를 들어, 제2 메모리 신호 구조체(225M)는 제2 반도체 기판(221)의 하부를 관통할 수 있다. 제2 메모리 신호 구조체(225M)는 제2 하부 집적회로 칩(220)의 하면 상에 노출될 수 있다. 제2 메모리 신호 구조체(225M)의 바닥면은 제1 메모리 신호 구조체(215M)의 상면과 직접 접촉될 수 있다. 제2 메모리 신호 구조체(225M)는 제1 메모리 신호 구조체(215M)와 직접 본딩될 수 있다.
반도체 패키지(11) 동작 시, 제1 하부 집적회로 칩(210)에서 발생한 전기적 신호는 제1 메모리 신호 구조체(215M) 및 제2 메모리 신호 구조체(225M)를 통해 제2 하부 집적회로 칩(220)으로 전달될 수 있다. 제2 하부 집적회로 칩(220)에서 발생한 전기적 신호는 제1 메모리 신호 구조체(215M) 및 제2 메모리 신호 구조체(225M)를 통해 제1 하부 집적회로 칩(210)으로 전달될 수 있다. 상기 전기적 신호는 메모리 신호일 수 있다. 그러나, 제1 하부 집적회로 칩(210) 및 제2 하부 집적회로 칩(220)의 메모리 신호의 전기적 통로는 제1 메모리 신호 구조체(215M) 및 제2 메모리 신호 구조체(225M)에 제약되지 않고 다양하게 변형될 수 있다.
패키지 기판(100), 제1 더미 칩(310), 제2 더미 칩(320), 상부 집적회로 칩(400), 언더필막(530), 및 몰딩막(500)은 앞서 도 1에서 설명한 바와 실질적으로 동일할 수 있다.
도 3a는 실시예들에 따른 반도체 패키지를 도시한 단면도이다. 도 3b는 도 3a의 Ⅰ영역을 확대 도시하였다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 3a 및 도 3b를 참조하면, 반도체 패키지(12)는 패키지 기판(100), 제1 하부 집적회로 칩(210), 제2 하부 집적회로 칩(220), 제1 더미 칩(310), 제2 더미 칩(320), 및 상부 집적회로 칩(400)을 포함할 수 있다. 반도체 패키지(12)는 언더필막(530) 및 몰딩막(500)을 더 포함할 수 있다.
제1 하부 집적회로 칩(210)의 제1 관통 구조체(215)는 도 1a와 같이 제1 신호 구조체(215S) 및 제1 메모리 신호 구조체(215M)에 더하여 제1 접지/전원 구조체(215G)를 포함할 수 있다. 본 명세서에서 접지/전원 구조체는 접지 전압 또는 전원 전압의 통로로 기능하는 관통 구조체를 의미할 수 있다. 제1 접지/전원 구조체(215G)는 제1 신호 구조체(215S) 및 제1 메모리 신호 구조체(215M)와 절연될 수 있다. 제1 접지/전원 구조체(215G)는 제1 반도체 기판(211)의 센터 영역(CR)을 관통할 수 있다. 제1 접지/전원 구조체(215G)는 제1 하부 집적회로 칩(210)의 상면 및 하면 상에 노출될 수 있다. 연결 단자(150)는 서로 이격된 복수의 연결 단자들(150)을 포함할 수 있다. 상기 연결 단자들(150) 중 어느 하나가 제1 접지/전원 구조체(215G) 및 기판 패드(115)와 접속할 수 있다.
제2 하부 집적회로 칩(220)의 제2 관통 구조체(225)는 제2 신호 구조체(225S) 및 제2 메모리 신호 구조체(225M)에 더하여 제2 접지/전원 구조체(225G)를 포함할 수 있다. 제2 접지/전원 구조체(225G)는 제2 신호 구조체(225S) 및 제2 메모리 신호 구조체(225M)와 절연될 수 있다 제2 접지/전원 구조체(225G)는 제1 반도체 기판(211)의 센터 영역(CR)과 평면적 관점에서 오버랩될 수 있다. 제2 접지 구조체는 제2 하부 집적회로 칩(220)의 상면 및 하면 상에 노출될 수 있다. 제2 접지/전원 구조체(225G)는 제1 접지/전원 구조체(215G)와 수직적으로 정렬될 수 있다. 제2 접지/전원 구조체(225G)의 바닥면은 제1 접지/전원 구조체(215G)의 상면과 직접 접촉할 수 있다. 제2 접지/전원 구조체(225G)는 제1 접지/전원 구조체(215G)와 직접 연결될 수 있다. 제1 더미 칩(310)은 제1 절연층(312) 및 제1 도전 비아(315)를 포함할 수 있다. 제1 도전 비아(315)는 제1 신호 비아(315S) 및 제1 접지/전원 비아(315G)를 포함할 수 있다. 제1 접지/전원 비아(315G)는 제1 신호 비아(315S)와 절연될 수 있다. 제1 접지/전원 비아(315G)는 제1 반도체 기판(211)의 센터 영역(CR)과 평면적 관점에서 오버랩될 수 있다. 제1 접지/전원 비아(315G)는 제1 더미 칩(310)의 상면 및 하면 상에 노출될 수 있다. 제1 접지/전원 비아(315G)는 제2 접지/전원 구조체(225G)와 수직적으로 정렬될 수 있다. 제1 접지/전원 비아(315G)의 바닥면은 제2 접지/전원 구조체(225G)의 상면과 직접 접촉될 수 있다. 제1 접지/전원 비아(315G)는 제2 접지/전원 구조체(225G)와 직접 연결될 수 있다.
제2 더미 칩(320)은 제2 절연층(322) 및 제2 도전 비아(325)를 포함할 수 있다. 제2 도전 비아(325)는 제2 신호 비아(325S) 및 제2 접지/전원 비아(325G)를 포함할 수 있다. 제2 접지/전원 비아(325G)는 제2 신호 비아(325S)와 절연될 수 있다. 제2 접지/전원 비아(325G)는 제2 반도체 기판(221)의 센터 영역(CR)과 평면적 관점에서 오버랩될 수 있다. 제2 접지/전원 비아(325G)는 제2 접지/전원 구조체(225G)와 수직적으로 정렬될 수 있다. 제2 접지/전원 비아(325G)는 제2 더미 칩(320)의 상면 및 하면 상에 노출될 수 있다. 제2 접지/전원 비아(325G)의 바닥면은 제1 접지/전원 비아(315G)의 상면과 직접 접촉할 수 있다. 제2 접지/전원 비아(325G)는 제1 접지/전원 비아(315G)와 직접 본딩될 수 있다.
상부 집적회로 칩(400)의 칩 패드(450)는 신호 패드(450S) 및 접지/전원 패드(450G)를 포함할 수 있다. 신호 패드(450S)는 도 1 및 도 2의 칩 패드(450)의 예에서 설명한 바와 실질적으로 동일할 수 있다. 접지/전원 패드(450G)는 신호 패드(450S)와 전기적으로 절연될 수 있다. 접지/전원 패드(450G)는 상부 집적회로들(404)과 전기적으로 연결될 수 있다. 접지/전원 패드(450G)의 배치 및 물질은 도 1 및 도 2의 칩 패드(450)의 예에서 설명한 바와 실질적으로 동일할 수 있다. 다만, 접지/전원 패드(450G)는 평면적 관점에서 제1 반도체 기판(211)의 센터 영역(CR)과 오버랩될 수 있다. 접지/전원 패드(450G)는 제2 접지/전원 비아(325G)와 수직적으로 정렬될 수 있다. 접지/전원 패드(450G)의 바닥면은 제2 접지/전원 비아(325G)의 상면과 직접 접촉할 수 있다 접지 전원 패드(450G)는 제2 접지/전원 비아(325G)와 직접 연결될 수 있다. 이에 따라, 상부 집적회로 칩(400)은 제2 접지/전원 비아(325G), 제1 접지/전원 비아(315G), 제2 접지/전원 구조체(225G), 및 제1 접지/전원 구조체(215G)를 통해 패키지 기판(100)과 연결되어, 전압을 인가받을 수 있다. 즉, 제2 접지/전원 비아(325G), 제1 접지/전원 비아(315G), 제2 접지/전원 구조체(225G), 및 제1 접지/전원 구조체(215G)는 상부 집적회로 칩(400)의 전압 공급 통로로 기능할 수 있다.
이하, 도 3b를 참조하여, 실시예에 따른 제1 하부 집적회로 칩(210) 및 제2 하부 집적회로 칩(220)의 전기적 연결에 대하여 상세하게 설명한다.
제1 하부 집적회로 칩(210)은 제1 반도체 기판(211), 제1 집적회로들(214), 제1 관통 구조체(215), 제1 절연 패턴(212), 및 제1 콘택 플러그(216)를 포함할 수 있다. 제1 집적회로들(214)이 제1 반도체 기판(211)의 제1 면(211a) 상에 배치될 수 있다. 제1 집적회로들(214)의 구조 및 종류는 도시된 바에 제약되지 않고 다양하게 변형될 수 있다. 제1 절연 패턴(212)이 제1 반도체 기판(211)의 제1 면(211a) 상에 배치되어, 제1 집적회로들(214)을 덮을 수 있다. 제1 절연 패턴(212)은 실리콘계 절연 물질을 포함할 수 있다. 다른 예로, 제1 절연 패턴(212)은 폴리머를 포함할 수 있다. 제1 콘택 플러그(216)가 제1 절연 패턴(212)을 관통하여, 제1 집적회로들(214)과 전기적으로 연결될 수 있다. 제1 콘택 플러그(216)는 제1 하부 집적회로 칩(210)의 상면에 노출될 수 있다. 제1 하부 집적회로 칩(210)은 콘택 플러그 상에 제공된 배선층(예를 들어, 백 앤드 층)을 포함하지 않을 수 있다. 제1 콘택 플러그(216)는 금속과 같은 도전 물질을 포함할 수 있다.
제1 메모리 신호 구조체(215M)는 앞서 도 2의 제1 메모리 신호 구조체(215M)에서 설명한 바와 유사할 수 있다. 다만, 제1 메모리 신호 구조체(215M)는 제1 반도체 기판(211) 및 제1 절연 패턴(212)을 관통할 수 있다. 제1 메모리 신호 구조체(215M)의 상면 및 하면은 제1 하부 집적회로 칩(210)의 상면 및 하면 상에 각각 노출될 수 있다. 제1 메모리 신호 구조체(215M)는 연결 단자(150)을 통해 패키지 기판(100)과 전기적으로 연결될 수 있다.
제2 하부 집적회로 칩(220)은 제2 반도체 기판(221), 제2 집적회로들(224), 제2 관통 구조체(225), 제2 하부 절연 패턴(223), 제2 상부 절연 패턴(222), 및 제2 콘택 플러그(226)를 포함할 수 있다.
제2 집적회로들(224)이 제2 반도체 기판(221)의 제1 면(221a) 상에 배치될 수 있다. 제2 반도체 기판(221)의 제2 집적회로들(224)의 구조 및 종류는 도시된 바에 제약되지 않고 다양하게 변형될 수 있다. 제2 상부 절연 패턴(222)이 제2 반도체 기판(221)의 제1 면(221a) 상에 배치되어, 제2 집적회로들(224)을 덮을 수 있다. 제2 상부 절연 패턴(222)은 실리콘계 절연 물질을 포함할 수 있다. 제2 콘택 플러그(226)가 제1 하부 절연 패턴 및 제2 상부 절연 패턴(222)을 관통하여, 제1 집적회로들(214)과 전기적으로 연결될 수 있다. 제2 콘택 플러그(226)는 제2 하부 집적회로 칩(220)의 상면에 노출될 수 있다. 즉, 제2 하부 집적회로 칩(220)은 제2 콘택 플러그(226) 상에 배선층(예를 들어, 백 앤드 층)을 포함하지 않을 수 있다. 제2 콘택 플러그(226)는 금속과 같은 도전 물질을 포함할 수 있다.
제2 하부 절연 패턴(223)이 제2 반도체 기판(221)의 제2 면 상에 배치될 수 있다. 제2 반도체 기판(221)의 제2 면은 제1 면(211a)과 대향될 수 있다. 제2 하부 절연 패턴(223)은 제1 절연 패턴(212)과 동일할 불질을 포함할 수 있다. 제2 하부 절연 패턴(223)은 실리콘계 절연 물질 또는 절연성 폴리머를 포함할 수 있다. 제2 하부 절연 패턴(223)은 제1 절연 패턴(212)과 물리적으로 접촉하며, 직접 본딩될 수 있다. 예를 들어, 제2 하부 절연 패턴(223)은 제1 절연 패턴(212)과 경계면 없이 연결될 수 있으나, 본 발명은 이에 제약되지 않는다.
제2 메모리 신호 구조체(225M)는 앞서 도 2의 제2 메모리 신호 구조체(225M)에서 설명한 바와 유사할 수 있다. 다만, 제2 메모리 신호 구조체(225M)는 제2 반도체 기판(221), 제2 하부 절연 패턴(223), 및 제2 상부 절연 패턴(222)을 관통할 수 있다. 제2 메모리 신호 구조체(225M)의 상면 및 하면은 제2 하부 집적회로 칩(220)의 상면 및 하면 상에 각각 노출될 수 있다.
제2 하부 집적회로 칩(220)은 연결 관통 구조체(227)를 더 포함할 수 있다. 연결 관통 구조체(227)는 제2 반도체 기판(221), 제2 하부 절연 패턴(223), 및 제2 상부 절연 패턴(222)을 관통할 수 있다. 연결 관통 구조체(227)는 제2 메모리 신호 구조체(225M)와 옆으로 이격될 수 있다. 연결 관통 구조체(227)의 바닥면은 노출된 제1 콘택 플러그(216)의 상면과 직접 접촉할 수 있다. 연결 관통 구조체(227)는 제1 콘택 플러그(216)와 직접 연결될 수 있다.
제1 더미 칩(310)이 제2 하부 집적회로 칩(220)의 상면 상에 배치될 수 있다. 제1 더미 칩(310)은 제2 하부 집적회로 칩(220)과 직접 본딩될 수 있다. 제1 더미 칩(310)은 제1 절연층(312) 및 제1 관통 구조체(215)에 더하여, 제1 도전 구조체(318) 및 제2 도전 구조체(319)를 포함할 수 있다. 제1 절연층(312)은 복수의 제1 절연층들(312)을 포함할 수 있다. 제1 도전 구조체(318) 및 제2 도전 구조체(319)는 평면적 관점에서 제1 반도체 기판(211)의 센터 영역(CR)과 오버랩될 수 있다. 제1 도전 구조체(318) 및 제2 도전 구조체(319) 각각은 비아 부분들 및 배선 부분을 포함할 수 있다. 배선 부분은 제1 절연층들(312) 사이에 배치될 수 있다. 비아 부분들 각각은 제1 절연층들(312) 중 적어도 하나를 관통하며, 배선 부분과 접속할 수 있다.
제1 도전 구조체(318)는 연결 관통 구조체(227) 및 제2 메모리 신호 구조체(225M) 중 어느 하나와 연결될 수 있다. 예를 들어, 제1 도전 구조체(318)의 일 부분은 연결 관통 구조체(227)와 직접 연결되고, 제1 도전 구조체(318)의 다른 부분은 상기 어느 하나의 제2 메모리 신호 구조체(225M)와 직접 연결될 수 있다. 이에 따라, 제1 집적회로들(214)이 제1 콘택 플러그(216), 연결 관통 구조체(227)제1 도전 구조체(318), 및 상기 어느 하나의 제2 메모리 신호 구조체(225M), 및 제1 메모리 신호 구조체(215M)를 통해 패키지 기판(100)과 전기적으로 연결될 수 있다. 제1 하부 집적회로 칩(210)은 패키지 기판(100)을 통해 외부 장치 또는 상부 집적회로 칩(400)과 전기적으로 연결될 수 있다.
제2 도전 구조체(319)는 제2 콘택 플러그(226) 및 제2 메모리 신호 구조체(225M) 중 다른 하나와 직접 연결될 수 있다. 이에 따라, 제2 집적회로들(224)이 제2 콘택 플러그(226), 제2 도전 구조체(319), 대응되는 제2 메모리 신호 구조체(225M), 및 대응되는 제1 메모리 신호 구조체(215M)를 통해 패키지 기판(100)과 전기적으로 연결될 수 있다. 제2 하부 집적회로 칩(220)은 패키지 기판(100)을 통해 외부 장치 또는 상부 집적회로 칩(400)과 전기적으로 연결될 수 있다.
도 3b와 같이 제1 신호 비아(315S)는 서로 연결된 복수의 제1 신호 비아들(315S)을 포함할 수 있다. 제1 신호 비아들(315S)은 제1 절연층들(312)을 각각 관통할 수 있다. 도시된 바와 달리, 단수의 제1 신호 비아(315S)가 복수의 제1 절연층들(312)을 관통할 수 있다. 이하, 상부 집적회로 칩(400)에 대하여 상세하게 설명한다.
상부 집적회로 칩(400)은 칩 패드(450), 상부 반도체 기판(410), 배선층(430), 및 상부 집적회로들(404)을 포함할 수 있다. 칩 패드(450), 상부 반도체 기판(410), 및 상부 집적회로들(404)은 앞서 설명한 바와 실질적으로 동일할 수 있다. 예를 들어, 상부 집적회로들(404)은 상부 반도체 기판(410)의 제1 면 상에 배치될 수 있다. 상부 집적회로들(404)의 구조 및 종류는 도시된 바에 제약되지 않고 다양하게 변형될 수 있다. 상부 반도체 기판(410)의 제1 면은 하면에 해당할 수 있다. 즉, 상부 반도체 기판(410)의 하면은 활성층으로 기능할 수 있다. 배선층(430)은 상부 절연 패턴(412), 제3 콘택 플러그(416), 제3 절연층들(422), 및 상부 도전 구조체(425)를 포함할 수 있다. 상부 절연 패턴(412)은 상부 반도체 기판(410)의 제1 면 상에서 상부 집적회로들(404)을 덮을 수 있다. 상부 절연 패턴(412)은 실리콘계 절연 물질을 포함할 수 있다. 제3 콘택 플러그(416)가 상부 절연 패턴(412)을 관통하여, 상부 집적회로들(404)과 전기적으로 연결될 수 있다. 제3 콘택 플러그(416)는 금속과 같은 도전물질을 포함할 수 있다 제3 절연층들(422)이 상부 절연 패턴(412)의 하면 상에 적층될 수 있다. 제3 절연층들(422)은 실리콘계 절연 물질 또는 폴리머를 포함할 수 있다. 상부 도전 구조체(425)가 제3 절연층들(422) 내에 배치되며, 제3 콘택 플러그(416) 및 칩 패드(450)와 전기적으로 연결될 수 있다. 상부 도전 구조체(425)는 예를 들어, 금속을 포함할 수 있다. 상부 도전 구조체(425)는 배선 부분 및 비아 부분을 포함할 수 있다. 배선 부분은 제3 절연층들(422) 사이에 제공될 수 있다. 비아 부분은 제3 절연층들(422) 중 적어도 하나를 관통하며, 배선 부분과 연결될 수 있다. 칩 패드(450)는 상부 도전 구조체(425) 및 제3 콘택 플러그(416)를 통해 집적회로와 전기적으로 연결될 수 있다.
상부 집적회로들(404), 상부 절연 패턴(412), 및 제3 콘택 플러그(416)는 상부 집적회로 칩(400)의 프론트 앤드 층에 해당할 수 있다. 제3 절연층들(422) 및 도전 구조체(425)는 상부 집적회로 칩(400)의 백 앤드 층에 해당할 수 있다.
도 4는 실시예들에 따른 반도체 패키지를 도시한 단면도이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 4를 참조하면, 반도체 패키지(13)는 패키지 기판(100), 제1 하부 집적회로 칩(210), 제2 하부 집적회로 칩(220), 제1 더미 칩(310), 제2 더미 칩(320), 및 상부 집적회로 칩(400)을 포함할 수 있다. 반도체 패키지(13)는 언더필막(530) 및 몰딩막(500)을 더 포함할 수 있다.
제1 더미 칩(310)은 복수의 제1 절연층들(312) 및 제1 연결 구조체(1315)를 포함할 수 있다. 제1 절연층들(312)은 제2 하부 집적회로 칩(220) 상에 적층될 수 있다. 제1 절연층들(312) 중 최하부층은 제1 하부 집적회로 칩(210)의 상면과 직접 접촉할 수 있다. 예를 들어, 상기 최하부 제1 절연층(312)은 제1 하부 집적회로 칩(210)의 제1 절연 패턴과 직접 본딩될 수 있다.
제1 연결 구조체(1315)는 제1 절연층들(312) 내에 제공될 수 있다. 제1 연결 구조체(1315)는 제1 도전 비아들(315') 및 제1 도전 배선(316)을 포함할 수 있다. 제1 도전 배선(316)은 제1 절연층들(312) 사이에 개재될 수 있다. 제1 도전 배선(316)은 수평적으로 연장될 수 있다. 예를 들어, 제1 도전 배선(316)의 장축은 제1 하부 집적회로 칩(210)의 하면과 나란한 방향으로 연장될 수 있다. 제1 도전 비아들(315') 각각은 제1 절연층들(312) 중 적어도 하나를 관통하며, 대응되는 제1 도전 배선(316)과 접속할 수 있다. 일 예로, 제1 도전 비아들(315') 각각은 도 1 참조하여 설명한 제1 신호 비아(315S)와 같이 상부 집적회로 칩(400)의 신호 전달 통로로 기능할 수 있다.
제1 연결 구조체(1315)의 하부면은 제1 하부 집적회로 칩(210)의 하면 상에 노출될 수 있다. 제1 연결 구조체(1315)의 하부면은 제2 관통 구조체(225)의 상면과 직접 본딩되어, 제1 연결 구조체(1315)가 제2 관통 구조체(225)와 전기적으로 연결될 수 있다. 일 예로, 최하부 제1 도전 비아(315')가 제2 관통 구조체(225)와 직접 본딩될 수 있다. 실시예들에 따르면, 제1 도전 배선(316)이 제공됨에 따라, 최상부 제1 도전 비아(315')가 보다 자유롭게 배치될 수 있다. 예를 들어, 최상부 제1 도전 비아(315')는 제2 관통 구조체(225) 및 최하부 제1 도전 비아(315')와 수직적으로 정렬되지 않을 수 있다.
제2 더미 칩(320)은 복수의 제2 절연층들(322) 및 제2 연결 구조체(1325)를 포함할 수 있다. 제2 절연층들(322)은 제1 더미 칩(310) 상에 적층될 수 있다. 제2 절연층들(322) 중 최하부층은 최상부 제1 절연층(312)과 직접 본딩될 수 있다.
제2 연결 구조체(1325)는 제2 절연층들(322) 내에 제공될 수 있다. 제2 연결 구조체(1325)는 제2 도전 비아들(325') 및 제2 도전 배선(326)을 포함할 수 있다. 제2 도전 배선(326)은 제2 절연층들(322) 사이에 개재될 수 있다. 제2 도전 배선(326)은 수평적으로 연장될 수 있다. 예를 들어, 제2 도전 배선(326)의 장축은 제2 하부 집적회로 칩(220)의 하면과 나란한 방향으로 연장될 수 있다. 제2 도전 비아들(325') 각각은 제2 절연층들(322) 중 적어도 하나를 관통하며, 대응되는 제2 도전 배선(326)과 접속할 수 있다. 제2 도전 비아들(325') 각각은 도 1을 참조하여 설명한 제2 신호 비아(325S)와 같이 상부 집적회로 칩(400)의 신호 전달 통로로 기능할 수 있다. 제2 도전 배선(326)이 제공됨에 따라, 최상부 제2 도전 비아(325')가 보다 자유롭게 배치될 수 있다. 예를 들어, 최상부 제2 도전 비아(325')는 제2 관통 구조체(225) 및 최하부 제2 도전 비아(325')와 수직적으로 정렬되지 않을 수 있다.
제2 연결 구조체(1325)의 하부면은 제2 하부 집적회로 칩(220)의 하면 상에 노출될 수 있다. 제2 연결 구조체(1325)의 하부면은 제1 연결 구조체(1315)의 상부면과 직접 본딩되어, 제2 연결 구조체(1325)가 제1 연결 구조체(1315)와 전기적으로 연결될 수 있다. 일 예로, 최하부 제2 도전 비아(325')가 최상부 제1 도전 비아(315')와 직접 본딩될 수 있다. 실시예들에 따르면, 제1 연결 구조체(1315)가 제공됨에 따라, 제2 연결 구조체(1325)가 보다 자유롭데 배치될 수 있다.
상부 집적회로 칩(400)이 제2 더미 칩(320)의 상면 상에 배치되어, 제2 더미 칩(320)의 상면과 집적 접촉할 수 있다. 예를 들어, 배선층(430)에 포함된 최하부 제3 절연층(미도시)은 최상부 제2 절연층(322)과 직접 본딩될 수 있다. 상부 집적회로 칩(400)의 칩 패드(450)는 제2 연결 구조체(1325)의 최상부면과 직접 본딩될 수 있다. 예를 들어, 칩 패드(450)는 최상부 제2 도전 비아(325')와 직접 접합될 수 있다. 이에 따라, 상부 집적회로 칩(400)이 제1 및 제2 연결 구조체들(1315, 1325) 및 제1 및 제2 관통 구조체들(215, 225)를 통해 패키지 기판(100)과 전기적으로 연결될 수 있다. 제1 연결 구조체(1315) 및 제2 연결 구조체(1325)는 상부 집적회로 칩(400)의 신호 전달 통로로 기능할 수 있다.
실시예들에 따르면, 제1 연결 구조체(1315) 및 제2 연결 구조체(1325)가 제공됨에 따라, 상부 집적회로 칩(400)의 칩 패드(450)가 보다 자유롭게 배치될 수 있다. 예를 들어, 칩 패드(450)는 제2 관통 구조체(225)와 수직적으로 정렬되지 않을 수 있다. 이에 따라, 상부 집적회로 칩(400)의 상부 집적회로들이 보다 자유롭게 설계될 수 있다.
패키지 기판(100), 제1 하부 집적회로 칩(210), 및 제2 하부 집적회로 칩(220)은 앞서 도 1, 도 2, 도 3a, 및 도 3b를 참조하여 설명한 바와 실질적으로 동일할 수 있다.
도 5는 실시예들에 따른 반도체 패키지를 도시한 단면도이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 5를 참조하면, 반도체 패키지(14)는 패키지 기판(100), 제1 하부 집적회로 칩(210), 제1 더미 칩(310), 및 상부 집적회로 칩(400)을 포함할 수 있다. 반도체 패키지(14)는 언더필막(530) 및 몰딩막(500)을 더 포함할 수 있다. 패키지 기판(100), 제1 하부 집적회로 칩(210), 제1 더미 칩(310), 및 상부 집적회로 칩(400)은 앞서 설명한 바와 실질적으로 동일할 수 있다. 다만, 제1 더미 칩(310)은 제1 하부 집적회로 칩(210)의 상면과 직접 접촉할 수 있다. 제1 더미 칩(310)은 직접 본딩 방식에 의해 제1 하부 집적회로 칩(210)과 연결될 수 있다. 제1 도전 비아(315)는 제1 관통 구조체(215)와 직접 본딩될 수 있다.
상부 집적회로 칩(400)은 제1 더미 칩(310)의 상면 상에 배치되어, 제1 더미 칩(310)의 상면과 직접 접촉할 수 있다. 상부 집적회로 칩(400)은 직접 본딩 방식에 의해 제1 더미 칩(310)과 연결될 수 있다. 상부 집적회로 칩(400)의 칩 패드(450)는 제1 도전 비아(315)와 직접 본딩될 수 있다.
앞서 설명한 도 1의 반도체 패키지(14), 도 2의 반도체 패키지(14), 도 3a 및 도 3b의 반도체 패키지(14), 및 도 4의 반도체 패키지(14)에서 하부 집적회로 칩들(210, 220)의 적층 개수 및 더미 칩들(210, 220)의 적층 개수는 다양하게 변형될 수 있다. 예를 들어, 도 5와 같이 제2 하부 집적회로 칩(220) 및 제2 더미 칩(320)이 생략되고, 제1 더미 칩(310)이 제1 하부 집적회로 칩(210) 및 상부 집적회로 칩(400)과 직접 본딩될 수 있다. 다른 예로, 제3 하부 집적회로 칩(미도시)이 제1 및 제2 하부 집적회로 칩들(210, 220) 사이에 더 제공되어, 제1 및 제2 하부 집적회로 칩들(210, 220)과 각각 직접 본딩될 수 있다. 또 다른 예로, 제3 더미 칩(미도시)이 제1 더미 칩(310)과 제2 더미 칩(320) 사이에 더 제공되어, 제1 더미 칩(310)과 제2 더미 칩(320)과 직접 본딩될 수 있다. 하부 집적회로 칩들(210, 220)의 총 개수는 더미 칩들(310, 320)의 총 개수와 동일 또는 상이할 수 있다.
도 6a 내지 도 6f는 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 도면들이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 6a를 참조하면, 제1 예비 반도체칩(1210) 및 제2 예비 반도체칩(1220)이 준비될 수 있다. 제1 예비 반도체칩(1210)은 웨이퍼 레벨의 반도체칩으로, 복수의 연결된 제1 하부 집적회로 칩들(210)을 포함할 수 있다. 제1 예비 반도체칩(1210)은 제1 반도체 기판(211'), 제1 집적회로들(미도시), 및 제1 관통 구조체(215)를 포함할 수 있다. 제1 반도체 기판(211')은 앞서 도 1의 제1 반도체 기판(211)과 실질적으로 동일할 수 있다. 다만, 제1 반도체 기판(211')은 웨이퍼 레벨의 기판, 즉, 반도체 웨이퍼일 수 있다. 제1 집적회로, 및 제1 관통 구조체(215)는 앞서 도 1 및 도 3b에서 설명한 제1 집적회로들(도 3b에서 214), 및 제1 관통 구조체(215)와 실질적으로 동일할 수 있다. 도시되지 않았으나, 제1 절연 패턴(도 3b에서 212)의 제1 반도체 기판(211')의 상면 상에 더 제공될 수 있다.
제2 예비 반도체칩(1220)은 웨이퍼 레벨의 반도체칩으로, 복수의 연결된 제2 하부 집적회로 칩들(220)을 포함할 수 있다. 제2 예비 반도체칩(1220)은 제2 반도체 기판(221'), 제2 집적회로들(미도시), 및 제2 관통 구조체(225)를 포함할 수 있다. 제2 반도체 기판(221')은 도 1를 참조하여 설명한 제2 반도체 기판(221)과 실질적으로 동일할 수 있다. 다만, 제2 반도체 기판(221')은 웨이퍼 레벨의 기판, 즉, 반도체 웨이퍼일 수 있다. 제2 집적회로들(미도시) 및 제2 관통 구조체(225)는 앞서 도 1 및 도 3b에서 설명한 제2 집적회로들(도 3b에서 224), 및 제2 관통 구조체(225)와 실질적으로 동일할 수 있다. 도시되지 않았으나, 제2 하부 절연 패턴(도 3b에서 223)이 제2 반도체 기판(221')의 하면 상에 제공될 수 있다. 제2 예비 반도체칩(1220)은 웨이퍼 상태의 반도체칩으로, 서로 연결된 복수의 제2 상부 집적회로 칩들(400)을 포함할 수 있다.
실시예들에 따르면, 제1 예비 반도체칩(1210) 및 제2 예비 반도체칩(1220)의 직접 본딩 공정이 수행될 수 있다. 직접 본딩 공정은 제1 플라즈마 처리 공정, 제2 플라즈마 처리 공정, 및 접합 공정을 포함할 수 있다. 제1 플라즈마 처리 공정이 제1 예비 반도체칩(1210)의 상면 상에 수행될 수 있다. 제2 플라즈마 처리 공정이 제2 예비 반도체칩(1220)의 하면 상에 수행될 수 있다. 제2 예비 반도체칩(1220)이 제1 예비 반도체칩(1210) 상에 배치될 수 있다. 이 때, 제2 예비 반도체칩(1220)의 플라즈마 처리된 하면이 제1 예비 반도체칩(1210)의 플라즈마 처리된 상면과 접촉할 수 있다. 접합 공정은 제1 예비 반도체칩(1210) 및 제2 예비 반도체칩(1220) 상에 열 또는 압력이 가하는 것을 포함할 수 있다. 이에 따라, 제1 예비 반도체칩(1210)의 제1 절연 패턴 및 제2 예비 반도체칩(1220)의 제2 하부 절연 패턴 사이에 화학적 결합이 형성될 수 있다. 제1 관통 구조체(215)의 상면 및 제2 관통 구조체(225)의 하면이 용융되고, 상기 용융된 제1 관통 구조체(215)의 하면 및 용융된 제2 관통 구조체(225)의 하면이 서로 접합될 수 있다. 이에 따라, 제2 예비 반도체칩(1220)이 제1 예비 반도체칩(1210)과 직접 본딩될 수 있다. 도시되지 않았으나, 상기 직접 본딩 공정은 캐리어 기판 상에서 수행될 수 있다.
도 6b를 참조하면, 제1 예비 더미 칩(1310) 및 제2 예비 더미 칩(1320)이 준비될 수 있다. 제1 예비 더미 칩(1310)은 웨이퍼 레벨의 칩으로, 복수의 연결된 제1 더미 칩들(310)을 포함할 수 있다. 제1 예비 더미 칩(1310)은 제1 절연층(312') 및 제1 도전 비아(315)를 포함하되, 집적회로들을 포함하지 않을 수 있다. 제1 절연층(312') 및 제1 도전 비아(315')는 앞서 도 1을 참조하여 설명한 제1 절연층(312) 및 제1 도전 비아(315)와 각각 실질적으로 동일할 수 있다. 다만, 제1 절연층(312')은 웨이퍼 레벨의 절연층일 수 있다.
제2 예비 더미 칩(1320)은 웨이퍼 레벨의 칩으로, 복수의 연결된 제2 더미 칩들(320)을 포함할 수 있다. 제2 예비 더미 칩(1320)은 제2 절연층(322') 및 제2 도전 비아(325)를 포함하되, 집적회로들을 포함하지 않을 수 있다. 제2 절연층(322') 및 제2 도전 비아(325)는 앞서 도 1을 참조하여 설명한 제2 절연층(322') 및 제2 도전 비아(325)와 각각 실질적으로 동일할 수 있다. 다만, 제2 절연층(322')은 웨이퍼 레벨의 절연층일 수 있다.
실시예들에 따르면, 제1 예비 더미 칩(1310) 및 제2 예비 더미 칩(1320)의 직접 본딩 공정이 수행될 수 있다. 예를 들어, 플라즈마 처리 공정이 제1 예비 더미 칩(1310)의 상면 상에 수행될 수 있다. 플라즈마 처리 공정이 제2 예비 더미 칩(1320)의 하면 상에 수행될 수 있다. 제2 예비 더미 칩(1320)이 제1 예비 더미 칩(1310) 상에 배치될 수 있다. 이 때, 제2 예비 더미 칩(1320)의 플라즈마 처리된 하면이 제1 예비 더미 칩(1310)의 플라즈마 처리된 상면과 접촉할 수 있다. 접합 공정은 제1 예비 더미 칩(1310) 및 제2 예비 더미 칩(1320) 상에 열 또는 압력이 가하는 것을 포함할 수 있다. 이에 따라, 제1 예비 더미 칩(1310)의 제1 절연층(312') 및 제2 예비 더미 칩(1320)의 제2 절연층(322') 사이에 화학적 결합이 형성될 수 있다. 상기 열 또는 압력에 의해 제1 도전 비아(315)의 상면 및 제2 도전 비아(325)의 하면이 용융되고, 상기 용융된 제1 도전 비아(315)의 하면 및 용융된 제2 도전 비아(325)의 하면이 서로 접합될 수 있다. 이에 따라, 제2 예비 더미 칩(1320)이 제1 예비 더미 칩(1310)과 직접 본딩될 수 있다.
도 6c를 참조하면, 서로 직접 본딩된 제1 예비 반도체칩(1210) 및 제2 예비 반도체칩(1220)이 준비될 수 있다. 제1 예비 반도체칩(1210) 및 제2 예비 반도체칩(1220)의 직접 본딩 공정은 도 6a를 참조하여 설명한 바와 같이 수행될 수 있다. 서로 직접 본딩된 제1 예비 더미 칩(1310) 및 제2 예비 더미 칩(1320)이 준비될 수 있다. 제1 예비 더미 칩(1310) 및 제2 예비 더미 칩(1320)의 직접 본딩 공정은 도 6b를 참조하여 설명한 바와 같이 수행될 수 있다.
실시예들에 따르면, 제2 예비 반도체칩(1220) 및 제1 예비 더미 칩(1310)의 직접 본딩 공정이 수행될 수 있다. 예를 들어, 플라즈마 처리 공정들이 제2 예비 반도체칩(1220)의 상면 및 제1 예비 더미 칩(1310)의 하면 상에 각각 수행될 수 있다. 제1 예비 더미 칩(1310)의 플라즈마 처리된 하면이 제2 예비 반도체칩(1220)의 플라즈마 처리된 상면과 접촉하도록, 제2 예비 더미 칩(1320)이 제1 예비 더미 칩(1310) 상에 배치될 수 있다.
열 또는 압력이 제2 예비 반도체칩(1220) 및 제1 예비 더미 칩(1310) 상에 가해져, 제2 예비 반도체칩(1220)이 제1 예비 더미 칩(1310)과 직접 접합될 수 있다. 이에 따라, 제1 예비 더미 칩(1310)의 제1 절연층(312') 및 제2 하부 집적회로 칩(220)의 제2 상부 절연 패턴 사이에 화학적 결합이 형성될 수 있다. 상기 열 또는 압력에 의해 제1 도전 비아(315)의 하면 및 제2 관통 구조체(225)의 상면이 용융되고, 상기 용융된 제1 도전 비아(315)의 하면 및 용융된 제2 관통 구조체(225)의 상면이 서로 접합될 수 있다. 이에 따라, 제1 예비 더미 칩(1310)이 제2 예비 반도체칩(1220)과 직접 본딩될 수 있다.
도 6d를 참조하면, 예비 상부 반도체칩(1400)이 제2 예비 더미 칩(1320)의 상면 상에 직접 본딩될 수 있다. 먼저, 예비 상부 반도체칩(1400)이 준비될 수 있다. 예비 상부 반도체칩(1400)은 웨이퍼 레벨의 반도체칩으로, 복수의 연결된 상부 집적회로 칩들(400)을 포함할 수 있다. 예비 상부 반도체칩(1400)은 상부 반도체 기판(410'), 배선층(430'), 상부 집적회로들(미도시), 및 칩 패드(450)를 포함할 수 있다. 상부 반도체 기판(410')은 앞서 도 1의 상부 반도체 기판(410)과 실질적으로 동일할 수 있다. 다만, 상부 반도체 기판(410')은 웨이퍼 레벨의 기판, 즉, 반도체 웨이퍼일 수 있다. 배선층(430')은 웨이퍼 레벨의 배선층일 수 있다. 도시되지 않았으나, 배선층(430')은 앞서 도 3b를 참조하여 설명한 바와 같은 제3 절연층들(422) 및 도전 구조체(425)를 포함할 수 있다.
제2 예비 더미 칩(1320)의 상면 및 예비 상부 반도체칩(1400)의 하면 각각이 플라즈마 처리될 수 있다. 예비 상부 반도체칩(1400)의 플라즈마 처리된 하면이 제2 예비 더미 칩(1320)의 플라즈마 처리된 상면과 접촉하도록, 예비 상부 반도체칩(1400)이 제2 예비 더미 칩(1320) 상에 배치될 수 있다. 열 및/또는 압력이 예비 상부 반도체칩(1400) 및 제2 예비 더미 칩(1320) 상에 가해져, 예비 상부 반도체칩(1400)이 제2 예비 더미 칩(1320)과 직접 접합될 수 있다. 이에 따라, 배선층(430')의 최하부 제3 절연층 및 제2 예비 더미 칩(1320)의 제2 절연층(322') 사이에 화학적 결합이 형성될 수 있다. 상기 열 및/또는 압력에 의해 제2 도전 비아(325)의 상면 및 칩 패드(450)의 하면이 용융되고, 상기 용융된 제2 도전 비아(325)의 상면 및 칩 패드(450)의 하면이 서로 접합될 수 있다. 이에 따라, 예비 상부 반도체칩(1400)이 제2 예비 더미 칩(1320)과 직접 본딩될 수 있다.
도 6e를 참조하면, 쏘잉 공정이 예비 상부 반도체칩(1400), 제1 및 제2 예비 더미 칩들(1310, 1320), 및 제1 및 제2 예비 반도체칩들(1210, 1220) 상에 수행될 수 있다. 쏘잉 공정은 블레이드, 컷팅 휠, 또는 레이저를 사용하여 예비 상부 반도체칩(1400), 제1 및 제2 예비 더미 칩들(1310, 1320), 및 제1 및 제2 예비 반도체칩들(1210, 1220)을 절단하는 것을 포함할 수 있다. 상기 쏘잉 공정에 의해 서로 분리된 복수의 칩 스택들(10A)이 형성될 수 있다. 칩 스택들(10A) 각각은 제1 및 제2 하부 집적회로 칩들(210, 220), 제1 및 제2 더미 칩들(310, 320), 및 상부 집적회로 칩(400)을 포함할 수 있다.
도 6f를 참조하면, 칩 스택(10A)이 패키지 기판(100) 상에 실장될 수 있다. 칩 스택(10A)의 실장은 제1 하부 집적회로 칩(210)이 패키지 기판(100)을 향하도록 칩 스택(10A)을 패키지 기판(100) 상에 배치하는 것 및 연결 단자(150)를 형성하는 것을 포함할 수 있다. 연결 단자(150)는 제1 관통 구조체(215)와 기판 패드(115) 사이에 형성될 수 있다. 연결 단자(150)의 형성에 의해 칩 스택(10A)이 패키지 기판(100)과 전기적으로 연결될 수 있다. 예를 들어, 제1 및 제2 하부 집적회로 칩들(210, 220) 및 상부 집적회로 칩(400)이 패키지 기판(100)과 전기적으로 연결될 수 있다. 지금까지 설명한 예들에 의해 반도체 패키지가 웨이퍼 온 웨이퍼(wafer on wafer, WOW) 공정에 의해 제조될 수 있다.
도 6f 및 도 1을 참조하면, 언더필막(530) 및 몰딩막(500)이 패키지 기판(100) 상에 더 형성되어, 도 1에서 설명한 반도체 패키지(10)의 제조가 완성될 수 있다.
앞서 도 2를 참조하여 설명한 반도체 패키지(11), 도 3a 및 도 3b를 참조하여 설명한 반도체 패키지(12), 도 4를 참조하여 설명한 반도체 패키지(13), 또는 도 5를 참조하여 설명한 반도체 패키지(14)는 도 6a 내지 도 6f를 참조하여 설명한 바와 실질적으로 동일한 방법에 의해 제조될 수 있다. 예를 들어, 제1 및 제2 하부 집적회로 칩들(210, 220)의 직접 본딩은 도 6a를 참조하여 설명한 제1 및 제2 예비 반도체칩들(1210, 1220)의 직접 본딩 공정에 의해 형성될 수 있고, 제1 및 제2 더미 칩들(310, 320)의 직접 본딩은 도 6b를 참조하여 설명한 제1 및 제2 예비 더미 칩들(1310, 1320)의 직접 본딩 공정에 의해 형성될 수 있고, 제2 하부 집적회로 칩(220)과 제1 더미 칩(310) 사이의 직접 본딩은 도 6c를 참조하여 설명한 제2 예비 반도체칩(1220)과 및 제2 예비 더미 칩(1320)의 직접 본딩 공정에 의해 형성될 수 있고, 제2 더미 칩(320)과 상부 집적회로 칩(400) 사이의 직접 본딩은 도 6d를 참조하여 설명한 제2 예비 더미 칩(1320)과 예비 상부 반도체칩(1400)의 직접 본딩 공정에 의해 형성될 수 있다. 이후 쏘잉 공정이 수행되어 칩 스택이 형성되고, 상기 칩 스택이 패키지 기판(100) 상에 실장될 수 있다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 할 것이다.

Claims (20)

  1. 제1 반도체 기판 및 상기 제1 반도체 기판을 관통하는 제1 관통 구조체를 포함하는 제1 메모리 칩;
    상기 제1 메모리 칩의 상면과 직접 접촉하고, 제2 반도체 기판 및 상기 제2 반도체 기판을 관통하는 제2 관통 구조체를 포함하는 제2 메모리 칩;
    상기 제2 메모리 칩의 상면과 직접 접촉하고, 제1 도전 비아를 포함하는 제1 더미 칩;
    상기 제1 더미 칩의 상면과 직접 접촉하고, 제2 도전 비아를 포함하는 제2 더미 칩; 및
    상기 제2 더미 칩의 상면과 직접 접촉하는 로직 칩을 포함하고,
    상기 로직 칩은 상기 제2 도전 비아, 상기 제1 도전 비아, 및 상기 제2 관통 구조체를 통해 상기 제1 관통 구조체와 전기적으로 연결되는 반도체 패키지.
  2. 제 1항에 있어서,
    상기 제1 반도체 기판은 평면적 관점에서 센터 영역 및 상기 센터 영역을 둘러싸는 엣지 영역을 갖고,
    상기 제1 관통 구조체는 평면적 관점에서 상기 제1 반도체 기판의 상기 엣지 영역 내에 제공되고, 상기 제2 관통 구조체, 상기 제1 도전 비아, 및 상기 제2 도전 비아는 상기 제1 반도체 기판의 상기 엣지 영역과 평면적 관점에서 오버랩되는 반도체 패키지.
  3. 제 2항에 있어서,
    상기 제1 도전 비아는 제1 신호 비아를 포함하고,
    상기 제2 도전 비아는 제2 신호 비아를 포함하고,
    상기 제1 관통 구조체는 제1 신호 구조체를 포함하고,
    상기 제2 관통 구조체는 제2 신호 구조체를 포함하는 반도체 패키지.
  4. 제 3항에 있어서,
    상기 제1 신호 비아, 상기 제2 신호 비아, 상기 제1 신호 구조체, 및 상기 제2 신호 구조체는 상기 제1 반도체 기판의 상기 센터 영역 상에 제공되지 않는 반도체 패키지.
  5. 제 3항에 있어서,
    상기 제1 도전 비아는 상기 제1 신호 비아와 전기적으로 분리된 제1 접지/전원 비아를 더 포함하고,
    상기 제2 도전 비아는 상기 제2 신호 비아와 전기적으로 분리된 제2 접지/전원 비아를 더 포함하고,
    상기 제1 관통 구조체는 제1 신호 구조체와 전기적으로 분리된 제1 접지/전원 구조체를 더 포함하고,
    상기 제2 관통 구조체는 제2 신호 구조체와 전기적으로 분리된 제2 접지/전원 구조체를 더 포함하되,
    상기 제1 접지/전원 비아는 상기 제1 반도체 기판의 상기 센터 영역 내에 제공된 반도체 패키지.
  6. 제 5항에 있어서,
    상기 제2 접지/전원 구조체, 상기 제1 접지/전원 구조체, 및 상기 제2 접지/전원 비아는 상기 제1 접지/전원 비아와 수직적으로 정렬된 반도체 패키지.
  7. 제 1항에 있어서,
    상기 제1 메모리 칩은 백 앤드 층을 포함하지 않고,
    상기 제2 메모리 칩은 백 앤드 층을 포함하지 않는 반도체 패키지.
  8. 제 1항에 있어서,
    상기 제1 더미 칩은 집적회로를 포함하지 않고,
    상기 제2 더미 칩은 집적회로를 포함하지 않는 반도체 패키지.
  9. 제 1항에 있어서,
    상기 제1 도전 비아의 너비는 상기 제1 관통 구조체의 너비 및 상기 제2 관통 구조체의 너비보다 작은 반도체 패키지.
  10. 제 9항에 있어서,
    상기 제2 도전 비아의 너비는 상기 제1 관통 구조체의 상기 너비 및 상기 제2 관통 구조체의 상기 너비보다 작은 반도체 패키지.
  11. 제 1항에 있어서,
    패키지 기판; 및
    상기 패키지 기판의 상면과 상기 제1 메모리 칩 사이에 개재된 연결 단자를 더 포함하는 반도체 패키지.
  12. 제 1항에 있어서,
    상기 제2 도전 비아는 상기 제1 도전 비아와 직접 접촉하고,
    상기 제1 도전 비아는 상기 제2 관통 구조체와 직접 접촉하고,
    상기 제2 관통 구조체는 상기 제1 관통 구조체와 직접 접촉하는 반도체 패키지.
  13. 패키지 기판;
    상기 패키지 기판 상에 실장되고, 제1 반도체 기판, 제1 집적 회로들, 및 제1 관통 신호 구조체를 포함하는 제1 하부 집적회로 칩;
    상기 제1 하부 집적회로 칩의 상면과 직접 접촉하고, 제2 반도체 기판, 제2 집적 회로들, 및 상기 제2 반도체 기판을 관통하는 제2 관통 신호 구조체를 포함하는 제2 하부 집적회로 칩;
    상기 제2 하부 집적회로 칩의 상면과 직접 접촉하고, 신호 비아를 포함하는 더미 칩; 및
    상기 더미 칩의 상면 상에 배치되고, 상부 반도체 기판 및 상부 집적회로들을 포함하는 상부 집적회로 칩을 포함하고,
    상기 상부 집적회로들은 상기 제1 집적 회로들 및 상기 제2 집적 회로들과 다른 종류이고,
    상기 제1 관통 신호 구조체, 상기 제2 관통 신호 구조체, 및 상기 신호 비아는 상기 제1 반도체 기판의 엣지 영역과 오버랩되며,
    상기 상부 집적회로 칩은 상기 신호 비아 및 상기 제2 관통 신호 구조체를 통해 상기 제1 관통 신호 구조체와 전기적으로 연결되는 반도체 패키지.
  14. 제 13항에 있어서,
    상기 제1 하부 집적회로 칩은 백 앤드 층을 포함하지 않고,
    상기 제2 하부 집적회로 칩은 백 앤드 층을 포함하지 않고,
    상기 더미 칩은 집적회로들을 포함하지 않는 반도체 패키지.
  15. 제 13항에 있어서,
    상기 신호 비아의 너비는 상기 제1 관통 신호 구조체의 너비 및 상기 제2 관통 신호 구조체의 너비보다 작은 반도체 패키지.
  16. 제 13항에 있어서,
    상기 제1 하부 집적회로 칩 및 제2 상부 집적회로 칩 각각은 메모리 칩을 포함하고,
    상기 상부 집적회로 칩은 로직 칩을 포함하는 반도체 패키지.
  17. 제 13항에 있어서,
    상기 제1 하부 집적회로 칩은 상기 제1 반도체 기판의 센터 영역을 관통하는 제1 관통 메모리 구조체를 더 포함하고,
    상기 제1 관통 메모리 구조체는 상기 제2 집적 회로들과 전기적으로 연결되며, 상기 제1 신호 관통 구조체와 전기적으로 분리된 반도체 패키지.
  18. 제1 반도체 기판, 제1 메모리 회로들, 및 상기 제1 반도체 기판을 관통하는 제1 신호 관통 구조체를 포함하는 제1 하부 집적회로 칩;
    상기 제1 하부 집적회로 칩의 상면과 직접 접촉하고, 제2 반도체 기판, 제2 메모리 회로들, 및 상기 제2 반도체 기판을 관통하는 제2 신호 관통 비아 구조체를 포함하는 제2 하부 집적회로 칩;
    상기 제2 하부 집적회로 칩의 상면과 직접 접촉하고, 제1 신호 비아를 포함하는 제1 더미 칩;
    상기 제1 더미 칩의 상면과 직접 접촉하고, 제2 신호 비아를 포함하는 제2 더미 칩; 및
    상기 제2 더미 칩의 상면과 직접 접촉하고, 상부 반도체 기판 및 로직 회로들을 포함하는 상부 집적회로 칩을 포함하고,
    상기 제1 신호 관통 구조체는 평면적 관점에서 상기 제1 반도체 기판의 엣지 영역 내에 제공되고,
    상기 제2 신호 관통 구조체는 상기 제1 신호 관통 구조체와 정렬되고,
    상기 제1 신호 비아 및 상기 제2 신호 비아는 상기 제1 반도체 기판의 상기 엣지 영역과 평면적 관점에서 오버랩되고,
    상기 상부 집적회로 칩은 상기 제2 신호 비아, 상기 제1 신호 비아, 및 상기 제2 신호 관통 구조체를 통해 상기 제1 신호 관통 구조체와 전기적으로 연결되는 반도체 패키지.
  19. 제 18항에 있어서,
    상기 제1 더미 칩 및 제2 더미 칩 각각은 집적회로를 포함하지 않고,
    상기 제1 하부 집적회로 칩 및 상기 제2 하부 집적회로 칩 각각은 백 앤드 층을 포함하지 않는 반도체 패키지.
  20. 제 18항에 있어서,
    패키지 기판; 및
    상기 패키지 기판의 상면과 상기 제1 하부 집적회로 칩 사이에 개재된 연결 단자들을 더 포함하는 반도체 패키지.
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