KR20180090494A - 기판 구조체 제조 방법 - Google Patents

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KR20180090494A
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bonded
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width
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강필규
김석호
김태영
문광진
이호진
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Abstract

복수의 기판이 본딩될 때, 상부 기판 및 하부 기판이 본딩되지 않는 것을 방지할 수 있는 기판 구조체 제조 방법을 제공하는 것이다. 상기 기판 구조체 제조 방법은 서로 마주보는 제1 면 및 제2 면과, 상기 제1 면에 형성된 제1 소자 영역을 포함하는 제1 기판을 제공하고, 서로 마주보는 제3 면 및 제4 면과, 상기 제3 면에 형성된 제2 소자 영역을 포함하는 제2 기판을 제공하고, 상기 제1 기판과 상기 제2 기판을 본딩하여, 상기 제1 소자 영역 및 상기 제2 소자 영역을 전기적으로 연결하고, 상기 제1 기판과 본딩된 상기 제2 기판의 두께를 감소시키는 것을 포함하고, 상기 제1 기판과 두께가 감소된 상기 제2 기판이 본딩된 상태에서, 상기 제1 소자 영역의 폭은 상기 제2 소자 영역의 폭보다 크다.

Description

기판 구조체 제조 방법{Method for fabricating substrate structure}
본 발명은 기판 구조체 제조 방법에 관한 것으로, 좀 더 구체적으로, 복수의 기판을 적층하는 방법에 관한 것이다.
많은 웨이퍼들은 웨이퍼 박막 공정(thinning process)에 의해 생기는 베벨 가장자리(bevel edge)를 포함할 수 있다. 반도체 장치 제조 공정에 의해 발생되는 기계적 응력 및 열 응력이 웨이퍼에 가해질 때, 베벨은 웨이퍼의 가장자리에 불균일한 응력이 부가되는 원인이 될 수 있다. 이로 인해, 웨이퍼 크랙(crack) 및 층분리(delamination)이 유발될 수 있다.
따라서, 웨이퍼 가장자리의 트리밍 공정을 통해, 베벨 가장자리를 제거할 필요가 있다.
본 발명이 해결하려는 과제는, 복수의 기판이 본딩될 때, 상부 기판 및 하부 기판이 본딩되지 않는 것을 방지할 수 있는 기판 구조체 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 기판 구조체 제조 방법의 일 태양(aspect)은 서로 마주보는 제1 면 및 제2 면과, 상기 제1 면에 형성된 제1 소자 영역을 포함하는 제1 기판을 제공하고, 서로 마주보는 제3 면 및 제4 면과, 상기 제3 면에 형성된 제2 소자 영역을 포함하는 제2 기판을 제공하고, 상기 제1 기판과 상기 제2 기판을 본딩하여, 상기 제1 소자 영역 및 상기 제2 소자 영역을 전기적으로 연결하고, 상기 제1 기판과 본딩된 상기 제2 기판의 두께를 감소시키는 것을 포함하고, 상기 제1 기판과 두께가 감소된 상기 제2 기판이 본딩된 상태에서, 상기 제1 소자 영역의 폭은 상기 제2 소자 영역의 폭보다 크다.
상기 과제를 해결하기 위한 본 발명의 기판 구조체 제조 방법의 다른 태양은 제1 면에 형성된 제1 소자 영역을 포함하는 제1 기판을 제공하고, 제2 면에 형성된 제2 소자 영역을 포함하는 제2 기판을 제공하되, 상기 제2 소자 영역의 폭은 상기 제1 소자 영역의 폭보다 작고, 상기 제1 소자 영역 및 상기 제2 소자 영역이 마주보도록 상기 제1 기판의 제1 면과 상기 제2 기판의 제2 면을 직접 본딩하고, 상기 제1 기판과 본딩된 상기 제2 기판의 두께를 감소시켜, 제1 기판 구조체를 형성하는 것을 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1 내지 도 12는 본 발명의 몇몇 실시예들에 따른 기판 구조체 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 13은 본 발명의 몇몇 실시예들에 따른 기판 구조체 제조 방법을 설명하기 위한 중간단계 도면이다.
도 14 및 도 15는 본 발명의 몇몇 실시예들에 따른 기판 구조체 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 16 내지 도 18은 본 발명의 몇몇 실시예들에 따른 기판 구조체 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 19는 본 발명의 몇몇 실시예들에 다른 기판 구조체 제조 방법을 이용하여 제조한 반도체 패키지를 설명하기 위한 예시적인 도면이다.
도 1 내지 도 12는 본 발명의 몇몇 실시예들에 따른 기판 구조체 제조 방법을 설명하기 위한 중간단계 도면들이다.
참고적으로, 도 2는 도 1의 P 영역을 확대하여 도시한 도면이다. 도 7은 도 6의 Q 영역을 확대하여 도시한 도면이다.
도 1 및 도 2를 참고하면, 제1 소자 영역(105)을 포함하는 제1 기판(100)이 제공된다.
제1 기판(100)은 서로 마주보는 제1 면(100a)와 제2 면(100b)을 포함한다. 제1 기판(100)은 제1 베이스 기판(101)과, 제1 베이스 기판(101) 상에 형성된 제1 소자 영역(105)을 포함한다.
제1 소자 영역(105)은 제1 기판의 제1 면(100a)에 형성될 수 있다. 즉, 제1 기판의 제1 면(100a)은 제1 소자 영역(105)에 의해 정의될 수 있다.
제1 소자 영역(105)은 제1 베이스 기판의 일면(101a) 상에 형성될 수 있다. 제1 베이스 기판의 일면(101a)과 서로 마주보는 제1 베이스 기판(101)의 타면은 제1 기판의 제2 면(100b)일 수 있다.
도 1에서, 제1 소자 영역(105)는 제1 베이스 기판(101)의 베벨 가장자리(bevel edge)에는 형성되지 않는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
제1 기판(100)은 다이싱(dicing) 공정을 통해 로직 칩 또는 메모리 칩이 될 수 있는 다수의 다이 영역을 포함할 수 있다.
제1 기판(100)이 로직 칩이 될 다이 영역들을 포함할 경우, 제1 기판(100)에 포함된 제1 소자 영역(105)은 수행되는 연산 등을 고려하여, 다양하게 설계될 수 있다.
제1 기판(100)이 메모리 칩이 될 다이 영역들을 포함할 경우, 제1 기판(100)에 포함된 제1 소자 영역(105)은 비휘발성 메모리(non-volatile memory) 또는 휘발성 메모리(volatile memory)를 위한 소자 패턴을 포함할 수 있다.
구체적으로, 메모리 칩이 휘발성 메모리 칩일 경우, 메모리 칩은 DRAM(Dynamic Random-Access Memory)를 포함할 수 있다. 메모리 칩이 비휘발성 메모리 칩일 경우, 메모리 칩은 플래시 메모리 칩(flash memory chip)일 수 있다. 더욱 구체적으로, 메모리 칩은 낸드(NAND) 플래시 메모리 칩 또는 노어(NOR) 플래시 메모리 칩 중 어느 하나일 수 있다.
한편, 본 발명의 기술적 사상에 따른 메모리 장치의 형태가 이에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에서, 플래쉬 메모리 칩은 PRAM(Phase-change Random-Access Memory), MRAM(Magneto-resistive Random-Access Memory), RRAM(Resistive Random-Access Memory) 중 어느 하나를 포함할 수도 있다.
제1 베이스 기판(101)은 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 제1 베이스 기판(101)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있으나, 이에 한정되는 것은 아니다.
제1 소자 영역(105)은 회로 패턴(106)과, 제1 배선 구조체(109)를 포함할 수 있다. 회로 패턴(106)은 제1 베이스 기판(101) 상에 형성되는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 회로 패턴(106)은 제1 베이스 기판(101) 내에 형성될 수도 있다.
제1 배선 구조체(109)는 회로 패턴(106) 상에 형성될 수 있다. 제1 배선 구조체(109)는 제1 층간 절연막(108)과 제1 층간 절연막(108) 내에 형성된 제1 배선(107)을 포함한다. 제1 배선(107)은 회로 패턴(106)과 전기적으로 연결될 수 있다.
도 2에서 도시된 것과 달리, 제1 베이스 기판의 일면(101a)에 형성된 제1 소자 영역(105)의 일부는 회로 패턴(106) 및/또는 제1 배선(107)을 포함하지 않을 수 있다. 예를 들어, 제1 베이스 기판의 일면(101a)의 베벨 가장자리에 인접하여 형성된 제1 소자 영역(105)은 회로 패턴(106) 및/또는 제1 배선(107)을 포함하지 않을 수 있다.
도 3을 참고하면, 프리(pre) 소자 영역(205)을 포함하는 프리 기판(200p)이 제공된다.
프리 기판(200p)은 서로 마주보는 제1 면(200a)와 제2 면(200b)을 포함한다. 프리 기판(200p)은 제2 베이스 기판(201)과, 제2 베이스 기판(201) 상에 형성된 프리 소자 영역(205p)을 포함할 수 있다.
프리 소자 영역(205p)은 프리 기판의 제1 면(200a)에 형성될 수 있다. 즉, 프리 기판의 제1 면(200a)은 프리 소자 영역(205p)에 의해 정의될 수 있다.
프리 소자 영역(205p)은 제2 베이스 기판의 일면(201a) 상에 형성될 수 있다. 제2 베이스 기판의 일면(201a)와 서로 마주보는 제2 베이스 기판(201)의 타면은 프리 기판의 제2 면(200b)일 수 있다.
도 3에서, 프리 소자 영역(205p)은 제2 베이스 기판(201)의 베벨 가장자리에는 형성되지 않는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
프리 기판(200p)은 다이싱 공정을 통해 로직 칩 또는 메모리 칩이 될 수 있는 다수의 다이 영역을 포함할 수 있다.
제1 소자 영역(105)과 같이, 프리 소자 영역(205p)도 회로 패턴과 배선 구조체를 포함할 수 있다.
도 4를 참고하면, 제2 베이스 기판(201)의 일부 및 프리 소자 영역(205p)의 일부를 트리밍하여, 제2 기판(200)이 형성될 수 있다.
트리밍을 통해, 제2 베이스 기판(201)의 가장자리 일부가 제2 베이스 기판(201)의 두께 방향으로 제거될 수 있다. 또한, 트리밍을 통해, 제2 베이스 기판(201)의 가장자리에 형성된 프리 소자 영역(205p)이 제거될 수 있다.
이를 통해, 제2 베이스 기판의 일면(201a) 상에 제2 소자 영역(205)이 형성될 수 있다.
예를 들어, 제2 베이스 기판(201)의 일부 및 프리 소자 영역(205p)의 일부는 기계적으로 트리밍될 수 있다. 즉, 제2 베이스 기판(201)의 일부 및 프리 소자 영역(205p)의 일부는 기계적으로 제거될 수 있다. 기계적 트리밍은 예를 들어, 블레이드(50)를 이용하여 수행될 수 있다.
트리밍을 통해, 제2 베이스 기판의 일면(201a)에서 제2 기판의 제2 면(200b)을 향해 만입되는 단차가 형성될 수 있다.
제2 기판(200)은 서로 마주보는 제1 면(200a)와 제2 면(200b)을 포함한다. 제2 기판(200)는 제2 베이스 기판(201)과, 제2 베이스 기판(201) 상에 형성된 제2 소자 영역(205)을 포함한다.
제2 기판의 제1 면(200a)은 제2 소자 영역(205)에 의해 정의될 수 있다. 제2 소자 영역(205)은 제2 베이스 기판의 일면(201a) 상에 형성될 수 있다. 제2 베이스 기판의 일면(201a)과 서로 마주보는 제2 베이스 기판(201)의 타면은 제2 기판의 제2 면(200b)일 수 있다.
트리밍 공정을 통해, 서로 마주보는 제2 기판의 제1 면(200a) 및 제2 기판의 제2 면(200b)과, 제2 기판의 제1 면(200a)에 형성된 제2 소자 영역(205)을 포함하는 제2 기판(200)이 제공될 수 있다.
도 5를 참고하면, 제1 기판의 제1 면(100a)과 제2 기판의 제1 면(200a)이 마주보도록, 제1 기판(100)과 제2 기판(200)이 배치된다.
제1 기판의 제1 면(100a)에 형성된 제1 소자 영역(105)과, 제2 기판의 제1 면(200a)에 형성된 제2 소자 영역(205)이 마주보도록, 제1 기판(100)과 제2 기판(200)이 배치된다.
본 발명의 몇몇 실시예들에 따른 기판 구조체 제조 방법에서, 서로 마주보는 제1 소자 영역(105)의 폭(W1)과 제2 소자 영역(205)의 폭(W2)는 서로 다르다. 예를 들어, 제1 소자 영역(105)의 폭(W1)은 제2 소자 영역(205)의 폭(W2)보다 클 수 있다.
도 4 및 도 5에서, 제2 소자 영역(205)의 폭(W2)은 블레이드(50)를 이용하여 트리밍되는 제2 베이스 기판(201)의 폭에 의해 결정될 수 있다.
도 6 및 도 7을 참고하면, 제1 기판(100)과 제2 기판(200)이 본딩될 수 있다. 제2 기판(200)은 제1 기판(100)에 본딩될 수 있다.
마주보도록 배치된 제1 기판의 제1 면(100a)과 제2 기판의 제1 면(200a)이 본딩될 수 있다. 이를 통해, 제1 기판(100) 및 제2 기판(200)이 본딩될 수 있다. 제2 기판의 제1 면(200a)은 제1 기판의 제1 면(100a)에 본딩될 수 있다.
본 발명의 몇몇 실시예들에 따른 기판 구조체 제조 방법에서, 제1 기판(100) 및 제2 기판(200)은 직접 본딩될 수 있다. 여기에서, "직접 본딩"은 제1 기판(100) 및/또는 제2 기판(200) 상에 형성된 접착층 또는 연결체 없이, 제1 기판(100)과 제2 기판(200)이 직접 연결된다는 것을 의미한다.
제1 기판(100)과 제2 기판(200)이 본딩됨으로써, 제1 기판의 제1 면(100a)에 형성된 제1 소자 영역(105)과 제2 기판의 제1 면(200a)에 형성된 제2 소자 영역(205)은 본딩될 수 있다. 제1 소자 영역(105) 및 제2 소자 영역(205)이 마주보도록, 제1 기판의 제1 면(100a) 및 제2 기판의 제1 면(200a)은 직접 본딩될 수 있다.
제1 기판(100) 및 제2 기판(200)이 직접 본딩됨으로써, 제1 소자 영역(105) 및 제2 소자 영역(205)은 직접 본딩될 수 있다. 제1 소자 영역(105)에 포함된 제1 배선 구조체(109)는 제2 소자 영역(205)에 포함된 제2 배선 구조체(209)와 직접 본딩될 수 있다.
제1 기판(100) 및 제2 기판(200)이 본딩됨으로써, 제1 소자 영역(105) 및 제2 소자 영역(205)은 전기적으로 연결될 수 있다. 직접 본딩된 제1 소자 영역(105) 및 제2 소자 영역(205)은 전기적으로 연결된다.
예를 들어, 제1 소자 영역(105)에 포함된 제1 배선(107)과 제2 소자 영역(205)에 포함된 제2 배선(207)이 연결됨으로써, 제1 소자 영역(105) 및 제2 소자 영역(205)은 전기적으로 연결될 수 있다.
제1 소자 영역(105)에 포함된 제1 층간 절연막(108)과 제2 소자 영역(205)에 포함된 제2 층간 절연막(208)이 직접 접촉함으로써, 제1 소자 영역(105) 및 제2 소자 영역(205)은 직접 본딩될 수 있다.
도 7에서, 제1 소자 영역(105)에 포함된 제1 배선(107)과 제2 소자 영역(205)에 포함된 제2 배선(207)은 단일막인 것으로 도시되었지만, 이에 제한되는 것은 아니다.
또한, 서로 연결된 제1 배선(107)의 최상층 및 제2 배선(207)의 최상층은 직접 본딩되는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 서로 본딩된 제1 배선(107) 및 제2 배선(207) 사이에 제1 배선(107) 및 제2 배선(207)의 접합을 도울 수 있는 얇은 도전성 라이너막이 배치될 수도 있다.
다만, 도전성 라이너막은 제1 기판의 제1 면(100a) 및 제2 기판의 제2 면(200b)이 직접 본딩되는 것을 방해하지 않을 정도의 두께일 수 있다. 즉, 도전성 라이너막은 제1 층간 절연막(108)과 제2 층간 절연막(208)이 직접 접촉하여 본딩되는 것을 방해하지 않을 수 있다.
도 6에서, 제1 기판(100)과 제2 기판(200)이 본딩된 상태에서, 제2 소자 영역(205)의 폭은 제1 소자 영역(105)의 폭보다 작다. 폭이 좁은 제2 소자 영역(205)이 폭이 큰 제1 소자 영역(105)에 본딩됨으로써, 제1 기판(100) 및 제2 기판(200)의 오정렬을 방지할 수 있다. 이를 통해, 제2 기판(200)이 제1 기판(100)에 본딩되지 않는 것이 방지될 수 있다.
도 8을 참고하면, 제2 기판(200)의 두께를 감소시키기 위해, 제1 기판(100)에 본딩된 제2 기판(200)의 일부가 제거될 수 있다.
제2 베이스 기판(201)의 일부를 제거함으로써, 제2 기판(200)의 두께는 감소될 수 있다. 제2 기판(200)의 두께가 감소되어, 제2 기판의 제2 면(200b)은 제2 소자 영역(205)에 가까워진다.
이를 통해, 제1 기판 구조체(10)가 형성될 수 있다. 제1 기판 구조체(10) 상태에서, 제1 소자 영역(105)의 폭(W1)은 제2 소자 영역(205)의 폭(W2)보다 클 수 있다.
도 9a 및 도 9b를 참고하면, 제2 기판(200) 내에 제2 소자 영역(205)과 전기적으로 연결되는 제1 관통 전극(210)이 형성될 수 있다. 제1 기판 구조체(10)의 제2 기판(200) 내에 제1 관통 전극(210)이 형성될 수 있다.
예를 들어, 제1 관통 전극(210)은 제2 기판의 제2 면(200b)으로부터 제2 소자 영역(205)까지 연장될 수 있다. 제2 베이스 기판(201)을 관통하는 비아 홀을 형성한 후, 제1 관통 전극(210)은 비아 홀을 도전성 물질로 채워줌으로써 형성될 수 있다.
제2 소자 영역(205)을 매개로, 제1 관통 전극(210)은 제1 소자 영역(105)과 전기적으로 연결될 수 있다.
제1 관통 전극(210)은 예를 들어, 구리(Cu), 알루미늄(Al) 또는 텅스텐(W)을 포함할 수 있다. 제1 관통 전극(210)과 제2 베이스 기판(201)인 반도체 물질 사이에는, 라이너와 배리어막을 더 포함할 수 있다. 배리어막은 예를 들어, Ta, TaN, Ti, TiN, Ru, Co, Ni, NiB, WN 등을 포함할 수 있다. 라이너는 예를 들어, 저유전율을 갖는 실리콘 산화물 또는 탄소 도핑된 실리콘 산화물 등을 포함할 수 있다.
도 9a에서, 제2 기판의 제2 면(200b)는 제2 베이스 기판(201) 및 제1 관통 전극(210)에 의해 정의될 수 있다.
도 9b에서, 제2 기판(200)은 제2 기판의 제2 면(200b)에 형성된 접착 절연막(202)을 더 포함할 수 있다.
접착 절연막(202)은 제2 소자 영역(205)가 형성된 제2 베이스 기판(201)에 대응되는 제2 베이스 기판(201)의 타면 상에 형성될 수 있다. 접착 절연막(202)은 두께가 감소된 제2 기판의 제2 면(200b) 상에 형성될 수 있다.
제1 관통 전극(210)은 제2 베이스 기판(201) 및 접착 절연막(202)을 관통하도록 형성될 수 있다. 제2 기판의 제2 면(200b)는 접착 절연막(202) 및 제1 관통 전극(210)에 의해 정의될 수 있다.
제2 기판(200)이 다른 기판과 본딩될 때, 접착 절연막(202)는 다른 기판과 제2 기판(200)을 본딩시키는 데 사용될 수 있다. 접착 절연막(202)은 절연 물질을 포함할 수 있다.
이하의 설명은 도 9a를 이용하여 설명한다.
도 10을 참고하면, 제3 소자 영역(305)을 포함하는 제3 기판(300)이 제공될 수 있다.
제3 기판(300)은 서로 마주보는 제1 면(300a)와 제2 면(300b)을 포함한다. 제3 기판(300)는 제3 베이스 기판(301)과, 제3 베이스 기판(301) 상에 형성된 제3 소자 영역(305)을 포함한다.
제3 소자 영역(305)은 제3 기판의 제1 면(300a)에 형성될 수 있다. 즉, 제3 기판의 제1 면(300a)은 제3 소자 영역(305)에 의해 정의될 수 있다.
제3 소자 영역(305)은 제3 베이스 기판의 일면(301a) 상에 형성될 수 있다. 제3 베이스 기판의 일면(301a)와 서로 마주보는 제3 베이스 기판(301)의 타면은 제3 기판의 제2 면(300b)일 수 있다.
제3 기판(300)은 다이싱(dicing) 공정을 통해 로직 칩 또는 메모리 칩이 될 수 있는 다수의 다이 영역을 포함할 수 있다.
제3 소자 영역(305)은 제1 소자 영역(105)과 같이 회로 패턴과 배선 구조체를 포함할 수 있다.
예를 들어, 도 3 및 도 4를 이용하여 설명한 과정에 의해, 제3 기판(300)은 형성될 수 있다.
이어서, 제3 기판의 제1 면(300a)이 제2 기판의 제2 면(200b)과 마주보도록, 제1 기판(100)과 본딩된 제2 기판(200과, 제3 기판(300)이 배치된다.
제3 기판의 제1 면(300a)에 형성된 제3 소자 영역(305)과, 제2 기판의 제2 면(200b)이 마주보도록, 제1 기판(100)과 본딩된 제2 기판(200)과, 제3 기판(300)이 배치된다.
본 발명의 몇몇 실시예들에 따른 기판 구조체 제조 방법에서, 제2 기판(200)에 포함된 제2 소자 영역(205)의 폭(W2)은 제3 소자 영역(305)의 폭(W3)과 다르다. 즉, 제2 기판(200)의 폭(W2)은 제3 소자 영역(305)의 폭(W3)과 다르다.
예를 들어, 제2 소자 영역(205)의 폭(W2)은 제3 소자 영역(305)의 폭(W3)보다 클 수 있다. 두께가 감소된 제2 기판(200)의 폭(W2)은 제3 소자 영역(305)의 폭(W3)보다 클 수 있다.
도 11을 참고하면, 제1 기판 구조체(10)과 제3 기판(300)이 본딩될 수 있다. 제3 기판(300)은 제1 기판 구조체(10)에 본딩될 수 있다. 제3 기판(300)은 제2 기판(200)과 본딩될 수 있다.
마주보도록 배치된 제2 기판의 제2 면(200b)과 제3 기판의 제1 면(300a)이 본딩될 수 있다. 이를 통해, 제2 기판(200) 및 제3 기판(300)이 본딩될 수 있다. 예를 들어, 제2 기판(200)과 제3 기판(300)은 직접 본딩될 수 있지만, 이에 제한되는 것은 아니다.
제3 기판의 제1 면(300a)은 제2 기판의 제2 면(200b)에 본딩될 수 있다. 이를 통해, 제1 기판(100)과, 제2 기판(200)과, 제3 기판(300)은 서로 간에 본딩될 수 있다.
제2 기판(200)과 제3 기판(300)이 본딩됨으로써, 제3 소자 영역(305)은 제2 기판(200)의 제2 면(200b)에 본딩될 수 있다. 예를 들어, 제3 소자 영역(305)은 제2 기판(200) 내의 제1 관통 전극(210)과 전기적으로 연결될 수 있다.
제3 소자 영역(305)은 제1 관통 전극(210)을 통해 제2 소자 영역(205)과 전기적으로 연결될 수 있다. 덧붙여, 제3 소자 영역(305)은 제1 소자 영역(105)과도 전기적으로 연결될 수 있다.
도 11에서, 제2 기판(200)과 제3 기판(300)이 본딩된 상태에서, 제3 소자 영역(305)의 폭은 제2 소자 영역(205)의 폭보다 작다. 폭이 좁은 제3 소자 영역(305)이 폭이 큰 제2 기판(200)에 본딩됨으로써, 제3 기판(300)이 제2 기판(200)에 본딩되지 않는 것을 방지할 수 있다.
도 12를 참고하면, 제3 기판(300)의 두께를 감소시키기 위해, 제1 기판 구조체(10)에 본딩된 제3 기판(300)의 일부가 제거될 수 있다.
제3 베이스 기판(301)의 일부를 제거함으로써, 제3 기판(200)의 두께는 감소될 수 있다. 제3 기판(200)의 두께가 감소되어, 제3 기판의 제2 면(300b)은 제3 소자 영역(305)에 가까워진다.
제1 기판 구조체(10)에 본딩된 제3 기판(300)의 두께를 감소시켜, 제2 기판 구조체(15)가 형성될 수 있다. 제2 기판 구조체(15) 상태에서, 제2 소자 영역(205)의 폭(W2)은 제3 소자 영역(305)의 폭(W3)보다 클 수 있다.
이어서, 도 9a 및 도 9b에서 설명한 것과 같이, 제3 기판(300) 내에 관통 전극이 형성될 수 있지만, 이에 제한되는 것은 아니다. 즉, 제3 기판(300) 내에 관통 전극이 형성되지 않을 수도 있다.
도 13은 본 발명의 몇몇 실시예들에 따른 기판 구조체 제조 방법을 설명하기 위한 중간단계 도면이다. 설명의 편의상, 도 1 내지 도 12를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
참고적으로, 도 13은 도 5 이후에 진행되는 과정일 수 있다.
도 13을 참고하면, 제1 기판(100)의 제1 소자 영역(105) 및 제2 기판(200)의 제2 소자 영역(205) 사이에, 제1 소자 영역(105) 및 제2 소자 영역(205)을 전기적으로 연결하는 도전성 연결체(70)가 형성될 수 있다.
본 발명의 몇몇 실시예들에 따른 기판 구조체 제조 방법에서, 제1 소자 영역(105) 및 제2 소자 영역(205)은 도전성 연결체(70)를 매개로 전기적으로 연결될 수 있다.
즉, 제1 소자 영역(105)의 제1 배선(도 7의 107)과 제2 소자 영역(205)의 제2 배선(도 7의 207)은 도전성 연결체(70)에 의해 전기적으로 연결될 수 있다.
다르게 설명하면, 제1 소자 영역(105) 및 제2 소자 영역(205)은 직접적으로 전기적 연결이 되는 것이 아니라, 도전성 연결체(70)를 매개로 간접적으로 전기적 연결이 될 수 있다.
제1 소자 영역(105) 및 제2 소자 영역(205) 사이에 도전성 연결체(70)가 개재되므로, 제1 소자 영역(105) 및 제2 소자 영역(205)은 직접 본딩되지 않을 수 있다. 덧붙여, 제1 기판의 제1 면(100a) 및 제2 기판의 제1 면(200a)은 직접 본딩되지 않고, 도전성 연결체(70)에 의해 본딩될 수 있다.
제1 기판의 제1 면(100a)과 제2 기판의 제1 면(200a) 사이에, 도전성 연결체(70)의 주변을 감싸는 봉지 절연막(75)이 형성될 수 있다. 봉지 절연막(75)는 도전성 연결체(70)를 감쌀 뿐만 아니라, 제1 기판의 제1 면(100a)과 제2 기판의 제1 면(200a)을 본딩시키는 역할도 할 수 있다.
도 13에서, 도전성 연결체(70)는 볼(ball)의 형태를 가지고 있는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 예를 들어, 도전성 연결체(70)는 필라(pillar) 형태를 가질 수도 있고, 필라 형태의 제1 도전체와 볼 형태의 제2 도전체가 결합된 형태를 가지고 있을 수도 있다.
이어서, 제2 기판(200)의 두께를 감소시키는 공정이 진행될 수 있다.
도 14 및 도 15는 본 발명의 몇몇 실시예들에 따른 기판 구조체 제조 방법을 설명하기 위한 중간단계 도면들이다. 설명의 편의상, 도 1 내지 도 12를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 14를 참고하면, 제2 소자 영역(205)과 전기적으로 연결된 제1 관통 전극(210)을 포함하는 제2 기판(200)이 제공된다.
제1 기판(100)과 본딩되기 전의 제2 기판(200)은 제2 기판(200) 내에 형성된 제1 관통 전극(210)을 포함할 수 있다.
도 14에서, 제1 관통 전극(210)은 제2 소자 영역(205)을 관통하지 않는 것으로 도시하였지만, 이에 제한되는 것은 아니다.
예를 들어, 제1 관통 전극(210)이 FEOL(front end of line) 공전 전에 형성되는지, FEOL(front end of line) 공정과 BEOL(Back end of line) 공정 사이에 형성되는지에 따라, 제1 관통 전극(210)가 연장되는 모양이 상이할 수 있다. 또는, 제1 관통 전극(210)이 BEOL(Back end of line) 공정 중 또는 후에 형성되는지에 따라, 제1 관통 전극(210)가 연장되는 모양이 상이할 수 있다.
이어서, 제1 기판(100)과 제2 기판(200)이 본딩될 수 있다.
도 15를 참고하면, 제2 기판(200)의 두께를 감소시키기 위해, 제1 기판(100)에 본딩된 제2 기판(200)의 일부가 제거될 수 있다.
제2 기판(200)의 두께를 감소시키는 동안, 제2 기판(200) 내에 형성된 제1 관통 전극(210)은 노출될 수 있다.
즉, 제1 관통 전극(210)을 노출시킬 수 있도록, 제2 베이스 기판(201)의 일부가 제거될 수 있다.
도 16 내지 도 18은 본 발명의 몇몇 실시예들에 따른 기판 구조체 제조 방법을 설명하기 위한 중간단계 도면들이다. 설명의 편의상, 도 1 내지 도 12를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 16을 참고하면, 제1 베이스 기판(101)의 일부 및 제1 소자 영역(105)의 일부를 트리밍하여, 제1 트림 기판(100tw)이 형성될 수 있다.
트리밍을 통해, 제1 베이스 기판(101)의 가장자리 일부가 제1 베이스 기판(101)의 두께 방향으로 제거될 수 있다. 또한, 트리밍을 통해, 제1 베이스 기판(101)의 가장자리에 형성된 제1 소자 영역(105)이 제거될 수 있다.
이를 통해, 제1 베이스 기판의 일면(101a) 상에 제1 트림 소자 영역(105td)이 형성될 수 있다.
예를 들어, 제1 베이스 기판(101)의 일부 및 제1 소자 영역(105)의 일부는 기계적으로 트리밍될 수 있다. 즉, 블레이드(50)를 이용하여, 제1 베이스 기판(101)의 일부 및 제1 소자 영역(105)의 일부는 기계적으로 제거될 수 있다.
트리밍을 통해, 제1 베이스 기판의 일면(101a)에서 제1 트림 기판(100tw)의 제2 면(100b)을 향해 만입되는 단차가 형성될 수 있다.
제1 트림 기판(100tw)은 서로 마주보는 제1 면(100a)와 제2 면(100b)을 포함한다. 제1 트림 기판(100tw)은 제1 베이스 기판(101)과, 제1 베이스 기판(101) 상에 형성된 제1 트림 소자 영역(105td)을 포함한다.
제1 트림 기판(100tw)의 제1 면(100a)은 제1 트림 소자 영역(105td)에 의해 정의될 수 있다. 제1 트림 소자 영역(105td)은 제1 베이스 기판의 일면(101a) 상에 형성될 수 있다. 제1 베이스 기판의 일면(101a)과 서로 마주보는 제1 베이스 기판(101)의 타면은 제1 트림 기판(100tw)의 제2 면(100b)일 수 있다.
트리밍 공정을 통해, 서로 마주보는 제1 트림 기판(100tw)의 제1 면(100a) 및 제1 트림 기판(100tw)의 제2 면(100b)과, 제1 트림 기판(100tw)의 제1 면(100a)에 형성된 제1 트림 소자 영역(105td)을 포함하는 제1 트림 기판(100tw)이 제공될 수 있다.
도 17을 참고하면, 제1 트림 기판(100tw)의 제1 면(100a)과 제2 기판의 제1 면(200a)이 마주보도록, 제1 트림 기판(100tw)과 제2 기판(200)이 배치된다.
제1 트림 기판(100tw)의 제1 면(100a)에 형성된 제1 트림 소자 영역(105td)과, 제2 기판의 제1 면(200a)에 형성된 제2 소자 영역(205)이 마주보도록, 제1 트림 기판(100tw)과 제2 기판(200)이 배치된다.
본 발명의 몇몇 실시예들에 따른 기판 구조체 제조 방법에서, 서로 마주보는 제1 트림 소자 영역(105tw)의 폭(W11)과 제2 소자 영역(205)의 폭(W2)는 서로 다르다. 예를 들어, 제1 트림 소자 영역(105td)의 폭(W11)은 제2 소자 영역(205)의 폭(W2)보다 클 수 있다.
도 18을 참고하면, 제1 트림 기판(100tw)과 제2 기판(200)이 본딩될 수 있다. 제2 기판(200)은 제1 트림 기판(100tw)에 본딩될 수 있다.
마주보도록 배치된 제1 트림 기판(100tw)의 제1 면(100a)과 제2 기판의 제1 면(200a)이 본딩될 수 있다. 이를 통해, 제1 트림 기판(100tw) 및 제2 기판(200)이 본딩될 수 있다. 제2 기판의 제1 면(200a)은 제1 트림 기판(100tw)의 제1 면(100a)에 본딩될 수 있다.
본 발명의 몇몇 실시예들에 따른 기판 구조체 제조 방법에서, 제1 트림 기판(100tw) 및 제2 기판(200)은 직접 본딩될 수 있다.
제1 트림 기판(100tw)과 제2 기판(200)이 본딩됨으로써, 제1 트림 기판(100tw)의 제1 면(100a)에 형성된 제1 트림 소자 영역(105td)과 제2 기판의 제1 면(200a)에 형성된 제2 소자 영역(205)은 본딩될 수 있다. 제1 트림 소자 영역(105td) 및 제2 소자 영역(205)이 마주보도록, 제1 트림 기판(100tw)의 제1 면(100a) 및 제2 기판의 제1 면(200a)은 직접 본딩될 수 있다.
제1 트림 기판(100tw) 및 제2 기판(200)이 직접 본딩됨으로써, 제1 트림 소자 영역(105td) 및 제2 소자 영역(205)은 직접 본딩될 수 있다. 제1 트림 소자 영역(105td)에 포함된 제1 배선 구조체(도 7의 109)는 제2 소자 영역(205)에 포함된 제2 배선 구조체(도 7의 209)와 직접 본딩될 수 있다.
제1 트림 기판(100tw) 및 제2 기판(200)이 본딩됨으로써, 제1 트림 소자 영역(105td) 및 제2 소자 영역(205)은 전기적으로 연결될 수 있다. 직접 본딩된 제1 트림 소자 영역(105td) 및 제2 소자 영역(205)은 전기적으로 연결된다.
제1 트림 기판(100tw)과 제2 기판(200)이 본딩된 상태에서, 제2 소자 영역(205)의 폭은 제1 트림 소자 영역(105td)의 폭보다 작다. 폭이 좁은 제2 소자 영역(205)이 폭이 큰 제1 트림 소자 영역(105td)에 본딩됨으로써, 제1 트림 기판(100td) 및 제2 기판(200)의 오정렬을 방지할 수 있다. 이를 통해, 제2 기판(200)이 제1 트림 기판(100tw)에 본딩되지 않는 것이 방지될 수 있다.
이어서, 제1 트림 기판(100tw)에 본딩된 제2 기판(200)의 일부를 제거하여, 제2 기판(200)의 두께가 감소될 수 있다.
도 19는 본 발명의 몇몇 실시예들에 따른 기판 구조체 제조 방법을 이용하여 제조한 반도체 패키지를 설명하기 위한 예시적인 도면이다.
도 29를 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 패키지는 제1 반도체 칩(400)과, 제2 반도체 칩(500)을 포함할 수 있다.
제1 반도체 칩(400)은 서로 대향되는 제1 면(400a)과 제2 면(400b)을 포함할 수 있다. 제1 반도체 칩(400)은 서로 간에 직접 본딩된 제4 상부 소자 영역(405) 및 제4 하부 소자 영역(415)을 포함할 수 있다.
제1 반도체 칩(400)은 제4 상부 소자 영역(405)과 인접하는 제4 상부 베이스 기판(402)와, 제4 하부 소자 영역(415)과 인접하는 제4 하부 베이스 기판(401)을 포함할 수 있다. 제1 반도체 칩의 제1 면(400a)은 제4 상부 베이스 기판(402)에 의해 정의되고, 제1 반도체 칩의 제2 면(400b)은 제4 하부 베이스 기판(401)에 의해 정의될 수 있다.
제1 반도체 칩(400)은 제2 관통 전극(410)을 포함할 수 있다. 예를 들어, 제2 관통 전극(410)은 제4 하부 베이스 기판(401) 내에 형성될 수 있지만, 이에 제한되는 것은 아니다. 즉, 제2 관통 전극(410)은 제4 상부 베이스 기판(402) 내에도 형성될 수 있다. 제2 관통 전극(410)은 제4 상부 소자 영역(405) 및 제4 하부 소자 영역(415)과 전기적으로 연결될 수 있다.
도 19에서, 제1 반도체 칩(400)은 도 9a의 제1 기판 구조체(10)을 칩 단위로 다이싱한 것과 유사한 것으로 도시하였지만, 이에 제한되는 것은 아니다. 즉, 제1 반도체 칩(400)은 도 1 내지 도 18을 이용하여 설명한 기판 구조체 제조 방법을 통해 형성된 기판 구조체를 다이싱한 것 중 하나일 수 있다.
제2 반도체 칩(500)은 서로 대향되는 제1 면(500a)과 제2 면(500b)을 포함할 수 있다. 제2 반도체 칩(500)은 제5 소자 영역(505)을 포함할 수 있다.
제2 반도체 칩(500)은 제5 베이스 기판(501) 내에 형성된 제3 관통 전극(510)을 포함할 수 있다.
제2 반도체 칩의 제1 면(500a)은 제1 반도체 칩의 제2 면(400b)과 마주할 수 있다.
제1 연결 단자(420)은 제1 반도체 칩(400)과 제2 반도체 칩(500) 사이에 배치된다. 제1 연결 단자(420)은 제2 반도체 칩의 제1 면(500a)과 제1 반도체 칩의 제2 면(400b) 사이에 위치한다.
제1 연결 단자(420)은 제1 반도체 칩(400)과 제2 반도체 칩(500)을 전기적으로 연결한다.
고정막(425)은 제2 반도체 칩의 제1 면(500a)과 제1 반도체 칩의 제2 면(400b) 사이에 형성된다. 고정막(425)은 제1 반도체 칩(400)의 측벽의 일부를 덮을 수 있지만, 이에 제한되는 것은 아니다.
제2 연결 단자(520)은 제2 반도체 칩의 제2 면(500b) 상에 형성된다. 제2 연결 단자(520)은 제5 소자 영역(505)과 전기적으로 연결된다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10, 15: 기판 구조체 50: 블레이드
100, 200, 300: 기판 101, 201, 301: 베이스 기판
105, 205, 305: 소자 영역 110: 관통 전극

Claims (10)

  1. 서로 마주보는 제1 면 및 제2 면과, 상기 제1 면에 형성된 제1 소자 영역을 포함하는 제1 기판을 제공하고,
    서로 마주보는 제3 면 및 제4 면과, 상기 제3 면에 형성된 제2 소자 영역을 포함하는 제2 기판을 제공하고,
    상기 제1 기판과 상기 제2 기판을 본딩하여, 상기 제1 소자 영역 및 상기 제2 소자 영역을 전기적으로 연결하고,
    상기 제1 기판과 본딩된 상기 제2 기판의 두께를 감소시키는 것을 포함하고,
    상기 제1 기판과 두께가 감소된 상기 제2 기판이 본딩된 상태에서, 상기 제1 소자 영역의 폭은 상기 제2 소자 영역의 폭보다 큰 기판 구조체 제조 방법.
  2. 제1 항에 있어서,
    상기 제1 기판과 상기 제2 기판을 본딩하는 것은 상기 제1 기판과 상기 제2 기판을 직접 본딩하는 기판 구조체 제조 방법.
  3. 제2 항에 있어서,
    상기 직접 본딩하는 것은
    상기 제1 기판의 제1 면과 상기 제2 기판의 제3 면이 마주보도록 상기 제1 기판과 상기 제2 기판을 배치하고,
    상기 제1 소자 영역 및 상기 제2 소자 영역을 본딩시키는 것을 포함하는 기판 구조체 제조 방법.
  4. 제2 항에 있어서,
    상기 직접 본딩하는 것은
    상기 제1 기판의 제2 면과 상기 제2 기판의 제3 면이 마주보도록 상기 제1 기판과 상기 제2 기판을 배치하고,
    상기 제2 소자 영역을 상기 제1 기판의 제2 면에 본딩시키는 것을 포함하는 기판 구조체 제조 방법.
  5. 제1 항에 있어서,
    상기 제2 기판을 제공하는 것은
    제1 베이스 기판의 일면 상에 제1 프리 소자 영역을 형성하고,
    상기 제1 베이스 기판의 일부 및 상기 제1 프리 소자 영역의 일부를 트리밍하는 것을 포함하는 기판 구조체 제조 방법.
  6. 제5 항에 있어서,
    상기 제1 기판을 제공하는 것은
    제2 베이스 기판의 일면 상에 제2 프리 소자 영역을 형성하고,
    상기 제2 베이스 기판의 일부 및 상기 제2 프리 소자 영역의 일부를 트리밍하는 것을 포함하는 기판 구조체 제조 방법.
  7. 제1 항에 있어서,
    서로 마주보는 제5 면 및 제6 면과, 상기 제5 면에 형성된 제3 소자 영역을 포함하는 제3 기판을 제공하고,
    상기 제3 기판을 상기 제2 기판에 본딩하여, 상기 제2 소자 영역 및 상기 제3 소자 영역을 전기적으로 연결하는 것을 더 포함하고,
    상기 제2 소자 영역의 폭은 상기 제3 소자 영역의 폭보다 큰 기판 구조체 제조 방법.
  8. 제1 면에 형성된 제1 소자 영역을 포함하는 제1 기판을 제공하고,
    제2 면에 형성된 제2 소자 영역을 포함하는 제2 기판을 제공하되, 상기 제2 소자 영역의 폭은 상기 제1 소자 영역의 폭보다 작고,
    상기 제1 소자 영역 및 상기 제2 소자 영역이 마주보도록 상기 제1 기판의 제1 면과 상기 제2 기판의 제2 면을 직접 본딩하고,
    상기 제1 기판과 본딩된 상기 제2 기판의 두께를 감소시켜, 제1 기판 구조체를 형성하는 것을 포함하는 기판 구조체 제조 방법.
  9. 제8 항에 있어서,
    상기 직접 본딩하는 것은 상기 제1 소자 영역 및 상기 제2 소자 영역을 직접적으로 본딩하여, 상기 제1 소자 영역 및 상기 제2 소자 영역을 전기적으로 연결하는 것을 포함하는 기판 구조체 제조 방법.
  10. 제8 항에 있어서,
    제3 면에 형성된 제3 소자 영역을 포함하는 제3 기판을 제공하고,
    상기 제1 기판 구조체와 상기 제3 기판의 제3 면을 본딩하여, 상기 제2 소자 영역과 상기 제3 소자 영역을 전기적으로 연결하고,
    상기 제1 기판 구조체에 본딩된 상기 제3 기판의 두께를 감소시켜, 제2 기판 구조체를 형성하는 것을 더 포함하는 기판 구조체 제조 방법.
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